JPH01214932A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はパイプラインの乱れを少なし、不要な例外処
理を起動することもない分岐命令処理機構により、多段
パイプライン処理機構を効率的に動作させ、高い処理能
力を実現したデータ処理装置に関するものである。

〔従来の技術〕

第５図に従来のデータ処理装置で行われていたパイプラ
イン処理機構の例を示す。（１１）は命令フェッチステ
ージ（ＩＦステージ）、（１２）は命令デコードステー
ジ（Ｄステージ）、（１３）はオペランドアドレス計算
ステージ（Ａステージ）、（１４）はオペランドフェッ
チステージ（ＦステージＬ（１５）は命令実行ステージ
（Ｅステージ）である。

ＩＦステージ（１１）はメモリから命令コードをフェッ
チしてＤステージ（１２）に出力する。Ｄステージ（１
２）はＩ’Ｆステージ（１１）から入力される命令コー
ドをデコードして、デコード結果をＡステージ（１３）
に出力する。Ａステージ（１２）は命令コード中で指定
されたオペランドの実効アドレスの計算を行い、計算し
たオペランドアドレスをＦステージ（１４）に出力する
。Ｆステージ（１４）はＡステージ（１３）から入力さ
れたオペランドアドレスに従い、メモリによりオペラン
ドをフェッチする。フェッチしたオペランドはＥステー
ジ（１５）に出力する。Ｅスデータ（１５）はＦステー
ジ（１４）から入力されたオペランドに対して命令コー
ド中で指定された演算を実行する。さらに必要ならその
演算結果をメモリにストアする。

上記のパイプライン処理機構により、各命令で指定され
る処理は５つに分解され、５つの処理を順番に実行する
ことにより、指定された処理を゛完了する。各々５つの
処理は異なる命令に対しては並列動作させることが可能
であり、理想的には上記の５段のパイプライン処理機構
により５つの命令を同時に処理し、パイプライン処理を
行わない場合にくらべ、最大で５倍の処理能力もつデー
タ処理装置を得ることができる。

〔発明が解決しようとする課題〕

パイプライン処理技術は上記のようにデータ処理装置の
処理能力を大幅に向上させる可能性をもつものであり、
高速なデータ処理装置で広く用いられている。

しかし、パイプライン処理にもいくつかの欠点があり、
いつも理想的な状態で命令が処理されるわけではない。

パイプライン処理で問題となるものの１つは命令のシー
ケンスを乱す分岐命令の実行である。

第５図に示すパイプライン処理機構をもち、分岐命令を
Ｅステージ（１５）で処理してから分岐先命令をＩＦス
テデー（１１）が処理する従来のデータ処理装置では、
分岐命令の実行により、パイプラインが大幅に乱れる。

従来のデータ処理装置で分岐命令が実行された場合に、
パイプライン中を流れる命令の様子を第６図に示す。第
６図では命令３及び命令１２が分岐命令である。命令３
が実行されるとすでにパイプライン処理中の命令４、命
令５、命令６、命令７はキャンセルされ、新たに命令１
１がＩＦステデー（１１）から処理される。命令３がＥ
ステージ（１５）で実行されてから命令１１がＥステー
ジ（１５）で実行されるまでには４命令処理分の時間が
無駄になる。命令１２についても同様に４命令処理分の
時間が無駄になる。この無駄時間は分岐命令の実行後に
処理すべき命令のフェッチが分岐命令に対する全パイプ
ライン処理が終了した後に行われるためであり、パイプ
ライン処理の段数が多いほどこの無駄時間も長くなる。

パイプライン処理を行うデータ処理装置では分岐命令の
処理が処理能力向上の１つの大きなキーポイントである
ことは従来より指摘されており、様々な工夫がすでに行
われている。分岐命令の処理に対する工夫は例えばＪ、
　Ｋ、　Ｆｓ　Ｌｅｅ、　Ａ、　Ｌ　Ｓｍ１ｔｈ　＊ｒ
　Ｂｒａｎｃｈ　Ｐｒｅｄｉｃｔｉｏｎ　Ｓｔｒａｔｅ
ｇｉｅｓ　ａｎｄ　Ｂｒａｎｃｈ　Ｔａｒｇｅｔ　Ｂｕ
ｆｆｅｒＤｅｓｉｇｎｊ　、　ＩＥＥＥ　Ｃｏｍｐｕｔ
ｅｒ、　Ｖｏｌ、　１？、Ｎｎ　１．　Ｊａｎｕａｒｙ
、　１９８４゜で紹介されている。しかし、いずれの工
夫も実現に多大のハードウェアを必要としたり、一部の
分岐命令のみにしか効果がないなど、まだまだ欠点を多
く残すものであった。

特に分岐処理に伴う例外に関して正しい処理を行うこと
を保証して、かつ効率的な分岐処理を行うものはなかっ
た。

〔課題を解決するための手段〕

本発明のデータ処理装置では上記の欠点を解決するため
、条件分岐命令は履歴に依存して、その他の命令は命令
コードに依存して分岐を予測することが可能な命令デコ
ード機構と、分岐先アドレスを計算することが可能なプ
ログラムカウンタ値計算機構と、分岐命令の命令長と分
岐命令のプログラムカウンタ値を加算することが可能な
オペランドアドレス計算機構とをもつ。さら１こ、命令
デコード機構での分岐で検出された例外に関する情報を
命令実行機構に伝える機構と、間違った分岐予測に従う
分岐処理による例外は起動せず、正しい分岐処理による
例外は起動する命令実行機構をもつ。

〔作用〕

本発明のデータ処理装置では上記の、条件分岐命令は履
歴に依存して、その他の命令は命令コードに依存して分
岐を予測することが可能な命令デコード機構と、分岐先
アドレスを計算することが可能なプログラムカウンタ値
計算機構と、分岐命令の命令長と分岐命令のプログラム
カウンタ値を加算することが可能なオペランドアドレス
計算機構とにより、無条件分岐命令、ループ制御命令に
対して命令デコード段階で分岐処理を行い、パイプライ
ン処理の乱れを少なくする。

また、命令デコード段階での分岐で検出された例外は命
令実行段階まで起動を保留し、命令デコード段階での分
岐で検出された例外に対する情報を命令実行段階に伝え
、正しい分岐処理により検出されるべき例外に対してだ
け例外処理を起動する。

〔発明の実施例〕

（１）本発明のデータ処理装置の命令フォーマット本発
明のデータ処理装置の命令は１６ビツト単位で可変長と
なっており、奇数バイト長の命令はない。

本発明のデータ処理装置では高頻度命令を短いフォーマ
ットとするため、特に工夫された命令フォーマット体系
をも一つ。例えば、２オペランド命令に対して、基本的
に４バイト＋拡張部の構成をもち、すべてのアドレッシ
ングモードが利用できる一般形フオーマットと頻度の高
い命令とアドレッシングモードのみを使用できる短縮形
フォーマットの２つのフォーマットがある。

第８図から第１７図に示す本発明のデータ処理装置の命
令フォーマット中に現われる記号の意味は次の通りであ
る。

ｍ：オペコードの入る部分 ＃：リテラル、または即値の入る部分 Ｅａ　：　８ビツトの一般形のアドレッシングモードで
オペランドを指定する部分 Ｓｈ：６ビツトの短縮形のアドレッシングモードでオペ
ランドを指定する部分 Ｒｎ：レジスタ上のオペランドをレジスタ番号で指定す
る部分 フォーマットは、第８図に示すように右側がＬＳＢ側で
、かつ高いアドレスになっている。アドレスＮとアドレ
スＮ＋１の２バイトを見ないと命令フォーマットが判別
できないようになっているが、これは、命令が必ず１６
ビツト（２バイト）単位でフェッチ、デコードされるこ
とを前提としたためである。

本発明のデータ処理装置では、いずれのフォーマットの
場合も、各オペランドのＥａまたはｓｈのの拡張部は、
必ずそのＥａまたはｓｈの基本部を含むハーフワードの
直後に置かれる。これは、命令により暗黙に指定される
即値データや、命令の拡張部に優先する。したがって、
４バイト以上の命令では、Ｅａの拡張部によって命令の
オペコードが分断される場合がある。

また、後でも述べるように、多段間接モードによって、
Ｅａの拡張部にさらに拡張部が付く場合にも、次の命令
オペコードよりもそちらの方が優先される。例えば、第
一ハーフワードにＥａｌを含み、第二ハーフワードにＥ
ａ２を含み、第三ハーフワードまである６バイト命令の
場合を考える。Ｅａｌに多段間接モードを使用したため
、普通の拡張部のほかに多段間接モードの拡張部もつく
ものとする。

この時、実際の命令ビットパターンは、命令の第一ハー
フワード（Ｅａｌの基本部を含む）、Ｅａｌの拡張部、
Ｅａｌの多段間接モード拡張部、命令の第二ハーフワー
ド（Ｅａ２の基本部を含む）、Ｅａ２の拡張部、命令の
第三ハーフワード、の順となる。

（１，ｔ　）短縮形２オペランド命令 第９図から第１２図に示す。２オペランド命令の短縮形
フォーマットである。

第９図はメモリーレジスタ間演算命令のフォーマットで
ある。このフォーマットにはソースオペランド側がメモ
リとなるＬ−ｆｏｒｍａｔとデスティネーションオペラ
ンド側がメモリとなるＳ−ｆｏｒｍａｔがある。

Ｌ　−ｆｏｒｍａｔでは、Ｓｈはソースオペランドの指
定フィールド、Ｒｈはデスティネーションオペランドの
レジスタの指定フィールド、ＲＲはｓｈのオペランドサ
イズの指定をあられす。レジスタ上に置かれたデスティ
ネーションオペランドのサイズは、３２ビツトに固定さ
れている。レジスタ側とメモリ側のサイズが異なり、ソ
ース側のサイズが小さい場合に符号拡張が行なわれる。

Ｓ　−ｆｏｒｍａｔではｓｈはデスティネーションオペ
ランドの指定フィールド、Ｒｈはソースオペランドのレ
ジスタ指定フィールド、ＲＲはｓｈのオペランドサイズ
の指定をあられす。レジスタ上に置かれたソースオペラ
ンドのサイズは、３２ビツトに固定されている。レジス
タ側とメモリ側のサイズが異なり、ソース側のサイズが
大きい場合にあふれた部分の切捨てとオーバーフローチ
エツクが行なわれる。

第１０図はレジスターレジスタ間演算命令のフォーマッ
ト（Ｒ−ｆｏｒｍａｔ　）である。Ｒｎはデスティネー
ションレジスタの指定フィールドＲｍはソースレジスタ
の指定フィールドである。オペランドサイズは３２ビツ
トのみである。

第１１図はリテラル−メモリ間演算命令のフォーマット
（Ｑ　−ｆｏｒｍａｔ　）である。ＭＭはディスティネ
ーションオペランドサイズの指定フィールド、＃はリテ
ラルによるソースオペランドの指定フィールド、ｓｈは
デスティネーションオペランドの指定フィールドである
。

第１２図は即値−メモリ間演算命令のフォーマツ）　Ｃ
Ｉ　−ｆｏｒｒｎａｔ　）である。ＭＭはオペランドサ
イズの指定フィールド（ソース、ディスティネーション
で共通）、Ｓｈはデスティネーションオペランドの指定
フィールドである。Ｉ−ｆｏｒｍａｔの即値のサイズは
、デスティネーシロン側のオペランドのサイズと共通に
８．１６．３２ビツトとなり、ゼロ拡張、符号拡張は行
なわれない。

（１，２）−膜形１オペランド命令 第１３図は１オペランド命令の一般形フオーマット（Ｇ
　Ｉ−ｆｏｒｍａｔ　）である。ＭＭはオペランドサイ
ズの指定フィールドである。一部のＧ　１−　ｆｏｒｍ
ａｔ命令では、Ｅａの拡張部以外にも拡張部がある。ま
た、ＭＭを使用しない命令もある。

（１，３）−膜形２オペランド命令 ＠１４図から第１６図は２オペランド命令の一般形フオ
ーマットである。このフォーマットに含まれるのは、８
ビツトで指定する一般形アドレッシングモードのオペラ
ンドが最大２つ存在する命令である。オペランドの総数
自体は３つ以上になる場合がある。

第１４図は第一オペランドがメモリ読みだしを必要とす
る命令のフォーマット（Ｇ　−ｆｏｒｍａｔ　）である
。

ＥａＭはデスティネーションオペランドの指定フィト、
ＭＭはデスティネーションオペランドサイズの指定フィ
ールド、ＥａＲはソースオペランド指定フィールド、Ｒ
Ｒはソースオペランドサイズの指定フィールドである。

一部のＧ　−ｆｏｒｍａ　を命令では、ＥａＭやＥａＲ
の拡張部以外にも拡張部がある。

第１５図は第一オペランドが８ビツト即値の命令のフォ
ーマット（）：　−ｆｏｒｍａｔ　）である。ＥａＭは
デスティネーションオペランドの指定フィールド、ＭＭ
はデスティネーションオペランドサイズの指定フィール
ド、＃はソースオペランド値である。

Ｅ　−ｆｏｒｍａｔとＩ　−ｆｏｒｍａｔとは機能的に
は似たものであるが、考え方の点では大きく違っている
。Ｅ−ｆｏｒｍａｔはあくまでも２オペランド−段形（
Ｇ　−ｆｏｒｍａｔ　）の派生形であり、ソースオペラ
ンドのサイズが８ビツト固定、ディスティネーションオ
ペランドのサイズがｓ／１６／３２ビツトから選択とな
っている。つまり、異種サイズ間の演算を前提とし、デ
スティネーションオペランドのサイズに合わせて８ビツ
トのソースオペランドがゼロ拡張または符号拡張される
。一方、Ｉ　−ｆｏｒｍａｔは、特に転送命令、比較命
令で頻度の多い即値のパターンを短縮形にしたものであ
り、ソースオペランドとディスティネーションオペラン
ドのサイズは等しい。

第１６図は第一オペランドがアドレス計算のみの命令の
フォーマット（ＧＡ　−ｆｏｒｍａｔ　）である。Ｅａ
Ｗはデスティネーシぢンオペランドの指定フィールド、
ＷＷはデスティネーションオペランドサイズの指定フィ
ールド、ＥａＡはソースオペランドの指定フィールドで
ある。ソースオペランドとしては実行アドレスの計算結
果自体が使用される。

第１７図はショートブランチ命令のフォーマットである
。ＣＣＣＣは分岐条件指定フィールド、ｄｉｓｐ　：８
はジャンプ先との変位指定フィールド、本発明のデータ
処理装置では８ビツトで変位を指定する場合には、ビッ
トパターンでの指定値を２倍して変位値とする。

（１，４）アドレッシングモード 本発明のデータ処理装置のアドレッシングモード指定方
法には、レジスタを含めて６ビツトで指定する短縮形と
、８ビツトで指定する一般形がある。

未定義のアドレッシングモードを指定した場合や、意味
的に考えて明らかにおかしなアドレッシングモードの組
み合わせを指定した場合には、未定義命令を実行した場
合と同じく予約命令例外を発生し、例外処理を起動する
。

これに該当するのは、デスティネーションが即値モード
の場合、アドレス計算を伴うべきアドレシングモード指
定フィールドで即値モードを使用した場合などである。

第１８図から第２８図に示すフォーマットの図中で使わ
れる記号つぎの通りである。

Ｒｎ　　　レジスタ指定 （Ｓｈ）　　６ビツトの短縮形アドレッシングモードで
の指定方法 （Ｅａ）　　８ビツトの一船形アドレッシングモードで
の指定方法 フォーマットの図で点線で囲まれた部分は、拡張部を示
す。

（１，４，１）　基本アドレッシングモード本発明のデ
ータ処理装置は様々なアドレッシングモードをサポート
する。そのうち、本発明のデータ処理装置でサポートす
る基本アドレッシングモードには、レジスタ直接モード
、レジスタ間接モード、レジスタ相対間接モード、即値
モード、絶対モード、ＰＣ相対間接モード、スタックポ
ツプモード、スタックブツシュモードがある。

レジスタ直接モードは、レジスタの内容をそのままオペ
ランドとする。フォーマットは第１８図に示す。Ｒｎは
汎用レジスタの番号を示す。

レジスタ間接モードは、レジスタの内容をアドレスとす
るメモリの内容をオペランドとする。フォーマットは第
１９図に示す。Ｒｎは汎用レジスタの番号を示す。

レジスタ相対間接は、ディスプレースメント値が１６ビ
ツトか３２ビツトかにより、２種類ある。それぞれ、レ
ジスタの内容に１６ビツトまたは３２ビツトのディスプ
レースメント値を加えた値をアドレスとするメモリの内
容をオペランドとする。フォーマットは第２０図に示す
。Ｒｎは汎用レジスタの番号を示す。ｄｉｓｐ　：　１
６とｄｉｓｐ　：　３２は、それぞれ、１６ビツトのデ
ィスプレースメント値、３２ビツトのディスプレースメ
ント値を示す。ディスプレースメント値は符号付きとし
て扱う。

即値モードは、命令コード中で指定されるビットパタン
をそのまま２進数と見なしてオペランドする。フォーマ
ットは第２１図に示す。ｉｎｎｍ　ｄａｔａは即値を示
す。ｉｍｍ　ｄａｔａのサイズは、オペランドサイズと
して命令中で指定される。

絶対モードは、アドレス値が１６ビツトで示されるか３
２ビツトで示されるかにより２種類ある。それぞれ、命
令コード中で指定される１６ビツトまたは３２ビツトの
ビットパタンをアドレスとしたメモリの内容をオペラン
ドとする。フォーマットは第２２図に示す。ａｂｓ　：
　１６とａｂｓ　：　３２は、それぞれ、１６ビツト、
３２ビツトのアドレス値を示す。ａｂｓ　：　１６でア
ドレスが示されるときは指定されたアドレス値を３２ビ
ツトに符号拡張する。

ＰＣ相対間接モードは、ディスプレースメント値が１６
ビツトか３２ビツトかにより、２種類ある。それぞれ、
プログラムカウンタの内容に１６ビツトまたは３２ビツ
トのディスプレースメント値を加えた値をアドレスとす
るメモリの内容をオペランドとする。フォーマットは第
２３図に示す。ｄｉｓｐ：１６とｄｉｓｐ　：　３２は
、それぞれ、１６ビツトのディスプレースメント値、３
２ビツトのディスプレースメント値を示す。ディスプレ
ースメント値は符号付きとして扱う。ＰＣ相対間接モー
ドにおいて参照されるプログラムカウンタの値は、その
オペランドを含む命令の先頭アドレスである。多段間接
アドレシングモードにおいてプログラムカウンタの値が
参照される場合にも、同じように命令先頭のアドレスを
ＰＣ相対の基準値として使用する。

スタックポツプモードはスタックポインタ（ＳＰ）の内
容をアドレスとするメモリの内容をオペランドとする。

オペランドアクセス後、ＳＰをオペランドサイズだけイ
ンクリメントする。例えば、３２ビツトデータを扱う時
には、オペランドアクセス後にＳＰが＋４だけ更新され
る。Ｂ、Ｈのサイズのオペランドに対するスタックポツ
プモードの指定も可能であり、それぞれＳＰが＋１．＋
２だけ更新される。

フォーマットは第２４図に示す。オペランドに対しスタ
ックポツプモードが意味を持たないものに対しては、予
約命令例外を発生する。具体的に予約命令例外となるの
は、ｗｒｉｔｅオペランド、−ｒｅａｄ−ｍ。

ｄｉｆｙ−Ｗｒｉｔｅオペランドに対するスタックポツ
プモード指定である。

スタックブツシュモードはＳＰの内容をオペランドサイ
ズｔごけデクリメントした内容をアドレスとするメモリ
の内容をオペランドとする。スタックブツシュモードで
はオペランドアクセス前にＳＰがデクリメントされる。

例えば、３２ビツトデータを扱う時には、オペランドア
クセス前にＳＰが−４だけ更新される。Ｂ、Ｈのサイズ
のオペランドに対するスタックブツシュモードの指定も
可能であり、それぞれＳＰが−１，−２だけ更新される
。フォーマットは第２５図に示す。オペランドに対して
スタックブツシュモードが意味を持たないものに対して
は、予約命令例外を発生する。具体的に予約命令例外と
なるのは、ｒｅａｄオペランド、ｒｅａｄ−ｍｏｄｉｆ
ｙ　−ｗｒｉｔｅオペランドに対するスタックブツシュ
モード指定である。

（１，４，２）多段間接アドレッシングモード複雑なア
ドレッシングも、基本的には加算と間接参照の組み合わ
せに分解することができる。したがって、加算と間接参
照のオペレーションをアドレッシングのプリミティブと
して与えておき、それを任意に組み合わせることができ
れば、どんな複雑なアドレッシングモードをも実現する
ことができる。本発明のデータ処理装置の多段間接アド
レッシングモードはこのような考え方にたったアドレッ
シングモードである。複雑なアドレッシングモードは、
モジュール間のデータ参照やＡＩ言語の処理系に特に有
用である。

多段間接アドレッシングモードを指定するとき、基本ア
ドレッシングモード指定フィールドでは、レジスタベー
ス多段間接モード、ＰＣベース多段間接モード、絶対ベ
ース多段間接モードの３種類の指定方法のうちいずれか
１つを指定する。

レジスタベース多段間接モードはレジスタの値を、拡張
する多段間接アドレッシングのベース値とするアドレッ
シングモードである。フォーマットは第２６図に示す。

Ｒｎは汎用レジスタの番号を示す。

ＰＣベース多段間接モードはプログラムカウンタの値を
、拡張する多段間接アドレッシングのベース値とするア
ドレッシングモードである。フォーマットは第２７図に
示す。

絶対ベース多段間接モードはゼロを、拡張する多段間接
アドレッシングのベース値とするアドレッシングモード
である。フォーマットは第２８図に示す。

拡張する多段間接モード指定フィールドは、１６ビツト
を単位としており、これを任意回繰り返す。

１段の多段間接モードにより、ディスプレースメントの
加算、インデクスレジスタのスケーリング（ＸＩ、　Ｘ
２．　Ｘ４．　Ｘ８　）と加算、メモリの間接参照、を
行なう。多段間接モードのフォーマ・ノドは第２９図で
示す。各フィールドは以下に示す意味をもつ。

Ｅ＝０：多段間接モード継続 Ｅ＝１＝アドレス計算終了 ｔｍｐ　＝＝＞　　ａｄｄｒｅｓｓ　ｏｆ　ｏｐｅｒａ
ｎｄ■＝０：メモリ間接参照なし ｔｍｐ　＋　ｄｉｓｐ　＋　Ｒｘ　＊　５ｃａｌｅ　＝
＝＞　ｔｍｐ■＝にメモリ間接参照あり ｍｅｍ（ｔｍｐ　＋　ｄｉｓｐ　＋Ｒｘ　＊　５ｃａｌ
ｅ　）＝＝＞　ｔｍｐＭ　＝　０　：　＜Ｒｘ＞をイン
デクスとして使用Ｍ＝１＝特殊なインデクス ＜Ｒｘ＞　＝　Ｏインデクス値を加算しない（Ｒｘ＝Ｏ
） ＜Ｒｘ＞　＝　１　　プログラムカウンタをインデクス
値として使用 （Ｒｘ＝ＰＣ） ＜Ｒｘ）　＝　２〜ｒｅｓｅｒｖｅｄ Ｉ）＝Ｏ：多段間接モード中の４ビツトのフィールドｄ
４の値を４倍してディスプレースメント値とし、これを
加算する。ｄ４は符号付きとして扱い、オペランドのサ
イズとは関係なく必ず４倍して使用する。

Ｄ＝１＝多段間接モードの拡張部で指定されたｄｉｓｐ
ｘ（１６／３２ビツト）をディスプレースメント値とし
、これを加算する。

拡張部のサイズはｄ４フィールドで指定する。

ｄ　４＝ＯＯＯ］　　ｄｉｓｐｘは１６ビツトｄ４＝ｏ
ｏ１０　　ｄｉｓｐｘは３２ビツトｘＸ　：インデクス
のスケール（５ｃａｌｅ　＝　１／２／４／８　）プロ
グラムカウンタに対してＸ２、Ｘ４、Ｘ８のスケーリン
グを行なった場合には、その段の処理終了後の中間値（
ｔｍｐ）として、不定値が入る。この多段間接モードに
よって得られる実効アドレスは予測できない値となるが
、例外は発生しない。プログラムカウンタに対するスケ
ーリングの指定は行なってはいけない。

多段間接モードによる命令フォーマットのバリエーショ
ンを第３０図、第３１図に示す。第３０図は多段間接モ
ードが継続するか終了するかのバリエーションを示す。

第３１図はディスプレーメントのサイズのバリエージぢ
ンを示す。

任意段数の多段間接モードが利用できれば、コンパイラ
の中で段数による場合分けが不要になるので、コンパイ
ラの負担が軽減されるというメリットがある。多段の間
接参照の頻度が非常に少ないとしても、コンパイラとし
ては必ず正しいコードを発生できなければならないから
である。このため、フォーマット上、任意の段数が可能
になっている。

（１，５）例外処理 本発明のデータ処理装置ではソフトウェア負荷の軽減の
ため、豊富な例外処理機能をもつ、本発明のデータ処理
装置では例外処理は、命令処理を再実行するもの（例外
）、命令処理を完了するもの（トラップ）、割込の３厘
類に分けて名称をつけている。また本発明のデータ処理
装置では、この３種の例外処理と、システム障害を総称
してＥＩＴと呼ぶ。

（２）機能ブロックの構成 ＠２図に本発明のデータ処理装置のブロック図を示す。

本発明のデータ処理装置の内部を機能的に大きく分ける
と、命令フェッチ部（５１）、命令デコード部（５２）
　、　ＰＣ計算部（５３）　、オペランドアドレス計算
部（５４）、マイクロＲＯＭ部（５５）、データ演算部
（５６）　、外部バスインターフェイス部（５７）に分
かれる。第２図では、その他にＣＰＵ外部にアドレスを
出力するアドレス出力回路（５８）とＣＰＵ外部とデー
タの入出力を行うデータ入出力回路（５９）を他の機能
ブロック部と分けて示した。

（２−１）命令フェッチ 命令フェッチ部（５１）にはブランチバッファ、命令キ
ューとその制御部などがあり、次にフェッチすべき命令
のアドレスを決定して、ブランチバッファやＣＰＵ外部
のメモリから命令をフェッチする。

ブランチバッファへの命令登録も行う。

ブランチバッファは小規模であるためセレクティブキャ
ッシュとして動作する。ブランチバッファの動作の詳細
は特願昭６１−２０２０４１で詳しく述べられている。

次にフェッチすべき命令のアドレスは命令キューに入力
すべき命令のアドレスとして専用のカウンタで計算され
る。分岐やジャンプが起きｔこときには、新たな命令の
アドレスが、ＰＣ計算部（５３）やデータ演算部（５６
）より転送されてくる。

ＣＰＵ外部のメモリから命令をフェッチするときは、外
部バスインターフェイス部（５７）を通して、フェッチ
すべき命令のアドレスをアドレス出力回路（５８）から
ＣＰＵ外部に出力し、データ入出力回路（５９）をから
命令コードをフェッチする。

バッファリングした命令コードのうち、命令デコード部
（５２）で次にデコードすべき命令コードを命令デコー
ド部（５２）に出力する。

（２２）命令デコード部 命令デコード部（５２）では基本的に１６ビツト（ハー
フワード）単位に命令コードをデコードする。

このブロック疋は第１ハーフワードに含まれるオペコー
ドをデコードするＦＨＷデコーダ、第２、第３ハーフワ
ードに含まれるオペコードをデコードするＮＦ）ＩＷデ
コーダ、アドレッシングモードをデコードするアドレッ
シングモードデコーダが含まれる。

さらにＦＨＷデコーダやＮＦＨＷデコーダの出力をさら
にデコードして、マイクロＲＯＭのエンドリア〜ドレス
を計算するデコーダ２、条件分岐命令の分岐予測を行う
分岐予測機構、オペランドアドレス計算のときのパイプ
ラインコンフリクトをチエツクするアドレス計算コンフ
リクトチエツク機構も含まれる。

命令フェッチ部より入力された命令コードを２クロツク
につき０〜６バイトのデコードする。デコード結果のう
ち、データ演算部（５６）での演算に関する情報がマイ
クロＲＯＭ部（５５）に、オペランドアドレス計算に関
係する情報がオペランドアドレス計算部（５４）に、Ｐ
Ｃ計算に関係する情報がｐｃ計算部（５３）に、それぞ
れ出力される。

（２，３）マイクロＲＯＭ部 マイクロＲＯＭ部（５５）には主にデータ演算部（５６
）を制御するマイクロプログラムが格納されているマイ
クロＲＯＭ、マイクロシーケンサ、マイクロ命令デコー
ダなどが含まれる。マイクロ命令はマイクロＲＯＭから
２クロツクに１度読み出される。マイクロシーケンサは
マイクロプログラムで示されるシーケンス処理の他に、
例外、割込、トラップ（この３つをあわせてＥＩＴと呼
ぶ）の処理をハードウェア的に受付ける。またマイクロ
ＲＯＭ部はストアバッファの管理も行うつマイクロＲＯ
Ｍ部には命令コードに依存しない割込みや演算実行結果
によるフラッグ情報と、デコーダ２の出力など命令デコ
ード部の出力が入力される。マイクロデコーダの出力は
主にデータ演算部（５６）に対して出力されるが、ジャ
ンプ命令の実行による他の先行処理中止情報など一部の
情報は他のブロックへも出力される。

（２，４）オペランドアドレス計算部 オペランドアドレス計算部（５４）は、命令デコード部
（５２）のアドレスデコーダなどから出力されたオペラ
ンドアドレス計算に関係する情報によりハードワイヤー
ド制御される。このブロックではオペランドのアドレス
計算に関するほとんどの処理が行われる、メモリ間接ア
ドレシングのためのメモリアクセスのアドレスやオペラ
ンドアドレスがメモリにマツプされたＩ１０領域に入る
かどうかのチエツクも行われる。

アドレス計算結果は外部バスインターフェイス部（５７
）に送られる。アドレス計算に必要な汎用レジスタやプ
ログラムカウンタの値はデータ演算部より入力される。

メモリ間接アドレッシングを行うときは外部）＜スイン
ターフェイス部（５７）を通してアドレス出力回路（５
８）からＣＰＵ外部に参照すべきメモリアドレスを出力
し、データ入出力部（５９）から入力された間接アドレ
ス値を命令デコード部（５２）をそのまま通過させてフ
ェッチする。

（′２．．５）ＰＣ計算部 ＰＣ計算部（５３）は命令デコード部（５２）から出力
されるＰＣ計算に関係する情報でハードワイヤードに制
御され、命令のｐｃ値を計算する。本特許のデータ処理
装置は可変長命令セットを持っており、命令をデコード
してみないとその命令の長さが判らない。ｐｃ計算部（
５３）は、命令デコード部（５２）から出力される命令
長をデコード中の命令のＰＣ値に加算することによりつ
ぎの命令のＰＣ値を作り出す。また、命令デコード部（
５２）が、分岐命令をデコードしてデコード段階での分
岐を指示したときは命令長の代わりに分岐変位を分岐命
令のＰＣ値に加算することにより分岐先命令のＰＣ値を
計算する。分岐命令に対して命令デコード段階で分岐を
行うことを本発明のデータ処理装置゛ではプリブランチ
と呼ぶ。プリブランチの方法については特願昭６１−２
０４５００と特願昭６１−２００５５７で詳しく述べら
れている。

ＰＣ計算部（５３）の計算結果は各命令のｐｃ値として
命令のデコード結果とともに出力されるほか、プリブラ
ンチ時には、次にデコードすべき命令のアドレスとして
命令フェッチ部に出力される。

また、次に命令デコード部（５２）でデコードされる命
令の分岐予測のためのアドレスにも使用される。分岐予
測の方法については特願昭６２−８３９４で詳しく述べ
られている。

（２，６）データ演算部 データ演算部（５６）はマイクロプログラム１こより制
御され、マイクロＲＯＭ部（５５）の出力情報に従い、
各命令の機能を実現するに必要な演算をレジスタと演算
器で実行する。演算対象となるオペランドがアドレスや
即値の場合は、オペランドアドレス計運部（５４）で計
算されたアドレスや即値を外部バスインターフェイス部
（５７）を通過させて得る。また、演算対象となるオペ
ランドがＣＰＵ外部のメモリにあるデータの場合は、ア
ドレス計算部（５４）で計算されたアドレスをバスイン
ターフェイス部（５７）がアドレス出力回路（５８）か
ら出力して、ＣＰＵ外部のメモリからフェッチしたオペ
ランドをデータ入出力回路（５９）から得る。

演算器としてはＡＬＵ、バレルシフタ、プライオリティ
エンコーダやカウンタ、シフトレジスタなどがある。レ
ジスタと主な演算器の間は３バスで結合されており、１
つのレジスタ間演算を指示する１マイクロ命令を２クロ
、ツクサイクルで処理する。

データ演算のときＣＰＵ外部のメモリをアクセスする必
要がある時はマイクロプログラムの指示により外部バス
インターフェイス部（５７）を通してアドレス出力回路
（５８）からアドレスをＣＰＵ外部に出力し、データ入
出力回路（５９）を通して目的のデータをフェッチする
。

ＣＰＵ外部のメモリにデータをストアするときは外部バ
スインターフェイス部（５７）を通してアドレス出力回
路（５８）よりアドレスを出力すると同時に、データ入
出力回路（５９）からデータをＣＰＵ外部に出力する。

オペランドストアを効率的に行うためデータ演算部（５
６）には４バイトのストアバッファがある。

ジャンプ命令の処理や例外処理などを行って新たな命令
アドレスをデータ演算部（５６）が得たときはこれを命
令フェッチ部（５１）とＰＣ計算部（５３）に出力する
。

（２，７）外部バスインターフェイス部外部バスインタ
ーフェイス部（５７）は本特許のデータ処理装置の外部
バスでの通信を制御する。メモリのアクセスはすべてク
ロック同期で行われ、最小２クロックサイクルで行うこ
とができる。

メモリに対するアクセス要求は命令フェッチ部（５１）
、アドレス計算部（５４）、データ演算部（５６）から
独立に生じる。外部バスインターフェイス部（５７）は
これらのメモリアクセス要求を調停する。さらにメモリ
とＣＰｔＪを結ぶデータバスサイズである３２ビツト（
ワード）の整置境界をまたぐメモリ番地にあるデータの
アクセスは、このブロック内で自動的にワード境界をま
たぐことを検知して、２回のメモリアクセスに分解して
行う。

ブリフェッチするオペランドとストアするオペランドが
重なる場合の、コンフリクト防止処理やストアオペラン
ドからフェッチオペランドへのバイパス処理も行う。

（３）パイプライン機構 本発明のデータ処理装置のパイプライン処理は第３図に
示す構成となる。命令のブリフェッチを行う命令フェッ
チステージ（ＩＦステデー（３１）　’）、命令のデコ
ードを行うデコードステージ（Ｄステージ（３２）〕、
オペランドのアドレス計算を行うオペランドアドレス計
算ステージ（Ａステージ（３３）χマイクロＲＯＭアク
セス（特にＲステージ（３６）と呼ぶ）とオペランドの
ブリフェッチ（特にＯＦステデー（３７）と呼ぶ）を行
うオペランドフェッチステージ（Ｆステージ（３４）　
）、命令の実行を行う実行ステージ（Ｅステージ（３５
）の５段構成をパイプライン処理の基本とする。Ｅステ
ージ（３５）では１段のストアバッファがあるほか、高
機能命令の一部は命令実行自体をパイプライン化するた
め、実際には５段以上のパイプライン処理効果がある。

各ステージは他のステージとは独立に動作し、理論上は
５つのステージが完全に独立動作する。

各ステージは１回の処理を最小２クロックで行うことが
できる。従って理想的には２クロツクごとに次々とパイ
プライン処理が進行する。

本発明のデータ処理装置にはメモリーメモリ間演算や、
メモリ間接アドレッシングなど、基本パイプライン処理
１回だけでは処理が行えない命令があるが、本発明のデ
ータ処理装置はこれらの処理に対してもなるべく均衡し
たパイプライン処理が行えるように設計されている。複
数のメモリオペランドをもつ命令に対してはメモリオペ
ランドの数をもとに、デコード段階で複数のパイプライ
ン処理単位（ステップコード）に分解してパイプライン
処理を行うのである。パイプライン処理単位の分解方法
に関しては特願昭６１−２３６４５６で詳しく述べられ
ている。

ＩＦステデー（３１）からＤステージ（３２）に渡され
る情報は命令コードそのものである。Ｄステージ（３２
）からＡステージに渡される情報は命令で指定された演
算に関するもの（Ｄコード（４１）と呼ぶ）と、オペラ
ンドのアドレス計算に関係するもの（Ａコード（４２）
と呼ぶ）との２つある。Ａステージ（３３）からＦステ
ージに渡される情報はマイクロプログラムルーチンのエ
ントリ番地やマイクロプログラムへのパラメータなどを
含むＲコード（４３）と、オペランドのアドレスとアク
セス方法指示情報などを含むＦコードとの２つである。

Ｆステージ（３４）からＥステージ（３５）に渡される
情報は演算制御情報とリテラルなどを含むＥコード（４
５）と、オペランドやオペランドアドレスなどを含むＳ
コード（４６）との２つである。

Ｅステージ（３５）以外のステージで検出されたＥＩＴ
はそのコードがＥステージ（３５）の到達するまではＥ
ＩＴ処理を起動しない。Ｅステージ（３５）で処理され
ている命令のみが実行段階の命令であり、ＩＦステデー
（３１）〜Ｆステデー（３４）で処理されている命令は
まだ実行段階に至っていないものである。従ってＥステ
ージ（３５）以外で検出されたＥＩＴは検出したことを
ステップコード中に記録して次のステージに伝えられる
のみである。

（３１）パイプライン処理単位 （３，１，１）命令コードフィールドの分類本発明のデ
ータ処理装置のパイプライン処理単位は命令セットのフ
ォーマットの特徴を利用して決定されている。（１）の
節で述べたように、本発明のデータ処理装置の命令は２
バイト単位の可変長命令であり、基本的には（２バイト
の命令基本部＋θ〜４バイトのアドレシング修飾部）を
１〜３回繰り返すことにより命令が構成されている。

命令基本部には多くの場合オペコード部とアドレッシン
グモード指定部があり、インデックスアドレシングやメ
モリ間接アドレッシングが必要なときにはアドレッシン
グ修飾部の代わりに（２バイトの多段間接モード指定部
子〇〜４バイトのアドレシング修飾部）が任意側付く。

また、命令により２または４バイトの命令固有の拡張部
が最後に付く。

命令基本部には命令のオペコード、基本アドレッシング
モード、リテラルなどが含まれる。アドレッシング修飾
部はディスプレースメント、絶対アドレス、即位、分岐
命令の変位のいずれかである。命令固有の拡張部にはレ
ジスタマツプ、Ｉ−ｆｏｒｍａｔ命令の即値指定などが
ある。第３２図で本発明のデータ処理装置の基本的命令
フォーマットの特徴を示す。

（３，１，２）ステップコードへの命令の分解本発明の
データ処理装置では上記の命令フォーマットの特徴を生
かしたパイプライン処理を行う。

Ｄステージ（３２）・では（２バイトの命令基本部＋θ
〜４バイトのアドレッシング修飾部）、（多段間接モー
ド指定部子アドレッシング修飾部）または命令固有の拡
張部を１つのデコード単位として処理する。各回のデコ
ード結果をステップコードと呼び、Ａステージ（３３）
以降ではこのステップコードをパイプライン処理の単位
としている。ステップコードの数は命令ごとに固有であ
り、多段間接モード指定を行わないとき、１つの命令は
最小１個、最大３個のステップコードに分かれる。多段
間接モード指定があればそれだけステップコードが増え
る。ただし、これは後で述べるようにデコード段階のみ
である。

（３，１，３）プログラムカウンタの管理本発明のデー
タ処理装置のパイプライン上に存在するステップコード
はすべて別命台に対するものである可能性があり、プロ
グラムカウンタの値はステップコードごとに管理する。

すべてのステップコードはそのステップコードのもとに
なった命令のプログラムカウンタ値をもつ。ステップコ
ードに付属してパイプラインの各ステージを流れるプロ
グラムカウンタ値はステッププログラムカウンタ（ＳＰ
Ｃ）と呼ぶ。ＳＰＣはパイプラインステージを次々と受
は渡されていく。

（３２）各パイプラインステージの処理名パイプライン
ステージの入出カステップコードには第３図に示したよ
うに便宜と名前が付けられている。またステップコード
はオペコードに関する処理を行い、マイクロＲＯＭのエ
ントリ番地やＥステージ（３５）に対するパラメータな
どになる系列とＥステージ（３５）のマイクロ命令に対
するオづランドになる系列の２系列がある。

（３，２，１）命令フェッチステージ 命令フェッチステージ（ＩＦステデー（３１）　’）は
命令をメモリやブランチバッファからフェッチし、命令
キューに入力して、Ｄステージ（３２）に対して命令コ
ードを出力する。命令キューの入力は整置された４バイ
ト単位で行う。メモリから命令をフェッチするときは整
置された４バイトにつき最小２クロックを要する。ブラ
ンチバッファがヒツトした時は整置された４バイトにつ
き１クロツクでフェッチ可能である。命令キューの出力
単位は２バイトごとに可変であり、２クロツクの間に最
大６バイトまで出力できる。また分岐の直後には命令キ
ューをバイパスして命令基本部２バイトを直接命令デコ
ーダに転送することもできる。

ブランチバッファへの命令の登録やクリアなどの制御、
ブリフェッチ先命令アドレスの管理や命令キューの制御
もＩＦステデー（３１）で行う。

ＩＦステデー（３１）で検出するＥＩＴには命令をメモ
リからフェッチするときのバスアクセス例外や、メモリ
保護違反などによるアドレス変換例外がある。

（３，２，２）命令デコードステージ 命令デコードステージ（Ｄステージ（３２）　）はＩＦ
ステデー（３１）から入力された命令コードをデコード
する。デコードは命令デコード部（５２）のＦＨＷデー
１−　ダ、ＮＦＨＷデコータ、アドレッシングモードデ
コーダを使用して、２クロック単位に１度行ない、１回
のデコード処理で、０〜６バイトの命令コードを消費す
る（ＲＥＴ命令の復帰先アドレスを含むステップコード
の出力処理などでは命令コードを消費しない）。１回の
デコードでＡステージ（３３）に対してアドレス計算情
報であるＡコード（４２）である約３５ビツトの制御コ
ードと最大３２ビツトアドレス修飾情報と、オペコード
の中間デコード結果であるＤコード（４１）である約５
０ビツトの制御コードと８ビツトのリテラル情報と、を
出力する。

Ｄステージ（３２）では各命令のＰＣ計算部（５３）の
制御、分岐予測処理、プリブランチ命令に対するプリブ
ランチ処理、命令キューからの命令コード出力処理も行
う。

Ｄステージ（３２）で検出するＥＩＴには予約命令例外
、プリブランチ時の奇数アドレスジャンプトラップがあ
る。また、ＩＦステデー（３１）より転送されてきた各
種ＥＩＴはステップコード内にエンコードする処理をし
てＡステージ（３３）に転送する。

（３，２，３）オペランドアドレス計算ステージオペラ
ンドアドレス計算ステージ（Ａステージ（３３）〕は処
理が大きく２つに分かれる。１つは命令デコード部（５
２）のデコーダ２を使用して、オペコードの後段デコー
ドを行う処理で、他方はオペランドアドレス計算部（５
４）でオペランドアドレスの計算を行う処理である。

オペコードの後段デコード処理はＤコード（４１）を入
力とし、レジスタやメモリの書き込み予約及びマイクロ
プログラムのエントリ番地とマイクロプログラムに対す
るパラメータなどを含むＲコード（４３）の出力を行う
。なお、レジスタやメモリの書き込み予約は、アドレス
計算で参照したレジスタやメモリの内容が、パイプライ
ン上を先行する命令で書き換えられ、誤ったアドレス計
算が行われるのを防ぐためのものである。レジスタやメ
モリの書き込み予約はデッドロックを避けるため、ステ
ップコードごとに行うのではなく命令ごとに行つ。レジ
スタやメモリの書き込み予約については特願昭６２−１
４４３９４で詳しく述べられている。

オペランドアドレス計算処理はＡコード（４２）を入力
とし、Ａコード（４２）に従いオペランドアドレス計算
部（５４）で加算やメモリ間接参照を組み合わせてアド
レス計算を行い、その計算結果をＦコード（４４）とし
て出力する。この際、アドレス計算に伴うレジスタやメ
モリの読み出し時にコンフリクトチエツクを行い、先行
命令がレジスタやメモリに書き込み処理を終了していな
いためコンフリクトが指示されれば、先行命令がＥステ
ージ（３５）で書き込み処理を終了するまで待つ。また
、オペランドアドレスやメモリ間接参照のアドレスがメ
モリにマツプされたＩ１０領域に入るかどうかのチエツ
クも行う。

Ａステージ（３３）で検出するＢＩＴには予約命令例外
、特権命令例外、バスアクセス例外、アドレス変換例外
、メモリ間接アドレッシングのときのオペランドブレイ
クポイントヒントによるデバッグトラップがある。Ｄコ
ード（４１）、Ａコード（４２）自体がＥＩＴを起こし
たことを示しておれば、Ａステージ（３３）はそのコー
ドに対してアドレス計算処理をせず、そのＥＩＴをＲコ
ード（４３）やＦコード（４４）に伝える。

（３しｎマイクロＲＯＭアクセスステージオペランドフ
ェッチステージ（Ｆステージ（３４）〕も処理が大きく
２つに分かれる。１つはマイクロＲＯＭのアクセス処理
であり、特にＲステージ（３６）と呼ぶ。他方はオペラ
ンドプリフェッチ処理であり、特にＯＦステデー（３７
）と呼ぶ。Ｒステージ（３６）とＯＦステデー（３７）
は必ずしも同時に動作するわけではなく、メモリアクセ
ス権が獲得できるかどうかなどに依存して、独立に動作
する。

Ｒステージ（３６）の処理であるマイクロＲＯＭアクセ
ス処理はＲコードに対して次のＥステージでの実行に使
用する実行制御コードであるＥコードを作り出すための
マイクロＲＯＭアクセスとマイクロ命令デコード処理で
ある。１つのＲコードに対する処理が２つ以上のマイク
ロプログラムステップに分解される場合、マイクロＲＯ
ＭはＥステージ３５）で使用され、次のＲコード（４３
）はマイクロＲＯＭアクセス待ちになる。Ｒコード（４
３）に対するマイクロＲＯＭアクセスが行われるのはそ
の前のＥステージ（３５）での最後のマイクロ命令実行
の時である。

本発明のデータ処理装置ではほとんどの基本命令は１マ
イクロプログラムステツプ行われるため実際にはＲコー
ド（４３）に対するマイクロＲＯＭアクセスが次々と行
われることが多い。

Ｒステージ（３６）で新たに検出するＥＩＴはない。

Ｒコード（３６）が命令処理再実行型のＥＩＴを示して
いるときはそのＥＩＴ処理に対するマイクロプログラム
が実行されるのでＲステージ（３６）はそのＲコード（
４３）に従ったマイクロ命令をフェッチする。

Ｒコード（４３）が奇数アドレスジャンプトラップを示
しているときＲステージ（３６）はそれをＥコード（４
５）に伝える。これはプリブランチに対するもので、Ｅ
ステージ（３５）ではそのＥコード（４５）で分岐が生
じなければそのプリブランチを有効として奇数アドレス
ジャンプトラップを発生する。

（３，２，５）オペランドフェッチステージオペランド
フェッチステージ（ＯＦステデー（３７）〕はＦステー
ジ（３４）　’ｒ行う上記の２つの処理のうちオペラン
ドプリフェッチはＦコード（４４）を入力とし、フェッ
チしたオペランドとそのアドレスをＳコード（４６）と
して出力する。１つのＦコード（４４）ではワード境界
をまたいでもよいが４バイト以下のオペランドフェッチ
を指定する。Ｆコード（４４）にはオペランドのアクセ
スを行うかどうかの指定も含まれており、Ａステージ（
３３）で計算したオペランドアドレス自体や即値をＥス
テージ（３５）に転送する場合にはオペランドプリフェ
ッチは行わず、Ｆコード（４４）の内容をＳコード（４
６）として転送する。プリフェッチしようとするオペラ
ンドとＥステージ（３５）が書き込み処理を行おうとす
るオペランドが一致するときは、オペランドプリフェッ
チはメモリから行わず、バイパスして行なう。またＩ１
０領域に対してはオペランドプリフェッチを遅延させ、
先行命令がすべて完了するまで待ってオペランドフェッ
チを行う。

ＯＦステデー（３７）で検出するＥＩＴにはバスアクセ
ス例外、アドレス変換例外、オペランドプリフェッチに
対するブレイクポイントヒツトによるデバッグトラップ
がある。Ｆコード（４４）がデバッグトラップ以外のＥ
ＩＴを示しているときはそれをＳコード（４６）に転送
し、オペランドプリフェッチは行わない。Ｆコード（４
４）がデバッグトラップを示しているときはそのＦコー
ド（４４）に対してＥＩＴを示していないときと同じ処
理をすると共にデバッグトラップをＳコード（４６）に
伝える。

（３，２，６）実行ステージ 実行ステージ（Ｅステージ（３５）〕はＥコード（４５
）Ｓコード（４６）を入力として動作する。このＥステ
ージ（３５）が命令を実行するステージであり、Ｆステ
ージ（３４）以前のステージで行われた処理はすべてＥ
ステージ（３５）のための前処理である。Ｅステージ（
３５）でジャンプ命令が実行されたり、ＥＩＴ処理が起
動されたりしたときは、ＩＦステデー（３１）〜Ｆステ
デー（３４）までの処理はすべて無効化される。Ｅステ
ージ（３５）はマイクロプログラムにより制御され、Ｒ
コード（４５）に示されたマイクロプログラムのエント
リ番地からの一連のマイクロプログラムを実行すること
により命令を実行する。

マイクロＲＯＭの読み出しとマイクロ命令の実行はパイ
プライン化されて行われる。従ってマイクロプログラム
で分岐が起きたときは１マイクロステツプの空きができ
る。また、Ｅステージ（３５）はデータ演算部（５６）
にあるストアバッファを利用して、４バイト以内のオペ
ランドストアと次のマイクロ命令実行をパイプライン処
理することもできる。

Ｅステージ（３５）ではＡステージ（３３）で行ったレ
ジスタやメモリに対する書き込み予約をオペランドの書
き込みの後、解除する。

また条件分岐命令がＥステージ（３５）で分岐を起こし
たときはその条件分岐命令に対する分岐予測が誤ってい
たのであるから分岐履歴の書換えを行う。

Ｅステージ（３５）で検出されるＥＩＴにはバスアクセ
ス例外、アドレス変換例外、デバッグトラップ、奇数ア
ドレスジャンプトラップ、予約機能例外、不正オペラン
ド例外、予約スタックフォーマット例外、ゼロ除算トラ
ップ、無条件トラップ、条件トラップ、遅延コンテキス
トトラップ、外部割込、遅延割込、リセット割込、シス
テム障害がある。

Ｅステージ（３５）で検出されたＥＩＴはすべてＢＩＴ
処理されるがＥステージ以前のＩＦステデー（３１）〜
Ｆステデー（３４）の間で検出されＲコード（４３）や
Ｓコード（４６）に反映されているＥＩＴは必ずＥＩＴ
処理されるとは限らない。ＩＦステデー（３１）〜Ｆス
テデー（３４）の間で検出したが、先行の命令がＥステ
ージ（３５）でジャンプ命令が実行されたなどの原因で
Ｅステージ（３５）まで到達しなかったＥＩＴはすべて
キャンセルされる。そのＥＩＴを起こした命令はそもそ
も実行されなかったことになる。

外部割込や遅延割込は命令の切れ目でＥステージ（３５
）で直接受は付けられ、マイクロプログラムにより必要
な処理が実行される。その他の各種ＥＩＴも処理はマイ
クロプログラムにより行われる。

（３３）各パイプラインステージの状態制御パイプライ
ンの各ステージは入力ラッチと出力ラッチを持ち、他の
ステージとは独立に動作することを基本とする。各ステ
ージは１つ前【こ行った処理が終わり、その処理結果を
出力ラッチから次のステージの入力ラッチに転送し、自
分のステージの入力ラッチに次の処理に必要な入力信号
がすべてそろえば次の処理を開始する。

つまり、各ステージは、１つ前段のステージから出力さ
れてくる次の処理に対する入力信号がすべて有効となり
、今の処理結果を後段のステージの入力ラッチに転送し
て出力ラッチが空になると次の処理を開始する。

各ステージが動作を開始する１つ前のクロックタイミン
グで入力信号がすべてそろっている必要がある。入力信
号がそろっていないと、そのステージは待ち状態（入力
待ち）になる。出力ラッチから次のステージの入力ラッ
チへの転送を行うときは次のステージの入力ラッチが空
き状態になっている必要があり、次のステージの入力ラ
ッチが空きでない場合もパイプラインステージは待ち状
態（出力待ち）になる。必要なメモリアクセス権が獲得
できなかったり、処理しているメモリアクセスにウェイ
トが挿入されたり、その他のパイプラインコンフリクト
が生じると、各ステージの処理自体が遅延する。

（４）分岐命令の処理 本発明のデータ処理装置では上記に説明したように多段
のパイプライン処理を採用しているため分岐命令を実行
した際のオーバーヘッドが大きい。

このオーバーヘッドを小さくするため動的分岐予副処理
は実行ステージで分岐を行う代わりにデコードステージ
で分岐を行うことによりなるべく早く分岐先命令を取り
込むことを狙いとしている。

本発明のデータ処理装置に限らず、データ処理装置では
、一般に分岐命令が実行される頻度は大きく、動的分岐
予測処理による性能改善効果は大きい。

（４，１）分岐命令の種類 本発明のデータ処理装置では動的分岐予測処理を行う命
令をプリブランチ命令と呼ぶ。プリブランチ命令には無
条件分岐命令のように、動的な予、測にかかわらず、必
ず分岐する命令も含む。

本発明のデータ処理装置がもつ分岐命令は分岐条件がス
タティックかダイナミックか及び分岐先がスタティック
かダイナミックかにより計４種類に分類できるが、本発
明のデータ処理装置ではこのうちつぎの２種類に分類さ
れる命令をプリブランチ命令とする。

第１の種類の分岐命令は分岐条件、分岐先ともスタティ
ックな命令である。この種の命令には無条件分岐命令（
ＢＲＡ）とサブルーチン呼び出し命令（ＢＳＲ）がある
。第２の種類の分岐命令は分岐条件がダイナミックで分
岐先がスタティックな命令である。この種の命令には条
件分岐命令（Ｂｃｃ）、ループ制御命令（ＡＣＢ）があ
る。

（４，２）分岐命令処理回路の機能構成第１図に本発明
のデータ処理装置の分岐命令処理回路の構成を示す。第
１図には命令フヱッチ部（５１）、命令デコード部（５
２）、ＰＣ計算部（５３）、オペランドアドレス計算部
（５４）、データ演算部（５６）、外部バスインターフ
ェイス部（５７）のそれぞれに含まれる回路の部分詳細
図と、アドレス出力回路（５８）、データ入出力回路（
５９）よりなる。

命令デコーダ（１１１）とＰＣ加算器（１３２）の入力
側、アドレス加算器（１２４）の入力側は、ディスプレ
ースメント値、分岐命令の変位値を転送するＤＩ　ＳＰ
ババス１００）で結ばれている。命令デコーダ（１１１
）とアドレス加算器（１２４）の入力側はステップコー
ド生成に使用した命令コード長、スタックブツシュモー
ドのときのブリデクリメント値などを転送する補正値バ
ス（１０１）でも結ばれている。命令デコーダ（１１１
）とＰＣ加算器（１３２）の入力側はステップコード生
成に使用した命令コード長を転送する命令長バス（１０
１）でも結ばれている。レジスタファイル（１４４）と
アドレス加算器（１２４）入力側はレジスタファイル（
１４４）に蓄えられているアドレス値を転送するＡバス
（１０３）で結ばれている。

命令デコーダ（１１１）には命令キュー（１１２）から
命令コードが入力され、分岐予測テーブル（１１３）か
ら分岐予測ビットが入力される。命令デコーダ（１１１
）の出力部には、分岐予測結果により、条件分岐命令の
分岐条件指定フィールドを、Ｅステージ（３５）にその
まま出力するか条件指定を反転して出力するかの選択を
行う、分岐条件生成回路（１１４）がある。

命令長バス（１０１）の値とＤＩＳＰバス（１００）の
値のどちらか選択して入力する被加算値選択回路（１３
１）の出力と、Ｄステージ（３２）でデコードした命令
のＰＣ値を保持するＤ　ｐ　Ｃ（１３５）またはステッ
プコードの切れ日毎の作業用ＰＣ値を保持するＴＰＣ（
１３４）のどちらかと、ＰＣ加算器（１３２）に入力さ
れる。ＰＣ加算器（１３２）の出力はＰＣ加算器出力ラ
ッチ（１３３）を通してＣＡババス１０４）やＰＯババ
ス１０５）に出力される。

ＰＯババス１０５）はラッチＴＰＣ（１３４）、ラッチ
ＤＰＣ（１３５χＡステージで処理中の命令のＰＣ値を
保持するラッチＡｒｃ（１３６）、さらに分岐予測テー
ブル（１１３）にも結合している。ＴＰＣ（１３４）に
はＥステージ（３５）で分岐やジャンプが生じたとき、
新たな命令番地を入力するため、ＣＡババス１ｏ３）か
らの入力経路もある。

補正値バス（１０２）の出力とＤＩＳＰバス（１００）
の出力はディスプレースメント選択回路（１２２）に入
力され、どちらか一方がアドレス加算器（１２４）に入
力される。

ＤＩＳＰバス（１００）出力とＡバス（１０３）出力は
ベースアドレス選択回路（１２３）に入力され、どちら
か一方がアドレス加算器（１２４）に入力される。アド
レス加算器（１２４）は、ディスプレースメント選択回
路（１２２）の出力、ベースアドレス選択回路（１２３
）の出力、それにＡバス（１０３）より入力された値を
シフトすることにより、１倍、２倍、４倍、８倍の値と
するインデックス値生成回路（１２１）の出力、の計３
つの値を入力として、３値加算を行う。アドレス加算器
（１２４）の出力値はアドレス加算器出力ラッチ（１２
５）を通して、ＡＯババス１０６）に出力される。ＡＯ
ババス　１０６）は、メモリ間接アドレッシングを行う
とき、ＡＡパス（１０７）を通してアドレス出力回路（
５８）からＣＰＵ外部にアドレス値を出力するときその
アドレス値を保持するラッチＩ　Ａ　（１２６）と、Ｆ
ステージでのオペランドブリフェッチ時に、ＡＡババス
１０７）を通してアドレス出力回路（５８）からＣＰＵ
外部にオペランドアドレス値を出力するとき、そのオペ
ランドアドレス保持するラッチＦ　Ａ　（１２７）と、
つながる。

Ｆ　Ａ　（１２７）と、アドレス加算器（１２４）で計
算されたオペランドアドレスをＥステージ（３５）で使
用するためにオペランドアドレス値を保持するラッチ５
Ａ（１４１）への出力経路ももつ。Ｓ　Ａ　（１４１）
はデータ演算部（５６）の汎用データバスであるＳバス
（１０９）への出力経路をもつ。命令のアドレスを転送
するＣＡババス１０４）はＰＣ加算器出力ラッチ（１３
３）と、ＴＰＣ（１３４）と、命令フェッチ部（５１）
がプリフェッチする命令コードの番地を管理するカウン
タＱＩＮＰＣ（１１５）と、命令フェッチのためのアド
レスをＡＡババス１０７）を通してアドレス出力回路（
５８）からＣＰＵ外部に出力するときその値を保持する
ラッチＣＡＡ　（１４２）と、Ｅステージ（３５）で分
岐やジャンプが起きたときに新たな命令番地をＳバスＨ
ｏ９）から入力するラッチＥＢ（１４３）と、に結合し
ている。ＡＰＣ（１３６）はＡバス（１ｏ３）と、Ｆス
テージ（３４）で処理中の命令のＰＣ値を保持するラッ
チＦＰＣ（１３７）とに出力経路がある。ＦＰＣ（１３
７）はＥステージ（３５）で処理中の命令のＰＣ値を保
持するラッチＣＰＣ（１３８）への出力経路をもつ。Ｃ
ＰＣ（１３８）はＳバス（１０９）と、分岐履歴書換え
のためにＰＣ値の最下位バイトの値を保持するラッチ０
ＰＣ（１３９）とに出力経路をもつ。レジスタファイル
（１４４）は汎用レジスタや作業用レジスタなどからな
り、Ｓバス（１０９）とＡバス（１０３）への出力経路
をもち、Ｄバス（１１０）から入力経路を持つ、データ
演算部（５６）の演算機構であるデータ演算器（１４５
）はＳバス（１０９’）から入力経路をもち、Ｄバス（
１１０）への出力経路を持つ。

（４，３）分岐予測方法 本発明のデータ処理装置では無条件分岐命令ＢＲＡ、サ
ブルーチン分岐命令ＢＳＲ，ループ制御命令ＡＣＢ、　
　３つの命令については、分岐予測テーブルの出力であ
る分岐予測ビットにかかわらず、必ず分岐すると予測す
る。ＢＲＡ、　ＢＳＨに対してはこの予測は必ず正しい
。

ＡＣＢはループ制御変数に指定された値を加えてその結
果がループ終了条件を満たすかどうかを判定し、ループ
終了条件を満たさなければ分岐し、満たせば分岐しない
命令である。従って、大多数のソフトウェアではＡＣＢ
についてもこの予測方法はかなりの確率で正しい。また
、ＡＣＨに対する本発明のデータ処理装置の特徴的な処
理を意識してソフトウェアを作成すれば意識しない場合
より効率的なプログラムを作成することが可能である。

条件分岐命令Ｂｃｃについては分岐するかしないかを過
去の履歴に従って判断する。履歴はＢｃｃ命令の１つ前
に実行した命令のアドレスの下位８ビツトのアドレスを
もとに行う。分岐予測は過去１回の分岐履歴のみに従い
、１ビツトで示される。

（４，４）分岐予測テーブルの構成 第４図に分岐予測テーブル（１１３）の詳細を示す。

ｐｏババス１０５）からの入カフビットと０ＰＣ（１３
９）からの入カフビットはセレクタ（１５１）を通して
、デコーダ（１５２）に入力される。デコーダ（１５２
）では７ビツトを１２８ビツトにデコードして１２８ビ
ツトの分岐履歴ラッチ（１５３）のうち１つを分岐予測
値として分岐予測出力ラッチ（１５４）に出力する。１
２８ビツトの分岐履歴ラッチ（１５３）はクリア信号（
１５７）が入力されると一斉に値をゼロにして「分岐し
ない」を示す。

分岐予測出力ラッチ（１５４）は予測反転回路（１５５
）によりその内容を反転して分岐予測更新ラッチ（１５
６）に結合されている。

本発明のデータ処理装置では、Ｄステージ（３２）でデ
、コードしようとする命令の１つ前にＤステージ（３２
）でデコードされた命令のアドレスの下位８ビツトをも
とに分岐予測テーブル（１１３）を引いて分岐予測を行
う。分岐予測は過去１回の履歴のみに従ったダイレクト
マツピング方式で登録されている。本発明のデータ処理
装置では命令アドレスの最下位ビット（右端のビット）
は必ずゼロであるため分岐予測テーブルは１２８ビツト
で構成されている。

分岐予測ビットを有効に使用するのはＢｃｃ命令をデコ
ードするときのみであるが、分岐予測ビットは、使用す
るかどうかにかかわらず、すべての５命令の命令コード
と共に命令デコーダに入力する。

このため分岐予測テーブル（１１３）の参照は、デコー
ドしようとする命令の１つ・前の命令がデコードされて
いるときＰＣ加算器（１３２）から出力されてくる１つ
前の命令のＰＣ値の下位１バイト（最下位ビットは不要
）で行う。これにより、分岐予測ビットは、次のＤステ
ージ処理の最初までに命令デコーダ（０１）に入力され
る。

分岐予測テーブル（１１３）の分岐履歴はクリア信号（
１５７）により初期値をすべて「分岐しない」とできる
。分岐予測の更新はＢｃｃ命令がＥステージ（３５）で
分岐したときに行われる。Ｂｃｃ命令がＥステージ（３
５）で分岐を起こしたとき、それはＤステージ（３２）
での分岐予測が間違っていたことを意味する。

このときＥステージ（３５）で分岐予測の更新（間違っ
ていた分岐履歴の反転）が行われる。Ｅステージ（３５
）では０ＰＣ（１３９）の内容をデコーダ（１５２）に
転送し、そのデコード結果で対応する分岐履歴ラッチ（
１５３）の内容を分岐予測出力ラッチ（１５４）に読み
出す。

次に、分岐予測出力ラッチ（１５４）の内容が反転され
た分岐予測更新ラッチ（１５６）の内容を、同じ＜　ｏ
ｐｃ（１３９）の値で示された分岐履歴ラッチ（１５３
）に書き戻す。

分岐予測は対象となるＢｃｃ命令がデコードされる１つ
前にデコードされた命令のＰＣ値をもとに行われるため
分岐予測テーブル（１１３）の更新もＥステージ（３５
）で、Ｂｃｃ命令の１つ前に実行された命令のＰＣ値を
もとに行うつこのためＥステージ（３５）では現在実行
中の命令の１つ前に実行した命令のＰＣ値の下位１バイ
ト（最下位ビットは不要）を記憶しておく　０ＰＣ（１
３９）があり、分岐予測テーブル（１１３）の更新はこ
の値を用いて行う。分岐履歴の更新はＥステージ（３５
）でＢｃｃ命令が分岐を起こしたときだけしか行われな
いため、Ｄステージ（３２）の分岐予測テーブル（１１
３）の参照動作がＥステク流）の更新に妨げられること
はない。Ｅステージ（３５）で分岐が起きた直後はＤス
テージ（３２）はＩＦステデー（３１）からの命令コー
ド待ち状態となる。分岐履歴の書換えは、この命令コー
ド待ち状態の間に行われる。

（４，５）ＰＣ計算部の動作 ＰＣ計算部はＤステージ（３２）で命令コードがデコー
ドされるとき、１つ前にデコードされた命令コードの長
さ情報とその１つ前にデコードされた命令コード先頭番
地とからデコード中の命令コードの先頭番地を計算する
。ＰＣ計算部ではＤ　Ｐ　Ｃ（１３５）に命令の切れ目
のアドレスである命令のＰＣ値を保持し、ＴＰＣ（１３
４）にステップコードの切れ目のアドレスを管理する。

ＤＰＣ（１３５）は命令の切れ目のアドレスが計算され
たときだけ書き換えられる。ＴＰ　Ｃ（１３４）はステ
ップコードの切れ目のアドレス、つまり命令デコード処
理ごとに書き換えられる。

パイプライン上で処理されるステップコードのＰＣ値は
そのステップコードのもとになった命令のＰＣ値が必要
であルタめ、ＤＰＣ（１３５）（７）値がＡＰＣ（１３
６／）、ＦＰＣ（１３７）、ＣＰＣ（１３８）と転送さ
れていく。

命令のデコードは（３，１，２）の節で述べたようにス
テップコード単位に行われ、１回のデコード処理でＯ〜
６バイトの命令コードが消費される。命令デコード処理
ごとに判明したそのとき使用した命令コードの長さが命
令デコーダ（１１１）から命令長バス（１０１）に出力
される。

プリブランチしない場合、Ｄステージ（３２）は引き続
く次の命令のデコード処理を行うと同時に、ＰＣ計算部
（５３）で引き続く次の命令のＰＣ値を計算するため、
ＴＰＣ（１３４）の値と命令長バス（１０１）から転送
されたデコードで消費した命令コードの長さとの加算を
行いＴＰＣ（１３４，）に加算結果を書き戻す。

つまり、あるステップコードの先頭アドレスはそのステ
ップコード処理により生成されたときに計算されるので
ある。プリブランチ以外ではデコードすべき命令コード
は命令キュー（１１２）から次々と出力されるため、デ
コード開始段階でそのコードの先頭アドレスを知る必要
はない。Ｄステージ（３２）で生成したステップコード
が命令Ａの最後のステツブコードであるとき、次の命令
Ｂのデコード処理中に計算されるＰＣ加算器（１３２）
の出力は、命令Ｂの先頭番地であり、命令ＢのＰＣ値で
あるから、ＰＣ加算器（１３２）の出力である命令Ｂの
ＰＣ値はＰＯババス１０５）からＴＰＣ（１３４）とＤ
ＰＣ（１３５）の両方に書き込まれる。さらにこのとき
Ａステージ（３３）が入力コード待ちで、ＡＰＣ（１３
６）が至急必要とされているなら、ＰＯパス（１０５）
からＡＰＣ（１３６）にも命令ＢＯＰＣ値が書き込まれ
る。

プリブランチする場合、Ｄステージ（３２）はプリブラ
ンチ命令の最後のステップコードを出力した後、命令デ
コーダ（Ｕｌ）の処理を止め、分岐先命令のＰＣ値を計
算するため、ＤＰＣ（１３５）の値とＤＩＳＰバス（１
００）より転送された分岐変位の加算を行う。

さらに、ＩＦステデー（３１）に初期化指示を出し、加
算結果である分岐命令のＰＣ値をＴＰ　Ｃ（１３４）と
ＤＰＣ（１３５）に書き込むと共に、ＣＡババス１０４
）にも出力してＱＩＮＰＣ（１１５）、　ＣＡＡ（１４
２）にも書き込む。

プリブランチによる分岐先命令アドレス計算の際、奇数
アドレスジャンプトラップの検出も行ない、Ｄコード（
４１）中にその結果をパラメータとして示す。Ｅステー
ジ（３５）ではブリブランチが正しいと判明した時に、
奇数アドレスジャンプトラップを起動する。プリブラン
チが間違っていて、再びＥステージ（３５）で分岐が生
じたときはプリブランチで検出した奇数アドレスジャン
プトラップは無視される。このため、Ｄステージ（３２
）で検出された奇数アドレスジャンプトラップはその他
のＥＩＴとは別扱いとなっている。また、Ｅステージ（
３５）では奇数アドレスジャンプトラップの起動処理に
奇数となった命令アドレスの値を必要とする。

このため、Ｄステージ（３２）は奇数アドレスジャンプ
トラップの検出を行ったとき、その奇数アドレス値をＰ
Ｃ値とした特殊なステップコード（ＯＡＪＴステップコ
ード）を発生する。０ＡＪＴステツプコードに対してＡ
ステージ（３３）、Ｆステージ（３４）はそのコードを
次のステージに伝える。Ｅステージ（３５）はプリブラ
ンチが正しいと判断し、しかもそのプリブランチが奇数
アドレスジャンプトラップを検出しているとき、ＣＰＣ
（１３８）を通して次に転送されてくるＯＡＪ　Ｔステ
ップコードのＰＣ値を使用して奇数アドレスジャンプト
ラップの起動処理を行う。

Ｅステージ（３５）で分岐が生じたときは分岐先アドレ
スがＥＢ（１４３）からＣＡババス１０４）を通じてＴ
ＰＣ（１３４）に転送されてくる。ＰＣ計算部（５３）
はこの値とゼロを加算して結果をＰＯババス１０５）か
らＴＰＯ（１３４）、ＤＰＣ（１３５）に書き込む。こ
れでＰＣ計算部（５３）の初期化が完了する。この初期
化の処理はＥステージ（３５）で分岐が生じた最初の単
位デコード処理とオーバーラツプしてなされる。なお、
ＱＩＮＰＣ（１１５）　。

ＣＡＡ（１４２）にはＣＡババス１０４）よりＴＰＣ（
１３４）に値を取り込む際に同じ値がセットされる。

（４，７）ブリブランチ命令に対するオペランドアドレ
ス計算部の動作 プリブランチ命令に対して、Ｄステージ（３２）がブリ
ブランチ処理を行わなかった場合、オペランドアドレス
計算部（５４）がプリブランチ命令の分岐先アドレスを
計算する。分岐先アドレスの計算は、Ａバス（１０３）
より転送されてくるＡＰＣ（１３６）　　の値とＤＩＳ
Ｐバス（１００）より転送されてくる分岐変位値をアド
レス加算器（１２４）で加算することにより行われる。

計算された分岐先アドレスはＥステージ（３５）に伝え
られる。Ａステージ（３３）で、オペランドアドレス計
算部（５４）を使用した分岐先アドレスの計算の際は、
奇数アドレスジャンプトラップの検出は行わない。Ｅス
テージ（３５）に転送される分岐先アドレスが奇数であ
るととにより、奇数アドレスジャンプトラップの情報が
伝えられるのである。

Ｄステージ（３２）がブリブランチ処理をした場合、Ｂ
ｃｃ命令、ＡＣＢ命令に対しては、Ａ７．テーラ（３３
）がそのプリブランチ命令に引き続くアドレスにある次
の命令のＰＣ値を計算する。計算結果はＥステージ（３
５）に伝えられ、プリブランチが間違っていたときの再
度の分岐先アドレスとして使用される。Ｂｃｃ命令など
、Ｄステージ（３２）で１ステツプコードにデコードさ
れる命令に対しては、Ａバス（１０４）より転送されて
くるＡＰＣ（１３６）の値に［Ｅｆｆａバス（１０２）
から転送されてくるＢｃｃ命令の命令長を加算して、加
算結果をＡＯババス１０６）よりＦ　Ａ　（１２７）に
に書き込む。ステップコードが２つ以上に分かれるフォ
ーマットをもつＡＣＢ命令に対してはＤＩＳＰバス（１
００）より転送されてくる最後のステップコードの先頭
アドレスであるＴＰＣ（１３４）の値と補正値バス（１
０２）から転送されてくる最後のステップコードのデコ
ードで使用した命令コードの長さを加算して、加算結果
をＡＯババス１０６）よりＦ　Ａ　（１２７）に書き込
む。

ＢＳＲ命令についてはプリブランチは必ず正しいわけで
あるが、リターンアドレスとしてＢＳＲ命令の次の命令
のアドレスが必要なためオペランドアトレア計算部（５
４）でアドレス計算を行う。ＢＳＲ命令のフォーマット
は第３３図に示す。第３３図でａｄｓはＢＳＲの分岐変
位を３２ビツトの２進数で指定するフィールドである。

ＢＳＲはＤステージ（３２）で１ステツプコードにデコ
ードされる命令であり、Ｂｃｃと同様にＡバス（１０３
）より転送されてくるＡＰＣ（１３６）の値と補正値バ
ス（１０２）より転送されてくるＢＳＲの命令長との加
算を行う。また、ＢＳＲ命令に対するリターンアドレス
計算の手法はＴＲＡＰ　（無条件トラップ）命令とＴＲ
ＡＰ／ｃｃｃｃ　（条件トラップ）命令でも使用される
。

ＴＲＡＰＡ命令、ＴＲＡＰ／ｃｃｃｃ命令もＤステージ
（３２）で１ステツプコードにデコードされる命令あり
、ＢＳＲと同様にアドレッシングモード指定フィールド
を持たず、オペランドアドレス計算部（５４）はこれら
の命令のオペランドアドレスの計算は行わない。ＴＲＡ
ＰＡ命令とＴＲＡＰ／ｃｃｃｃ命令のフォーマットは第
３４図に示す。第３４図で（３０１）はＴＲＡＰＡ命令
のフォーマット、（３０２）はＴＲＡＰ／ｃｃｃｃ命令
のフォーマットである。第３４図で＃ｄ４は’ｌ’ＲＡ
ＰＡ命令のベクトル値指定フィールドであり、ＣＣＣＣ
（３０３）はトラップ条件指定フィールドである。ＴＲ
ＡＰＡ　１ＴＲＡＰ／ＣＣＣＣではオペランドアドレス
の計算を行わないかわりに、これらの命令のＰＣ値であ
るＡＰＣ（１３６）と補正値バス（１０２）より転送さ
れてくるこれらの命令の命令長との加算を行う。

（４，８）各分岐命令の処理方法の詳細本発明のデータ
処理装置がプリブランチを行う命令についてここでまと
める。

（４，８，１）　ＢＲＡ命令 ＢＲＡ命令は無条件分岐命令であり、実行されると必ず
分岐を起こす。

ＢＲＡ命令は必ず分岐を起こすためＤステージ（３２）
では分岐予測ビットによらず必ず分岐すると判断してプ
リブランチ処理をする。Ａステージ（３３）、Ｆステー
ジ（３４）ではＢＲＡ命令はそのまま転送され、ＥＩＴ
検出があったどうかを示すフラッグとＰＣ値だけがＥス
テージ（３５）に転送されていく。Ｅステージ（３５）
ではＢＲＡに対して分岐処理はしな０゜（４，８，２’
）　ＢＳＲ命令 ＢＳＲ命令はサブルーチン分岐命令であり、実行される
とＢＳＲの次のアドレスにある命令のＰＣ値をスタック
にブツシュして、必ず分岐を起こす。

命令フォーマットは第３３図に示されている。

ＢＳＲ命令は必ず分岐を起こすためＤステージ（３２）
では分岐予測ピッＮこよらず必ず分岐すると判断してプ
リブランチ処理をする。Ａステージ（３３）ではＡＰＣ
（１３６）とＢＳＲの命令長を加算してサブル−チンか
らのリターンアドレスを計算する。計算されたリターン
アドレスはＢＳＨのオペランドとしてＥステージ（３５
）に渡される。Ｅステージ（３５）ではＢＳＲ命令に対
してリターンアドレスをスタックにブツシュし、分岐処
理はしない。

（４，８゜３）Ｂｃｃ命令 Ｂｃｃ命令は条件分岐命令で、命令フォーマットは第３
５図に示す。分岐条件ｃｃｃｃ　（３０４）は４ビツト
のフィールドである。分岐条件は第３５図の分岐条件Ｃ
ＣＣＣ（３０４）の最下位ビットが「Ｏ」か「１」かに
より、分岐条件を正反対にするようになっている。

ａｄｓは分岐変位を３２ビツトの２進数で指定するフィ
ールドである。

Ｂｃｃ命令は分岐確立は過去の実行履歴にかなり依存す
るため、Ｄステージ（３２）では分岐子、測テーブル（
１１３）から出力される分岐予測ビットの値に従い、分
岐するかどうかを判断する。Ｂｃｃ命令の分岐確立の実
行履歴依存性についても上記のＪ、Ｋ。

Ｆ、　Ｌｅｅ　、　Ａ、　Ｊ、　Ｓｍ１ｔｈ、　［Ｂｒ
ａｎｃｈ　Ｐｒｅｄｉｃｔｉｏｎ　Ｓｔｒａｔｅｇｉｅ
ｓａｎｄ、　Ｂｒａｎｃｈ　Ｔａｒｇｅｔ　Ｂｕｆｆｅ
ｒ　Ｄｅｓｉｇｎ　ｊ　、　Ｉ　ＥＥＥ　Ｃｏｍｐｕｔ
ｅｒ　。

Ｖｏｌ　、　１７．　ｈｈ　１．　Ｊａｎｕａｒｙ、　
１９８４．で詳しく述べられている。

分岐予測ビットが「分岐するｊを示している場合にはＤ
ステージ（３２）でプリブランチ処理を行う。

プリブランチが行われた場合には、分岐条件生成回路（
１１４）で第３５図の分岐条件ｃｃｃｃ　（３０４）の
最下位ビットが反転されてＥステージ（３５）に渡され
るため、Ｅステージ（３５）ではＤステージ（３２）で
プリブランチ処理が行われたかどうかにかかわらず、渡
された分岐条件に従いＢｃｃ命令を実行すればよい。も
しＥステージ（３５）で１３ｃｃ命令が分岐を起こした
場合には、Ｄステージ（３２）での分岐予測が誤ってい
たわけであるから、分岐予測テーブル（１１３）をアク
セスし、０ＰＣ（１３９）で示される場所の分岐予測履
歴の反転を行う。分岐履歴の更新はＥステージ（３５）
でＢＣＣ命令が分岐を起こしたときだけしか行われない
ため、Ｄステージ（３２）の分岐予測テーブル（１１３
）の参照動作がＥステージ（３５）の更新に妨げられる
ことはない。Ｅステージ（３５）で分岐が起きた直後は
Ｄステージ（３２）はＩＦステデー（３１）からの命令
コード待ち状態となる。分岐履歴の書換えは、この命令
コード待ち状態の間に行われる。

Ｂｃｃ命令がプリブランチ時に奇数アドレスジャンプト
ラップを検出しており、Ｅステージ（３５）で分岐を起
こさなかったときは奇数アドレスジャンプトラップを起
動する。Ｂｃｃ命令がプリブランチ時に奇数アドレスジ
ャンプトラップを検出していてもＥステージ（３５）で
再び分岐を起こしたときはプリブランチ時の奇数アドレ
スジャンプトラップ検出は無視される。この機能により
分岐処理を行わないＢｃｃ命令の実行により、奇数アド
レスジャンプトラップが検出されることはなくなる。

（４，８，４）　ＡＣＢ命令 ＡＣＢ命令はループのプリミティブとして使用される命
令である。ＡＣＢはループ制御変数を増加して、比較し
、条件ジャンプを行う命令である。ＡＣＢのフォーマッ
トは第３６図に示す。第３６図でＥａＲは一般形のアド
レッシングモードでループ制御変数に加算する値を指定
するフィールド、ＥａＲＸは一船形アトレシングモード
でループ制御変数の比較対象値を指定するフィールド、
ＲｇＭ　Ｘはループ制御変数の存在する汎用レジスタ番
号を指定するフィールド、＃ｄｓ８は分岐変位を８ビツ
トの２進数で指定するフィールドである。ＡＣＢはＤス
テージ（３２）で３ステツプコ一ド以上に分解されてパ
イプライン上を流れる命令である。

ＡＣＢ命令は分岐する確率が高いため本発明のデータ処
理装置ではこの命令に対して分岐予測ビットにかかわら
ず、分岐すると判断してプリブランチ処理を行う。

この命令はステップコードが３つ以上（多段間接アドレ
ッシングモードが含まない場合に３つ）になるため、プ
リブランチ処理を最後のステップコードをＤステージ（
３２）が出力するときに行う。

Ｄステージ（３２）ではＡＣＢＯＰＣ値であるＤＰＣ（
１３５）の内容と命令デコーダ（１１１）からＤＩ　Ｓ
Ｐババス　ｔｏｏ　）を通して出力される分岐変位を加
算することにより、プリブランチ処理を行う。Ａステー
ジ（３３）ではプリブランチが間違っていたときにそな
え、ＡＣＢ命令の次のアドレス命令のＰＣ値を計算する
とき、ＴＰＣ（１３４）からＤＩＳＰバス（１００）を
通して転送された最後のステップコードのデコードに使
用した命令コードの先頭番地と、補正値バス（１０２）
を通して転送された最後のステップコードのデコードに
使用した命令コードの長さを加算する。

この命令に対してはＤステージ（３２）で必ずプリブラ
ンチが行われているので、Ｅステージ（３５）では、分
岐条件の判断を常に逆に行う。プリブランチ処理が誤っ
ていた場合、Ｅステージ（３５）で分岐が起こる。しか
し、この命令は分岐予測テーブル（１１３）に従ってプ
リブランチをするものではないので、プリブランチが間
違っていた場合でも分岐履歴の書換えは行わない。

またこの命令に対してＤステージ（３２）でのプリブラ
ンチ時に奇数アドレスジャンプ例外が検出されたときそ
の検出はＢｃｃ命令と同様にパラメータでＥステージ（
３５）に伝えられる。Ｅステージ（３５）に伝えられた
奇数アドレスジャンプトラップはやはりＢｃｃ命令と同
様に、Ｅステージ（３５）で分岐が行われたときには起
動されず、分岐が行われなかったときに起動される。こ
の機能により分岐処理を行わないＡＣＢ命令の実行によ
り、奇数アドレスジャンプトラップが検出されることは
なくなる。

（５）本発明の他の実施例 上記の実施例では、命令デコーダ（１１１）からＰＣ計
算部（５３）やオペランドアドレス計算部（５４）に、
命令デコードに使用した命令コードの長さを転送するた
めに、補正値バス（１０２）と命令長バス（１０１）の
２つのバスを用いているが、例えば補正値バス（１６２
）からＰＣ計算部（５３）への入力経路を設けて、命令
長バス（１０１）を廃止してもよい。

また、上記の実施例ではＡＣＢ命令のプリブランチ処理
でＴＰＣ（１３４）の値をＤＩＳＰバス（１０２）を通
して、オペランドアドレス計算部（５４）に転送する例
を述べたが、このＴＰＣ（１３４）の値の転送はＡバス
（１０３）で行ってもよい。

〔発明の効果〕

本発明のデータ処理装置では上記のように１ステツプコ
ードで処理される必ずプリブランチが正しいＢＲＡ命令
、ＢＳＲ命令に対しても、プリブランチが間違っている
場合には分岐処理のやり直しが必要で、ＥＩＴ処理が複
雑になるＢｃｃ命令や複数ステップコードになるＡＣＢ
命令に対してもＤステージ（３２）で分岐処理を行うの
で、多くの分岐命令に対してパイプライン処理の乱れを
少なくできる。

第７図にプリブランチを行う本発明のデータ処理装置で
プリブランチ命令が実行された場合に、パイプライン中
を流れる命令の様子を示す。第７図では命令３及び命令
１２は分岐命令であり、本発明のデータ処理装置のプリ
ブランチ処理の対象になる命令である。

命令３がＤステージ（３２）でデコードされ、プリブラ
ンチすると判断されると、Ｄステージ（３２）では次に
ＰＣ計算部（５３）で分岐先命令のｐｃ値を計算する。

次に分岐先命令がＩＦステデー（３１）によりフェッチ
され、パイプライン処理対象が早期に命令１１に切り替
わる。命令４は処理をキャンセルされる。Ｄステージ（
３２）、ＩＦステデー（３１）がプリブランチ処理を行
っている間もパイプラインとを先行する命令１や命令２
は処理を続行する。結果、命令３がＥステージ（３５）
で処理されてから２命令処理分の時間後に命令１１がＥ
ステージ（３５）で処理される。これは、第６図に示す
ように、プリブランチ処理を行わない従来のデータ処理
装置で無駄時間が４命令処理分であったのに比べ、本発
明のデータ処理装置が無駄時間を半減していることを意
味する。

このようにプリブランチはデータ処理装置の高速化に非
常に有効な技術であり、なるべく多くの分岐命令に対し
てプリブランチを行うことが重要である。本発明では、
ＰＣ計算部（５４）とオペランドアドレス計算部（５４
）にわずかなハードウェアの追加だけで、１ステツプコ
ードで処理されるＢＲＡ命令、ＢＳＲ命令、Ｂｃｃ命令
に対しても複数ステップコードになるＡＣＢ命令に対し
てもプリブランチ処理を行うことを可能にし、処理速度
が大幅に高速化されたデータ処理装置を得ている。

また、Ｂｃｃ命令やＡＣＢ命令に対するプリブランチに
より検出された奇数アドレスジャンプトラップの起動は
そのプリブランチが正しい分岐であるときしか行われな
いため、不要な奇数アドレスジャンプトラップの起動に
よるデータ処理装置の処理速度の低下を防ぐことができ
る。不要な奇数アドレスジャンプに対して正しい処理を
保証するためのソフトウェア負荷もない。

【図面の簡単な説明】

第１図は本発明のデータ処理装置の分岐命令処理回路の
図、第２図は本発明のデータ処理装置の全体ブロック図
、第３図は本発明のデータ処理装置のパイプラインステ
ージ概要図、第４図は本発明のデータ処理装置の分岐予
測テーブル詳細図、第５図は従来のデータ処理装置のパ
イプラインステージ概要図、第６図は従来のデータ処理
装置での分岐命令処理の様子を示す図、第７図は本発明
のデータ処理装置での分岐命令処理の様子を示す図、第
８図は本発明のデータ処理装置のメモリ上での命令の並
び方を示す図、第９図から第１７図は本発明のデータ処
理装置の命令フォーマットの図、第１８図から第３１図
は本発明のデータ処理装置のアドレッシングモードの説
明図、第３２図は本発明のデータ処理装置の命令フォー
マットの特徴を示す図、第３３図はＢＳＲ命令のフォー
マット図、第３４図はＴＲＡＰＡ、　ＴＲＡＰ／ｃｃｃ
ｃ命令のフォーマット図、第３５図はＢｃｃ命令のフォ
ーマット図、第３６図はＡＣＢ命令のフォーマット図で
ある。 （３２）はＤステージ、（３５）はＥステージ、（４１
）（４３）（４５）は伝播機能、（１１３）は分岐予測
テーブルを示す。

Claims (3)

【特許請求の範囲】
1. （１）命令のデコードと、条件分岐命令に対して分岐予
   測機構〔分岐予測テーブル（１１３）〕の指示に従い、
   第１の分岐処理〔プリブランチ〕を行うかまたは上記第
   １の分岐処理を行わないかどちらかの動作と、上記第１
   の分岐処理を行うとき上記第１の分岐処理を行うことに
   よって発生する第１の例外の検出と、を行う機能をもつ
   第１のパイプラインステージ〔Ｄステージ（３２）〕と
   、 条件分岐命令に対する分岐条件に従い、第２の分岐処理
   〔Ｅステージでのブランチ〕を行うかまたは上記第２の
   分岐処理を行わないかどちらかの動作と、上記第１の例
   外に対する例外処理の起動と、を行う機能をもつ第２パ
   イプラインステージ〔Ｅステージ（３５）〕と、 をパイプライン動作させる機能と、 上記第１のパイプラインステージから上記第２のパイプ
   ラインステージに上記第１の例外の検出を伝える機能〔
   Ｄコード（４１）、Ｒコード（４３）、Ｅコード（４５
   ）の伝播機能〕と、 を備え、 上記第２のパイプラインステージは、 上記第１の例外の検出が伝えられ、かつ、上記第２の分
   岐処理が行われたときは上記例外処理の起動を行わず、 上記第１の例外の検出が伝えられ、かつ、上記第２の分
   岐処理が行われないときは、上記例外処理の起動を行う
   、 ことを特徴とするデータ処理装置。
2. （２）命令のデコードと、命令の第１のオペランドをも
   との第１の値とは異なる第２の値に変更して上記第２の
   値と命令の第２のオペランドとの比較結果の真偽により
   条件分岐をする演算命令に対してつねに第１の分岐処理
   〔プリブランチ〕と、上記第１の分岐処理による第１の
   例外の検出と、を行う機能をもつ第１のパイプラインス
   テージ〔Ｄステージ（３２）〕と、 上記演算命令に対して上記比較結果の真偽をつねに反転
   して判断した分岐条件に従い、第２の分岐処理〔Ｅステ
   ージでのブランチ〕を行うかまたは上記第２の分岐処理
   を行わないかどちらかの動作と、上記第１の例外に対す
   る例外処理の起動と、を行う機能をもつ第２パイプライ
   ンステージ〔Ｅステージ（３５）〕と、 をパイプライン動作させる機能と、 上記第１のパイプラインステージから上記第２のパイプ
   ラインステージに上記第１の例外の検出を伝える機能〔
   Ｄコード（４１）、Ｒコード（４３）、Ｅコード（４５
   ）の伝播機能〕と、 を備え、 上記第２のパイプラインステージは、 上記第１の例外の検出が伝えられ、かつ、上記第２の分
   岐処理が行われたときは上記例外処理の起動を行わず、 上記第１の例外の検出が伝えられ、かつ、上記第２の分
   岐処理が行われないときは、上記例外処理の起動を行う
   、 ことを特徴とするデータ処理装置。
3. （３）メモリの奇数アドレスに対するジャンプを例外と
   するデータ処理装置であって、第１の分岐処理〔プリブ
   ランチ〕を行うかまたは上記第１の分岐処理を行わない
   かどちらかの動作と、上記第１の分岐処理を行うとき上
   記第１の分岐処理を行うことによって発生する奇数アド
   レスへのジャンプによる第１の例外の検出と、上記奇数
   アドレスのプログラムカウンタ値の計算と、を行う機能
   をもつ第１のパイプラインステージ〔Ｄステージ（３２
   ）〕と、 第２の分岐処理〔Ｅステージでのブランチ〕を行うかま
   たは上記第２の分岐処理を行わないかどちらかの動作と
   、上記第１の例外に対する例外処理の起動と、を行う機
   能をもつ第２パイプラインステージ〔Ｅステージ（３５
   ）〕と、 をパイプライン動作させる機能と、 上記第１のパイプラインステージから上記第２のパイプ
   ラインステージに上記第１の例外の検出を伝える機能〔
   Ｄコード（４１）、Ｒコード（４３）、Ｅコード（４５
   ）の伝播機能〕と、 上記第１のパイプラインステージから上記第２のパイプ
   ラインステージに上記プログラムカウンタ値を伝える機
   能〔ＯＡＪＴステップコード〕と、を備え、 上記第２のパイプラインステージは、 上記第１の例外の検出が伝えられ、かつ、上記第２の分
   岐処理が行われたときは上記例外処理の起動を行わず、 上記第１の例外の検出が伝えられ、かつ、上記第２の分
   岐処理が行われないときは、上記プログラムカウンタ値
   を使用して、上記例外処理の起動を行う、 ことを特徴とするデータ処理装置。