JP2507638B2 - デ―タ処理装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は高度な並列処理機構により高い処理能力を実
現したデータ処理装置に関し、より詳述すれば、複数の
命令を並列実行することを可能としたデータ処理装置に
関する。

［従来の技術］ 第５図は従来のデータ処理装置の典型的なパイプライ
ン処理機構の構成を示すブロック図である。

第５図に示したデータ処理装置のパイプライン処理機
構は、命令データの取込みを行う命令フェッチ（IF）ス
テージ91,命令データの解析を行う命令デコード（Ｄ）
ステージ92,オペランド等のアドレス計算を行うアドレ
ス計算（Ａ）ステージ93,オペランドデータのフェッチ
を行うオペランドフェッチ（Ｆ）ステージ94,データの
処理を行う実行（Ｅ）ステージ95,オペランドデータの
書込みを行うオペランドライト（Ｗ）ステージ96の６段
のパイプラインステージにて構成されている。

このような従来のデータ処理装置のパイプライン処理
機構では、各ステージは異なる命令を同時に処理するこ
とが可能である。但し、オペランドやメモリアクセスに
関してコンフリクトが発生したような場合には優先度の
低いステージでの処理がコンフリクトが解消されるまで
一時停止される。

以上のように、パイプライン化されたデータ処理装置
では、データ処理の流れに従って処理を複数のステージ
に分割し、各ステージを同時に動作させることにより、
１命令に必要な平均処理時間を短縮させて全体としての
性能を向上させている。

パイプライン処理により複数の命令を同時に処理し、
高性能化を行ったデータ処理装置の例としてはUSP No.
4,402,042“MICROPROCESSOR SYSYTEM WITH INSTRUCTION
PRE-FETCH"に示されている。

しかし、１マシンサイクルに最大１命令しか実行でき
ないデータ処理装置では、処理性能は動作周波数により
制限されてしまう。この問題を解決するために、複数の
演算器を設けて複数の命令を並列に実行しているものも
ある。

例えば、IBM System/360 Model 91と称されるデータ
処理装置では、複数の加算器，乗除算器を備え、各演算
器毎に“reservation station"と称する機能を付加する
ことにより、命令の追越し制御を行うことにより処理速
度の向上を図っている。この処理の詳細に関してはDani
el P.Siewiorek,C.Gordon Bell and Allen Newell,“Co
mputer Structures:Principles and Examples",McGraw-
Hill Book Company,PP.295-298（1982）に示されてい
る。

また、Motorola Inc.のマイクロプロセッサMC88100で
も、“register scoreboading"と称される機構を備える
ことにより、複数の実行ユニットが使用するレジスタ間
で生じるコンフリクトを検出し、並列処理のシーケンス
を制御している。その詳細は、「32ビットマイクロプロ
セッサ、演算処理の並列化で性能向上を図る」、日経エ
レクトロニクス、No.448、pp.145-149（1988）に示され
ている。

更に、通常の実行部とは独立に動作可能で、メモリオ
ペランドを有していない簡単な算術・論理演算命令専用
の実行部を設けることにより命令の追越し制御を行おう
としている例もある。その詳細は、宮森高他、「TRON仕
様に基づく32ビットマイクロプロセッサTX3のCPUアーキ
テクチャの検討」、信学技報、Vol.87,No.422,CPSY87-5
3,PP.31-36（1988）に示されている。

［発明が解決しようとする課題］ このように従来のデータ処理装置では、命令の並列実
行及び追越し制御を行うことにより処理速度の向上を図
っている。しかし、各命令の実行結果がフラグに反映さ
れる整数演算命令について、複数の演算器を備えること
により命令の追越し制御を行う場合、追越しを行った命
令の演算実行に関するフラグの更新情報を一時的に退避
しておき、追越しを行った命令の前に処理されるべき命
令が総て処理された後に一時的に退避してある情報をフ
ラグに反映させる必要がある。

このような事情から、命令の追越しが行われた場合に
も、矛盾無くフラグの更新を行うには、かなり複雑な更
新制御を行う必要があり、その機能を実現するには大量
の論理量が必要になる。

本発明は上述のような問題点を解決するためになされ
たもので、簡単な制御で複数の命令を並列実行すること
ができるように、フラグの更新制御を工夫したデータ処
理装置を得ることを目的とする。

［課題を解決するための手段］ 本発明のデータ処理装置の第１の発明は、１つの処理
シーケンス中の第１の命令と、この第１の命令に先行す
る第２の命令とに従ってデータが処理されるものにおい
て、それぞれ第１および第２の命令の実行により、プロ
セッサ状態語に含まれ演算結果の情報を示すフラグが更
新されるか否かを判断するそれぞれ第１および第２の判
断手段、第１および第２の演算器にそれぞれ第１および
第２の命令による処理を並列実行させる命令実行手段、
および命令実行手段が第１および第２の命令による処理
を並列実行させた際、（ａ）第１の判断手段が第１の命
令の実行によりフラグが更新されると判断した場合、第
１の命令による第１の演算器の演算結果に基づいてフラ
グを更新し、（ｂ）第１の判断手段が第１の命令の実行
によりフラグが更新されないと判断し且つ第２の判断手
段が第２の命令の実行によりフラグが更新されると判断
した場合、第２の命令による第２の演算器の演算結果に
基づいてフラグを更新するフラグ更新手段を備えてい
る。

また本発明のデータ処理装置の第２の発明は、それぞ
れ第１および第２の命令の実行により、プロセッサ状態
語に含まれ演算結果の情報を示す第１および第２のフラ
グが更新されるか否かを判断するそれぞれ第１および第
２の判断手段、第１および第２の演算器にそれぞれ第１
および第２の命令による処理を並列実行させる命令実行
手段、および命令実行手段が前記第１および第２の命令
による処理を並列実行させた際、（ａ）第１の判断手段
が、第１の命令の実行により第１のフラグが更新され、
第２のフラグが更新されないとそれぞれ判断し、かつ
（ｂ）第２の判断手段が、第２の命令の実行により第２
のフラグが更新されると判断した場合、第１の命令によ
る第１の演算器の演算結果に基づいて第１のフラグを更
新し、第２の命令による第２の演算器の演算結果に基づ
いて第２のフラグを更新するフラグ更新手段を備えてい
る。

［作用］ 本発明に係るデータ処理装置の第１の発明では、処理
シーケンス中の第１の命令とこれに先行する第２の命令
とが並列実行された場合、第１の命令の実行によりフラ
グが更新されると判断されたことにより、第１の命令に
よる演算結果に基づいてフラグを更新し、第１の命令の
実行によりフラグが更新されず、第２の命令の実行によ
りフラグが更新されると判断されたことにより、第２の
命令による演算結果に基づいてフラグが更新されるの
で、処理シーケンス中の第１および第２の命令が並列実
行される場合でも、フラグは何等矛盾なくその処理シー
ケンスの命令により更新されるべきフラグ内容に更新さ
れる。

本発明に係るデータ処理装置の第２の発明では、第１
の命令の実行により第１のフラグが更新され、第２のフ
ラグが更新されないとそれぞれ判断されたとき、かつ第
２の命令の実行により第２のフラグが更新されると判断
されたことにより、第１の命令による演算結果に基づい
て第１のフラグを更新し、第２の命令による演算結果に
基づいて第２のフラグを更新するので、複数のフラグの
更新に対してもこれらのフラグは何等矛盾なくその処理
シーケンスの命令により更新されるべきフラグ内容にフ
ラグが更新される。

［実施例］ 以下、本発明をその実施例を示す図面に基づいて詳述
する。

（１）「本発明のデータ処理装置の命令フォーマットと
例外処理」 本発明のデータ処理装置の命令は16ビット単位で可変
長となっており、奇数バイト長の命令はない。

本発明のデータ処理装置では高頻度のプロセッサ命令
を短いフォーマットとするため、特に工夫された命令フ
ォーマット体系を有する。例えば、２オペランド命令に
対しては基本的に「４バイト＋拡張部」の構成を有し、
総てのアドレッシングモードが利用可能な一般形フォー
マットと、頻度が高い命令及びアドレッシングモードの
みを使用可能な短縮形フォーマットとの２つのフォーマ
ットがある。

第６図から第15図は本発明のデータ処理装置の命令フ
ォーマットを示す模式図である。

第６図から第15図のフォーマット中に現われる記号の
意味は以下の通りである。

−：オペレーションコードが入る部分 ♯：リテラルまたは即値が入る部分 Ea:8ビットの一般形のアドレッシングモードでオペラン
ドを指定する部分 Sh:6ビットの短縮形のアドレッシングモードでオペラン
ドを指定する部分 Rn:レジスタファイル上のオペランドをレジスタ番号で
指定する部分 フォーマットは、第６図に示す如く、右側がLSB側
で、且つ高いアドレスになっている。アドレスＮとアド
レスＮ＋１との２バイトを見ないと命令フォーマットが
判別できないようになっているが、これは、命令が必ず
16ビット（２バイト）単位でフェッチ及びデコードされ
ることを前提としているためである。

本発明のデータ処理装置の命令では、いずれのフォー
マットの場合も、各オペランドのEaまたはShの拡張部
は、必ずそのEaまたはShの基本部を含むハーフワードの
直後に置かれる。これは、命令により暗黙に指定される
即値データあるいは命令の固有の拡張部に優先する。従
って、４バイト以上の命令では、Eaの拡張部によって命
令のオペコードが分断される場合がある。

また、後述するように、多段間接モードによりEaの拡
張部に更に拡張部が付加される場合にも、次の命令オペ
レーションコードよりもそちらの方が優先される。例え
ば、第１ハーフワードにEa1を含み、第２ハーフワード
にEa2を含み、第３ハーフワードまである６バイト命令
の場合を考える。Ea1に多段間接モードを使用し、Ea2が
拡張部を有する場合は、実際の命令ビットパターンは、
命令の第１ハーフワード（Ea1の基本部を含む）,Ea1の
多段間接モード，命令の第２ハーフワード（Ea2の基本
部を含む）,Ea2の拡張部，命令の第３ハーフワードの順
となる。

（1.1）「短縮形２オペランド命令」 第７図から第10図は２オペランド命令の短縮形フォー
マットを示す模式図である。

第７図はメモリ−レジスタ間演算命令のフォーマット
である。このフォーマットにはソースオペランド側がメ
モリとなるL-formatとデスティネーションオペランド側
がメモリとなるS-formatとがある。

L-formatでは、Shはソースオペランドの指定フィール
ド,Rnはデスティネーションオペランドのレジスタの指
定フィールド,RRはShのオペランドサイズの指定をそれ
ぞれ表す。レジスタ上に置かれたデスティネーションオ
ペランドのサイズは32ビットに固定されている。レジス
タ側とメモリ側とのサイズが異なり、且つソース側のサ
イズが小さい場合に符号拡張が行なわれる。

また、一部の命令（加算命令，減算命令）では、ソー
スのオペランドサイズもワードに固定されている。この
場合、RRのフィールドはオペレーションコードとなって
いる。

S-formatでは、Shはデスティネーションオペランドの
指定フィールド,Rnはソースオペランドのレジスタ指定
フィールド,RRはShのオペランドサイズの指定をそれぞ
れ表す。レジスタ上に置かれたソースオペランドのサイ
ズは32ビットに固定されている。レジスタ側とメモリ側
とのサイズが異なり、且つソース側のサイズが大きい場
合に、溢れた部分の切捨てとオーバーフローチェックと
が行なわれる。

第８図はレジスタ−レジスタ間演算命令のフォーマッ
ト（R-format）を示す模式図である。図中、Rnはデステ
ィネーションレジスタの指定フィールド,Rmはソースレ
ジスタの指定フィールドである。オペランドサイズは32
ビットのみである。

第９図はリテラル−メモリ間演算命令のフォーマット
（Q-format）を示す模式図である。図中、MMはディステ
ィネーションオペランドサイズの指定フィールド，♯は
リテラルによるソースオペランドの指定フィールド,Sh
はデスティネーションオペランドの指定フィールドであ
る。

第10図は即値−メモリ間演算命令のフォーマット（I-
format）を示す模式図である。図中、MMはオペランドサ
イズの指定フィールド（ソース，ディスティネーション
で共通）,Shはデスティネーションオペランドの指定フ
ィールドである。I-formatの即値のサイズは、デスティ
ネーション側のオペランドのサイズと共通に8,16,32ビ
ットとなり、ゼロ拡張及び符号拡張は行なわれない。

（1.2）「一般形１オペランド命令」 第11図は１オペランド命令の一般形フォーマット（G1
-format）を示す模式図である。図中、MMはオペランド
サイズの指定フィールドである。一部のG1-format命令
では、Eaの拡張部以外にも拡張部がある。また、MMを使
用しない命令もある。

（1.3）「一般形２オペランド命令」 第12図から第14図は２オペランド命令の一般形フォー
マットを示す模式図である。このフォーマットに含まれ
るのは、８ビットで指定する一般形アドレッシングモー
ドのオペランドが最大２つ存在する命令である。オペラ
ンドの総数自体は３つ以上になる場合がある。

第12図は第１オペランドがメモリ読出しを必要とする
命令のフォーマット（G-format）を示す模式図である。
図中、EaMはデスティネーションオペランドの指定フィ
ールド,MMはデスティネーションオペランドサイズの指
定フィールド,EaRはソースオペランド指定フィールド,R
Rはソースオペランドサイズの指定フィールドである。
一部のG-format命令では、EaM及びEaRの拡張部以外にも
拡張部がある。

第13図は第１オペランドが８ビット即値の命令のフォ
ーマット（E-format）を示す模式図である。図中、EaM
はデスティネーションオペランドの指定フィールド,MM
はデスティネーションオペランドサイズの指定フィール
ド，♯はソースオペランド値である。

E-formatとI-formatとは機能的には類似しているが、
考え方の点で大きく異なっている。E-formatはあくまで
も２オペランド一般形（G-format）の派生形であり、ソ
ースオペランドのサイズが８ビット固定、ディスティネ
ーションオペランドのサイズが8/16/32ビットから選択
となっている。つまり、異種サイズ間の演算を前提と
し、デスティネーションオペランドのサイズに合わせて
８ビットのソースオペランドがゼロ拡張または符号拡張
される。

一方、I-formatは、特に転送命令，比較命令で頻度の
高い即値のパターンを短縮形にしたものであり、ソース
オペランドとディスティネーションオペランドとのサイ
ズは等しい。

第14図は第１オペランドがアドレス計算のみの命令の
フォーマット（GA-format）を示す模式図である。図
中、EaWはデスティネーションオペランドの指定フィー
ルド,WWはデスティネーションオペランドサイズの指定
フィールド,EaAはソースオペランドの指定フィールドで
ある。ソースオペランドとしては実効アドレスの計算結
果自体が使用される。

第15図はショートブランチ命令のフォーマットを示す
模式図である。図中、ccccは分岐条件指定フィールド,d
isp:8はジャンプ先との変位指定フィールドであり、本
発明のデータ処理装置では８ビットで変位を指定する場
合には、ビットパターンでの指定値を２倍して変位値と
する。

（1.4）「アドレッシングモード」 本発明のデータ処理装置の命令のアドレッシングモー
ド指定方法には、レジスタを含めて６ビットで指定する
短縮形と、８ビットで指定する一般形とがある。

未定義のアドレッシングモードを指定した場合あるい
は意味的に明らかに不合理なアドレッシングモードの組
合わせが指定された場合には、未定義命令を実行した場
合と同じく、予約命令例外が発生されて例外処理が起動
する。

これに該当するのは、デスティネーションが即値モー
ドの場合及びアドレス計算を伴うべきアドレシングモー
ド指定フィールドで即値モードを使用した場合などであ
る。

第16図から第26図に示すフォーマットの模式図中で使
用されている記号の意味は以下の通りである。

Rn:レジスタ指定 （Sh）:6ビットの短縮形アドレッシングモードでの指定
方法 （Ea）:8ビットの一般形アドレッシングモードでの指定
方法 フォーマットの図で点線で囲まれた部分は、拡張部を
示す。

（1.4.1）「基本アドレッシングモード」 本発明のデータ処理装置の命令では種々のアドレッシ
ングモードをサポートする。それらの内、本発明のデー
タ処理装置でサポートする基本アドレッシングモードに
は、レジスタ直接モード，レジスタ間接モード，レジス
タ相対間接モード，即値モード，絶対モード,PC相対間
接モード，スタックポップモード，スタックプッシュモ
ードがある。

レジスタ直接モードは、レジスタの内容をそのままオ
ペランドとする。第16図にフォーマットの模式図を示
す。図中、Rnは汎用レジスタの番号を示す。

レジスタ間接モードは、レジスタの内容をアドレスと
するメモリの内容をオペランドとする。第17図にフォー
マットの模式図を示す。図中、Rnは汎用レジスタの番号
を示す。

レジスタ相対間接モードは、ディスプレースメント値
が16ビットであるか32ビットであるかにより２種類あ
る。それぞれ、レジスタの内容に16ビットまたは32ビッ
トのディスプレースメント値を加えた値をアドレスとす
るメモリの内容をオペランドとする。第18図にフォーマ
ットの模式図を示す。図中、Rnは汎用レジスタの番号を
示す。disp:16とdisp:32とは、16ビットのディスプレー
スメント値,32ビットのディスプレースメント値をそれ
ぞれ示す。ディスプレースメント値は符号付きとして扱
われる。

即値モードは、命令コード中で指定されるビットパタ
ンをそのまま２進数と見なしてオペランドとする。第19
図にフォーマットの模式図を示す。図中、imm_dataは即
値を示す。imm_dataのサイズは、オペランドサイズとし
て命令中で指定される。

絶対モードは、アドレス値が16ビットで示されるか32
ビットで示されるかにより２種類ある。それぞれ、命令
コード中で指定される16ビットまたは32ビットのビット
パタンをアドレスとしたメモリの内容をオペランドとす
る。第20図にフォーマットの模式図を示す。図中、abs:
16とabs:32とは16ビット,32ビットのアドレス値をそれ
ぞれ示す。abs:16でアドレスが示される場合は、指定さ
れたアドレス値が32ビットに符号拡張される。

PC相対間接モードは、ディスプレースメント値が16ビ
ットであるか32ビットであるかにより２種類ある。それ
ぞれ、プログラムカウンタの内容に16ビットまたは32ビ
ットのディスプレースメント値を加えた値をアドレスと
するメモリの内容をオペランドとする。第21図にフォー
マットの模式図を示す。図中、disp:16とdisp:32とは、
16ビットのディスプレースメント値,32ビットのディス
プレースメント値をそれぞれ示す。ディスプレースメン
ト値は符号付きとして扱われる。PC相対間接モードにお
いて参照されるプログラムカウンタの値は、そのオペラ
ンドを含む命令の先頭アドレスである。多段間接アドレ
シングモードにおいてプログラムカウンタの値が参照さ
れる場合にも、同じように命令先頭のアドレスをPC相対
の基準値として使用する。

スタックポップモードはスタックポインタ（SP）の内
容をアドレスとするメモリの内容をオペランドとする。
オペランドアクセス後、SPをオペランドサイズだけイン
クリメントする。例えば、32ビットデータを扱う際に
は、オペランドアクセス後にSPが＋４だけ更新される。
B,Hのサイズのオペランドに対するスタックポップモー
ドの指定も可能であり、それぞれSPが＋1,＋２だけ更新
される。第22図にフォーマットの模式図を示す。オペラ
ンドに対しスタックポップモードが意味を持たないもの
に関しては予約命令例外が発生される。具体的に予約命
令例外となるのは、writeオペランド及びread-modify-w
riteオペランドに対するスタックポップモード指定であ
る。

スタックプッシュモードはSPの内容をオペランドサイ
ズだけデクリメントした内容をアドレスとするメモリの
内容をオペランドとする。スタックプッシュモードでは
オペランドアクセス前にSPがデクリメントされる。例え
ば、32ビットデータを扱う際には、オペランドアクセス
前にSPが−４だけ更新される。B,Hのサイズのオペラン
ドに対するスタックプッシュモードの指定も可能であ
り、それぞれSPが−1,−２だけ更新される。第23図にフ
ォーマットの模式図を示す。オペランドに対してスタッ
クプッシュモードが意味を持たない場合には予約命令例
外が発生される。具体的に予約命令例外となるのは、re
adオペランド及びread-modify-writeオペランドに対す
スタックプッシュモード指定である。

（1.4.2）「多段間接アドレッシングモード」 複雑なアドレッシングも、基本的には加算と間接参照
との組合わせに分解することができる。従って、加算と
間接参照とのオペレーションをアドレッシングのプリミ
ティブとして与えておき、それを任意に組合わせること
ができれば、いかに複雑なアドレッシングモードをも実
現することが可能である。

本発明のデータ処理装置の命令の多段間接アドレッシ
ングモードはこのような観点に立脚したアドレッシング
モードである。複雑なアドレッシングモードは、モジュ
ール間のデータ参照あるいはAI（Artificial Intellige
nce:人工知能）言語の処理系に特に有用である。

多段間接アドレッシングモードを指定する際、基本ア
ドレッシングモード指定フィールドでは、レジスタベー
ス多段間接モード,PCベース多段間接モード，絶対ベー
ス多段間接モードの３種類の指定方法の内のいずれか１
つを指定する。

レジスタベース多段間接モードは、レジスタの値を拡
張されるべき多段間接アドレッシングのベース値とする
アドレッシングモードである。第24図にフォーマットの
模式図を示す。図中、Rnは汎用レジスタの番号を示す。

PCベース多段間接モードは、プログラムカウンタの値
を拡張されるべき多段間接アドレッシングのベース値と
するアドレッシングモードである。第25図にフォーマッ
トの模式図を示す。

絶対ベース多段間接モードは、ゼロを拡張されるべき
多段間接アドレッシングのベース値とするアドレッシン
グモードである。第26図にフォーマットの模式図を示
す。

拡張される多段間接モード指定フィールドは16ビット
を単位としており、これが任意回反復される。１段の多
段間接モードにより、ディスプレースメントの加算，イ
ンデクスレジスタのスケーリング（×1,×2,×4,×８）
と加算，メモリの間接参照を行なう。第27図は多段間接
モードのフォーマットを示す模式図である。各フィール
ドは以下に示す意味を有する。

Ｅ＝0:多段間接モード継続 Ｅ＝1:アドレス計算終了 tmp＝＝＞address of operand Ｉ＝0:メモリ間接参照なし tmp＋disp＋Rx＊Scale＝＝＞tmp Ｉ＝1:メモリ間接参照あり mem［tmp＋disp＋Rx＊Scale］＝＝＞tmp Ｍ＝0:〈Rx〉をインデクスとして使用 Ｍ＝1:特殊なインデクス 〈Rx〉＝０ インデクス値を加算しない （Rx＝０） 〈Rx〉＝１ プログラムカウンタを インデクス値として使用 （Rx＝PC） 〈Rx〉＝２〜 reserved Ｄ＝0:多段間接モード中の４ビットのフィールドd4の値
を４倍してディスプレースメント値とし、これを加算す
る。d4は符号付として扱い、オペランドのサイズとは関
係なく必ず４倍して使用する。

Ｄ＝1:多段間接モードの拡張部で指定されたdispx（16/
32ビット）をディスプレースメント値とし、これを加算
する。

拡張部のサイズはd4フィールドで指定する。

d4＝0001 dispxは16ビット d4＝0010 dispxは32ビット XX:インデクスのスケール （scale＝1/2/4/8） プログラムカウンタに対して×2,×4,×８のスケーリ
ングを行なった場合には、その段の処理終了後の中間値
（tmp）として不定値が入る。この多段間接モードによ
って得られる実効アドレスは予測できない値となるが、
例外は発生しない。プログラムカウンタに対するスケー
リングの指定は行なってはいけない。

多段間接モードによる命令フォーマットのバリエーシ
ョンを第28図及び第29図に示す。第28図は多段間接モー
ドが継続するか終了するかのバリエーションを示す。第
29図はディスプレースメントのサイズのバリエーション
を示す。

任意段数の多段間接モードが利用できれば、コンパイ
ラの中で段数による場合分けが不要になるので、コンパ
イラの負担が軽減されるというメリットがある。多段の
間接参照の頻度が非常に少ないとしても、コンパイラと
しては必ず正しいコードを発生できなければならないか
らである。このため、フォーマット上、任意の段数が可
能になっている。

（1.5）「例外処理」 本発明のデータ処理装置ではソフトウエア負荷の軽減
のため、豊富な例外処理機能を有する。

本発明のデータ処理装置では、例外処理は命令処理を
再実行するもの（例外），命令処理を完了するもの（ト
ラップ）及び割込みの３種類に分類される。また本発明
のデータ処理装置では、この３種の例外処理とシステム
障害とを総称してEITと称する。

例外には、命令コード中で未定義のビットパターンが
指定されていた場合に発生する予約命令例外，ビットパ
タン以外で未定義の機能を用いようとした場合に発生す
る予約機能例外，不当なオペランド値が指定された場合
に発生する不正オペランド例外，特権命令となっている
命令をユーザーモードから使用した場合に発生する特権
命令例外，メモリアクセスでバスエラーが生じた場合に
発生するバスアクセス例外，メモリアクセスでメモリ保
護違反が生じた場合に発生するアドレス変換例外等があ
る。

トラップには、除算命令等で除数がゼロであった場合
に発生するゼロ除算トラップ，デバッグサポートのため
にオペランドブレイクポイントあるいはPCブレイクポイ
ントを設定してデバッグ事象が検出された場合にトラッ
プを発生するセルフデバッグトラップ，ソフトウェア的
にトラップを発生するトラップ命令，条件トラップ命
令，ストアバッファ処理においてバスエラーが検出され
た場合に発生するバスアクセストラップ，ストアバッフ
ァ処理においてメモリ保護違反が検出された場合に発生
するアドレス変換トラップ，奇数アドレスにジャンプし
ようとした場合に発生する奇数アドレスジャンプトラッ
プ等がある。

割込みには、外部からハードウェア的な信号により発
生する外部割込みあるいはソフトウェア的に発生される
遅延割込みがある。割込みは、実行中のコンテキストと
は無関係に、命令の切目（１命令の終了時）でハードウ
ェア的に受付けられる。

（２）「機能ブロックの構成」 第２図は本発明のデータ処理装置の構成を示すブロッ
ク図である。また、第３図はそのより詳細な構成を示す
ブロック図である。

本発明のデータ処理装置の内部を機能的に大きく分け
ると、命令フェッチ部21,命令デコード部22,PC計算部2
3,オペランドアドレス計算部24,マイクロROM部25,デー
タ演算部26,外部バスインターフェイス部27に分かれ
る。

第２図ではその他に、CPU外部へアドレスを出力する
ためのアドレス出力回路28と、CPU外部とデータを入出
力するためのデータ入出力回路29とを他の機能ブロック
部と分けて示した。

なお、101〜111はデータ及びアドレスを転送するため
の内部バスである。

（2.1）「命令フェッチ部」 命令フェッチ部21にはブランチバッファ、命令キュー
30とその制御部等があり、次にフェッチすべき命令のア
ドレスを決定してブランチバッファあるいはCPU外部の
メモリから命令をフェッチする。またブランチバッファ
への命令登録をも行う。

ブランチバッファは小規模であるためセレクティブキ
ャッシュとして動作する。

ブランチバッファの動作の詳細に関しては特開昭63-5
6731号に開示されている。

次にフェッチすべき命令のアドレスは、命令キュー30
へ入力すべき命令のアドレスとして専用のカウンタにて
計算される。分岐あるいはジャンプが発生した場合に
は、新たな命令のアドレスがPC計算部23あるいはデータ
演算部26からCAバス103を介して転送されて来る。

CPU外部のメモリから命令をフェッチする場合は、CA
バス103,外部バスインターフェイス部27を通じてフェッ
チすべき命令のアドレスがアドレス出力回路28からCPU
外部へ出力されることにより、データ入出力回路29から
DDバス101を介して命令コードがフェッチされる。

そして、バッファリングした命令コードの内、次にデ
コードすべき命令コードが命令デコード部22へ出力され
る。

（2.2）「命令デコード部」 命令デコード部22においては、基本的には16ビット
（ハーフワード）単位で命令コードをデコードする。

命令フェッチ部21からこの命令デコード部22へ取込ま
れた命令コードはＩバス105を介して各ブロックへ送ら
れる。

命令デコード部22には、１段目の命令デコードを行う
メインデコーダ31,2命令の並列実行を行うために限られ
た命令のみをデコードするサブデコーダ32,メインデコ
ーダ31の出力を更にデコードしてマイクロROMのエント
リアドレスを生成する第２デコーダ36の３個のデコーダ
が含まれている。

更に、メインデコーダ31には、第１ハーフワードに含
まれるオペレーションコードをデコードするFHWデコー
ダ，第2,第３ハーフワードに含まれるオペレーションコ
ードをデコードするNFHWデコーダ，アドレッシングモー
ドをデコードするアドレッシングモードデコーダが含ま
れる。これらFHWデコーダ,NFHWデコーダ，アドレッシン
グモードデコーダを一括してメインデコーダと称する。

また命令デコード部22には、条件分岐命令の分岐予測
を行う分岐予測機構,2命令の並列実行が可能か否かを判
断するサブコード有効判定回路34,命令固有の即値ある
いはアドレス計算に必要なディスプレースメントの取込
み及び符号拡張を行う拡張データ処理部33,オペランド
アドレス計算の際のパイプラインコンフリクトをチェッ
クするアドレス計算コンフリクトチェク部39,デコード
結果の値を一時的に保持するためのＤコードラッチ35,
ラッチ37,サブコードラッチ38等も含まれている。

命令デコード部22は命令フェッチ部21から入力された
命令コードを２クロックにつき０〜６バイトずつデコー
ドする。２命令を並列実行する場合には、最大２命令を
同時にデコードする。デコード結果の内、データ演算部
26での演算に関係する情報がマイクロROM部25へ、オペ
ランドアドレス計算に関係する情報がオペランドアドレ
ス計算部24へ、PC計算に関係する情報がPC計算部23へ、
命令キュー30の出力ポインタ制御等の情報が命令フェッ
チ部21へそれぞれ出力される。

（2.3）「マイクロROM部」 マイクロROM部25には、主にデータ演算部26を制御す
るマイクロプログラムが格納されているマイクロROM42,
マイクロシーケンス制御部41,マイクロ命令デコーダ44,
2命令の並列実行を行う場合に後ろ側の命令をハードワ
イヤードでデコードするサブコードデコーダ43,命令デ
コード部22から取込まれた信号群の値を一時保持するた
めのＲコードラッチ40等が含まれる。

マイクロ命令はマイクロROM42から２クロックサイク
ルに１度読出される。マイクロシーケンス制御部41はマ
イクロプログラムで示されるシーケンス処理の他に、例
外，割込及びトラップ（この３つを合わせてEITと称す
る）の処理をハードウェア的に受付ける。

マイクロROM部25には命令コードに依存しない割込み
あるいは演算実行結果によるフラッグ情報と、第２デコ
ーダ36の出力等の命令デコード部22の出力が入力され
る。

マイクロ命令デコーダ44及びサブコードデコーダ43の
出力は主にデータ演算部26に対して出力されるが、ジャ
ンプ命令の実行による他の先行処理中止情報等の一部の
情報は他のブロックへも出力される。

（2.4）「オペランドアドレス計算部」 オペランドアドレス計算部24は命令デコード部22のア
ドレッシングモードデコーダ等から出力されたオペラン
ドアドレス計算に関係する情報によりハードワイヤード
制御される。このブロックではオペランドのアドレス計
算に関するほとんどの処理が行われる。メモリ間接アド
レッシングのためのメモリアクセスのアドレス及びオペ
ランドアドレスがメモリにマップされたI/0領域に入る
か否かのチェックも行われる。

アドレス計算結果は外部バスインターフェイス部27へ
送られる。アドレス計算に必要な汎用レジスタ及びプロ
グラムカウンタの値はデータ演算部26及びPC計算部23か
らＡバス104を介して取込まれる。

メモリ間接アドレッシングを行う際は、外部バスイン
ターフェイス部27を通じてアドレス出力回路28からCPU
外部へ参照すべきメモリアドレスが出力されることによ
り、データ入出力部29から入力された間接アドレス値が
DDバス101,命令デコード部22,DISPバス102を介して取込
まれる。

（2.5）「PC計算部」 PC計算部23は命令デコード部22から出力されるPC計算
に関係する情報によりハードワイヤードに制御され、命
令のPC値を計算する。

本実施例では、本発明のデータ処理装置は可変長命令
セットを有しており、命令をデコードしなければその命
令の長さが判らない。このため、PC計算部23は命令デコ
ード部22から出力される命令長をデコード中の命令のPC
値に加算することにより次の命令のPC値を作り出す。

また、命令デコード部22が分岐命令をデコードしてデ
コード段階での分岐を指示した場合は、PC計算部23は命
令長の代わりに分岐変位を分岐命令のPC値に加算するこ
とにより分岐命令のPC値を計算する。このように分岐命
令に対して命令デコード段階において予め分岐すること
を本発明のデータ処理装置ではプリブランチと称する。

プリブランチ処理に関しては特開昭63-59630号及び特
開昭63-55639号公報に詳しく開示されている。

PC計算部23による計算結果は各命令のPC値として命令
のデコード結果と共に出力される他、プリブランチ時に
は次のデコードされるべき命令のアドレスとして命令フ
ェッチ部21へ出力される。またPC計算部23での計算結果
は命令デコード部22において次にデコードされる命令の
分岐予測のためのアドレスとしても使用される。

分岐予測に関しては特開昭63-175934号公報に詳しく
開示されている。

（2.6）「データ演算部」 データ演算部26は実行制御部45により制御され、マイ
クロROM部25の出力情報に従って各命令の機能を実現す
るために必要な演算をレジスタファイル52と演算器とで
実行する。

実行制御部45は、命令実行に必要なメモリアクセスの
制御も行う。

演算対象となるオペランドがアドレスあるいは即値で
ある場合は、オペランドアドレス計算部24で計算された
アドレスを外部バスインターフェイス部27を通じてアド
レスレジスタ群48に取込む。また、演算対象となるオペ
ランドが外部メモリ上にある場合は、アドレス計算部24
にて計算されたアドレスをバスインターフェイス部27が
アドレス出力回路28から出力し、フェッチしたオペラン
ドをデータ入出力回路29からDDバス101を介してメモリ
データレジスタ群58に取込む。

演算器としてはALU53,バレルシフタ54,プライオリテ
ィエンコーダ55更にはカウンタ56,スタックポインタの
インクリメント／デクリメント等を行うSP演算部49,シ
フトレジスタ等がある。

汎用レジスタ，ワーキングレジスタを含むレジスタフ
ァイル52,SP演算部49と主な演算器との間はS1バス106,S
2バス107,D0バス108の３本のバスにて結合されており、
１個のレジスタ間演算を指示する１マイクロ命令は２ク
ロックサイクルで処理される。

また、２命令を並列実行出来るようにメインのALU53
とは独立して動作可能なサブALU59が備えられており、
レジスタファイル52,SP演算部49とSAバス109,SBバス11
0,Dバス111の三つの専用バスで結合されている。

この他、定数ROM57,プロセッサの状態を制御するフィ
ールド及び実行結果を反映するフラグ等からなるプロセ
ッサステータスワード（PSW）51,データ処理装置に対し
て種々の制御を行うための制御レジスタ群50,メモリア
クセスを行うアドレスを格納しインクリメント／デクリ
メントが可能なアドレスレジスタ群48,メモリから取込
まれたデータ及びメモリに書込まれるデータを格納する
ためのメモリデータレジスタ群58等がある。

第37図はPSW51の下位８ビットの構成を示す模式図で
ある。

PSW51の下位８ビットが演算結果を示すフラグとして
割付けられている。これらの各フラグが示す意味は以下
の如くである。

ビット番号26のＦフラグは汎用フラグである。このＦ
フラグは命令によって意味が異なり、各命令それぞれに
応じて設定条件が規定されている。

ビット番号27のＸフラグは拡張フラグである。このＸ
フラグは多倍長の桁上がりを示し、通常のキャリーフラ
グに相当する。

ビット番号28のＶフラグはオーバフローフラグであ
り、演算結果がその命令で指定されているデスティネー
ションサイズでは表現不可能であることを示す。

ビット番号29のＬフラグは小なりフラグであり、減
算，比較命令において第２オペランドが第１オペランド
より小であることを示す。また、このＬフラグは符号付
き整数の演算では、演算結果がオーバフローを含めて負
になったことを示す。

ビット番号30のＭフラグは、演算結果のMSBを示す。

ビット番号31のＺフラグは、演算結果が０になったこ
とを示す。

命令実行時にいずれのフラグが更新されるかは、それ
ぞれの命令について規定されている。

データ演算時にCPU外部のメモリをアクセスする必要
がある場合は、実行制御部45の指示によりアドレスレジ
スタ群48に格納されているアドレスが外部バスインター
フェイス部27を通じてアドレス出力回路28からCPU外部
へ出力されることにより、データ入出力回路29,DDバス1
01を通じて目的のデータがメモリデータレジスタ群58に
フェッチされる。

CPU外部のメモリにデータをストアする場合は、アド
レスレジスタ群48に格納されているアドレスを外部バス
インターフェイス部27を通じてアドレス出力回路28から
出力すると同時に、メモリデータレジスタ群58に格納さ
れているデータをDDバス101を介してデータ入出力回路2
9からCPU外部へ出力してメモリへの書込みを実行する。

オペランドストアを効率的に実行するために、データ
演算部26には４バイトのストアバッファが備えられてい
る。このストアバッファの管理も実行制御部45で行われ
る。

ジャンプ命令の処理あるいは例外処理等を行って新た
な命令アドレスをデータ演算部26が得た場合は、ジャン
プ先アドレスをCAバス103を介して命令フェッチ部21とP
C計算部23へ出力する。

（2.7）「外部バスインターフェイス部」 外部バスインターフェイス部27は本発明のデータ処理
装置の外部バスでの通信を制御する。

メモリのアクセスは総てクロックに同期して行われ、
最小２クロックサイクルで行うことができる。

メモリに対するアクセス要求は命令フェッチ部21、オ
ペランドアドレス計算部24及びデータ演算部26から独立
に生じる。

外部バスインターフェイス部27はこれらのメモリアク
セス要求を調停する。更にメモリとCPUとを結ぶデータ
バスサイズである32ビット（１ワード）の整置境界を跨
ぐメモリ番地にあるデータのアクセスは、このブロック
内で自動的にワード境界を跨ぐことが検知されて２回の
メモリアクセスに分解されて行われる。

プリフェッチされるオペランドとストアされるオペラ
ンドとが重なる場合のコンフリクト防止及びストアオペ
ランドからフェッチオペランドへのバイパス処理もこの
外部バスインターフェイス部27で行われる。

（３）「パイプライン処理」 本発明のデータ処理装置は、データ演算部26において
１命令毎に処理を行う逐次実行モードと、２命令を並列
処理する並列実行モードとの２つの実行モードを備えて
いる。

以下、並列実行モードでの動作も含め、本発明のデー
タ処理装置のパイプライン処理方法について説明する。

（3.1）「クロック」 第30図は本発明のデータ処理装置のクロックのタイミ
ングチャートである。

本発明のデータ処理装置は外部から単相のクロックを
入力し、内部で２分周して非重複２相クロック信号（ク
ロック１とクロック２）を生成し、内部クロックとして
全体に供給している。

各パイプラインステージは、上述の非重複二相クロッ
クと制御信号との論理積をとった非重複４相クロック
（クロックA,クロックB,クロックC,クロックＤ）により
基本動作を論理的に規定している。従って、各パイプラ
インステージは１つの処理を最小２クロックサイクルで
処理することが可能である。

以下、クロック1,クロック2,クロックA,クロックB,ク
ロックC,クロックＤがハイレベルである状態をそれぞれ
φ1,φ2,φA,φB,φC,φＤと称す。

（3.2）「パイプライン機構」 本発明のデータ処理装置のパイプライン処理機構は第
１図に示す構成となる。

命令のプリフェッチを行う命令フェッチステージ（IF
ステージ）1,命令のデコードを行うデコードステージ
（Ｄステージ）2,オペランドのアドレス計算を行うオペ
ランドアドレス計算ステージ（Ａステージ）3,マイクロ
ROMアクセス（特にＲステージ６と称す）とオペランド
のプリフェッチ（特にOFステージ７と称す）を行うオペ
ランドフェッチステージ（Ｆステージ）4,命令の実行を
行う実行ステージ（Ｅステージ）５の５段構成をパイプ
ライン処理の基本とする。

Ｅステージ５では１段のストアバッファがあるほか、
高機能命令の一部は命令実行自体をパイプライン化する
ため、実際には５段以上のパイプライン処理効果があ
る。

各ステージは他のステージとは独立に動作し、理論上
は５つのステージが完全に独立動作する。各ステージは
１回の処理を最小２クロックサイクルで行うことができ
るので、理想的には２クロックサイクルごとに次々とパ
イプライン処理が進行する。

本発明のデータ処理装置にはメモリ−メモリ間演算，
メモリ間接アドレッシング等のような１回の基本パイプ
ライン処理のみでは処理不可能な命令があるが、本発明
のデータ処理装置はこれらの処理に対しても可能な限り
均衡したパイプライン処理が行えるように設計されてい
る。

複数のメモリオペランドを有する命令に対しては、メ
モリオペランドの数に基づいてデコード段階で複数のパ
イプライン処理単位（ステップコード）に分解してパイ
プライン処理を行う。

パイプライン処理単位の分解方法に関しては特願昭61
-236456号で詳しく述べられている。

また、並列実行モードでは、２命令が１つのステップ
コードとして処理される場合もある。

IFステージ１からＤステージ２へ渡される情報は命令
コード11そのものである。

Ｄステージ２からＡステージ３へ渡される情報は、命
令で指定された演算に関するコード（Ｄコード12と称
す）と、オペランドのアドレス計算に関係するコード
（Ａコード13と称す）との２つがある。

Ａステージ３からＦステージ４へ渡される情報はマイ
クロプログラムルーチンのエントリ番地及びマイクロプ
ログラムへのパラメータなどを含むＲコード14と、オペ
ランドのアドレスとアクセス方法指示情報などを含むＦ
コード15との２つである。

Ｆステージ４からＥステージ５に渡される情報は演算
制御情報，リテラル等を含むＥコード16と、オペラン
ド，オペランドアドレス等を含むＳコード17との２つで
ある。

Ｅステージ５以外のステージで検出されたEITに対し
てはそのコードがＥステージ５に到達するまではEIT処
理は起動しない。Ｅステージ５で処理されている命令の
みが実行段階の命令であり、IFステージ１〜Ｆステージ
４で処理されている命令はまだ実行段階に至っていない
のである。従って、Ｅステージ５以外で検出されたEIT
は検出したことがステップコード中に記録されて次のス
テージに伝えられるのみである。

（3.3）「各パイプラインステージの処理」 各パイプラインステージの入出力ステップコードには
第１図に示したように便宜上名前が付与されている。ま
たステップコードはオペレーションコードに関する処理
を行い、マイクロROMのエントリ番地及びＥステージ５
に対するパラメータ等になる系列と、Ｅステージ５のマ
イクロ命令に対するオペランドになる系列との２系列が
ある。

（3.3.1）「命令フェッチステージ」 命令フェッチステージ（IFステージ）１は命令をメモ
リあるいはブランチバッファからフェッチして命令キュ
ー30へ入力し、Ｄステージ２に対して命令コード11を出
力する。

命令キュー30への入力は整置された４バイト単位で行
われる。メモリから命令をフェッチする際は、整置され
た４バイトにつき最小２クロックサイクルを要する。し
かし、ブランチバッファがヒットした場合は整置された
４バイトにつき１クロックサイクルでフェッチ可能であ
る。

命令キュー30の出力は命令デコードステージ１のクロ
ックに同期して動作し、出力ポインタにより２バイト単
位で管理されており、１クロックサイクル毎に32ビット
のデータを命令デコード部22のＩバス105へ出力できる
ようになっている。

Ｄステージ１のφＡで出力ポインタの指し示す位置か
ら32ビットのデータがＩバス105へ出力され、命令デコ
ード部22からの指示により、出力ポインタの値が＋０ま
たは＋１インクリメントされる。

Ｄステージ１のφＣで更新された出力ポインンタの指
し示す位置から32ビットのデータがＩバス105へ出力さ
れ、命令デコード部21からの指示により、出力ポインタ
の値が＋0,＋１または＋２インクリメントされる。

従って、命令キュー30は２クロックサイクルの間に最
大６バイトまで命令コードを出力できる。また分岐の直
後には命令キュー30をバイパスして命令基本部２バイト
を直接命令デコード部21に転送することもできる。

ブランチバッファへの命令の登録及びクリア等の制
御、プリフェッチ先命令アドレスの管理及び命令キュー
30の制御もIFステージ１で行われる。

IFステージ１で検出されるEITには、命令をメモリか
らフェッチする際のバスアクセス例外，メモリ保護違反
等によるアドレス変換例外がある。

（3.3.2）「命令デコードステージ」 命令デコードステージ（Ｄステージ）２はIFステージ
１から入力された命令コード11をデコードする。

命令のデコードは命令デコード部22のメインデコーダ
31及びサブデコーダ32を用いて、２クロックサイクル単
位で１度行ない、１回のデコード処理で０乃至６バイト
の命令コードを消費する。

φＡでＩバス105上の命令コード11が両デコーダ31,32
に取込まれる。

命令固有の即値及びアドレス計算に用いられるディス
プレースメント等の拡張データはφＣでＩバス105から
拡張データ処理部33へ取込まれ、符号拡張等の処理が行
われる。

サブコード有効判定回路34では、サブデコーダ32での
デコード結果が有効であるか否かが判定される。

１回のデコードでＡステージ３に対してアドレス計算
情報であるＡコード13と、オペレーションコードの中間
デコード結果であるＤコード12とを出力する。Ａコード
13にはアドレス計算を制御する制御コードと最大32ビッ
トのアドレス修飾情報とが、Ｄコード12には命令実行を
制御するための制御コードとリテラル情報とが含まれ
る。Ｄコード12はＤコードラッチ35に保持される。

Ｄステージ２ではPC計算部23の制御，命令キュー30か
らの命令コードの出力制御も行う。

Ｄステージ２で検出されるEITには、予約命令例外及
びプリブランチ時の奇数アドレスジャンプトラップがあ
る。また、IFステージ１から転送されてきた各種EITは
ステップコード内へエンコードする処理をしてＡステー
ジ３へ転送される。

（3.3.3）「オペランドアドレス計算ステージ」 オペランドアドレス計算ステージ（Ａステージ）３は
処理が大きく２つに分かれる。１つは命令デコード部22
の第２デコーダ36を使用して、オペレーションコードの
後段デコードを行う処理で、他方はオペランドアドレス
計算部24でオペランドアドレスを計算する処理である。

オペレーションコードの後段デコード処理はＤコード
ラッチ35に保持されているＤコード12を入力とし、レジ
スタ及びメモリの書込み予約と、マイクロプログラムル
ーチンのエントリ番地とマイクロプログラムに対するパ
ラメータ等を含むＲコード14の出力を行うことである。
Ｄコード12の一部はデコードされずにラッチ37,サブコ
ードラッチ38を経由してそのままＲコード14となる。

Ｒコード14はマイクロROM部25のＲコードラッチ40に
保持される。なお、レジスタ及びメモリの書込み予約
は、アドレス計算で参照したレジスタ及びメモリの内容
がパイプライン上を先行する命令で書換えられ、誤った
アドレス計算が行われるのを防ぐためのものである。こ
の書込み予約処理は、アドレス計算コンフリクトチェッ
ク部39で行われる。

レジスタ及びメモリの書込み予約に関しては、特願昭
62-144394号で詳しく述べられている。

オペランドアドレス計算処理はＡコード13を入力と
し、オペランドアドレス計算部24で加算及びメモリ間接
参照を組合わせてアドレス計算を行い、その計算結果を
Ｆコード15として出力する。

この際、アドレス計算コンフリクトチェック部39にお
いてアドレス計算に伴うレジスタ及びメモリの読出し時
にコンフリクトチェックが行われ、先行命令がレジスタ
あるいはメモリに書込み処理を終了していないためコン
フリクトが指示されれば、先行命令がＥステージ５で処
理され、書込み処理が終了するまで待つ。また、オペラ
ンドアドレスあるいはメモリ間接参照のアドレスがメモ
リにマップされたI/O領域に入るか否かのチェックも行
われる。

Ａステージ３で検出されるEITには予約命令例外，特
権命令例外，バスアクセス例外，アドレス変換例外，メ
モリ間接アドレッシング時のオペランドブレイクポイン
トヒットによるセルフデバッグトラップがある。

これらのEIT検出情報はＲコード14及びＦコード15に
反映される。Ｄコード12,Aコード13自体がEITを起こし
たことを示していれば、Ａステージ３はそのコードに対
してアドレス計算処理をせず、そのEITをＲコード14及
びＦコード15に伝える。

（3.3.4）「マイクロROMアクセスステージ」 オペランドフェッチステージ（Ｆステージ）４も処理
が大きく２つに分かれる。１つはマイクロROM42のアク
セス処理であり、特にＲステージ６と称される。他方は
オペランドプリフェッチ処理であり、特にOFステージ７
と称される。Ｒステージ６とOFステージ７とは必ずしも
同時に動作するわけではなく、メモリアクセス権が獲得
できるか否か等に依存して、独立に動作する。

Ｒステージ６はＲコードラッチ40に保持されているＲ
コード14に対して次のＥステージ５での実行制御コード
であるＥコード16を生成する。

Ｒコード14中のマイクロエントリアドレスでマイクロ
ROM42のアクセスが行われ、読出されたマイクロ命令が
マイクロ命令デコーダ44でデコードされる。Ｒコード14
の一部はサブコードデコーダ43でハードワイヤードにデ
コードされる。１つのＲコード14に対する処理が２つ以
上のマイクロプログラムステップに分解される場合、マ
イクロROM42はＥステージ５で使用され、次のＲコード1
4はマイクロROMアクセス待ちになる。

マイクロ命令のシーケンス管理はマイクロシーケンス
制御部41で行われる。Ｒコード14に対するマイクロROM4
2のアクセスが行われるのはその前のＥステージ５での
最後のマイクロ命令実行時である。本発明のデータ処理
装置ではほとんどの基本命令は１マイクロプログラムス
テップで行われるため、実際にはＲコード14に対するマ
イクロROM42のアクセスが次々と行われることが多い。

Ｒステージ６で検出されるEITには、PCブレークポイ
ントヒットによるセルフデバッグトラップがあり、検出
情報はＥコード16に伝えられる。

Ｒコード14が命令処理再実行型のEIT検出を示してい
る場合はそのEIT処理に対するマイクロプログラムが実
行される。Ｒコード14が奇数アドレスジャンプトラップ
を示している場合はＲステージ６はそれをＥコード16に
伝える。これはプリブランチに対するもので、Ｅステー
ジ５ではそのＥコード16で分岐が生じなければそのプリ
ブランチを有効として奇数アドレスジャンプトラップを
発生する。

（3.3.5）「オペランドフェッチステージ」 オペランドフェッチステージ（OFステージ）７はＦス
テージ４での上述の２つの処理の内のオペランドプリフ
ェッチ処理を行う。

オペランドプリフェッチはＦコード15を入力とし、フ
ェッチしたオペランドとそのアドレスとをＳコード17と
して出力する。オペランドアドレスはアドレスレジスタ
群48に、オペランドデータはメモリデータレジスタ群58
にそれぞれ格納される。

１つのＦコード15ではワード境界を跨いでもよいが、
４バイト以下のオペランドフェッチを指定する。Ｆコー
ド15にはオペランドのアクセスを行うか否かの指定も含
まれており、Ａステージ３で計算されたオペランドアド
レス自体あるいは即値をＥステージ５へ転送する場合に
はオペランドプリフェッチは行われず、Ｆコード15の内
容がＳコード17としてアドレスレジスタ群48へ転送され
る。

プリフェッチしようとするオペランドとＥステージ５
が書込み処理を行おうとするオペランドとが一致する場
合は、オペランドプリフェッチはメモリからは行われず
にバイパスして行なわれる。またI/O領域に対してはオ
ペランドプリフェッチを遅延させ、先行命令が総て完了
するまで待ってオペランドフェッチが行われる。

OFステージ７で検出されるEITにはバスアクセス例
外，アドレス変換例外，オペランドプリフェッチに対す
るブレイクポイントヒットによるセルフデバッグトラッ
プがある。

Ｆコード15がセルフデバッグトラップ以外のEITを示
している場合はそれがＳコード17へ転送され、オペラン
ドプリフェッチは行われない。Ｆコード15がセルフデバ
ッグトラップを示している場合はそのＦコード15に対し
てEITを示していない場合と同じ処理が行われると共に
セルフデバッグトラップがＳコード17へ伝えられる。

（3.3.6）「実行ステージ」 実行ステージ（Ｅステージ）５はＥコード16,Sコード
17を入力として動作する。このＥステージ５が命令を実
行するステージであり、Ｆステージ４以前のステージで
行われた処理はすべてＥステージ５のための前処理であ
る。

Ｅステージ５でジャンプ命令が実行されたり、EIT処
理が起動されたりした場合は、IFステージ１〜Ｆステー
ジ４までの処理はすべて無効にされる。

Ｅステージ５はマイクロプログラムにより制御され、
Ｒコード14に示されたマイクロプログラムルーチンのエ
ントリ番地からの一連のマイクロ命令を実行することに
より命令を実行する。

マイクロROMの読出しとマイクロ命令の実行とはパイ
プライン化されて行われる。従って、マイクロプログラ
ムでの条件分岐は関連する演算処理の１ステップ後に行
われる。また、Ｅステージ５はデータ演算部26にあるス
トアバッファを利用して、４バイト以内のオペランドス
トアと次のマイクロ命令実行とをパイプライン処理する
ことも可能である。

また、並列実行モードではサブALU59を他の演算器と
独立に動作させることにより２命令の並列実行も可能で
ある。

Ｅステージ５ではＡステージ３で行ったレジスタある
いはメモリに対する書込み予約をオペランドの書込みの
後に解除する。

また条件分岐命令がＥステージ35で分岐を発生した場
合はその条件分岐命令に対する分岐予測が誤っていたの
であるから、分岐履歴の書換えが行われる。

Ｅステージ５で検出されるEITにはバスアクセス例
外，アドレス変換例外，セルフデバッグトラップ，奇数
アドレスジャンプトラップ，予約機能例外，不正オペラ
ンド例外，予約スタックフォーマット例外，ゼロ除算ト
ラップ，無条件トラップ，条件トラップ，遅延コンテキ
ストトラップ，外部割込，遅延割込，リセット割込，シ
ステム障害がある。

Ｅステージ５で検出されたEITは総てEIT処理される
が、Ｅステージ５以前のIFステージ１〜Ｆステージ４の
間で検出されＲコード14あるいはＳコード17に反映され
ているEITは必ずしもEIT処理されるとは限らない。

IFステージ１〜Ｆステージ４の間で検出されたが、先
行の命令がＥステージ５でジャンプ命令が実行された等
の原因でＥステージ５まで到達しなかったEITはすべて
キャンセルされる。そのEITを発生した命令はそもそも
実行されなかったことになる。

割込みは命令の切目でＥステージ５で直接受付けら
れ、マイクロプログラムにより必要な処理が実行され
る。その他の各種EITの処理もマイクロプログラムによ
り行われる。

（3.4）「各パイプラインステージの状態制御」 パイプラインの各ステージは入力ラッチと出力ラッチ
とを備え、他のステージとは独立に動作することを基本
とする。

各ステージは１つ前に行った処理が終了し、その処理
結果を出力ラッチから次のステージの入力ラッチへ転送
し、自身のステージの入力ラッチに次の処理に必要な入
力信号の総てが揃えば次の処理を開始する。

即ち、各ステージは１つ前段のステージから出力され
てくる次の処理に対する入力信号の総てが有効となり、
現在の処理結果を後段のステージの入力ラッチへ転送し
て出力ラッチが空になると次の処理を開始する。

各ステージが動作を開始する１つ前のクロックタイミ
ングで入力信号が総て揃っている必要がある。入力信号
が揃っていないと、そのステージは待ち状態（入力待
ち）になる。出力ラッチから次のステージの入力ラッチ
への転送を行う際は次のステージの入力ラッチが空き状
態になっている必要があり、次のステージの入力ラッチ
が空きでない場合もパイプラインステージは待ち状態
（出力待ち）になる。必要なメモリアクセス権が獲得出
来なかったり、処理しているメモリアクセスにウエイト
が挿入されたり、その他のパイプラインコンフリクトが
生じると、各ステージの処理自体が遅延する。

（3.5）「プログラムカウンタの管理」 本発明のデータ処理装置のパイプライン上に存在する
ステップコードは総て別命令に対応するものである可能
性があり、プログラムカウンタの値はステップコードそ
れぞれについて管理する。総てのステップコードはその
ステップコードが起因する命令のプログラムカウンタ値
を有する。ステップコードに付随して各パイプラインス
テージ上を流れるプログラムカウンタ値をステッププロ
グラムカウンタ（SPC）と称する。

並列実行モードにおいて２命令で１つのステップコー
ドを形成する場合には、２命令の内の先行する命令のア
ドレスがSPCとなる。

（４）「並列実行モードでの動作」 前述の如く本発明のデータ処理装置は、データ演算部
26において１命令毎に処理を行う逐次実行モードと、２
命令を並列処理可能な並列実行モードとの２つの実行モ
ードを備えている。

並列実行モードでは、ある条件を満たす場合、短縮形
フォーマットのリテラル−レジスタ間、レジスタ−レジ
スタ間のALU演算命令を一つ前の命令と並列実行する。

上述のある条件を満たすか否かの判定は命令デコード
部22のサブコード有効判定回路34が行う。

即ち、制御レジスタ群50に含まれている実行モード制
御レジスタ中の実行モード制御ビットがセットされるこ
とにより、実行モードが選択される。そして、このビッ
トが“1"にセットされると本発明のデータ処理装置は並
列実行モードで動作し、“0"にセットされると逐次実行
モードで動作する。

実行モード制御ビットの値はソフトウェアでセット可
能である。以下では、並列実行モードでの本発明のデー
タ処理装置の動作について詳細な説明を行う。

（4.1）「ステップコードの生成」 パイプライン中の処理単位となるステップコードはＤ
ステージ２において生成される。Ｄステージ２で生成さ
れるステップコードであるＤコード12は、メインデコー
ダ31のデコード結果と、サブデコーダ32のデコード結果
とからなる。

以下、Ｄコード12,Rコード14,Eコード16の各ステップ
コードの内のメインデコーダ31のデコード結果に対応す
る部分をメインコードと称し、サブデコーダ32のデコー
ド結果に対応する部分をサブコードと称す。メインコー
ドとサブコードとは基本的に各パイプラインステージで
独立に処理される。

第４図にサブコード有効判定回路34の詳細な回路図を
示す。

図において、71〜74は４ビットの比較器であり、φＡ
で取込まれた２つの４ビットデータを比較し、両者が一
致した場合に“1"になる一致信号211〜214を出力する。

75はφＡでのSVALID信号203の値を保持するラッチで
ある。各論理ゲートは直接ハードウェアに対応したもの
ではなく、論理的な意味を示すものである。また説明を
簡略化するためにタイミング制御のための信号は省略し
ている。

命令デコード部22では、φＡでＩバス105上へ出力さ
れている32ビットの命令コードのビット０からビット15
（以下、IBUS（0:15）と表記する）をメインデコーダ31
に、IBUS（16:31）をサブデコーダ32にそれぞれ取込ん
でデコード処理する。

レジスタ番号，サイズ等のパラメータとなるフィール
ドの切出し処理も各デコーダで行われる。

メインデコーダ31でデコード中の命令とサブデコーダ
32でデコード中の命令とが異なる命令である場合につい
てのみ２命令の並列実行が可能となるので、以下便宜上
メインデコーダ31でデコード中の命令を命令１、サブデ
コーダ32でデコード中の命令を命令２として説明する。

サブコード有効判定回路32はφＡでレジスタ番号指定
フィールドに相当するIBUS（2:5）,IBUS（12:15）,IBUS
（18:21）,IBUS（28:31）と、命令フェッチ部21から入
力されるIBUS（16:31）上のデータの有効／無効を示すS
VALID信号203（但し、“1":有効）を取込む。φＡでのS
VALID信号203の値はラッチ75に保持される。

また、実行モード制御レジスタ中の実行モード制御ビ
ットの値がMODE信号201としてサブコード有効判定回路3
2へ入力されている。サブコード有効判定回路32では、
まず指定レジスタの一致検出を行う。

第31図は２つのレジスタ間演算を行う短縮形フォーマ
ットの命令が連続している場合のＩバス105上の命令コ
ードの様子を示す模式図である。

この場合、REGL1,REGR1,REGL2,REGR2の４個のレジス
タが指定される。他の命令に関しても、オペランドがレ
ジスタで指定される場合には、レジスタ番号は上記レジ
スタ番号指定フィールドのどちらか一方あるいは両方で
指定される。

サブコード有効判定回路34は、命令２によりオペラン
ドとして指定されているレジスタが命令１により書換え
られるか否かをチェックする。

まず、IBUS（2:5）（REGL1）とIBUS（18:21）（REGL
2）,IBUS（2:5）（REGL1）とIBUS（28:31）（REGR2）,I
BUS（12:15）（REGR1）とIBUS（18:21）（REGL2）,IBUS
（12:15）（REGR1）とIBUS（28:31）（REGR2）とがそれ
ぞれ比較器71〜74で比較され、一致した場合に“1"とな
るMATCHLL信号211,MATCHLR信号212,MATCHRL信号213,MAT
CHRR信号214が生成される。

また、メインデコーダ31とサブデコーダ32とでのデコ
ード結果の一部がサブコード有効判定回路32に入力され
る。メインデコーダ31からはALLOW信号204,NOEXT信号20
5,WRITERL信号206,WRITERR信号207が、サブデコーダ32
からはSUBVALID信号208,REFRL信号209,REFRR信号210が
それぞれ入力される。

ALLOW信号204は、サブコードが有効であり且つオペラ
ンドのコンフリクトが発生しなければ、２命令を並列に
実行してもよいことを示している。

ALLOW信号204は命令コードのみに依存する信号であ
り、各命令について規定されている。

メインデコーダ31でデコード中の命令が１命令の最後
のステップコードを生成する命令コードであり、命令の
処理シーケンスを変更する命令（ジャンプ命令，サブル
ーチンジャンプ命令等）ではなく、その命令を実行した
後にトラップを起動する可能性のある命令（除数がゼロ
である場合にゼロ除算トラップを起動する除算命令，シ
ステムコールを行うトラップ命令等）でない場合に、AL
LOW信号204は“1"になる。乗算命令のように複数のマイ
クロ命令によって実行される命令であってもよいし、複
数のステップコードに分解されて処理される命令の最終
ステップコードを生成する命令であってもよい。また、
メモリオペランドを有していても構わない。命令固有の
即値が後に続く場合は“0"になる。

NOEXT信号205は、命令１がオペランドのアドレス計算
のための拡張データを持たず、アドレッシングモードが
多段間接モードでない場合に“1"になる。NOEXT信号205
が“1"である場合は、サブデコーダ32に取込まれたIBUS
（16:31）が命令コードであることを示している。アド
レッシングモードとして、レジスタ直接モード，レジス
タ間接モード，スタックポップモード，スタックプッシ
ュモードが指定された場合あるいはアドレッシングモー
ドによってオペランドが指定されない場合に“1"にな
る。

WRITERL信号206は命令１がREGL1のフィールドで指定
されたレジスタの内容を書換える場合に“1"になる。し
かし、REGL1がレジスタ番号の指定フィールドになって
いない場合は必ず“0"になる。例えばL-formatの転送
（MOV）命令では“1"となる。

WRITERR信号207は命令１がREGR1のフィールドで指定
されたレジスタの内容を書換える場合に“1"になる。し
かし、REGR1がレジスタ番号の指定フィールドになって
いない場合には必ず“0"になる。例えばQ-formatの加算
（ADD）命令で、アドレッシングモードがレジスタ直接
モードである場合には“1"になる。

SUBVALID信号208はサブデコーダ32でのデコード結果
が有効であったことを示す信号であり、サブALU59で実
行可能な命令であることを示している。この信号は、命
令が２バイト命令であり、メモリオペランドを持たず、
２クロックサイクルで実行を終了するALU演算命令であ
る場合に“1"になる。

サブコード有効信号が“1"になる命令の一覧表を第32
図に示す。

サブコード有効信号が“1"になる命令として、オペラ
ンドとしてレジスタが指定された１オペランド命令，レ
ジスタ−レジスタ間，リテラル（命令コード中で指定さ
れた小さな即値）−レジスタ間の２オペランド命令が該
当する。

即ち、２バイト命令であり且つメモリオペランドを持
たず、２クロックサイクルで実行を終了するALU演算命
令の際に“1"になる。これらの命令では、命令の実行に
関して例外を発生することはない。

REFRL信号209は命令２がREGL2のフィールドで指定さ
れたレジスタの内容を参照する場合に“1"になる。REGL
2がレジスタ番号の指定フィールドになっていない場合
には必ず“0"になる。例えばS-formatのMOV命令では
“1"になる。

REFRR信号210は命令２がREGR2のフィールドで指定さ
れたレジスタの内容を参照する場合に“1"になる。REGR
2がレジスタ番号の指定フィールドになっていない場合
には必ず“0"になる。例えば、Q-formatのADD命令でア
ドレッシングモードがレジスタ直接モードである場合に
“1"になる。

これらの信号を基にサブコード有効判定回路34では２
命令の並列実行が可能か否かを判定し、サブコード有効
信号202を出力する。各比較器71〜74の比較結果とメイ
ンデコーダ31及びサブデコーダ32からの入力とを基に、
命令２で参照するレジスタが命令１で書換えられるか否
かをチェックする。もしこの２命令間でオペランドのコ
ンフリクトが発生しなければ、NOCONF信号215は“1"に
なる。

本発明のデータ処理装置が並列実行モードで動作して
おり（MODE信号201＝“1"）、φＡで取込まれた命令コ
ードの32ビット総てが有効であり（SVALID信号203＝
“1"）、命令１がサブコードを有効にすることを許可し
ており（ALLOW信号204＝“1"）、命令２がサブコードを
生成可能な命令であり（SUBVALID信号208＝“1"）、命
令１と命令２とでレジスタ間のコンフリクトが発生して
いない（NOCONF信号215＝“1"）場合にサブコード有効
信号202が“1"になる。

サブコード有効信号202が“0"である場合にはサブコ
ードは無効となり、後段のパイプラインステージでサブ
コードに関する処理は行われない。

命令デコード部22は命令キュー30の出力ポインタ制御
部及びPC計算部23へ使用命令長を出力している。また、
命令デコード部22は短縮形フォーマットの命令では、サ
ブコードが有効になった場合には１回のデコードにより
４バイトの命令コードを消費したことを命令キュー30の
出力制御部及びPC計算部23へ知らせる。この場合のステ
ップコードのPC（SPC）は、命令１のPC値となり、命令
２のPC値は計算されない。

以上のように、メインデコーダ31及びサブデコーダ32
のデコード結果によりＤコード12及びＡコード13が生成
される。生成されたＤコード12はＤコードラッチ35に保
持される。サブＤコードはサブコード部35Aに格納され
る。

サブＤコードの構成を第33図の模式図に示す。オペラ
ンドサイズ，ソースとデスティネーションのレジスタ番
号，中間デコード結果である中間コード，リテラル，デ
スティネーションレジスタへの書込みを行う場合は“1"
になるレジスタ書込み予約制御信号及びサブコード有効
信号で構成されている。リテラルは指定されたリテラル
値が８ビットにゼロ拡張されている。サブコード有効信
号にはサブコード有効判定回路から出力されるSUBCODEV
信号202の値がそのままセットされる。

以上のように、サブコードが有効となる場合は２つの
命令で１つのステップコードが生成され、後段のパイプ
ラインステージでこのステップコードがパイプラインの
１つの処理単位として処理されていく。

（4.2）「ステップコードの処理」 サブコードが有効な場合の後段のパイプラインステー
ジでの処理について説明する。

Ａステージ３ではメインコードに関しては通常の処理
が行われる。中間デコード結果は、第２デコーダ36でデ
コードされ、その結果がラッチ37の内容と共にＲコード
ラッチ40へ出力される。サブコードに関しては、レジス
タへの書込みが行われる場合のみ、レジスタの書込み予
約を行う。レジスタ書込み予約制御信号以外の信号はサ
ブコードラッチ38に一時保持され、Ｒコードラッチ40の
サブコード部40Aへ出力される。

サブＲコードの内容を第34図に示す。サブＤコードの
レジスタ書込み信号以外の部分がそのままサブＲコード
となっている。メモリオペランドがある場合には、アド
レス計算部24でアドレス計算が行われる。

Ｒステージ６ではメインコードに関してマイクロROM4
2のアクセス及びマイクロROM42から読出されたマイクロ
命令のデコードを行い、実行制御信号を生成する。ま
た、サブコードに関しては、ハードワイヤードにデコー
ドを行い、レジスタファイル52あるいはSP演算部49から
SAバス109,SBバス110への出力制御、サブALU59の演算制
御、Ｄバス111からレジスタファイル52あるいはSP演算
部49への入力制御及びフラグ制御のための信号が生成さ
れる。これらの信号は、実行制御部45のサブALU制御部4
6,フラグ制御部47等へ送られる。サブコードに関するこ
れらの信号は、命令１に対する最終マイクロ命令が読出
された場合に有効となる。

OFステージ７では必要に応じてオペランドのフェッチ
が行われる。

Ｅステージ５ではデータ演算部26において命令の実行
が行われる。

メインコードの処理は、マイクロ命令の指示に従って
ALU53あるいはバレルシフタ54等の演算器により行われ
る。必要なデータの転送は、S1バス106,S2バス107,D0バ
ス108を介して行われる。

サブコードの処理は、命令１の最終のマイクロ命令の
実行サイクルに同期して、サブALU59で行われる。選択
されたレジスタの内容がレジスタファイル52あるいはSP
演算部49からSAバス109,SBバス110へ読出される。ソー
スオペランドとしてリテラルが指定されている場合に
は、８ビットのリテラル値がゼロ拡張されてSAバス109
へ読出される。SAバス109,SBバス110の内容がサブALU59
へ入力されてサブALU制御部46の制御により指定された
演算が行われ、演算結果がＤバス111を介してレジスタ
ファイル52あるいはSP演算部49へ書戻される。

命令１の最終マイクロステップでD0バス108から書込
まれるレジスタとＤバス111から書込まれるレジスタと
が同じである場合にはＤバス111から書込まれる。サブA
LU59の演算結果と命令１の最終マイクロ命令の演算結果
とによりPSW51のフラグの更新が行われる。

第39図はPSW51のフラグを更新するための構成を示す
ブロック図である。なおこの第39図は第４図に示した本
発明のデータ処理装置の詳細な構成を示すブロック図か
らフラグ更新に関係する部分のみを抜出したものであ
る。

命令実行の結果に応じて変化するフラグはそれぞれの
命令に応じて規定されている。即ち、マイクロ命令デコ
ーダ44及びサブコードデコーダ43は、各命令の実行時に
いずれの演算器のいずれの演算結果をいずれのフラグに
反映させるかを示す情報を出力する。この情報はフラグ
制御部47に入力されている。

フラグ制御部47からは、命令の実行順序を反映して、
各フラグの更新制御信号がPSW51へ出力される。この
際、サブALU59で処理される命令が実行順において後の
命令であるため、各フラグの更新に関して、サブコード
デコーダ43から入力された更新情報が優先される。

PSW51では、サブALU59,ALU53,バレルシフタ54,プライ
オリティエンコーダ55,カウンタ56のPSWの更新ソースと
なる演算結果が入力されており、フラグ制御部47から入
力された更新制御信号に従って各命令の終了時に各フラ
グの更新処理が行われる。

従って、命令２の実行結果によって変化するフラグに
はサブALU59での演算結果が反映され、命令２の実行結
果では変化せずに命令１の実行結果により変化するフラ
グには命令１の演算結果が反映される。

命令１の実行結果によっても命令２の実行結果によっ
ても変化しないフラグは変化しない。

（4.3）「EIT処理」 ２バイト命令に関してサブコードが有効になった場合
には命令２に関してセルフデバッグトラップ以外のEIT
が起動されることはない。

命令１に関して例外が検出された場合には命令２に関
する処理も行われず、命令１から処理を再実行する。

命令１が複数のマイクロ命令により処理される場合に
も、命令２の処理は命令１の最終マイクロ命令に同期し
て処理されるため、命令１で例外が検出されたにも拘わ
らず命令２を実行してしまうことはない。

命令１でストアバッファ関連以外のトラップを起こす
命令では、ALLOW信号204は必ず“0"になる。これは、ト
ラップに関するEIT処理ハンドラから元のプログラムへ
復帰する場合は、トラップを起こした次の命令から処理
が再開されるためである。例えば、ゼロ除算トラップを
起こす可能性がある除算命令では、ALLOW信号204は“0"
になる。

ストアバッファ処理に関して発生するトラップ（バス
アクセストラップなど）は命令の切目で受付けられる。
従って、命令１と命令２との間で受付ける必要はない。
また、外部割込みは命令の切目で受付けられるが、実行
中のコンテキストとは無関係であり、命令１と命令２と
の間で受付ける必要はなく、命令１の実行前、あるいは
命令２の実行後に受付ければよい。

以上に述べたように、本発明のデータ処理装置では並
列実行モードにおいても逐次実行モードと全く同様のEI
T処理を行えばよく、並列実行モードでのEIT処理のため
に特別な機能を付加する必要はない。

なお、本発明のデータ処理装置がサポートしているデ
バッグ機能（PCブレイク，オペランドブレイク，トレー
ス）を用いてプログラムのデバッグを行う場合には、各
命令毎にデバッグ事象の検出チェックを行う必要があ
り、動作モードとして逐次実行モードを選択しておく必
要がある。

（4.4）「実行例」 次に本発明のデータ処理装置による命令の実行手順に
ついていくつかの具体例に従って説明する。

第35図（ａ）〜（ｄ）にそれぞれ命令列の例を挙げ、
各命令列のパイプライン処理の様子を第36図（ａ）〜
（ｄ）に示す。

第35図において、コロン（：）の後の文字はフォーマ
ットを、“♯”は即値を、“＠（ ）”はカッコ内の値
をアドレスとするメモリ上にオペランドがあることをそ
れぞれ表す。

第36図のMOV1,MOV2は転送（MOV）命令が２つのステッ
プコードに分解されて処理されることを示している。MO
V1はMOV命令の第１ステップコードを、MOV2はMOV命令の
第２ステップコードをそれぞれ示している。なお、第36
図では説明の簡略化のために前後の命令は省略してあ
る。

また、第38図はPSW51中の各フラグについて、ADD命
令,SUB命令,MOV命令,MUL命令実行時にフラグ変化がある
か否かを示した表を示している。即ち、“＋”はフラグ
が変化することを、“−”はフラグが変化しないことを
それぞれ示している。なお、本発明のデータ処理装置で
は転送命令についても、転送データに応じてフラグ変化
が行われる。

第35図（ａ）は、Ｑフォーマットの加算命令（ADD:
Q）と減算命令（SUB:Q）とが連続している場合を示して
いる。デスティネーションオペランドは共にレジスタ上
にある。この場合、双方共に２バイト命令であり、デス
ティネーションオペランドとして指定されているレジス
タも異なっているので、２命令の並列実行が可能であ
る。

具体的には、第36図（ａ）に示す如く、２つの命令が
１つのステップコードとして各パイプラインステージで
同時に処理されてゆく。加算処理がALU53で、減算処理
がサブALU59でそれぞれ実行される。

ところで、ADD命令とSUB命令とは第38図に示されてい
る如く、変化するフラグは同一である。従って、Ｘフラ
グ,Vフラグ,Lフラグ,Mフラグ,Zフラグのそれぞれにサブ
ALU59での減算結果が反映される。なお、Ｆフラグは変
化しない。

第35図（ｂ）は、Ｇフォーマットの転送命令（MOV:
G）とＱフォーマットの加算命令（ADD:Q）とが連続して
いる場合である。

MOV命令のソースオペランドとデスティネーションオ
ペランドとは共にメモリ上にある。この場合、MOV命令
の第２ステップコードとADD命令との並列実行が可能で
ある。

具体的には、第36図（ｂ）に示す如く、２つの命令が
１つのステップコードとして各パイプラインステージで
同時に処理されていく。転送処理がALU53で、加算処理
がサブALU59でそれぞれ実行される。この場合、MOV命令
のデスティネーションオペランドのメモリへの書込み処
理はストアバッファで行われる。

ところで、第38図に示されている如く、MOV命令で変
化するフラグは総てADD命令でも変化する。従って、Ｘ
フラグ,Vフラグ,Lフラグ,Mフラグ,Zフラグのそれぞれに
サブALU59での加算結果が反映される。なお、Ｆフラグ
は変化しない。

第35図（ｃ）は、Ｒフォーマットの乗算命令（MLU:
R）とＱフォーマットの転送命令（MOV:Q）とが連続して
いる場合である。この場合、いずれも２バイト命令であ
り、MLU命令でデスティネーションオペランドとして指
定されているレジスタをMOV命令を参照しないので、２
命令の並列実行が可能である。

具体的には、第36図（ｃ）に示す如く、２つの命令が
１つのステップコードとして各パイプラインステージで
同時に処理されていく。Ｅステージ５では、MLU命令の
最終ステップのサイクルでMOV命令に関する転送処理が
行われる。

ところで、第38図に示されている如く、MLU命令では
Ｖフラグ,Lフラグ,Mフラグ,Zフラグが変化し、MOV命令
ではＶフラグ,Mフラグ,Zフラグが変化する。従って、Ｖ
フラグ,Mフラグ,ZフラグにはサブALU59での転送結果が
反映され、ＬフラグにはALU53での乗算結果が反映され
る。なお、Ｆフラグは変化しない。

第35図（ｄ）は、Ｑフォーマットの算術シフト命令
（SHA:Q）とＬフォーマットの減算命令（SUB:L）とが連
続している場合であり、オペランドのコンフリクトが起
こるために、２命令の並列実行が行えない例である。即
ちこの場合、双方共に２バイト命令であるが、SHA命令
で書換えられるレジスタR0の内容をSUB命令が参照する
ので、２命令の並列実行は不可能である。

具体的には第36図（ｄ）に示す如く、２つの命令が各
々１つのステップコードとして各パイプラインステージ
で処理されていく。

以上に述べたように、本発明のデータ処理装置では命
令のデコード段階で複数の命令を同時にデコードし、演
算器等のハードウェアリソースあるいはオペランド等で
コンフリクトが起こらないことまでチェックし、複数の
命令が実行ステージ５で並列実行可能な場合には、複数
の命令をまとめて１つのパイプライン処理単位であるス
テップコードを生成し、後段のパイプラインステージで
このステップコードに対する処理を行う。この場合、実
行ステージ５では、複数の命令が並列実行され、フラグ
に関しても命令の実行順序に従って正しく更新される。

（５）「本発明の他の実施例」 上記実施例では、レジスタ−レジスタ間，リテラル−
レジスタ間の演算命令のみをサブコードとして生成可能
としているが、命令１がメモリオペランドを持たない場
合には命令２がメモリオペランドを持ってもよいし、拡
張部を持ってもよい。但しこの場合、アドレッシングモ
ードをデコードするデコーダが２つ必要になる。命令２
のオペランドがメモリ上にある場合、命令２でもバスア
クセスに関してEITを検出する可能性があるが、命令２
でEITを検出した場合にはEITを起こした命令アドレスを
得るためにPC値を補正する必要がある。アドレス加算器
を２つ持てば命令１と命令２とがそれぞれメモリオペラ
ンドを持つ場合にも対処できるが、制御が大変複雑にな
る。

また、上記実施例では、２命令を並列実行するために
メインのALU53とは別にサブALU59を備え、それぞれ異な
るバスでレジスタファイル52及びSP演算部49と結合して
いるが、ALU53とサブALU59との演算タイミングをずらせ
てレジスタファイル52あるいはSP演算部49とALU53間の
データ転送とレジスタファイル52あるいはSP演算部49と
ALU53間のデータ転送とを同一バスを用いて時分割して
行ってもよい。

更に、上記実施例では、２バイト命令のみをサブコー
ドとして生成可能にしているが、複数ステップコードに
分解される命令の第１ステップコードに対応する命令コ
ードでサブコードを形成するようにしてもよい。たとえ
ば、G-formatの第１ステップコードでアドレッシングモ
ードがレジスタ直接モードである場合はE-formatの第１
ステップコードをサブコードとして生成してもよい。こ
れらのサブコードでは、ソースオペランドとして指定さ
れた値をワーキングレジスタに退避する処理を行う。

上記実施例では、２命令を並列実行するためにメイン
のALU53とは別にサブALU59を設けているが、サブバレル
シフタ，サブプライオリティエンコーダ等を設けて、シ
フト命令あるいはビットサーチ命令を他の命令と並列に
実行してもよい。

また上記実施例では、サブALU59とレジスタファイル5
2,SP演算部49間をSAバス109,SBバス110,Dバス111の３つ
の専用バスにて接続しているが、サブコードを生成可能
な命令を転送命令,1オペランド命令，リテラル−レジス
タ間２オペランド命令に限れば、SBバス110は不要にな
る。また、転送命令でPSWを更新しない命令セットを処
理する際に、転送命令のみをサブコードとして生成する
場合には、サブALU59の代わりにSAバス109とＤバス111
に結合されたラッチ等の転送経路を設けるのみでもよ
い。

上記実施例では、メインコードはマイクロ命令により
実行制御し、サブコードはハードワイヤードにデコード
して実行制御しているが、いずれもマイクロ命令で制御
するようにしてもよいし、あるいはいずれもハードワイ
ヤードに制御してもよい。

上記実施例では、命令１はメインのデータ演算器で、
命令２はサブALU59でそれぞれ処理しているが、たとえ
ば命令１がレジスタ−レジスタ間のALU演算命令で、命
令２がレジスタ上のオペランドのシフト命令であるよう
な場合、バレルシフタ54で命令２の処理を、サブALU59
で命令１をそれぞれ処理するようにしてもよい。

また、上記実施例では、各パイプラインステージでの
処理を最大２クロックサイクルで実行するように構成し
ているが、１クロックサイクルで各ステージの処理を行
うようにしてもよい。

上記実施例では、命令１が拡張データを有する場合は
２命令の並列実行は出来ないが、サブデコーダ32を複数
備えれば、メインデコーダが変位等の拡張部を有する場
合にも２命令を並列実行することが可能になる。

また上記実施例では、２命令の並列実行を可能にして
いるが、３以上の命令を並列実行することも勿論可能で
ある。

上記実施例では、可変長命令セットを処理対象として
いるが、RISC（Reduced Instruction Set Computer）の
ように固定長命令セットを処理するデータ処理装置に適
用してもよい。RISCでは基本的に演算がレジスタ間で実
行されるので、本発明を適用すればより一層の効果が発
揮される。

［発明の効果］ 以上に詳述した如く本発明のデータ処理装置は第１の
発明では、第１の命令の実行によりフラグが更新される
と判断された場合、第１の命令による演算結果に基づい
てフラグを更新し、第１の命令の実行によりフラグが更
新されず、第２の命令の実行によりフラグが更新される
と判断された場合、第２の命令による演算結果に基づい
てフラグを更新するので、処理シーケンス中の第１の命
令とこれに先行する第２の命令とが並列実行される場
合、簡単なフラグ更新制御でもって何等矛盾なくフラグ
を更新することができ、制御が簡単、容易でありながら
高性能なデータ処理装置を得ることが可能になる。

また第２の発明では、第１の命令の実行により第１の
フラグが更新され、第２のフラグが更新されないと判断
され、かつ第２の命令の実行により第２のフラグが更新
されたと判断された場合、第１の演算器の演算結果に基
づいて第１のフラグを更新し、第２の演算器の演算結果
に基づいて第２のフラグを更新するので、複数のフラグ
を更新する場合でも簡単なフラグ更新制御でもって何等
矛盾なくフラグを更新することができ、制御が簡単，容
易でありながら高性能のデータ処理装置を得ることが可
能になる。

【図面の簡単な説明】

第１図は本発明のデータ処理装置のパイプライン処理機
構の構成を示すブロック図、 第２図は本発明のデータ処理装置の全体構成を示すブロ
ック図、 第３図は本発明のデータ処理装置の詳細な構成を示すブ
ロック図、 第４図はそのサブコード有効判定回路の詳細構成図、 第５図は従来のデータ処理装置のパイプライン処理の概
念を示すブロック図、 第６図は本発明のデータ処理装置が有する命令のメモリ
上での命令の並び方を示す模式図、 第７図乃至第15図は本発明のデータ処理装置の命令のフ
ォーマットを示す模式図、 第16図乃至第29図は本発明のデータ処理装置の命令のア
ドレッシングモードの説明のための模式図、 第30図は本発明のデータ処理装置のクロックのタイミン
グを示すタイミングチャート、 第31図は２つのレジスタ間演算を行う短縮形フォーマッ
トの命令が連続してある場合のＩバス上の命令コードの
状態を示す模式図、 第32図は本発明のデータ処理装置のサブデコーダのデコ
ード処理対象となる命令の一覧表、 第33図は本発明のデータ処理装置のサブＤコードのフォ
ーマットの模式図、 第34図は本発明のデータ処理装置のサブＲコードのフォ
ーマットの模式図、 第35図は本発明のデータ処理装置による命令の実行状態
を説明するための命令列の模式図、 第36図は上述の命令列のパイプライン処理の状態を示す
模式図、 第37図はプロセッサ状態語（PSW）の下位８ビットの割
付けを示す模式図、 第38図はPSW中の各フラグがADD,SUB,MOV,MUL命令それぞ
れの実行時に変化するか否かを表す表を示す図、 第39図は本発明のデータ処理装置の構成中のフラグ更新
のための構成を示す模式図である。 31……メインデコーダ、32……サブデコーダ、34……サ
ブコード有効判定回路、45……実行制御部、47……フラ
グ制御部、51……プロセッサ状態語（PSW）、53……AL
U、58……メモリデータレジスタ群、59……サブALU なお、各図中同一符号は同一又は相当部分を示す。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】１つの処理シーケンス中の第１の命令と、
   この第１の命令に先行する第２の命令とに従ってデータ
   が処理されるデータ処理装置において、 データを格納する複数のレジスタ、 前記第１の命令に従って前記複数のレジスタより出力さ
   れたデータを処理する第１の演算器、 前記第２の命令に従って前記複数のレジスタより出力さ
   れたデータを処理する第２の演算器、 前記第１の命令の実行により、プロセッサ状態語に含ま
   れ演算結果の情報を示すフラグが更新されるか否かを判
   断する第１の判断手段、 前記第２の命令の実行により、前記フラグが更新される
   か否かを判断する第２の判断手段、 前記第１および第２の演算器にそれぞれ前記第１および
   第２の命令による処理を並列実行させる命令実行手段、
   および 前記命令実行手段が前記第１および第２の命令による処
   理を並列実行させた際、 （ａ）前記第１の判断手段が、前記第１の命令の実行に
   より前記フラグが更新されると判断した場合、前記第１
   の命令による前記第１の演算器の演算結果に基づいて前
   記フラグを更新し、 （ｂ）前記第１の判断手段が前記第１の命令の実行によ
   り前記フラグが更新されないと判断し、且つ前記第２の
   判断手段が前記第２の命令の実行により前記フラグが更
   新されると判断した場合、前記第２の命令による前記第
   ２の演算器の演算結果に基づいて前記フラグを更新する
   フラグ更新手段 を備えたことを特徴とするデータ処理装置。
2. 【請求項２】１つの処理シーケンス中の第１の命令と、
   この第１の命令に先行する第２の命令とに従ってデータ
   が処理されるデータ処理装置において、 データを格納する複数のレジスタ、 前記第１の命令に従って前記複数のレジスタより出力さ
   れたデータを処理する第１の演算器、 前記第２の命令に従って前記複数のレジスタより出力さ
   れたデータを処理する第２の演算器、 前記第１の命令の実行により、プロセッサ状態語に含ま
   れ演算結果の情報を示す第１のフラグおよび第２のフラ
   グがそれぞれ更新されるか否かを判断する第１の判断手
   段、 前記第２の命令の実行により、前記第１および第２フラ
   グがそれぞれ更新されるか否かを判断する第２の判断手
   段、 前記第１および第２の演算器にそれぞれ前記第１および
   第２の命令による処理を並列実行させる命令実行手段、
   および 前記命令実行手段が前記第１および第２の命令による処
   理を並列実行させた際、 （ａ）前記第１の判断手段が、前記第１の命令の実行に
   より前記第１のフラグが更新され、前記第２のフラグが
   更新されないとそれぞれ判断し、かつ（ｂ）前記第２の
   判断手段が、前記第２の命令の実行により前記第２のフ
   ラグが更新されると判断した場合、 前記第１の命令による前記第１の演算器の演算結果に基
   づいて前記第１のフラグを更新し、前記第２の命令によ
   る前記第２の演算器の演算結果に基づいて前記第２のフ
   ラグを更新するフラグ更新手段 を備えたことを特徴とするデータ処理装置。