JPH03174626A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野］ 本発明は高度な並列処理機構により高い処理能力を実現
したデータ処理装置に関し、より訂述すれば、複数の命
令を並列実行することを可能としたデータ処理装置に関
する。

［従来の技術］ 第５図は従来のデータ処理装置の典型的なパイプライン
処理機構の構成を示すブロック図である。

第５図に示したデータ処理装置のパイプライン処理機構
は、命令データの取込みを行う命令フェッチ（ＩＦ）ス
テージ９１．命令データの解析を行う命令デコー１’（
Ｄ）ステージ９２．オペランド等のアドレス計算を行う
アドレス言１算（Ａ）ステージ９３．オペランドデータ
のフェッチを行うオペランドデータヂ（ｌｉ）ステージ
９４．データの処理を行う実行（１【）ステージ９５．
オペランドデータの書込みを行うオペランドライト州）
ステージ９６の６段のパイプラインステージにて構成さ
れている。

このような従来のデータ処理装置のパイプライン処理機
構では、各ステージは異なる命令を同時に処理すること
が可能である。但し、オペランドやメモリアクセスに関
してコンフリクトが発生したような場合には優先度の低
いステージでの処理がコンフリクトが解消されるまで一
時停止される。

以上のように、パイプライン化されたデータ処理装置で
は、データ処理の流れに従って処理を複数のステージに
分割し、各ステージを同時に動作させることにより、■
命令に必要な平均処理時間を短縮させて全体としての性
能を向」二さセーている。

パイプライン処理により複数の命令を同時に処理し、高
性能化を行ったデータ処理装置の例としてはＵＳＰぬイ
、４０２．０４２″阿ＴＣＲＯＰＲＯＣＥＳＳＯＲＳ’
ｌＳ’ｌＴＥＭＷＩＴＩＩ　ｌＮ５ＴＲＵｃＴＩＯＮ　
Ｉ’ＲＥ−ＦＨＴＣｌｌ”に示されている。

しかし、１マシンサイクルに最大１命令しか実行できな
いデータ処理装置では、処理性能は動作周波数により制
限されてしまう。この問題を解決するために、複数の演
算器を設けて複数の命令を並列に実行しているものもあ
る。

例えば、ＩＢＭ　Ｓｙｓｔｅｍ／３６０　Ｍｏｄｅｌ　
９１と称されるデータ処理装置では、複数の加算器１乗
除算器を備え、各演算器毎に”ｒｅｓｅｒｖａｔｉｏｎ
　５ｔａｔｒｏｎ”と称する機能をイ４加することによ
り、命令の追越し制御を行うことにより処理速度の向上
を図っている。

この処理の詳細に関しではＤａｎｉｅｌ　Ｐ、　Ｓｉａ
ｗｉｏｒｅｋＣ，Ｇｏｒｄｏｎ　　１ｌｅｌｌ　　ａｎ
ｄ　　Ａ１１ｅｎ　　Ｎｅｗｅｌｌ、”Ｃｏｍｐｕｔｅ
ｒＳｔｒｕｃｔｕｒｅｓ：　Ｐｒ１ｎｃｉｐｌｅｓ　ａ
ｎｄ　Ｅｘ８ｍｐ１ｅｓ″、　ＭｃＧｒａｐｒｌｌｉｌ
ｌ　Ｂｏｏｋ　Ｃｏｍｐａｎｙ、ＰＰ、２９５−２９８
（１９８２）　　に示されている。

また、Ｍｏｔｏｒｏｌａ　Ｉｎｃ、のマイクロプロセッ
サＭＣ８８１００でも、　ｒｅｇｉｓｔｅｒ　ｓｃｏｒ
ｅｂｏａｄｉｎｇ″と称される機構を備えることにより
、複数の実行ユニットが使用するレジスタ間で生しるコ
ンフリクトを検出し、並列処理のシーケンスを制御して
いる。その詳細は、「３２ヒソトマイクロプロセソナ、
演算処理の並列化で性能向」二を図る」、目経エレクＩ
・ロニクス、ＮＯ，４４８、ｐρ、　１４５−１４９（
１９８Ｂ＞に示されている。

更に、通常の実行部とは独立に動作可能で、メモリオペ
ランドを有していない簡単な算術・論理演算命令専用の
実行部を設ｉｊることにより命令の追越しｉ！＋制御を
行おうとしている例もある。そのＳ′を細は、宮森高他
、ｒＴＲＯＮ仕様に基づ＜３２ビットマイクロプロセッ
サＴＸ３のＣＰＵアーキテクチャの検討」、信学技報、
Ｖｏｌ、８７．　Ｎｏ、４２２．　ＣＰＳＹ８７−５３
．　ＰＰ、３１３６　（１９８Ｂ）に示されている。

［発明が解決しようとする課題］ このように従来のデータ処理装置では、命令の並列実行
及び追越し制御を行うことにより処理速度の向上を図っ
ている。しかし、各命令の実行結果がフラグに反映され
る制す演算命令について、複数の演算器により命令の追
越し制御を行う場合、追越しを行った命令の演算実行に
関するフラグの更新情報を一時的に退避しておき、追越
しを行った命令の前の処理されるべき命令が総て処理さ
れた後に一時的に退避しである情報をフラグに反映させ
る必要がある。

このような事情から、命令の追越しが行われた場合にも
、矛盾無くフラグの更新を行うには、かなり複雑な更新
制御を行う必要があり、その機能を実現するには大量の
論理量が必要になる。

本発明は上述のような問題点を解決するためになされた
もので、簡単な制御で複数の命令を並列実行することが
できるように、フラグの更新制御を工夫したデータ処理
装置を得ることを目的とする。

［課題を解決するための手段］ 本発明のデータ処理装置の第１の発明は、命令実行手段
が複数の演算器を備えると共にこれらの複数の演算器そ
れぞれにより複数の命令を並列に実行する機能を有し、
複数の演算器による演算結果をプロセッサ状態語に含ま
れるフラグに反映させる手段を備えている。

また本発明のデータ処理装置の第２の発明は、命令実行
手段が複数の演算器を備えると共にこれらの複数の／ｉ
’＋　Ｗ器それぞれにより複数の命令を並列に実行する
機能を有し、更に複数の演算器による演算結果を命令の
実行順に応してプロセッサ状態語に含まれるフラグに反
映させる手段を備えている。

［作用コ 本発明に係るデータ処理装置の第１の発明では、複数の
命令がそれぞれ異なる演算器で並列実行され、この際に
それぞれの命令の演算処理の結果がプロセッサ状態語中
のフラグに反映されるので、簡単な制御でフラグの更新
が可能になる。

本発明に係るデータ処理装置の第２の発明では、複数の
命令がそれぞれ異なる演算器で並列実行され、この際に
それぞれの命令の演算処理の結果が命令の実行順に応し
てプロセッサ状態語中のフラグに反映されるので、演算
処理の結果をフラグに反映させるための情報を先行する
命令の処理が終了するまで一時的に退避させる等の煩雑
な処理な［実施例］ 以下、本発明をその実施例を示す図面に基づいて詳述す
る。

（］）「本発明のデータ処理装置の命令フォーマットと
例外処理」 本発明のデータ処理装置の命令は１６ビノト単位で可変
長となっており、奇数ハイド長の命令はない。

本発明のデータ処理装置では高頻度のプロセッサ命令を
短いフォーマットとするため、特に工夫された命令フォ
ーマット体系を有する。例えば、２オペランド命令に対
しては基本的に「４ハイド十拡張部」の構成を有し、総
てのアドレッシングモートが利用可能な一般形フオーマ
ノドと、頻度が高い命令及びアドレッシングモードのみ
を使用可能な短縮形フォーマットとの２つのフォーマッ
トがある。

第６図から第１７図は本発明のマイクロブロセソザの命
令フォーマットを示ず模式図である。

第６図から第１７図のフォーマット中に現われる記号の
意味は以下の通りである。

：オペレーションコードが入る部分 ＃：リテラルまたは即値が入る部分 Ｅａ：８ミニ８ビツト般形のアドレッシングモードでオ
ペランドを指定する部分 Ｓｈ：６ビツトの短縮形のアドレッシングモードでオペ
ランドを指定する部分 Ｒｎニレジスタフアイル上のオペランドをレジスタ番号
で指定する部分 フォーマットは、第６図に示す如（、右側がＬＳｒｌ側
で、且つ高いアドレスになっている。アドレスＮとアド
レスＮ＋１との２ハイドを見ないと命令フォーマントが
判別できないようになっているが、これは、命令が必ず
１６ビソト（２バイト）単位でフエツチ及びデコードさ
れることを前提としているためである。

本発明のデータ処理装置の命令では、いずれのフォーマ
ットの場合も、各オペランドのＦ、ａまたはｓｈの拡張
部は、必ずそのＥａまたはｓｈの基本部を含むハーフワ
ードの直後に置かれる。これは、命令により暗黙に指定
される即値データあるいは命令の固有の拡張部に優先す
る。従って、４バイト以上の命令では、Ｈａの拡張部に
よって命令のオペコードが分断される場合がある。

また、後述するように、多段間接モードによりＥａの拡
張部に更に拡張部が付加される場合にも、次の命令オペ
レーションコードよりもそちらの方が優先される。例え
ば、第１ハーフワードにＥａｌを含み、第２ハーフワー
ドにＥａ２を含み、第３ハフワードまである６ハイト命
令の場合を考える。

Ｅａｌに多段間接モー１を使用したために普通の拡張部
の他に多段間接モードの拡張部も付加されるものとする
。この際、実際の命令ビットパターンは、命令の第１ハ
ーフワード（Ｅａｌの基本部を含む）Ｅａｌの拡張部、
１Ｅａｌの多段間接モート拡張部、命令の第２ハーフワ
ード（Ｅａ２の基本部を含む）、　Ｅａ２の拡張部、命
令の第３ハーフワードの順となる。

（１，１）　　ｒ短縮形２オペランド命令」第７図から
第１０図は２オペランド命令の短縮形フォーマットを示
ず模式図である。

第７図はメモリーレジスタ間演算命令のフオマソトであ
る。このフォーマットにはソースオペランド側がメモリ
となる１、−ｆｏｒｍａｔとデスティネーションオペラ
ンド側がメモリとなるＳ−ｆｏｒｍａｔとがある。

Ｌ−ｆｏｒｍａ　ｔでは、ｓｈはソースオペランドの指
定フィールド、　Ｒｎはデスティネーションオペランド
のレジスタの指定フィールド、　ＲＲはｓｈのオペラン
ドサイズの指定をそれぞれ表す。レジスフ上に置かれた
デスティネーションオペランドのサイズは３２ビツトに
固定されている。レジスタ側とメモリ側とのサイズが異
なり、且つソース側のサイズが小さい場合に符号拡張が
行なわれる。

また、一部の命令（加算命令、減算命令）では、ソース
のオペランドサイズもワードに固定されている。この場
合、ＲＲのフィールドはオペレーションコードとなって
いる。

Ｓ−ｆｏｒｍａｔでは、ｓｈはデスティネーションオペ
ランドの指定フィールド、　Ｒｎはソースオペランドの
レジスフ指定フィールド、ＩＩＲはｓｈのオペランドサ
イズの指定をそれぞれ表す。レジスターＬに置かれたソ
ースオペランドのサイズは３２ビツトに固定されている
。レジスタ側とメモリ側とのサイズが異なり、且つソー
ス側のサイズが大きい場合に、潜れた部分の切捨てとオ
ーバーフローチエツクとが行なわれる。

第８図はレジスターレジスタ間演算命令のフオマソト（
Ｒ−ｆｏｒｍａｔ）を示す模式図である。図中、Ｒｎは
デスティネーションレジスタの指定フィールド、　Ｒｍ
はソースレジスタの指定フィールドである。

オペランドサイズは３２ビットのみである。

第９図はリテラル−メモリ間演算命令のフォーマット（
Ｑ−ｆｏｒｍａｔｌ）を示す模式図である。図中、間は
ディスティネーションオペランドクイズの指定フィール
ド、＃はリテラルによるソースオペランドの指定フィー
ルド、　Ｓｈはデスティネーションオペランドの指定フ
ィールドである。

第１０図は即値−メモリ間演算命令のフォーマット（１
−ｆｏｒｍａｔ）を示す模式図である。図中、問はオペ
ランドサイズの指定フィールｌ”　（ソース、デイ２ ステイネ−ジョンで共通）、Ｓｈはデスティネーション
オペランドの指定フィールドである。Ｉ−ｆｏｒｍａｔ
の即値のサイズは、デスティネーション側のオペランド
のサイズと共通に８．１６．３２ビットとなり、ゼロ拡
張及び符号拡張は行なわれない。

（１，２）　　ｒ−船形１オペランド命令」第１１図は
１オペランド命令の一部形フオーマツ）　（Ｇｌ−ｆｏ
ｒｍａｔ）を示す模式図である。図中、Ｉはオペランド
サイズの指定フィールドである。一部のＧｌ−ｆｏｒｍ
ａｔ命令では、Ｅａの拡張部以外にも拡張部がある。ま
た、■を使用しない命令もある。

（１，３）　　ｒ−船形２オペランド命令」第１２図か
ら第１４図は２オペランド命令の一部形フオーマットを
示す模式図である。このフォーマットに含まれるのは、
８ビットで指定する一部形アドレッシングモードのオペ
ランドが最大２つ存在する命令である。オペランドの総
数自体は３つ以上になる場合がある。

第１２図は第１オペランドがメモリ読出しを必要とする
命令のフォーマット（Ｇ−ｆｏｒｍａｔ）を示す模式図
である。図中、ＥａＭ　ｉまデスティネーションオペラ
ンドの指定フィールド、ＭＭはデスティネーションオペ
ランドサイズの指定フィールド、　　［！ａＲはソース
オペランド指定フィールド、　ＲＲはソースオペランド
サイズの指定フィールドである。一部のＧｆｏｒｍａｔ
命令では、ＥａＭ及びＥａｎの拡張部以外にも拡張部が
ある。

第１３図は第１オペランドが８ビア＋・即値の命令のフ
ォーマント（Ｈ４ｏｒｍａｔ）を示す模式図である。

図中、ＥａＭはデスティネーションオペランドの指定フ
ィールド、　ＭＭはデスティネーションオペラントサイ
ズの指定フィールド、＃はソースオペランド値である。

Ｆｉ４ｏｒｍａｔとｌ−ｆｏｒｍａｔとは機能的には類
似しているが、考え方の点で大きく異なっている。Ｅ−
ｆｏｒｍａｔはあくまでも２オペランド−船形（Ｇ−ｆ
ｏｒｍａｔ）の派生形であり、ソースオペランドのサイ
ズが８ピツ１〜固定、ディスティネーションオペランド
のサイズが８　／１６／３２ビットから選択となってい
る。つまり、異種サイズ間の演算を６１１提とし、デス
ティイージョンオペランドのサイズに合わせて８ビツト
のソースオペランドがゼロ拡張または符号拡張される。

一方、Ｉ−ｆｏｒｍａｔは、特に転送命令、比較命令で
頻度の高い即値のパターンを短縮形にしたものであり、
ソースオペランドとディスティネーションオペランドと
のサイズは等しい。

第１４図は第１オペランドがアドレス計算のみの命令の
フォーマント（ＧＡ−ｆｏｒｍａｔ）を示す模式図であ
る。図中、ｈＷはデスティネーションオペランドの指定
フィールド、四はデスティネーションオペランドサイズ
の指定フィールド、　　ＥａＡはソースオペランドの指
定フィールドである。ソースオペランドとしては実行ア
ドレスの計算結果自体が使用される。

第１５図はシジートブランヂ命令のフォーマットを示す
模式図である。図中、ＣＣＣＣは分岐条件指定フィール
ド、　ｄｉｓｐ：８はジャンプ先との変位指定フィール
ドであり、本発明のデータ処理装置では８ビットで変位
を指定する場合には、ビットパターンでの指定値を２倍
して変位値とする （１．４）　　ｒアドレッシングモード」本発明のデー
タ処理装置の命令のアドレッシングモード指定方法には
、レジスタを含めて６ビソｉ・で指定する短縮形と、８
ビツトで指定する一般形とがある。

未定義のアドレッシングモードを指定した場合あるいは
意味的に明らかに不合理なアドレッシングモードの組合
わせが指定された場合には、未定義命令を実行した場合
と同しく、予約命令例外が発生されて例外処理が起動す
る。

これに該当するのは、デスティネーションが即値モード
の場合及びアドレス計算を伴うべきアドレシングモード
指定フィールドで即値モードを使用した場合などである
。

第１６図から第２６図に示すフォーマントの模式図中で
使用されている記号の意味は以下の通りである。

Ｒｎ：レジスタ指定 （Ｓｈ）　：　６　ヒツトの短縮形アトレッシング−Ｅ
−ドでの指定方法 （Ｅａ）　：　８ビツトの一般形アドレッシングモード
での指定方法 フォーマットの図で点線で囲まれた部分は、拡張部を示
す。

（１，４，１）　　ｒ基本アドレッシングモード」本発
明のデータ処理装置の命令では種々のアドレッシングモ
ードをサポートする。それらの内、本発明のデータ処理
装置でサポートする基本アドレッシングモードには、レ
ジスタ直接モード、レジスタ間接モード、レジスタ相対
間接モー１′、即値モード、絶対モード、ＰＣ相対間接
モード、スタックポツプモード、スタックブツシュモー
ドがある。

レジスタ直接モードは、レジスタの内容をそのままオペ
ランドとする。第１６図にフォーマットの模式図を示す
。図中、Ｒｎは汎用レジスタの番号を示す。

レジスタ間接モードは、レジスタの内容をアドレスとす
るメモリの内容をオペランドとする。第１７図にフォー
マットの模式図を示す。図中、Ｒｎは汎用レジスタの番
号を示す。

レジスフ相対間接モードは、ディスプレースメント値が
１６ビノトであるか３２ビットであるかにより２種類あ
る。それぞれ、レジスタの内容に１６ビソトまたは３２
ビツトのデ゛イスブレースメントイ直を加えた値をアド
レスとするメー［りの内容をオペランドとする。第１８
図にフォーマントの模式図を示す。図中、Ｒｎは汎用レ
ジスタの番号を示す。ｄｉｓ＋］：■６とｄｉｓｐ　：
　３２とは、１６ビソトのディスプレースメント（直、
３２ビットのデイスフブレースメントイ直をそれぞれ示
す。ディスプレースメント値は符号付きとして扱われる
。

即値モードは、命令ツー１゛中で指定されるビットパタ
ンをそのまま２進数と見なしてオペランドとする。第１
９図にフォーマットの模式図を示す。

図中、ｉｍｍ　　ｄａｔａは即値を示ず。ｉｍｍ　　ｄ
ａｔａのサイズは、オペランドサイズとして命令中で指
定される。

弛幻−Ｅ−ドは、アドレス値が１６ビノトで示されるか
３２ビツトで示されるかにより２種類ある。それぞれ、
命令コード中で指定される１６ビノトまたは３２ビット
のビットパタンをアドレスとしたメモリの内容をオペラ
ンドとする。第２０図にフォーマットの模式図を示す。

図中、ａｂｓ：１６とａｂｓ：３２とは１６ビソト、３
２ビア１・のアドレス値をそれぞれ示す。

ａｂｓ：１６でアドレスが示される場合は、指定された
アドレス値が３２ピントに符号拡張される。

ＰＣ相対間接モードは、ディスプレースメント値が１６
ビントであるか３２ビ／１・であるかにより２種類ある
。それぞれ、プログラムカウンタの内容に１６ビソトま
たは３２ビットのディスプレースメント値を加えた値を
アドレスとするメモリの内容をオペランドとする。第２
１図にフォーマットの模式図を示す。図中、ｄｉｓｐ　
：　１６とｄｉｓｐ　：　３２とは、１６ビソトのディ
スプレースメント値、３２ビットのデイスフブレースメ
ントイ直をそれぞれ示す。ディスブレースメン１〜値は
符号例きとして扱われる。ＰＣ相対間接モードにおいて
参照されるプログラムカウンタの値は、そのオペランド
を含む命令の先頭アドレスである。多段間接アｌ゛レシ
ングモードにおいてプログラムカウンタの植が参照され
る場合にも、同しように命令先頭のアドレスをＰＣ相対
の基（１（値として使用する。

スタックポツプモードはスタックポインタ（Ｓｒ’）の
内容をアドレスとするメモリの内容をオペランドとする
。オペランドアクセス後、ＳＰをオペランドサイズだけ
インクリメン）・する。例えば、３２ピノＩ・データを
扱う際には、オペランドアクセス後にＳＰが４４だけ更
新される。Ｂ、ｆｆＯサイズのオペランドに対するスタ
ックポツプモートの指定も可能であり、それぞれＳＰが
＋］＝＋２だけ更新される。第２２図にフォーマットの
模式図を示す。オペランドに幻しスタックポツプモード
が意味を持たないものに関しては予約命令例外が発生さ
れる。具体的に予約命令例外となるのは、ｗｒｉｔｅオ
ペランド及びｒｅａｄ−ｍｏｄｉｆｙ−ｗｒｉｔｅオペ
ランドに対するスタックポツプモート指定である。

スタックブツシュモートはＳＰの内容をオペランｌワイ
ズだＵデクリメントした内容をアルレスとするメモリの
内容をオペランドとする。スタックブツシュモードでは
オペランドアクセス前にＳＰがデクリメントされる。例
えば、３２ビットデータを扱う際には、オペランドアク
セスｎ１１にＳｌ’ｌが−４だけ更新される。Ｂ、Ｈの
サイズのオペランドに対するスタックブツシュモードの
指定も可能であり、それぞれｓｐが−」、−２だけ更新
される。第２３図にフォーマントの模式図を示す。オペ
ランドに対してスタックブツシュモートが意味を持たな
い場合には予約命令例外が発生される。具体的に予約命
令例外となるのは、ｒｅａｄオペランド及びｒｅａｄ−
ｍｏｄｉｆｙＨｒｉｔｅオペランドに対ｒスタックブツ
シュモード指定である。

（１，４，２）　　ｒ多段間接アドレッシングモード」
複雑なアドレッシングも、基本的には加算と間接参照と
の組合わせに分解することができる。従って、加算と間
接参照とのオペレーションをアドレッシングのブリごテ
ィグとして与えておき、それを任意に組合わせることが
できれば、いかに複雑なアドレッシング’Ｅ−１・をも
実現することが可能である。

本発明のデータ処理装置の命令の多段間接アドレッシン
グモードはこのような観点に立脚したアドレッシングモ
ードである。複雑なアドレッシングモードは、モジュー
ル間のデータ参照あるいは八Ｉ（八ｒｔｉｆｉｃｉａｌ
　Ｉｎｔｅｌｌｉｇｅｎｃｅ　：人工知能）言語の処理
系に特に有用である。

多段間接アドレッシングモートを指定する際、基本アド
レッシングモート指定フィールドでは、レジスタヘース
多段間接モート’、ｐｃヘース多段間接モード、絶対ヘ
ース多段間接モードの３種類の指定方法の内のいずれか
１つを指定する。

レジスタヘース多段間接モードは、レジスタの値を拡張
されるべき多段間接アドレッシングのヘース値とするア
ドレッシングモードである。第２４図にフォーマットの
模式図を示す。図中、Ｒｎは汎用レジスタの番号を示す
。

ＰＣヘース多段間接モードは、プログラムカウンタの値
を拡張されるべき多段間接アトレッシングのヘース値と
するアトレッシングモー１である。

９ 第２５図にフォーマントの模式図を示す。

絶対ヘース多段間接モードは、ゼロを拡張されるべき多
段間接アドレッシングのヘース値とするアドレッシング
モードである。第２６図にフォーマットの模式図を示す
。

拡張される多段間接モード指定フィールドは１６ビツト
を単位としており、これが任意回反復される。１段の多
段間接モードにより、ディスプレースメントの加算、イ
ンデクスレジスタのスケーリング（ｘｉ、　ｘ２．　ｘ
４＋　ｘ８）と加算、メモリの間接参照を行なう。第２
７図は多段間接モードのフォーマットを示す模式図であ
る。各フィールドは以下に示す意味を有する。

Ｅ−０：多段間接モード継続 Ｅ・１　ニアドレス計算終了 ｔｍｐ　＝＝＞　ａｄｄｒｅｓｓ　　ｏｆ　ｏｐｅｒａ
ｎｄ■・０　：メモリ間接参照なし ｔｍｐ　４　ｄｉｓｐ　４　Ｒｘ　＊　５ｃａｌｅ　＝
＝＞　ｔｍｐ■−１：メモリ間接参照あり ｍｅｎ　［ｔｍｐ　４　ｄｉｓｐ　＋　Ｒｘ　＊　Ｓｃ
ａ！ｅ　］Ａ ＋２＞　　ｉｍｐ Ｍ＝Ｏ：　　＜Ｒｘ＞をインデクスとして使用Ｍ−１：
特殊なインデクス 〈Ｒｘ〉・０　インデクス値を加算しない（Ｒｘ＝Ｏ） ＜ｐ×＞＝ｌ　　プログラムカウンタをインデクス値と
して使用 （Ｒｘ＝ＰＣ） ＜Ｒｘ＞＝２−　　ｒｅｓｅｒｖｅｄ １］−〇　　：多段間接モード中の４ビツトのフィール
ドｄ４の値を４倍してディスプレースメント値とし、こ
れを加算する。ｄ４は符号付きとして扱い、オペランド
のり′イズとは関係なく必ず４倍して使用す る。

Ｄ・１　：多段間接モードの拡張部で指定されたｄｉｓ
ｐｘ（１６／３２ビット）をディスプレースメント値と
し、これを加算する。

拡張部のサイズはｄ４フィールドで指定する。

ｄ４＝０００１　　ｄｉｓｐｘは１６ビツトｄ４＝ｏｏ
１０　　ｄｉｓｐｘは３２ビットｘＸ：インデクスのス
ケール （ｓｃａｌｅ　＝　１／２／ｉｆ／８）プログラムカウ
ンタに対してＸ２．　Ｘ４．　Ｘ　３のスケーリングを
行なった場合には、その段の処理終了後の中間値（ｔｍ
ｐ）として不定値が入る。この多段間接モードによって
得られる実効アドレスは予測できない値となるが、例外
は発生しない。ブ［Ｉグラムカウンタに対するスケーリ
ングの指定は行なってはいけない。

多段間接モードによる命令フォーマットのバリエーショ
ンを第２８図及び第２９図に示す。第２８図は多段間接
モードが継続するか終了するかのバリエションを示す。

第２９図はディスプレースメントのサイズのバリエーシ
ョンを示ず。

任意段数の多段間接モードが利用できれば、コンパイラ
の中で段数による場合骨ｉｌｌが不要になるので、コン
パイラの負担が軽減されるというメリットがある。多段
の間接参照の頻度が非常に少ないとしても、コンパイラ
としては必ず正しいコードを発生できなければならない
からである。このため、フォーマント上、任意の段数が
可能になっている。

（１，５）　　ｒ例外処理」 本発明のデータ処理装置ではソフトウェア負荷の軽減の
ため、豊富な例外処理機能を有する。

本発明のデータ処理装置では、例外処理は命令処理を再
実行するもの（例外）、　命令処理を完了するもの（ト
ラップ）及び割込みの３種類に分類される。また本発明
のデータ処理装置では、この３種の例外処理とシステム
障害とを総称してＥＩＴと称する。

例外には、命令コード中で未定義のビ・ノドパターンが
指定されていた場合に発生する予杓命令例外、ビットバ
タン以外で未定義の機能を用いようとした場合に発生す
る予約機能例外、不当なオペランド値が指定された場合
に発生する不正オペランド例外、特権命令となっている
命令をユーザーモードから使用した場合に発生ずる特権
命令例外７ メモリアクセスでハスエラーが生した場合に発生するバ
スアクセス例外、メモリアクセスでメモリ保護違反が生
した場合に発生するアドレス変換例外等がある。

トラップには、除算命令等で除数がゼロであった場合に
発生するゼロ除算トランプ、デバングサポートのために
オペランドブレイクポイントあるいはＰＣブレイクポイ
ントを設定してデバング事象が検出された場合にトラッ
プを発生するセルフデバソグトラソプ、ソフトウ五ア的
にトラップを発生するトラップ命令１条件トラップ命令
、ストアバッファ処理においてハスエラーが検出された
場合に発生するバスアクセストラップ、ストアバッファ
処理においてメモリ保護違反が検出された場合に発生ず
るアドレス変換トラップ、奇数アドレスにジャンプしよ
うとした場合に発生ずる奇数アドレスジャンプトラップ
等がある。

割込みには、外部からハードウェア的な信号により発生
ずる外部割込みあるいはソフトウェア的に発生される遅
延割込みがある。割込みは、実行８ 中のコンテキストとは無関係に、命令の切目（１ （２）「機能ブロックの構成」 第２図は本発明のデータ処理装置の構成を示すブロック
図である。また、第３図はそのより詳細な構成を示すブ
ロック図である。

本発明のデータ処理装置の内部を機能的に大きく分ける
と、命令フェッチ部２１．命令デコード部２２、　ＰＣ
計算部２３．オペランドアドレス計算部２４マイクロＲ
ＯＭ部２５．データ演算部２６．外部バスインターフェ
イス部２７に分かれる。

第２図ではその他に、ＣＰＵ外部ヘアドレスを出力する
ためのアドレス出力回路２８と、ＣＰＵ外部とデータを
入出力するためのデータ人出力回路２９とを他の機能ブ
ロック部と分けて示した。

なお、１０１〜１１１　はデータ及びアドレスを転送す
るための内部バスである。

（２，１）　　ｒ命令フェッチ部」 命令フェッチ部２１にはブランチバッファ、命令キュー
３０とその制御部等があり、次にフェッチすべき命令の
アドレスを決定してブランチバッファあるいはＣＰＵ外
部のメモリから命令をフェッチする。またブランチバッ
ファへの命令登録をも行う。

プランチハソファは小規模であるためセレクティブキャ
ノシュとして動作する。

ブランチバッファの動作の詳細に関しては特開昭６３−
５６７３１号に開示されている。

次にフエツチすべき命令のアドレスは、命令キュー３０
へ入力すべき命令のアドレスとして専用のカウンタにて
剖算される。分岐あるいはジャンプが発生した場合には
、新たな命令のアドレスがＰＣ計算部２３あるいはデー
タ演算部２６からＣＡ／＼ス１０３を介して転送されて
来る。

ＣＰＵ外部のメモリから命令をフェッチする場合は、Ｃ
＾ハス１０３．外部バスインターフェイス部２７を通し
てフェッチすべき命令のアドレスがアドレス出力回路２
８からＣＰＵ外部へ出力されることにより、データ入出
力回路２９からＤＤババス０１を介して命令コードがフ
ェッチされる。

そして、ハソファリングした命令コードの内、次にデコ
ードすべき命令コードが命令デコード部２２へ出力され
る。

（２，２）　　ｒ命令デコート部」 命令デコード部２２においては、基本的には１６ビツト
（ハーフワード）単位で命令コードをデコードする。

命令フェッチ部２１からこの命令デコード部２２へ取込
まれた命令コードは１バス１０５を介して各ブロックへ
送られる。

命令デコード部２２には、１段目の命令デコードを行う
メインデコーダ３１．２命令の並列実行を行うために限
られた命令のみをデコードするサブデコーダ３２．メイ
ンデコーダ３１の出力を更にデコーダしてマイクロＲＯ
Ｍのエントリアドレスを生ｌ戊する第２デコーダ３６の
３個のデコーダが含まれている。

更に、メインデコーダ３１には、第１ハーフワードに含
まれるオペレーションコードをデコードするＦＩＩＷデ
コーダ、第２．第３ハーフワードに含まれるオペレーシ
ョンコードをデコードするＮＦＩＩＷデコーダ、アドレ
ッシングモードをデコードするアドレッシングモートデ
コーダが含まれる。これらＦＩＩＷデコータ、　ＮＦＩ
ＩＷデコーダ、アドレッシングモートデコーダを一括し
て第１デコーダと称する。

Ｆｌ＋ＷデコーダあるいはＮＦＩＩＷデコーダの出力を
更にデコートしてマイクロＲＯＭのエントリアドレスを
計算する第２デコーダ、条件分岐命令の分岐予測を行う
分岐予測機構及びオペラン）−アドレス計算の際のパイ
プラインコンフリクトをチエツクするアドレス酊算コン
フリクトチエツク機構も含まれる。

また命令デコード部２２には、条件分岐命令の分岐予測
を行う分岐予測機構、２命令の並列実行が可能か否かを
判断するサブコード判定回路３４．命令固有の即値ある
いはアドレス計算に必要なディスプレースメントの取込
め及び符号拡張を行う拡張データ処理部３３．オペラン
ドアドレス計算の際のパイプラインコンフリクトをチエ
ツクするアｌレス計算コンフリクＩ・チェク部３９．デ
コード結果の値を一時的に保持するためのＤコードラ／
チ３５ラッチ３７．サブコードラッチ３８等も含まれて
いる。

命令デコート部５２は命令フェノヂ部５１から入力２ された命令コードを２クロツクにつき０〜６バイトずつ
デコードする。２命令を並列実行する場合には、最大２
命令を同時にデコードする。デコード結果の内、データ
演算部２６での演算に関係する情報がマイクロＲＯＭ部
２５へ、オペランドアドレス計算に関係する情報がオペ
ランドアドレス計算部２４へ、ＰＣ酊算に関係する情報
がＩＩＣ計算部２３へ、命令キュー３０の出力ポインタ
制御等の情報が命令フェッチ部２１へそれぞれ出力され
る。

（２，３）　　ｒマイクロＲＯＭ部」 マイクロＲＯＭ部２５には、主にデータ演算部２６を制
御するマイクロプログラムが格納されているマイクロＲ
ＯＭ４２．　　マイクロシーケンス制御部４Ｌ　マイク
ロ命令デコーダ４４．２命令の並列実行を行う場合に後
ろ側の命令をハードワイヤードでデコードするサブコー
ドデコーダ４３．命令デコード部２２から取込まれた信
号群の値を一時保持するためのＲコードランチ４０等が
含まれる。

マイクロ命令はマイクロＲＯＭ４２から２クロノクヅイ
クルに１度読出される。マイクロシーケンス制御部４１
はマイクロプログラムで示されるシーケンス処理の他に
、例外１割込及びトラ・２プ（この３つを合わせてＢＩ
Ｔと称する）の処理をハードウェア的に受付ける。

マイクロＲＯＭ部２５には命令コードに依存しない割込
みあるいは演算実行結果によるフラッグ情報と、第２デ
コーダ３６の出力等の命令デコート′部２２の出力が人
力される。

マイクロ命令デコーダ４４及びサブコードデコダ４３の
出力は主にデータ演算部２６に対して出力されるが、ジ
ャンプ命令の実行による他の先行処理中止情報等の一部
の情報は他のブロックへも出力される。

（２，４）　　ｒオペランドア１“レス計算部」オペラ
ンドアドレス計算部２４は命令デコード部２２のアドレ
スデコーダ等から出力されたオペランドアドレス計算に
関係する情報によりハードワイヤード制御される。この
ブロックではオペランドのアドレス計算に関するほとん
どの処理が行われる。メモリ間接アドレッシングのため
のメモリアクセスのアドレス及びオペランドアドレスが
メモリにマツプされたＴ１０ｖ４域に入るが否かのチエ
ツクも行われる。

アドレス計算結果は外部バスインターフェイス部２７へ
送られる。アドレス剖算に必要な汎用レジスタ及びプロ
グラムカウンタの値はデータ演算部２６及びＰＣＣ計算
部子３らＡバスエｏ４を介して取込まれる。

メモリ間接アドレッシングを行う際は、外部バスインタ
ーフェイス部２７を通してアドレス出力回路２８からＣ
ＰＵ外部へ参照すべきメモリアドレスが出力されること
により、データ人出力部２９から入力された間接アドレ
ス値がＤＤハス１０１．命令デコード部２２．　ＤＩＳ
Ｐバス１０２を介して取込まれる。

（２，５）　　ｒＰＣ計算部」 ＰＣＣ計算部子３命令デコード部２２がら出力されるＰ
Ｃ計算に関係する情報によりハードワイヤードに制御さ
れ、命令のｐｃ値をｉｉ算する。

本実施例では、本発明のデータ処理装置は可変長命令セ
ットを有しており、命令をデコードしな５ ければその命令の長さが判らない。このため、ＰＣＣ計
算部子３命令デコード部２２から出力される命令長をテ
コ−１゛中の命令のＰＣ値ムこ加算することにより次の
命令のｐｃ値を作り出す。

また、命令デコード部２２が分岐命令をデコードしてデ
コード段階での分岐を指示した場合は、ＰＣＣ計算部子
３命令長の代わりに分岐変位を分岐命令のＩＩｃ値に加
算すること番こより分岐先命令のｐｃ値を計算する。こ
のように分岐命令に対して命令デコード段階において予
め分岐することを本発明のブタ処理装置ではプリブラン
チと称する。

プリブランチ処理に関しては特開昭６３−５９６３０号
及び特開昭６３−５５６３９号公報に詳しく開示されて
いる。

ｌ］Ｃ計算部２３による計算結果は各命令のＰＣ（ｌ￥
として命令のデコード結果と共に出力される他、プリブ
ランチ時には次にデコードされるべき命令のア１°レス
として命令フェノヂ部２１へ出力されると共に、次に命
令デコード部２２においてデコードされる命令の分岐予
測のための）′トレスとしても使用６ される。

分岐予測に関しては特開昭６３−１．７５９３４号公報
に詳しく開示されている。

（２，６）　　ｒデータ演算部」 データ演算部２６は実行制御部４５により制御され、マ
イクロＲＯＭ部２５の出力情報に従って各命令の機能を
実現するために必要な演算をレジスタファイル５２と演
算器とで実行する。

実行制御部４５は、命令実行に必要なメモリアクセスの
制御も行う。

演算対象となるオペランドがアドレスあるいは即値であ
る場合は、オペランドアドレス計算部２４で計算された
アドレスを外部ハスインターフェイス部２７を通してア
ドレスレジスタ群４８に取込む。

また、演算対象となるオペランドが外部メモリ上にある
場合は、アドレス計算部２４にて計算されたアドレスを
ハスインターフェイス部２７がアドレス出力回路２８か
ら出力し、フヱ、チしたオペランドをデータ入出力回路
２９からＤｒｌハス１０１を介してメモリデータレジス
タ群５８に取込む。

演算器としてはＡ１．Ｕ５３．　　バレルシフタ５４．
プライオリティエンコーダ５５更にはカウンタ５６．ス
クソクポインタのインクリメント／デクリメント等を行
うＳＰ演算部４９．シフトレジスタ等がある。

また、２命令を並列実行出来るようにメインのＡＬＩＩ
５３とは独立して動作可能なサブ＾ＬＬＩ５９が備えら
れており、レジスタファイル５２．　ＳＰ演算部４９と
ＳＡババス０９．ＳＢハス１１０．　Ｄハス１１の三つ
の専用ハスで結合されている。

この他、定数ＲＯＭ５７．プロセッサの状態を制御する
フィールド及び実行結果を反映するフラグ等からなるプ
ロセッサステータスワード（ＰＳＷ）５］、　　ブタ処
理装置に対して種々の制御を行うための制御レジスタ群
５０．メモリアクセスを行うアドレスを格納しインクリ
メント／デクリメントが可能なアドレスレジスタ群４８
．メモリから取込まれたデク及びメモリに書込まれるデ
ータを格納するためのメモリデータレジスフ群５８等が
ある。

第３７図はＰＳＷ５１の下位８ビ、１・の構成を示す模
式図でＣらる。

ＰＳＷ５］の下位８ビツトが演算結果を示すフラグとし
て割付けられている。これらの各フラグが示す意味は以
下の如くである。

ビット番号２６のＦフラグは汎用フラグである。

このＦフラグは命令によって意味が異なり、各命令それ
ぞれに応して設定条件が規定されている。

ビット番号２７のＸフラグは拡張フラグである。

このＸフラグは多倍長の桁上がりを示し、通常のキャリ
ーフラグに相当する。

ビット番号２８のＶフラグはオーバフローフラグであり
、演算結果がその命令で指定されているデスティネーシ
ョンサイズでは表現不可能であることを示す。

ビット番号２９のＬフラグは小なりフラグであり、減算
、比較命令において第２オペランドが第１オペランドよ
り小であることを示す。また、このＬフラグは符号付き
整数の演算では、演算結果がオーバフローを含めて負に
なったことを示す。

ビット番号３０のＭフラグは、演算結果のＭＳＩＩを示
す。

９ ビット番号３１のＸフラグは、演算結果がＯになったこ
とを示す。

命令実行時にいずれのフラグが更新されるかは、それぞ
れの命令について規定されている。

データ演算時にＣＰＵ外部のメモリをアクセスする必要
がある場合は、実行制御部４５の指示によりアドレスレ
ジスタ群４８に格納されているアドレスが外部ハスイン
ターフェイス部２７を通してアドレス出力回路２８から
ＣＰＵ外部へ出力されることにより、データ入出力回路
２９．　ＤＤハス１０１を通して目的のデータがメモリ
データレジスタ群５８にフエツチされる。

ＣＰＵ外部のメモリにデータをストアする場合は、アＩ
・レスレジスタ群４８に格納されているアドレスを外部
ハスインターフェイス部２７を通してアドレス出力回路
２８から出力すると同時に、メモリプタレジスタ群５８
に格納されているデータをＤＤババス０１を介してデー
タ入出力回路２９からＣＰＵ外部へ出力してメモリへの
書込みを実行する。

オペランドストアを効率的に実行するために、０ データ演算部２６には４ハイドのストアバッファが備え
られている。このストアバッファの管理も実行制御部４
５で行われる。

ジャンプ命令の処理あるいは例外処理等を行って新たな
命令アドレスをデータ演算部２６が得た場合は、ジャン
プ先アドレスをＣＡハス１０３を介して命令フェッチ部
２１とｐｃ計算部２３へ出力する。

（２，７）　　ｒ外部ハスインターフェイス部」外部ハ
スインターフェイス部２７は本発明のデータ処理装置の
外部ハスでの通信を制御する。

メモリのアクセスは総てクロックに同１υ１して行われ
、最小２クロソクザイクルで行うことができる。

メモリに対するアクセス要求は命令フェンチ部２１、オ
ペランドアドレス計算部２４及びデータ演算部２６から
独立に生しる。

外部ハスインターフェイス部２７はこれらのメモリアク
セス要求を調停する。更にメモリとＣＰＵとを結ぶデー
タバスサイズである３２ピツＩ・（１ワード）の整置境
界を跨くメモリ番地にあるデータのアクセスは、このブ
ロック内で自動的にワード境界を跨くことが検知されて
２回のメモリアクセスに分解されて行われる。

ブリフェッチされるオペランドとストアされるオペラン
ドとが重なる場合のコンフリクト防止及びストアオペラ
ンドからフェッチオペランドへのバイパス処理もこの外
部ハスインターフェイス部（３）「パイプライン処理」 本発明のデータ処理装置は、データ演算部２６において
１命令毎に処理を行う逐次実行モードと、２命令を並列
処理する並列実行モードとの２つの実行モードを備えて
いる。

以下、並列実行モードでの動作も含め、本発明のデータ
処理装置のパイプライン処理方法について説明する。

（３，１）　　ｒクロック」 第３０図は本発明のデータ処理装置のクロックのタイミ
ングヂャートである。

本発明のデータ処理装置は外部から単相のクロックを入
力し、内部で２分周して非重複２相クロツク信号（クロ
ック１とクロック２）を生威し、内部クロックとして全
体に供給している。

各パイプラインステージは、上述の非重複二相クロック
と制御信号との論理積をとった非重複４相クロツク　（
クロックＡ、クロックＢ、クロックＣクロックＤ）によ
り基本動作を論理的に規定している。

従って、各パイプラインステージは１つの処理を３ 最小の２クロツクサイクルで処理することが可能である
。

以下、クロック１．クロック２．クロックＡ、クロック
ＢクロンクＣ１クロックＤがハイレベルである状態をそ
れぞれφ１．φ２．φＡ、φＢ、φＣ１φＤと称ず。

（３，２）　　ｒパイ１５４フ機構」 本発明のデータ処理装置のパイプライン処理機能は第１
図に示す構成となる。

命令のプリフＪ、ソヂを行う命令フェノチステジ（ＩＰ
ステージ）１．命令のデコードを行うデコードステージ
（Ｄステージ）２．オペランドのアドレス計算を行うオ
ペランドアドレス計算ステージ（へステージ）３．マイ
クｒＩＲＯＭアクセス（特にＲステージ６と称す）とオ
ペランｒのブリフェッチ（特にＯＦステージ７と称す）
を行うオペランドフェソヂステージ（Ｆステージ）４．
命令の実行を行う実行ステージ（Ｅステージ）５の５段
構成をパイプライン処理の基本とする。

Ｅステージ５では１段のストアバッファがあるほか、高
ａ能命令の一部は命令実１テ自体をパイプ４ ライン化するため、実際には５段以上のパイプライン処
理効果がある。

各ステージは他のステージとは独立に動作し、理論上は
５つのステージが完全に穂立動作する。

各ステージは１回の処理を最小２クロックサイクルで行
うことができるので、理想的には２クロツクサイクルご
とに次々とパイプライン処理が進行する。

本発明のデータ処理装置にはメモリーメモリ間演算１メ
モリ間接アドレッシング等のような１回の基本パイプラ
イン処理のみでは処理不可能な命令があるが、本発明の
データ処理装置はこれらの処理に対しても可能な限り均
衡したパイプライン処理が行えるように設計されている
。

複数のメモリオペランドを有する命令に対しては、メモ
リオペランドの数に基づいてデコード段階で複数のパイ
プライン処理単位（ステップコード）に分解してパイプ
ライン処理を行う。

パイプライン処理単位の分解方法に関しては特願昭６１
−２３６４５６号で詳しく述べられている。

また、並列実行モードでは、２命令が１つのステップコ
ードとして処理される場合もある。

ＩＦステージ１からＤステージ２へ渡される情報は命令
コード１１そのものである。

Ｄステージ２からＡステージ３へ渡される情報は、命令
で指定された演算に関するコード（Ｄコード１２と称す
）と、オペランドのアドレス計算に関係するコード（へ
コート１３と称す）との２つがある。

Ａステージ３からＦステージ４へ渡される情報はマイク
ロプログラムルーチンのエントリ番地及びマイクロプロ
グラムへのパラメータなどを含むＲコード１４と、オペ
ランドのアドレスとアクセス方法指示情報などを含むＦ
コード１５との２つである。

Ｆステージ４からＥステージ５に渡される情報は演算制
御情報、リテラル等を含むＥコードＩ６と、オペランド
、オペランドアドレス等を含むＳコードＩ７との２つで
ある。

Ｅステージ５以外のステージで検出されたＢＩＴに対し
てはそのコートがＥステージ５に到達するまではＥＩＴ
処理は起動しない。Ｅステージ５で処理されている命令
のみが実行段階の命令であり、ＩＰステージＩ−Ｆステ
ージ４で処理されている命令はまだ実行段階に至ってい
ないのである。従って、Ｅステージ５以外で検出された
ＢＩＴは検出したことがステップコード中に記録されて
次のステジに伝えられるのみである。

（３，３）　　ｒ各パイプラインステージの処理」各パ
イプラインステージの入出カステップコードには第１図
に示したように便宜」二名前が付与されている。またス
テップコードはオペレーションコードに関する処理を行
い、マイクロＲＯＭのエントリ番地及びＥステージ５に
対するパラメータ等になる系列と、Ｅステージ５のマイ
クロ命令に対するオペランドになる系列との２系列があ
る。

（３，３，１）　　ｒ命令フェッチステージ」命令フェ
ッチステージ（ＩＰステージ）１は命令をメモリあるい
はブランチバッファからフェ１７チして命令キュー３０
へ入力し、Ｄステージ２に対して命令コード１１を出力
する。

命令キュー３０への入力は整置された４バイト単位で行
われる。メモリから命令をフｚｙチする際は、整置され
た４バイトにつき最小２クロンクサイクルを要する。し
かし、ブランチバッファがヒントした場合は整置された
４ハイドにつき１クロツクサイクルでフェッチ可能であ
る。

命令−トフ、−３０の出力は命令デコートステージ１の
クロックに同期して動作し、出力ポインタにより２ハイ
ド単位で管理されており、■クロックサイクル毎に３２
ビットのデータを命令デコード部２２のＩハス１０５へ
出力できるようになっている。

Ｄステージ１のφＡで出力ポインタの指し示す位置から
３２ビツトのデータが■ハス１０５へ出力され、命令デ
コード部２１からの指示により、出力ポインタの（直が
４０または＋１インクリメントされる。

ＤステージＩのψＣで更新された出力ポインタの指し示
す位置から３２ビツトのデータが１ハス１０５へ出力さ
れ、命令デコード部２１からの指示により、出力ポイン
タの値が千０．→１または＋２インクリメントされる。

　ｄ 従って、命令キュー３０は２クロソクザイクルの間に最
大６バイトまで命令コードを出力できる。

また分岐の直後には命令キュー３０をバイパスして命令
基本部２バイ１−を直接命令デコード部２１に転送する
こともできる。

ブランチバッファへの命令の登録及びクリア等の制御、
プリフェッチ先命令アドレスの管理及び命令キュー３０
の制御もＩＦステージ１で行われる。

ＩＦステージ１で検出されるＢＩＴには、命令をメモリ
からフェッチする際のバスアクセス例外２メモリ保護違
反等によるアドレス変換例外がある。

（３，３，２）　　ｒ命令デコードステージ」命令デコ
ードステージ（Ｄステージ）２はＩＰステージ１から人
力された命令コード１１をデコーダする。

命令のデコードは命令デコード部２１のメインデコーダ
３１及びサブデコーダ３３を用いて、２クロンクサイク
ル単位で１度行ない、１回のデコード処理で０乃至６ハ
イトの命令コードを消費する。

φＡでＩバス１０５上の命令コード１１が両デコーダ３
１．３３に取込まれる。

命令固有の即値及びアＩ・レス計算に用いられるディス
プレースメント等の拡張データはφＣで１ハス１０５か
ら拡張データ処理部３３へ取込まれ、符号拡張等の処理
が行われる。

サブコード有効判定回路３４では、サブデコーダ３２で
のデコード結果が有効であるか否かが判定される。

１回のデコートでＡステージ３に対してアドレス計算情
報であるＡコード１３と、オペレーションコーｌの中間
デコード結果であるＤコード１２とを出力する。Ａコー
ド１３にはアドレス計算を制御する制御コートと最大３
２ビットのアドレス修飾情報とが、Ｄコード１２には命
令実行を制御するための制御コードとリテラル情報とが
含まれる。Ｄコード１２はＤコードラッチ３５に保持さ
れる。

Ｄステージ２ではＰＣ計算部２３の制御、命令キュー３
０からの命令コードの出力制御も行う。

１〕ステージ２で検出されるＥＩＴには、予約命令例外
及びプリブランチ時の奇数アドレスジャンプトフノプが
ある。また、ＩＦステージ１から転送されてきた各種Ｂ
ＩＴはステップコード内へエンコドする処理をしてＡス
テージ３へ転送される。

（３，３，３）　　ｒオペランドアドレス計算ステージ
」オペランドアドレス計算ステージ（Ａステージ）３は
処理が大きく２つに分かれる。１つは命令デコード部２
２の第２デコーダ３６を使用して、オペレーションコー
ドの後段デコードを行う処理で、他方はオペランドアド
レス計算部２４でオペランドアドレスを計算する処理で
ある。

オペレーションコードの後段デコード処理はｌ）コード
ラッチ３５に保持されているＩ〕コード１２を入力とし
、レジスタ及びメモリの書込み予約と、マイクロプログ
ラムルーチンのエントり番地とマイクロプログラムに対
するパラメータ等を含むＲコド１４の出力を行う。Ｄコ
ード１２の一部はデコードされずにラッチ３７．サブコ
ードラッチ３８を経由してそのままＲコード１４となる
。

Ｒコード１４はマイクロＲＯＭ部２５のＲコードラッチ
４０に保持される。なお、レジスタ及びメモリの書込み
予約は、アドレス計算で参照したレジスタ及びメモリの
内容がパイプライン」二を先行する命令で書換えられ、
誤ったアドレス計算が行われるのを防くためのものであ
る。この書込み予約処理は、アドレス計算コンフリクト
チエツク部３９で行われる。

レジスタ及びメモリの書込み予約に関しては、特願昭６
２−１４４３９４号で詳しく述べられている。

オペランドアドレス計算処理はＡコード１３を入力とし
、オペランドアドレス計算部２４で加算及びメモリ間接
参照を組合わせてアドレス計算を行い、その割算結果を
Ｆコード１５として出力する。

この際、アドレス計算コンフリクトチエツク部３９にお
いてアドレス計算に伴うレジスタ及びメモリの読出し時
にコンフリクトチエツクが行われ、先行命令がレジスタ
あるいはメモリに書込み処理を終了していないためコン
フリク１−が指示されれば、先行命令がＥステージ５で
書込み処理が終了するまで待つ。また、オペランドアド
レスあるいはメモリ間接参照のアドレスがメモリにマツ
プされたＩ１０領域に入るか否かのチエツクも行われる
。

２ Ａステージ３で検出されるＢＩＴには予約命令例外、特
権命令例外、バスアクセス例外、アドレス変換例外、メ
モリ間接アドレッシング時のオペランドブレイクポイン
１−ヒツトによるセルフデバッグトランプがある。

これらのＥＩＴ検出情報はＲコード１４及びＦコード１
５に反映される。Ｄコード１２．Ａコート１３自体が［
！ＩＴを起こしたことを示していれば、Ａステージ３は
そのコードに対してアドレス計算処理をせず、そのＥＴ
ＴをＲコード１４及びＦコード１５に伝える。

（３，３，４）　　ｒマイクロＲＯＭアクセスステージ
」オペランドフェッチステージ（Ｆステージ）４も処理
が大きく２つに分かれる。１つはマイクロＲＯＭ４２の
アクセス処理であり、特にＲステージ６と称される。他
方はオペランドプリフェッチ処理であり、特にＯＦステ
ージ７と称される。Ｒステージ６とＯＦステージ７とは
必ずしも同時に動作するわけではなく、メモリアクセス
権が獲得できるか否か等に依在して、独立に動作する。

Ｒステージ６はＲコードラッチ４０に保持されているＲ
コード１４に対して次のＥステージ５での実行制御コー
ドであるＥコード１６を生成する。

Ｒコード１４中のマイクロエントリアドレスでマイクロ
ＩＩＯ？Ｉ４２のアクセスが行われ、読出されたマイク
ロ命令がマイクロ命令デコーダ４４でデコードされる。

Ｒコード１４の一部はサブコードデコーダ４３でハード
ワイヤードにデコードされる。１つのＲコードＩ４に対
する処理が２つ以上のマイクロプログラムステップに分
解される場合、マイクロｌ？Ｏ■４２はＥステージ５で
使用され、次のＲコード１４はマイクロＲＯＭアクセス
待ちになる。

マイクロ命令のシーケンス管理はマイクロシケンス制御
部４１で行われる。Ｒコード１４に対するマイクロＲＯ
Ｍ４２のアクセスが行われるのはその前のＥステージ５
での最後のマイクロ命令実行時である。本発明のデータ
処理装置ではほとんどの基本命令ｉ；ｌ：　１マイクロ
ブｌコグラムステ、プで行われるため、実際にはＲコー
ド１４に対するマイクロＲＯＭ４２のアクセスが次々と
行われることが多い。

Ｒステージ４で検出されるＥＩＴには、ＰＣブレークポ
イントヒントによるセルフデバッグトランプがあり、検
出情報はＥコード１６に伝えられる。

Ｒコード１４が命令処理再実行型のＢＩＴ検出を示して
いる場合はそのＥ■Ｔ処理に対するマイクロプログラム
が実行される。Ｒコード１イが奇数アドレスジャンプ１
ランプを示している場合はＲステージ６はそれをＥコー
ドＩ６に伝える。これはプリブランチに対するもので、
Ｅステージ５ではそのＥコード１６で分岐が生じなけれ
ばそのブリブランチを有効として奇数アドレスジャンプ
トランプを発生ずる。

（３，３，５）　　ｒオペランドフェッチステージ」オ
ペランドフェッチステージ（ＯＦステージ）７はＦステ
ージ４での上述の２つの処理の内のオペランドプリフェ
ッチ処理を行う。

オペランドプリフェッチはＦコード１５を入力とし、フ
ェッチしたオペランドとそのアドレスとをＳコード１７
として出力する。オペランドアドレスはアドレスレジス
タ群４Ｈに、オペラン１′データは５ メモリデータレジスタ群５Ｂにそれぞれ格納される。

１つのＦコード１５ではワード境界を跨いでもよいが、
４バイト以下のオペランドフェッチを指定する。Ｆコー
ド１５にはオペランドのアクセスを行うか否かの指定も
含まれており、Ａステージ３で計算されたオペランドア
ドレス自体あるいは即値をＥステージ５へ転送する場合
にはオペランドプリフェッチは行われず、Ｆコード１５
の内容がＳコド１７としてアドレスレジスタ群４８へ転
送される。

プリフェッチしようとするオペランドとＥステジ５が書
込み処理を行おうとするオペランドとが一致する場合は
、オペランドプリフェッチはメモリからは行われずにバ
イパスして行なわれる。

またＩ１０領域に対してはオペランドプリフェッチを遅
延させ、先行命令が総て完了するまで待ってオペランド
フェッチが行われる。

ＯＦステージ７で検出されるＥＩＴにはバスアクセス例
外、アドレス変換例外、オペランドプリフェッチに文；
１するフ゛レイクボイントヒノ１〜Ｏこよるセルフデバ
ッグ）−ラップがちる。

６ Ｆコード１５がセルフデバッグトランプ以外のＵＪＴを
示している場合はそれがＳコード１７へ転送され、オペ
ランドプリフェッチは行われない。Ｆコード１５がセル
フデバッグトランプを示している場合はそのＦコード１
５に対して１ｉＴＴを示していない場合と同し処理が行
われると共にセルフデバッグトランプがＳコード１７へ
伝えられる。

（３，３，６）　　ｒ実行ステージ」 実行ステージ（Ｅステージ）５はＥコード１６　　Ｓコ
ード１７を人力として動作する。このＥステージ５が命
令を実行するステージであり、Ｆステージ４以前のステ
ージで行われた処理はすべてＥステージ５のための前処
理である。

Ｅステージ５でジャンプ命令が実行されたり、ＢＩＴ処
理が起動されたりした場合は、ＩＦステージ１−Ｆステ
ージ４までの処理はすべて無効にされる。

Ｅステージ５はマイクロプログラムにより制御され、Ｒ
コード１４に示されたマイクロプログシｌ、ルーチンの
エントり番地からの一連のマイクロ命令を実行すること
により命令を実行する。

マイクロＲＯＭの読出しとマイクロ命令の実行とはパイ
プライン化されてｊテわれる。従って、マイクロプログ
ラムでの条件分岐は関連する演算処理の１ステツプ後に
行われる。また、Ｅステージ５はデータ演算部２６にあ
るストア八ソファを利用して、４バイト以内のオペラン
ドストアと次のマイクロ命令実行とをパイプライン処理
することも可能である。

また、並列実行モードではサブＡＬＵ５９を他の演算器
と独立に動作させることにより２命令の並列実行も可能
である。

Ｅステージ５ではＡステージ３で行ったレジスタあるい
はメモリに対する書込み予約をオペランドの書込みの後
に解除する。

また条件分岐命令がＥステージ３５で分岐を発生した場
合はその条件分岐命令に対する分岐予測が誤っていたの
であるから、分岐履歴の書換えが行われる。

Ｅスラー−ジ５で検出されるＢＩＴに−ハスアクセス例
外、アドレス変換例外１セルフデバッグトラップ１奇数
アドレスジャンプトラップ、予約機能例外、不正オペラ
ンド例外、予約スタックフォーマット例外、ゼロ除算ト
ラップ３無条件トラップ条件トラップ、遅延コンテキス
１−トラップ、外部割込、遅延割込、リセット割込、シ
ステム障害がある。

Ｅステージ５で検出されたＢＩＴは総てＢＩＴ処理され
るが、Ｅステージ５以前のＩＦステージ１〜Ｆステージ
４の間で検出されＲコード１４あるいはＳコード１７に
反映されているＥＩＴは必ずしもＥＩＴ処理されるとは
限らない。

ＩＰステージ１〜Ｆステージ４の間で検出されたが、先
行の命令がＥステージ５でジャンプ命令が実行された等
の原因でＥステージ５まで到達しなかったＢＩＴはすべ
てキャンセルされる。その［ｉｌＴを発生した命令はそ
もそも実行されなかったことになる。

割込みは命令の切目でＥステージ５で直接受付けられ、
マイクロプログラムにより必要な処理が５　（（ 実行される。その他の各種ＢＩＴのｋ・・こ理もマイク
ロプログラムにより行われる。

（３，４）　　ｒ各パイプラインステージの状態制御」
パイプラインの各ステージは入力ランチと出力ランチと
を備え、他のステージとは独立に動作することを基本と
する。

各ステージは１つ前に行った処理が終了し、その処理結
果を出力ランチから次のステージの人力ランチへ転送し
、自身のステージの入力ランチに次の処理に必要な入力
信号の総てが揃えば次の処理を開始する。

即ち、各ステージは１つ前段のステージから出力されて
くる次の処理に対する入力信号の総てが有効となり、現
在の処理結果を後段のステージの入力ラノヂヘ転送して
出力ランチが空になると次の処理を開始する。

各ステージが動作を開始する１つ前のクロックタイミン
グで入力信号が総て揃っている必要がある。人力信号が
揃っていない２　そのステージは待ち状態（人力待ち）
になる。出力う、チから次０ のステージの入力ランチへの転送を行う際は次のステー
ジの入力ランチが空き状態になっている必要があり、次
のステージの入力ランチが空きでない場合もパイプライ
ンステージは待ち状態（出力待ち）になる。必要なメモ
リアクセス権が獲得出来なかったり、処理しているメモ
リアクセスにウェイトが挿入されたり、その他のパイプ
ラインコンフリクトが生じると、各ステージの処理自体
が遅延する。

（３，５）　　ｒプログラムカウンタの管理」本発明の
データ処理装置のパイプライン上に存在するステップコ
ードは総て別命令に対応するものである可能性があり、
プログラムカウンタの値はステップコードそれぞれにつ
いて管理する。総てのステップコードはそのステップコ
ードが起因する命令のプログラムカウンタ値を有する。

ステップコードに付随して各パイプラインステージ上を
流れるプログラムカウンタ値をステッププログラムカウ
ンタ（ＳＰＣ）　と称する。

並列実行モードにおいて２命令で１つのステンプコード
を形成する場合には、 ２命令の内の先行 する命令のアドレスがｓｐｃ となる。

（４）「並列実行モードでの動作」 前述の如く本発明のデータ処理装置は、データ演算部２
６において１命令毎に処理を行う逐次実行モードと、２
命令を並列処理可能な並列実行モードとの２つの実行モ
ードを備えている。

並列実行モードでは、ある条件を満たす場合、短縮形フ
ォーマットのリテラル−レジスタ間、レジスターレジス
タ間のＡＬＵ演算命令あるいは第１オペランドがレジス
タ上にあるＧ−ｆｏｒｍａｔの第１ステツプコード＋　
Ｅ−ｆｏｒｍａｔの第１ステンプコード等を一つ前の命
令と並列実行する。

上述のある条件を満たすか否かの判定は命令デコード部
２２のサブコード有効判定回路３２が行う。

即ち、制御レジスフ群５０に含まれている実行モード制
御レジスタ中の実行モード制御ピントがセントされるこ
とにより、実行モードが選択される。

そして、このビットが“１”にセットされると本発明の
データ処理装置は並列実行モードで動作し、“０”にセ
ットされると逐次実行モードで動作する。

実行モート制御ビットの値はソフトウェアでセ３ ソト可能である。以下では、並列実行モードでの本発明
のデータ処理装置の動作について詳細な説明を行う。

（４，１）　　ｒステップコードの生成」パイプライン
中の処理単位となるステップコードはＤステージ２にお
いて生成される。Ｄステージ２で生成されるステップコ
ードであるＤコードＪ２は、メインデコーダ３１のデコ
ード結果と、サブデコーダ３２のデコード結果とからな
る。

以下、Ｄコード１２．　　Ｒコード１４．Ｅコード１６
の各ステップコードの内のメインデコーダ３１のデコー
ド結果に対応する部分をメインコードと称し、サブデコ
ーダ３２のデコード結果に対応する部分をサブコードと
称す。メインコートとザブコードとは基本的に各パイプ
ラインステージで独立に処理される。

第４図にサブコード有効判定回路３２の詳細な回路図を
示す。

図において、７１〜７４は４ビツトの比較器であり、φ
Ａで取込まれた２つの４ビットデータを比１校し、４ 両者が一致した場合に“１″になる一致信号２１１〜２
１４を出力する。

７５はφＡでの５ＶＡＬＴＤ信号２０３の値を保持する
ラッチである。各論理ゲートは直接ハードウェアに対応
したものではなく、論理的な意味を示すものである。ま
た説明を簡略化するためにタイミング制御のための信号
は省略している。

命令デコード部２２では、φ＾でＩバス１０５上へ出力
されている３２ビツトの命令コードのビット０からビッ
ト１５（以下、ＩＢＵＳ（０：１５）と表記する）をメ
インデコーダ３１に、ＴＢＵＳ（１６：３１）をサブデ
コーダ３２にそれぞれ取込んでデコード処理する。

レジスタ番号、サイズ等のパラメータとなるフィールド
の切出し処理も各デコーダで行われる。

メインデコーダ３１でデコード中の命令とサブデコーダ
３２でデコード中の命令とが異なる命令である場合につ
いてのみ２命令の並列実行が可能となるので、以下便宜
上メインデコーダ３１でデコード中の命令を命令１、ザ
ブデコーダ３２でデコード中の命令を命令２として説明
する。

サブコード有効判定回路３２はφＡでレジスタ番号指定
フィールドに相当するＩＢＵＳ（０：５）、　ＩＢＵＳ
（１２＋１５）、　ＴＢＩＩＳ（１８：２１）、　ＩＢ
ＩＩＳ（２８：３１）と、命令フェッチ部２１から人力
されるＩＢＵＳ（１６：３１）上のデータの有効／無効
を示ず５ＶＡＬＩＩ）信号２０３（但し、”１”：有効
）を取込む。φ八でのＳν＾ＬＩＤ信号２０３の値はラ
ッチ７５に保持される。

また、実行モード制御レジスタ中の実行モード制御ビッ
トの値がＭＯＤＥ信号２０１　としてサブクー１有効判
定回路３２へ入力されている。サブコード有効判定回路
３２では、まず指定レジスタの一致検出を行う。

第３１図は２つのレジスタ間演算を行う短縮形フォーマ
ットの命令が連続している場合のＩハス１０５上の命令
コードの様子を示す模式図である。

この場合、ＲＥＧＬＩ、　Ｒ１１ＧＲ１，ＲＥＧｌ２．
　Ｒ１１ＧＲ１の４個のレジスタが指定される。他の命
令に関しても、オペランドがレジスタで指定される場合
には、レジスタ番号は上記レジスタ番号指定フィールＩ
゛のどちらか一方あるいは両方で指定される。

サブコード有効判定回路３２は、命令２によりオペラン
ドとして指定されているレジスタが命令１により書換え
られるか否かをチエツクする。

まず、ＩＢＵＳ（２：５）　（ＲＩ！ＧＬＩ）とＩＢＩ
ＩＳ（１８：２１）　（ＲＥＧｌ２）ＩＢＵＳ（２＝５
）　（ＲＨＧＬＩ）とＴＢＵＳ（２８：３１）（ＲＥＧ
Ｒ２）、　Ｉ［１ｌＩＳ（１２：：１５）　（ＲＥＧＲ
Ｉ）　とＩＢＩＩＳ（１８：２１）　（ＲｌｉＧｌ、２
）、　ＩＢＵＳ（＋２：１５）（Ｒ［１ＧＲ１）とＩＢ
ＩＩＳ（２８：３１）　（ＲＥＧＲ２）とがそれぞれ比
較器７１〜７４で比較され、一致した場合に“１″　と
なるＭＡＴＣＨＬＬ信号２］１．　ＭＡＴＣＩＩＬＩ＋
信号２１２．　ＭＡＴＣＩＩＲＬ信号２１３、　ＭＡＴ
ＣＩＩＲＲ信号２１４が生成される。

また、メインデコーダ３１と→ノ”ブデコーダ３２とで
のデコード結果の一部がサブコード有効判定回路３２に
入力される。メインデコーダ３１からは＾ＬＬＯＷ信号
２０４．　Ｎ０ＥＸＴ信号２０５．　ＷＩＩＩＴＥＲＬ
信弓２ｏ６．　ｗｎ＋ｒｐＲｎ信号２０７が、サブデコ
ーダ３２からは５ＵＢＶＡＬＩＤ信号２０Ｂ、　ＲＥＦ
ＲＬ信号２０９．　ＲＥＦＲＲ信号２１０がそれぞれ入
力される。

ＡＬＬＯ−信号２０４は、サブコー１−が有効であり且
つオペランドのコンフリクトが発生しなければ、２命令
を並列に実行してもよいことを示している。

７ ＡＬＬＯＷ信号２０４は命令コードのみに依存する信号
であり、各命令について規定されている。

メインデコーダ３１でデコート中の命令が１命令の最後
のステップコードを生成する命令コードであり、命令の
処理シーケンスを変更する命令（ジャンプ命令、サブル
ーチンジャンプ命令等）ではなく、その命令を実行した
後にトラップを起動する可能性のある命令（除数がゼロ
である場合にゼロ除算トラップを起動する除算命令、シ
ステムコールを行うトラップ命令等）でない場合に、Ａ
ＬＬＯＷ信号２０４はＴになる。乗算命令のように複数
のマイクロ命令によって実行される命令であってもよい
し、複数のステップコードに分解されて処理される命令
の最終ステップコードを生成する命令であってもよい。

また、メモリオペランドを有していても構わない。命令
固有の即値が後に続く場合は０°゛になる。

Ｎ０ＥＸＴ信号２０５は、命令１がオペランドのアドレ
スＳＩ算のための拡張データを持たず、アトレノンング
モーＩが多段間接モートでない場合に′１”′になる。

Ｎ０ＥＸＴ信号２０５が“１″である場合は、サブデコ
ーダ３２に取込まれたＩＢＬＩＳ（１，６：３１）が命
令コードであることを示している。アドレ・ノシング七
−ドとして、レジスタ直接モード、レジスフ間接モード
、スタックポツプモード、スタ・ツクブツシュモードが
指定された場合あるいはアドレ・ノシングモードによっ
てオペランドが指定されない場合に１″になる。

囚ＲＩＴＥＲＬ信号２０６ば命令１がＲＩＥＧＬＩ　の
フィールドで指定されたレジスタの内容を書換える場合
に“１″になる。しかし、ＲＥＧｌ、１がレジスタ番号
の指定フィールドになっていない場合には必ず０”にな
る。例えばＬ−ｆｏｒｍａｔの転送（ＭＯＶ）命令では
“１″となる。

ＷＲＩＴＥＲ１１信号２０７は命令ｌがＲ［ＧＲ］　の
フィールドで指定されたレジスタの内容を書換える場合
に“１″になる。しかし、ＲｌｕＧＲｌがレジスタ番号
の指定フィールドになっていない場合には必ず“Ｏ″゛
番こなる。例えばローｆｏｒｍａｔの加算（Ａｌ）Ｄ）
命令で、アドレッシングモードがレジスタ直接モードで
ある場合には“１”になる。

５１１　Ｂ　Ｖ　Ａ　Ｌ　Ｉ　１１信号２０８はサブデ
コーダ３２でのデコード結果が有効であったことを示す
信号であり、サブ＾ＬＵ５９で実行可能な命令であるこ
とを示している。そして、命令が２バイト命令であり、
メモリオペランドを持たず、２クロツクサイクルで実行
を終了するＡＬＩＩ演算命令である場合に“ｌ”になる
。

サブコード有効信号が“１″になる命令の一覧表を第３
２図に示す。

サブコード有効信号が°“１”になる命令として、オペ
ランドとしてレジスタが指定されたｌオペランド命令、
レジスターレジスタ間３　リテラル（命令コード中で指
定された小さな即（り一しジスク間の２オペランド命令
、ソースオペランドがレジスタであるＧ４ｏｒｍａｔの
命令の第１ステップコードＥ−ｆｏｒｍａｔの命令の第
１ステ・ノブコードが該当する。

即ち、複数ステップコードに分解されて処理される命令
であり且つ第１オペランドの退避処理を行う場合、ある
いは２ハイド命令であり且つメモリオペランドを持たず
、２クロツクサイクルで実行を終了するＡＬＩＩ演算命
令の際に“１”になる。これらの命令では、命令の実行
に関して例外を発生することはない。

ＲＥＦＲＬ信号２０９は命令２がＲ［！ＧＬ２のフィー
ルドで指定されたレジスタの内容を参照する場合にＴに
なる。ＲＥＧＬ２がレジスタ番号の指定フィールドにな
っていない場合には必ず“ｏ″になる。例えばＳ−ｆｏ
ｒｍａｔのＭＯＶ命令では“１″になる。

ＲＲＦＲＲ信号２１０は命令２が肝ＧＲ２のフィールド
で指定されたレジスタの内容を参照する場合に“１″に
なる。ＲＥＧＲ２がレジスタ番号の指定フィールドにな
っていない場合には必ず“０″になる。例えば、Ｑ−ｆ
ｏｒｍａｔのＡＤＤ命令でアドレッシングモードがレジ
スタ直接モードである場合、あるいはＧ−ｆｏｒｍａｔ
の第１ステツプコードでアドレッシングモードがレジス
タ直接モードである場合等に“ドになる。

これらの信号を基にサブコード有効判定回路３２では２
命令の並列実行が可能か否かを判定し、サブコード有効
信号２０２を出力する。各比較器７１〜７４の比較結果
とメインデコーダ３１及びサブデコーダ３２からの入力
とを基に、命令２で参照するレジスタが命令１で書換え
られるか否かをチエツクする。もしこの２命令間でオペ
ランｌのコンフリク！・が発生しなければ、Ｎ０ＣＯＮ
Ｆ信号２１５は］″になる。

本発明のデータ処理装置が並列実行モードで動作してお
り　（ＭＯＩ］Ｅ信号２０１−“１”）、φＡで取込ま
れた命令コードの３２ビット総てが有効であり（ＳＶＡ
ＬＩＤ信号２０３・“１”）、命令１がサブコードを有
効にすることを許可しており（ＡＩ、１．０■信号２０
４−“１°゛）、命令２がザブコードを生成可能な命令
であり（ＳＩＩＢＶＡＬＩＤ信号２０８・“１″）、命
令１と命令２とでレジスタ間のコンフリクトが発生して
いない（ＮＯＣＯＮＦ信号２１５・“１”）場合にサブ
コード有効信号２０２が“１”になる。

ザブコート有効信Ｂ２Ｏ２が“０”である場合にはザブ
コードは無効となり、後段のパイプラインステージでサ
ブコードに関する処理は行われない。

命令アコ−１部２２は命令キュー３０の出力ポインタ制
御及びｐｃ計算部２３へ使用命令長を出力している。ま
た、命令デコード部２２は短縮形フォーマツ２ トの命令では、サブコードが有効になった場合には１回
のデコードにより４バイトの命令コードを消費したこと
を命令キュー３０の出力制御部及びＰＣ計算部２３へ知
らせる。この場合のステップコードのＰＣ（ＳＰＣ）は
、命令１のｐｃ値となり、命令２のｐｃ値は計算されな
い。

以上のように、メインデコーダ３１及びサブデコーダ３
２のデコード結果によりＤコード１２及びＡコード１３
が生成される。生成されたＤコード１２はＤコードラッ
チ３５に保持される。ザブＤコーＩＪはザブコード部３
５Ａに格納される。

サブデコーダの構成を第３３図の模式図に示す。

オペランドサイズ１　ソースとデスティネーションのレ
ジスタ番号、中間デコード結果である中間コード、リテ
ラル、デスティネーションレジスタへの書込みを行う場
合は“ｌ”になるレジスタ書込の予約制御信号及びサブ
コード有効信号で構成されている。リテラルは指定され
たリテラル値が８ピッ１−にゼロ拡張されている。サブ
コード有効信−号にはザブコード有効判定回路から出力
されるＳＵＢＣＯＤ［！Ｖ信号２０２の値がそのままセ
ントされる。

以上のように、サブコードが有効となる場合は２つの命
令で１つのステップコードが生成され、後段のパイプラ
インステージでこのステップコードがパイプラインの１
つの処理単位として処理されていく。

（４，２）　　ｒステップコードの処理」サブコードが
有効な場合の後段のパイプラインステージでの処理につ
いて説明する。

Ａステージ３ではメインコードに関しては通常の処理が
行われる。中間デコード結果は、第２デコーダ３６でデ
コードされ、その結果がラッチ３７の内容と共にＲコー
ドラッチ４０へ出力される。サブコードに関しては、レ
ジスタへの書込みが行われる場合のみ、レジスタの書込
み予約を行う。レジスタ書込み予約制御信号以外の信号
はサブコードラッチ３８に一時保持され、Ｒコードラッ
チ４０のサブコード部４０Ａへ出力される。

サブＲコードの内容を第３４図に示す。サブコード部レ
ジスタ書込め信号以外の部分がそのままサブＲコードと
なっている。メモリオペランドがある場合には、アドレ
ス計算部２４でアドレス計算が行われる。

Ｒステージ６ではメインコードに関してマイクロＲＯＭ
４２のアクセス及びマイクロＲＯＭ４２から読出された
マイクロ命令のデコードを行い、実行制御信号を生成す
る。また、サブコードに関しては、ハードワイヤードに
デコードを行い、レジスタファイル５２あるいはＳＰ演
算部４９からＳＡババス、０９．ＳＢババス１０への出
力制御、サブ’ＡＬＵ５９の演算制御、Ｄバス１１１か
らレジスタファイル５２あるいはＳＰ演算部４９への入
力制御及びフラグ制御のための信号が生成される。これ
らの信号は、実行制御部４５のサブＡＬＵ制御部４６．
フラグ制御部４７等へ送られる。

サブコードに関するこれらの信号は、命令ｌに対する最
終マイクロ命令が読出された場合に有効となる。

ＯＦステージ７では必要に応してオペランドのフェッチ
が行われる。

Ｅステージ５ではデータ演算部２６において命令５ の実行が行われる。

メインコードの処理は、マイクロ命令の指示に従ってＡ
ＬＩＩ５３あるいはバレルシフタ５４等の演算器により
行われる。必要なデータの転送は、Ｓｌバス１０６　　
Ｓ２ハス１０７．　　Ｄｏハス１０８を介して行われる
。

サブニ１−ドの処理は、命令１の最終のマイクロ命令の
実行サイクルに同期して、サブＡ１．１１５９で行われ
る。選択されたレジスタの内容がレジスタファイル５２
あるいはｓｐ演算部４９からＳＡババス０９．　　ＳＲ
ハス１１０へ読出される。ソースオペランドとしてリテ
ラルが指定されている場合には、８ビ・ノドのリテラル
値がゼロ拡張されてＳｌ／＜ス１０９へ読出される。Ｓ
ババス１０９．　　ＳＲババス１０の内容がサブＡＬ［
Ｉ５９へ入力されてサブＡＬＵｉ制御部４６の制御によ
り指定された演算が行われ、演算結果がＤバス１１１を
介してレジスタファイル５２あるいはＳＰ演算部４９へ
畜房される。

命令１の最終マイクロステップでＤｏババス０８から書
込まれるレジスタとＤハス１１１から書込まれるレジス
タとが同しである場合にはＤハス１１１か６ ら書込まれる。サブＡＬＵ５９の演算結果と命令１の最
終マイクロ命令の演算結果とによりＰＳＷ５１のフラグ
の更新が行われる。

第３９図はＰＳＷ５１のフラグを更新するための構成を
示ずブロック図である。なおこの第３９図は第４図に示
した本発明のデータ処理装置の詳細な構成を示すブロッ
ク図からフラグ更新に関係する部分のみを抜出したもの
である。

命令実行の結果に応して変化するフラグはそれぞれの命
令に応して規定されている。即ち、マイクロ命令デコー
ダ４４及びサブコードデコーダ４３は、各命令の実行時
にいずれの演算器のいずれの演算結果をいずれのフラグ
に反映させるかを示す情報を出力する。この情報はフラ
グ制御部４７に入力されている。

フラグ制御部４７からは、命令の実行順序を反映して、
各フラグの更新制御信号がＩ’５Ｗ５１へ出力される。

この際、サブＡＬＵ５９で処理される命令が実行順にお
いて後の命令であるため、各フラグの更新に関して、ザ
ブコードデコーダ４３から入力された更新情報が優先さ
れる。

ＰＳＷ５１では、ザフ゛へＬＵ５９　　ＡＬＵ５３．　
　バレルシフタ５４．プライオリティエンコーダ５５．
カウンタ５６のＰＳ囚の更新ソースとなる演算結果が入
力されており、フラグ制御部４７から入力された更新制
御信号に従って各命令の終了時に各フラグの更新処理が
行われる。

従って、命令２の実行結果によって変化するフラグには
サブ札υ５９での演算結果が反映され、命令２の実行結
果では変化せずに命令１の実行結果により変化するフラ
グには命令１の演算結果が反映される。

命令１の実行結果によっても命令２の実行結果によって
も変化しないフラグは変化しない。

（４，３）ｒＥＩＴ処理」 ２ハイド命令に関してサブコードが有効になった場合に
は命令２に関してセルフデハノグトラソプ以外のＥＩＴ
が起動されることはない。

命令１に関して例外が検出された場合には命令２に関す
る処理も行われず、命令１から処理を再ｑ 実行する。

命令ｌが複数のマイクロ命令により処理される場合にも
、命令２の処理は命令１の最終マイクロ命令に同期して
処理されるため、命令１で例外が検出されたにも拘わら
ず命令２を実行してしまうことはない。

命令１でストアバッファ関連以外のトラップを起こす命
令では、＾ＬＬＯＷ信号２０４は必ず“０″になる。こ
れは、トラップに関するＥＴＴ処理ハンドラから元のプ
ログラムへ復帰する場合は、トラップを起こした次の命
令から処理が再開されるためである。例えば、ゼロ除算
トラップを起こす可能性がある除算命令では、ＡＬＬＯ
Ｗ信号２０４は“０″になる。

ストアバッファ処理に関して発生するトラップ（バスア
クセストラップなど）は命令の切目で受付けられる。従
って、命令１と命令２との間で受付ける必要はない。ま
た、外部割込みは命令の切目で受付けられるが、実行中
のコンテキストとは無関係であり、命令１と命令２との
間で受付ける必要はなく、命令１の実行前、あるいは命
令２の実行後に受付ければよい。

以上に述べたように、本発明のデータ処理装置では並列
実行モードにおいても逐次実行モードと全く同様のＢＩ
Ｔ処理を行えばよく、並列実行モトでのＢＩＴ処理のた
めに特別な機能を付加する必要はない。

なお、本発明のデータ処理装置がサポートしているデハ
ソグ機能（ＰＣブレイク、オペランドブレイク、トレー
ス）を用いてプログラムのデハソグを行う場合には、各
命令毎にデハソグ事象の検出ヂエソクを行う必要があり
、動作モードとして逐次実行モードを選択しておく必要
がある。

（４，４）　　ｒ実行例」 次に本発明のデータ処理装置による命令の実行手順につ
いていくつかの具体例に従って説明する。

第３５図＋ａｌ〜＋ｄ＋にそれぞれ命令列の例を挙げ、
各命令列のパイプライン処理の様子を第３６図ｆａｔ〜
（ｄｌに示す。

第３５図において、コロン（＝）の後の文字はフメーマ
ソトを、“Ｉ”は即値を、“ａＯ″はカッコ内のイ直を
アドレスとするメモリ上にオペランドがあることをそれ
ぞれ表す。

第３６図のＭＯＶＩ、　ＭＯＶ２は転送（ＭＯＶ）命令
が２つのステップコードに分解されて処理されることを
示している。ＭＯＶＩはＭＯＶ命令の第１ステツプコー
ドを、ＭＯＶ２はＭＯＶ命令の第２ステツプコー１′を
それぞれ示している。なお、第３６図では説明の簡略化
のために前後の命令は省略しである。

また、第３８図はＰＳＷ５１中の各フラグについて、＾
Ｄ１１命令、　　ＳＯＢ命令、　　ＭＯＶ命令、　　Ｍ
ＩＩＬ命令実行時にフラグ変化があるか否かを示した表
を示している。即ち、“＋”はフラグが変化することを
、”−”はフラグが変化しないことをそれぞれ示してい
る。

なお、本発明のデータ処理装置では転送命令についても
、転送データに応してフラグ変化が行われる。

第３５図＋ａｌは、Ｑフォーマットの加算命令（ＡＤＤ
：Ｑ）と減算命令（ＳＩＩＢ：Ｑ）とが連続している場
合を示している。デスティネーションオペランドは共に
レジスタ」二にある。この場合、双方共に２ハイド命令
であり、デスティネーションオペランドとして指定され
ているレジスタも異なっているので、２命令の並列実行
が可能である。

具体的には、第３６図＋ａｌに示す如く、２つの命令が
１つのステップコードとして各パイプラインステージで
同時に処理されてゆく。加算処理がＡＬＵ５３で、減算
処理がサブＡＬＵ５９でそれぞれ実行される。

ところで、ＡＤＤ命令と５ＩＩＢ命令とは第３８図に示
されている如く、変化するフラグは同一である。

従って、Ｘフラグ、■フラグ、Ｌフラグ、Ｍフラグ、Ｚ
フラグのそれぞれにサブ’ＡＬＵ５９での減算結果が反
映される。なお、Ｆフラグは変化しない。

第３５図ｆｂ）ハ、Ｇフォーマットの転送命令（ＭＯＶ
：Ｇ）とＱフォーマットの加算命令（ＡＤＤ：Ｑ）とが
連続している場合である。

ＭＯＶ命令のソースオペランドとデスティネーションオ
ペランドとは共にメモリ上にある。この場合、ＭＯＶ命
令の第２ステンプコードとＡＤＤ命令との並列実行が可
能である。

具体的には、第３６図（ｂｌに示す如く、２つの命令が
１つのステップコードとして各パイプラインステージで
同時に処理されていく。転送処理が＾ＬＵ５３で、加算
処理がサブＡＬＵ５９でそれぞれ実行される。この場合
、ＮＯＶ命令のデスティネーションオペランドのメモリ
への書込み処理はストアバッファで行われる。

ところで、第３８図に示されている如く、ＭＯＶ命令で
変化するフラグは総てＡＤＤ命令でも変化する。

従って、Ｘフラグ１　Ｖフラグ、Ｌフラグ、Ｍフラグ、
ＺフラグのそれぞれにサブＡＬＵ５９での加算結果が反
映される。なお、Ｆフラグは変化しない。

３ 第３５図（Ｃ）は、Ｒフォーマットの乗算命令（ＭＬＩ
Ｌ：Ｒ）とＱフォーマットの転送命令（ＭＯＶ：口）と
が連続している場合である。この場合、いずれも２ハイ
ド命令であり、ＭＩＩＬ命令でデスティネーションオペ
ランドとして指定されているレジスタをＭＯＶ命令が参
照しないので、２命令の並列実行が可能である。

具体的には、第３６図ＦＣ＋に示す如く、２つの命令が
１つのステップコードとして各パイプラインステージで
同時に処理されていく。Ｅステージ５では、ＭＵ＋、命
令の最終ステップのサイクルでＭＯＶ命令に関する転送
処理が行われる。

ところで、第３８図に示されている如く、ＭＯＬ命令で
はＸフラグ、Ｌフラグ、Ｍフラグ、Ｚフラグが変化し、
ＭＯＶ命令ではＶフラグ２　Ｍフラグ、Ｚフラグが変化
する。従って、■フラグ、Ｍフラグスフラグにはサブへ
１□１１５９での転送結果が反映され、ＬフラグにはＡ
ＬＬ＋５３での乗算結果が反映される。

なお、Ｆフラグは変化しない。

第３５図（ｄｌＬ；Ｊ：、　Ｑフォーマットの算術ンフ
］・命令４ （ＳＨＡ：Ｑ）とＬフォーマットの減算命令（ＳＯＢ：
ｌ、）とが連続している場合であり、オペランドのコン
フリクトが起こるために、２命令の並列実行が行えない
例である。即ちこの場合、双方共に２バイト命令である
が、ＳＨＡ命令で書換えられるレジスタＲＯの内容をＳ
ＩＲ命令が参照するので、２命令の並列実行は不可能で
ある。

具体的には第３６図＋ｄ）に示す如く、２つの命令が各
々１つのステップコードとして各パイプラインステージ
で処理されていく。

以」二に述べたように、本発明のデータ処理装置では命
令のデコード段階で複数の命令を同時にデコードし、演
算器等のハードウェアリソースあるいはオペランド等で
コンフリクトが起こらないことまでチエツクし、複数の
命令が実行ステージ５で並列実行可能な場合には、複数
の命令をまとめて１つのパイプライン処理単位であるス
テップコードを生威し、後段のパイプラインステージで
このステップコードに対する処理を行う。この場合、実
行ステージ５では、複数の命令が並列実行され、フラグ
に関しても命令の実行順序に従って正しく更新される。

（５）「本発明の他の実施例」 上記実施例では、レジスターレジスタ間、リテラル−レ
ジスタ間の演算命令等もり′デコートとして生成可能と
しているため多少複雑な構成となっているが、命令１が
メモリオペランドを持たない場合には命令２がメモリオ
ペランドを持ってもよいし、拡張部を持ってもよい。但
しこの場合、アドレッシングモードをデコードするデコ
ーダが２つ必要になる。命令２のオペランドがメモリ上
にある場合、命令２でもバスアクセスに関してＢＩＴを
検出する可能性があるが、命令２でＨＩＴを検出した場
合にはＥＩＴを起こした命令アドレスを得るためにｐｃ
値を補正する必要がある。アドレス加算器を２つ持てば
命令１と命令２とがそれぞれメモリオペランドを持つ場
合にも対処できるが、制御が大変複雑になる。

また、」１記実施例では、２命令を並列実行するために
メインの八Ｌ　１１５３と番３［別にり゛）゛へ１、＋
１５９を併ｊｌえ、それぞれ異なるバスでレジスタファ
イル５２及びＳＰ演算部４９と結合しているが、ＡＬＵ
５３とサブＡＬＵ５９との演算タイミングをずらせてレ
ジスタファイル５２あるいはＳＰ演算部４９と＾ＬＵ５
３間のデータ転送とレジスタファイル５２あるいはＳＰ
演算部４９とＡ１０５３間のデータ転送とを同一バスを
用いて時分割して行ってもよい。

更に、上記実施例では、２バイト命令のみをサブコード
として生成可能にしているが、複数ステップコードに分
解される命令の第１ステツプコードに対応する命令コー
ドでザブコードを形成するようにしてもよい。たとえば
、Ｇ−ｆｏｒｍａｔの第１ステツプコードでアドレッシ
ングモードがレジスタ直接モードである場合はＥ−ｆｏ
ｒｍａｔの第１ステンプコードをサブコードとして生成
してもよい。これらのサブコードでは、ソースオペラン
ドとして指定された値をワーキングレジスタに退避する
処理を行う。

」−記実施例では、２命令を並列実行するためにメイン
の八１、［５３とは別にザブ゛Ａ　１．ＩＩ　５９を設
け°でいる７ が、ザブバレルシフタ、ザブプライオリティエンコーダ
等を設けて、シフト命令あるいはビノトザーチ命令を他
の命令と並列に実行してもよい。

また」１記実施例では、ザブＡＬＵ５９とレジスタファ
イル５２．　ＳＰ演算部４９間をＳババス１０９．Ｓｔ
（ハス１１０Ｄハスｉｌｌの３つの専用ハスにて接続し
ているが、→ノブコードを生成可能な命令を転送命令、
１オペランド命令、リテラル−レジスフ間２オペラン１
命令に限れば、ＳＲハス１１０は不要になる。また、転
送命令でＰＳＷを更新しない命令セ・ノドを処理する際
に、中云送命令のみをザブコードとして生成する場合に
は、ザブＡＬＩＩ５りの代わりにＳＡ／＼ス１０９とＤ
ハス１１１　に結合されたラッチ等の転送経路を設ける
のみでもよい。

上記実施例では、メインコートはマイクロ命令により実
行制御し、サブコートはハードワイヤーにデコートして
実行制御しているが、いずれもマイク１１命令で制９卸
するようにしてもよいし、あるいはいずれもハードワイ
ヤーｌにＩＩＩ　４卸してもよい。

８ 上記実施例では、命令ｌはメインのデータ演算器で、命
令２はサブ＾Ｌ　Ｕ　５９でそれぞれ処理しているが、
たとえば命令１がレジスターレジスタ間のＡＬＩＩ演算
命令で、命令２がレジスタ」二のオペランドのシフト命
令であるような場合、バレルシフタ５４で命令２の処理
を、ザブ’ＡＩ、Ｌ１５９で命令Ｉをそれぞれ処理する
ようにしてもよい。

また、」１記実施例では、各パイプラインステージでの
処理を最大２クロツクサイクルで実行するように構成し
ているが、ｌクロックサイクルで各ステージの処理を行
うようにしてもよい。

上記実施例では、命令１が拡張データを存する場合は２
命令の並列実行は出来ないが、ザブデコーダ３２を複数
備えれば、メインデコーダが変位等の拡張部を有する場
合にも２命令を並列実行することが可能になる。

また上記実施例では、２命令の並列実行を可能にしてい
るが、３以上の命令を並列実行することも勿論可能であ
る。

上記実施例では、可変長命令セットを処理対象としてい
るが、ＲＩＳＣ（Ｒｅｄｕｃｅｄ　Ｉｎ５ｔｒｕｃｔｉ
ｏｎ　ＳｅｔＣｏｍｐｕ　ｔｅｒ）のように固定長命令
セットを処理するデータ処理装置に適用してもよい。Ｒ
ＩＳＣでは基本的に演算がレジスタ間で実行されるので
、本発明を適用すればより一層の効果が発揮される。

［発明の効果］ 以上に詳述した如く本発明のデータ処理装置は第１の発
明では、複数の命令を複数の演算器で並列実行し、それ
らの命令の実行順序に矛盾が生しないように演算結果を
ＰＳＷ中のフラグに反映しているので、簡単な制御によ
り複数の命令を複数の演算器により並列実行することが
可能になる。

また第２の発明では、並列実行された命令の処理結果を
命令の実行に応してｐｓｗ中のフラグ反映しているので
、制御が簡単、容易でありながら高性能のデータ処理装
置を得ることが可能になる。

【図面の簡単な説明】

第１図は本発明のデータ処理装置のパイプライン処理機
構の構成を示すブロック図、 第２図は本発明のデータ処理装置の全体格酸を示すブロ
ック図、 第３図は本発明のデータ処理装置の詳細な構成を示すブ
ロック図、 第４図ばそのサブコード有効判定回路の詳細構成図、 第５図は従来のデータ処理装置のパイプライン処理の概
念を示ずブ１′Ｊツク図、 第６図は本発明のデータ処理装置が有する命令のメモリ
上での命令の並び方を示す模式図、第７図乃至第１５図
は本発明のデータ処理装置の命令のフォーマントを示す
模式図、 第１６図乃至第２９図は本発明のデータ処理装置の命令
のアドレッシングモードの説明のための模式第３０図は
本発明のデータ処理装置のクロックのタイミングを示す
タイごングチャート、第３１図は２つのレジスタ間演算
を行う短縮形フォーマットの命令が連続しである場合の
Ｉバス上の命令コードの状態を示す模式図、 第３２図は本発明のデータ処理装置のサブデコーダのデ
コード処理対象となる命令の一覧表、第３３図は本発明
のデータ処理装置のサブデコーダのフォーマットの模式
図、 第３４図は本発明のデータ処理装置のサブ長コードのフ
ォーマントの模式図、 第３５図は本発明のデータ処理装置による命令の実行状
態を説明するための命令列の模式図、第３６図は上述の
命令列のパイプライン処理の状態を示す模式図、 第３７図はプロセッサ状態語（ＰＳＷ）の下位８ビツト
の割付けを示す模式図、 第３８図はｌ”ｓＷ中の各フラグがＡＤＤ、　５ＩＩＢ
、　ＭＯシ５Ｍロ１、命令それぞれの実行時に変化する
か否かを表す表を示す図、 第３９図は本発明のデータ処理装置の構成中のフラグ更
新のための構成を示す模式図である。 ３１・・メインデコーダ　　３２・・・サブデコーダ３
４・・・ザブコード有効判定回路　　４５・・・実行制
御部４７・・・フラグ制御部　　５１・・・プロセッサ
状態語（ＰＳＷ）５３・・・Ａ１．ｌ＋　　５８・・・
メモリデータレジスタ群　　５９・・サブＡＬＵ なお、各図中同一符号は同−又は相当部分を示す。 代 理 人 大 岩 増 雄 「＆ α〕 ぼ欝 卜 弔 ２９ ５ＵＢＣＯＤＥＶ： ＭＣ：ＯＤＥ　　　　： ５ＲＥＧＮ　　　　： ＤＲＥＧＮ　　　　： ５ＩＺＥ　　　　　。 サブコード有効信号 中間コード ンースレジスタ＠号 デスティネーションレジスタ′＃ｊ号 オペランドサイズ 弔 ４ 図 （ａ） ＡＤＤ：Ｑ　　　＃１．ＲＩ ＳＵＢ：Ｇ　　　＃１．Ｒ２ （ｂ） ＭＯＶ：Ｇ　　　＠（ＲＯ）、＠（Ｒ１）ＡＤＤ：Ｑ　
　　＃Ｉ、ＲＯ （Ｃ） ＭＵＬ：ＲＲ２，ＲＯ ＡＤＤ：Ｑ　　　＃２．Ｒ２ （ｄ） ＳＨＡ：Ｑ　　　＃５．ＲＯ ５ＵＢ：Ｌ　　　Ｒ１，ＲＯ 第 ５ 図 手 続 補 正 書（自発） 平底　　年 月 ０ 日 ２、発明の名称 データ処理装置 ３、補正をする者 ５、補正の対象 明細書の「特許請求の範囲」及び「発明の詳細な説明」
の欄、並びに図面 ６、補正の内容 ６−１明細書の「特許請求の範囲」の欄別紙の通り ６−１明細書の「発明の詳細な説明」の欄（１）明細書
の第６頁１５行目に「制す」とあるのを、「整数」と訂
正する。 （２）明細書の第６頁１６行目に「複数の演算器により
」とあるのを、「複数の演算器を備えることにより」と
訂正する。 （３）明細書の第６頁１９行目にｒ命令の前の」とある
のを、「命令の前に」と訂正する。 （４）明細書の第９頁１８行目に「第１７図」とあるの
を、「第１５図」と訂正する。 （５）明細書の第９頁１８行目から１９行目に「マイク
ロプロセッサ」とあるのを、「データ処理装置」と訂正
する。 （６）明細書の第９頁２０行目に「第１７図」とあるの
を、「第１５図」と訂正する。 （７）明細書の第１１頁１１行目から１３行目に「使用
した・・・（中略）・・・この際、」とあるのを、「使
用し、Ｂａ２が拡張部を有する場合は、」と訂正する。 （８）明細書の第１１頁１５行目にｒｌＥａｌの拡張部
。 Ｂａｌの多段間接モード拡張部、」とあるのを、ｒＢａ
ｌの多段間接モード、」と訂正する。 （９）明細書の第１６頁１４行目に「実行アドレス」と
あるのを、「実効アドレス」と訂正する。 α０）明細書の第３２頁１１行目から１２行目に「デコ
ーダして」とあるのを、「デコードして」と訂正する。 （１１）明細書の第３３頁２行目に「第１デコーダ」と
あるのを、「メインデコーダ」と訂正する。 （１２）明細書の第３３頁８行目から９行目までを削除
する。 （１３）明細書の第３３頁１２行目に「サブコード判定
回路３４」とあるのを、「サブコード有効判定回路３４
」　と訂正する。 （１４）明細書の第３３頁２０行目に「命令デコード部
５２は命令フェッチ部５１」　とあるのを、「命令デコ
ード部２２は命令フェッチ部２１Ｊ　と訂正する。 （１５）明細書の第３５頁１６行目に「アドレスデコー
ダ」とあるのを、「アドレッシングモードデコーダ」と
訂正する。 （１６）明細書の第３７頁１８行目から１９行目に「出
力される・・・（中略）・・・デコードされ］とあるの
を、「出力される。またＰＣ計算部２３での計算結果は
命令デコード部２２において次にデコードされ」と訂正
する。 （１７）明細書の第３９頁４行目と５行目との間に以下
の文章を加入する。 「汎用レジスタ、ワーキングレジスタを含むレジスタフ
ァイル５２．　ＳＰ演算部４９と主な演算器との間はＳ
１バス１０６．　　Ｓ２バス１０７．　　ＤＯババス０
Ｂの３本のバスにて結合されており、１個のレジスタ間
演算を指示する１マイクロ命令は２クロツクサイクルで
処理される。」（１８）明細書の第３９頁８行目に「Ｄ
バス１１」　とあるのを、「Ｄバス１１１」　と訂正す
る。 （１９）明細書の第４５頁１行目に「最小の２クロツク
サイクル」とあるのを、「最小２クロックサイクル」と
訂正する。 （２０）明細書の第４５頁７行目から８行目に「パイプ
ライン処理機能」とあるのを、「パイプライン処理機構
」と訂正する。 （２１）明細書の第４９頁１４行目に「命令デコード部
２１Ｊとあるのを、「命令デコード部２２」　と訂正す
る。 （２２）明細書の第５０頁１４行目に「デコーダする。 」とあるのを、「デコードする。」と訂正する。 （２３）明細書の第５０頁１５行目に「命令デコード部
２１」とあるのを、「命令デコード部２２」　と訂正す
る。 （２４）明細書の第５０頁１６行目に「サブデコーダ３
３Ｊ　とあるのを、「サブデコーダ３２」と訂正する。 （２５）明細書の第５０頁２０行目にｒ３１．３３Ｊ　
とあるのを、ｒ３１．３２Ｊ　と訂正する。 （２６）明細書の第５２頁１５行目に「行う。」とある
のを、「行うことである。」と訂正する。 （２７）明細書の第５３頁１７行目に「Ｅステージ５で
書込み処理が」とあるのを、「Ｅステージ５で処理され
、書込み処理が」と訂正する。 （２８）明細書の第５６頁１行目に「Ｒステージ４」と
あるのを、「Ｒステージ６」と訂正する。 （２９）明細書の第６４頁８行目から１０行目に「ある
いは・・・（中略）・・・ステップコード等」とあるの
を削除する。 （３０）明細書の第６４頁１３行目に「サブコード有効
判定回路３２」とあるのを、「サブコード有効判定回路
３４Ｊ　と訂正する。 （３１）明細書の第６５頁１７行目に「サブコード有効
判定回路３２」とあるのを、「サブコード有効判定回路
３４」　と訂正する。 （３２）明細書の第６７頁２行目にＩＩＢＵｓ（０：５
）　Ｊとあるのを、ｒｌＢＵｓ（２：５）　Ｊ　と訂正
する。 （３３）明細書の第６８頁１行目に「サブコード有効判
定回路３２」とあるのを、「サブコード有効判定回路３
４」　と訂正する。 （３４）明細書の第７１頁５行目に「そして」とあるの
を、「この信号は」と訂正する。 （３５）明細書の第７１頁１４行目から１６行目に「２
オペランド・・・（中略）・・・が該当する。」とある
のを、「２オペランド命令が該当する。」と訂正する。 （３６）明細書の第７１頁１７行目から１９行目に「複
数・・・（中略）・・・あるいは」とあるのを削除する
。 （３７）明細書の第７２頁１４行目から１６行目に「場
合、あるいは・・・（中略）・・・場合等に」とあるの
を、「場合に」と訂正する。 （３８）明細書の第７２頁１７行目に「サブコード有効
判定回路３２」とあるのを、「サブコード有効判定回路
３４」と訂正する。 （３９）明細書の第７３頁１９行目に「制御及び」とあ
るのを、「制御部及び」と訂正する。 （４０）明細書の第８７頁５行目から７行目に「演算命
令等・・・（中略）・・・なっているが、」とあるのを
、「演算命令のみをサブコードとして生成可能としてい
るが、」と訂正する。 ６−３図面 （１）第２図を別紙の通り訂正する。 （２）第３図を別紙の通り訂正する。 （３）第４図を別紙の通り訂正する。 （４）第９図を別紙の通り訂正する。 但し、第７図及び第８図は訂正の要なし。 （５）第３１図を別紙の通り訂正する。 （６）第３５図を別紙の通り訂正する。 （７）第３６図（Ｃ）を別紙の通り訂正する。 ７、添付書類の目録 （１）補正後の特許請求の範囲の全文を記載した書面　
　　　　　　　　　　　　　　１通（２）訂正図面　　
　　　　　　　　　　　１通補正後の特許請求の範囲の
全文を記載した書面２、特許請求の範囲 （１）算術演算命令を処理するデータ処理装置であって
、 データを格納する複数のレジスタと、 前記複数のレジスタに結合され、前記算術演算命令の一
部または全部の演算を実行する第１の及び第２の算術演
算器と、 前記第１及び第２の算術演算器にそれぞれ異なる１命令
を並列実行させる命令実行制御手段と、 該命令実行制御手段が前記第１及び第２の算術演算器に
並列実行させた演算結果を、前記第１及び第２の算術演
算器による演算結果を反映するフラグを含むプロセッサ
状態語に反映させる手段と を備えたことを特徴とするデータ処理装置。 （２）データを格納する複数のレジスタと、前記複数の
レジスタにそれぞれ結合され、命令に従ってデータを処
理する第１．第２の演算器と、 前記第１及び第２の演算器に結合され、前記第１及び第
２の演算器による演算結果を反映する■または複数のフ
ラグを含むプロセッサ状態語の各フラグに、前記第１．
第２の演算器が処理した命令に応じてその演算結果を反
映させるか否かをそれぞれ判断する第１゜第２の判断手
段と、 連続する２命令の先行する命令の演算処理を前記第１の
演算器に、引続く命令の演算処理を前記第２の演算器に
並列実行させる命令実行制御手段と、 該命令実行制御手段が前記第１及び第２の算術演算器に
２命令を並列実行させた際に、前記プロセッサ状態語内
の各フラグについて、前記第２の判断手段が演算結果を
反映すると判断した場合は前記第２の演算器による演算
結果を反映してフラグを更新し、前記第２の判断手段が
演算結果を反映しないと判断し且つ前記第１の判断手段
が演算結果を反映すると判断した場合は前記第１の演算
器による演算結果を反映してフラグを更新するフラグ更
新手段と を備えたことを特徴とするデータ処理装置。 （ａ） ＡＤＤ：Ｑ ＳＵＢ：Ｑ （ｂ） ＭＯＶ：Ｇ ＡＤＤ：Ｑ （ｃ） ＭＵＬ：Ｒ ＭＯＶ：Ｑ （ｄ） ＳＨＡ：Ｑ ＳＵＢ：Ｌ 第 ５ ＃１．Ｒ１ ＃１．Ｒ２ ＠（ＲＯ）、＠（Ｒ１） ＄１．ＲＯ Ｒ２，ＲＯ ＄２．Ｒ２ ＃５　、　ＲＯ Ｒ１，ＲＯ 図

Claims (2)

【特許請求の範囲】
1. （１）算術演算命令を処理するデータ処理装置であって
   、 データを格納する複数のレジスタと、 前記複数のレジスタに結合され、前記算術 演算命令の一部または全部の演算を実行する第１の及び
   第２の算術演算器と、 前記第１及び第２の算術演算器にそれぞれ 異なる１命令を並列実行させる命令実行制御手段と、 該命令実行制御手段が前記第１及び第２の 算術演算器に並列実行させた演算結果を、前記第１及び
   第２の算術演算器による演算結果を反映するフラグを含
   むプロセッサ状態語に反映させる手段と を備えたことを特徴とするデータ処理装置。
2. （２）データを格納する複数のレジスタと、前記複数の
   レジスタにそれぞれ結合され、 命令に従ってデータを処理する第１、第２の演算器と、 前記第１及び第２の演算器に結合され、前 記第１及び第２の演算器による演算結果を反映する１ま
   たは複数のフラグを含むプロセッサ状態語に、前記第１
   、第２の演算器が処理した命令に応じてその演算結果を
   反映させるか否かをそれぞれ判断する第１、第２の判断
   手段と、 連続する２命令の先行する命令の演算処理 を前記第１の演算器に、引続く命令の演算処理を前記第
   ２の演算器に並列実行させる命令実行制御手段と、 該命令実行制御手段が前記第１及び第２の 算術演算器に２命令を並列実行させた際に、前記第２の
   判断手段が演算結果を反映すると判断した場合は前記第
   ２の演算器による演算結果を反映してフラグを更新し、
   前記第２の判断手段が演算結果を反映しないと判断し且
   つ前記第１の判断手段が演算結果を反映すると判断した
   場合は前記第１の演算器による演算結果を反映してフラ
   グを更新するフラグ更新手段と を備えたことを特徴とするデータ処理装置。