JPH0391029A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は高度な並列処理機構により高い処理能力を実現
したデータ処理装置に関するものであり、より詳述すれ
ば、複数の命令を並列実行することが可能なデータ処理
装置に関する。

［従来の技術］ 第５図は従来のデータ処理装置の典型的なパイプライン
処理機構の構成を示すブロフク図である。

第５図に示したデータ処理装置のパイプライン処理機構
は、命令データの取込みを行う命令フェッチ（ＩＦ）ス
テージ９１．命令データの解析を行う命令デコード（Ｄ
）ステージ９２．オペランド等のアドレス計算を行うア
ドレス計算（Ａ）ステージ９３．オペランドデータのフ
ェッチを行うオペランドフェッチ（Ｆ）ステージ９４．
データの処理を行う実行（Ｅ）ステージ９５．オペラン
ドデータの書込みを行うオペランドライト（Ｗ）ステー
ジ９６の６段のパイプラインステージにて構成されてい
る。

このような従来のデータ処理装置のパイプライン処理機
構では、各ステージは異なる命令を同時に処理すること
が可能である。但し、オペランドやメモリアクセスに関
してコンフリクトが発生したような場合には優先度の低
いステージでの処理がコンフリクトが解消されるまで一
時停止される。

以上のように、パイプライン化されたデータ処理装置で
は、データ処理の流れに従って処理を複数のステージに
分割し、各ステージを同時に動作させることにより、１
命令に必要な平均処理時間を短縮させて全体としての性
能を向上させている。

パイプライン処理により複数の命令を同時に処理し、高
性能化を行ったデータ処理装置の例としてはＵＳＰ　Ｎ
１４，４０２，０４２“ＭＩＣＲＱＰＲＯＣＥＳＳＯＲ
ＳＹＳＹＴＥＭＷＩＴＩＩ　ｌＮ５ＴＲＵＣＴＩＯＮ　
ＰＲＥ−ＦＥＴＣＩＩ″に示されている。

しかし、１マシンサイクルに最大１命令しか実行できな
いデータ処理装置では、処理性能は動作周波数により制
限されてしまう、この問題を解決するために、複数の演
算器を設けて複数の命令を並列に実行しているものもあ
る。

例えば、ＩＢＭ　Ｓｙｓｔｅｍ／３６０　Ｍｏｄｅｌ　
９１と称されるデータ処理装置では、複数の加算器１乗
除算器を備え＼各演算器毎に’ｒｅｓｅｒｖａｔｉｏｎ
　５ｔａｔｉｏｎ″と称する機能を付加することにより
、命令の追越し制御を行うことにより処理速度の向上を
図っている。

この処理の詳細に関してはＤａｎｉｅｌ　Ｐ、　Ｓｉｅ
ｗｉｏｒｅｋ＋Ｃ，Ｇｏｒｄｏｎ　Ｂｅ１ｌ　ａｎｄ　
Ａｌ１ｅｎ　Ｎｅｗｅｌｌ＋″Ｃｏｍｐｕ　ｔｅｒＳｔ
ｒｕｃｔｕｒｅｓ：　Ｐｒ１ｎｃｉｐｌｅｓ　ａｎｄ　
Ｅｘａｌｌｐｌｅｓ”、ＭｃＧｒａｗＨｉｌｌ　Ｂｏｏ
ｋ　Ｃｏｍｐａｎｙ、ＰＰ、２９５−２９８（１９８２
）　　に示されている。

また、Ｍｏｔｏｒｏｌａ　Ｉｎｃ、のマイクロプロセッ
サＭＣ８８１００でも、　ｒｅｇｆｓｔｅｒ　ｓｃｏｒ
ｅｂｏａｄｉｎｇ″と称される機構を備えることにより
、複数の実行ユニットが使用するレジスタ間で生しるコ
ンフリクトを検出し、並列処理のシーケンスを制御して
いる。その詳細は、「３２ビツトマイクロプロセツサ、
演算処理の並列化で性能向上を図る」、日経エレクトロ
ニクス、ＮＯ，４４８、ｐｐ、１４５−１４９（１９８
８）に示されている。

更に、通常の実行部とは独立に動作可能で、メモリオペ
ランドを有していない簡単な算術・論理演算命令専用の
実行部を設けることにより命令の追越し制御を行おうと
している例もある。その詳細は、宮森高他、ｒ丁ＲＯＭ
仕様に基づ＜３２ビツトマイクロプロセツサＴＸ３のｃ
ｐｕアーキテクチャの検討」、儒学技報、Ｖｏｌ　、８
７．　Ｎｏ、　４２２．　ＣＰＳＹ８７−５３．　ＰＰ
、３１−３６　（１９８８）に示されている。

Ｉｎｔａｌ　Ｃｏｒｐ、の１８０８６０と称するデータ
処理装置では、整数ユニント、浮動小数点加算器、浮動
小数点乗算器がそれぞれ独立していて同時に動作可能で
ある。また、整数命令と浮動小数点命令とが連続してい
る場合には、この２命令を同時にデコードシて実行する
ことも可能である。その詳細は、ＬｅｓＩｒｅ　Ｋａｈ
ｎ、　５ａｒ−Ｈａｉ　Ｆｕ、”Ａ　１．０００．ＯＯ
ＯＴｒａｎｓ＋５ｔａｒ　　旧ｃｒｏｐｒｏｃｅｓｓｏ
ｒ　　、　　ｌ５ＳＣＣＤＴＧＥＳＴ　　ＯＦ　　ＴＥ
ＣＮＩＣＡＬＰＡＰＦ！Ｒ５，ＰＰ、５４−５５　（１
９８９）に示されている。

このように従来のデータ処理装置では、命令の並列実行
及び追越し制御を行うことにより処理速度の向上を図っ
ているが、複数命令間のオペランドのコンフリクトの検
出及び誤動作の回避を含めた実行制御が非常に複雑にな
る。

また、命令の追越し処理が行われている際に例外が発生
した場合には、例外処理後にデータ処理装置の状態を例
外が検出された時点の状態に復帰させ、且つ矛盾なく動
作させるために非常に複雑な制御が必要になる。

［発明が解決しようとする課題］ 従来のデータ処理装置は、上述の如く、複数の命令を並
列実行させようとすると、実行制御が非常に複雑になり
、その機能を実現するための論理量が大幅に増大すると
いう問題点があった。

また、命令の処理途中において例外が発生した場合には
、例外処理後に例外検出時の状態へ装置を復帰させるこ
とが非常に困難であるという問題点もある。

本発明は上述のような問題点を解決するためになされた
もので、簡単な制御で複数の命令を並列実行することが
できるデータ処理装置を得ることを目的とする。

また、命令処理の途中に例外が発生した場合にも特別な
制御を要せず、１命令ずつ逐次実行する場合と同様の処
理で正しく例外処理から復帰することが可能なデータ処
理装置の提供を目的とする。

更に、デバッグあるいはテスト時には１命令ずつ逐次実
行するモードを選択可能にしたデータ処理装置の提供を
目的とする。

［課題を解決するための手段］ 本発明のデータ処理装置は、命令実行手段が複数の演算
器を備えると共に複数の命令を並列に実行する機能を有
し、また命令デコード手段が複数の命令にて槽底される
命令群の各命令を同時にデコードする手段と、各命令が
参照するオペランド値をそれぞれに先行する命令が書換
えず、且つ命令実行手段が備えている複数の演算器によ
り各命令を実行可能であるか否かを検出する検出手段と
を備え、この検出手段が実行可能であると検出した場合
に命令実行手段が複数の命令を並列実行するように槽底
されている。

また、本発明のデータ処理装置は、命令デコード手段が
１つの命令を１つあるいは複数の処理対象に分割してデ
コードし、１つの処理対象をデコードして１つのデコー
ド結果を出力する手段と、第１の命令が一つまたは複数
の処理対象に分割されて処理され、第１の命令に引続く
第２の命令が一つの処理対象として処理される場合に、
第１の命令の最後の処理対象と第２の命令の処理対象と
を同時にデコードする手段とを有し、命令実行手段が第
１の命令の最後の処理対象のデコード結果に対応する命
令と第２の命令の処理対象のデコード結果に対応する命
令とを並列実行する手段を具備している。

更に、本発明のデータ処理装置は、命令デコード手段が
１つの命令を１つあるいは複数の処理対象に分割してデ
コードし、１つの処理対象をデコードして１つのデコー
ド結果を出力する手段と、第１の命令が一つまたは複数
の処理対象に分割されて処理され、第１の命令に引続く
第２の命令が複数の処理対象として処理される場合に、
第１の命令の最後の処理対象と第２の命令の最初の処理
対象とを同時にデコードする手段とを有し、命令実行手
段が第１の命令の最後の処理対象のデコード結果に対応
する命令と第２の命令の最初の処理対象のデコード結果
に対応する命令とを並列実行する手段を具備している。

また更に本発明のデータ処理装置は上述の各構成それぞ
れに加えて、命令を並列実行するか逐次実行するかを選
択可能なｆｊｌ威を採っている。

［作用］ 本発明に係るデータ処理装置では、複数の命令にて槽底
される命令群が同時にデコードされ、各命令が参照する
オペランド値をそれぞれに先行する命令が書換えず、且
つ各命令がそれぞれ異なる演算器で処理可能な場合に、
各命令が並列実行される。

また本発明に係るデータ処理装置では、第１の命令が一
つまたは複数の処理対象に分割されて処理され、第１の
命令に引続く第２の命令が一つの処理対象として処理さ
れる場合に、命令デコード手段が第１の命令の最後の処
理対象と第２の命令の処理対象とを同時にデコードし、
命令実行手段が第１の命令の最後の処理対象のデコード
結果に対応する命令と第２の命令の最初の処理対象のデ
コード結果に対応する命令とを並列実行する。

更に本発明に係るデータ処理装置では、第１の命令が一
つまたは複数の処理対象に分割されて処理され、第１の
命令に引続く第２の命令が複数の処理対象として処理さ
れる場合に、命令デコード手段が第１の命令の最後の処
理対象と第２の命令の最初の処理対象とを同時にデコー
ドし、命令実行手段が第１の命令の最後の処理対象のデ
コード結果に対応する命令と第２の命令の最初の処理対
象のデコード結果に対応する命令とを並列実行する。

また更に本発明のデータ処理装置では、デバッグあるい
はテスト時には必要に応じて命令を逐次［発明の実施例
］ 以下、本発明をその実施例を示す図面に基づいて詳述す
る。

（１）「本発明のデータ処理装置の命令フォーマットと
例外処理」 本発明のデータ処理装置の命令は１６ビント単位で可変
長となっており、奇数バイト長の命令はない。

本発明のデータ処理装置では高頻度のプロセンサ命令を
短いフォーマントとするため、特に工夫された命令フォ
ーマット体系を有する。例えば、２オペランド命令に対
しては基本的に「４バイト＋拡張部」のＩＩｍを有し、
総てのアドレッシングモードが利用可能な一般形フオー
マントと、頻度が高い命令及びアトレンジングモードの
みを使用可能な短縮形フォーマントとの２つのフォーマ
ントがある。

第６図から第１７＠は本発明のマイクロプロセッサの命
令フォーマットを示す模式図である。

第６図から第１７図のフォーマント中に現われる記号の
意味は以下の通りである。

一二オペレーシａンコードが入る部分 ＃：リテラルまたは即値が入る部分 Ｅａ：８ミニ８ビツト形のアトレンジングモードでオペ
ランドを指定する部分 Ｓｈ：６ビントの短縮形のアトレンジングモードでオペ
ランドを指定する部分 Ｒｎニレジスタフアイル上のオペランドをレジスタ番号
で指定する部分 フォーマントは、第６図に示す如く、右側がＬＳＢ側で
、且つ高いアドレスになっている。アドレスＮとアドレ
スＮ＋１との２バイトを見ないと命令フォーマットが判
別できないようになっているが、これは、命令が必ず１
６ビツト（２バイト）単位でフェフチ及びデコードされ
ることを前提としているためである。

本発明のデータ処理装置の命令では、いずれのフォーマ
ントの場合も、各オペランドのＥａまたはｓｈの拡張部
は、必ずそのＨａまたはｓｈの基本部を含むハーフワー
ドの直後に置かれる。これは、命令により暗黙に指定さ
れる即値データあるいは命令の固有の拡張部に優先する
。従って、４バイト以上の命令では、Ｅａの拡張部によ
って命令のオペコードが分断される場合がある。

また、後述するように、多段間接モードによりＥａの拡
張部に更に拡張部が付加される場合にも、次の命令オペ
レーションコードよりもそちらの方が優先される０例え
ば、第１ハーフワードにＥａｌを含み、第２ハーフワー
ドにＥａ２を含み、第３ハーフワードまである６バイト
命令の場合を考える。

Ｅａｌに多段間接モードを使用したために普通の拡張部
の他に多段間接モードの拡張部も付加されるものとする
。この際、実際の命令ビットパターンは、命令の第１ハ
ーフワード（Ｒａｌの基本部を含む）。

Ｅａｌの拡張部、Ｅａｌの多段間接モード拡張部、命令
の第２ハーフワード（Ｅａ２の基本部を含む）＋　＋！
ａ２の拡張部、命令の第３ハーフワードのＩ＋（ｉとな
る。

（１，１）　　ｒ短縮形２オペランド命令」第７図から
第１０図は２オペランド命令の短縮形フォーマットを示
す模式図である。

第７図はメモリーレジスタ間演算命令のフォーマットで
ある。このフォーマントにはソースオペランド側がメモ
リとなるＬ−ｆｏｒｍａｔとデスティネーションオペラ
ンド側がメモリとなるＳ−ｆｏｒｍａｔとがある。

Ｌ−ｆｏｒｍａｔでは、ｓｈはソースオペランドの指定
フィールド＋Ｒｎはデスティネーションオペランドのレ
ジスタの指定フィールド、　Ｒ１？はｓｈのオペランド
サイズの指定をそれぞれ表す。レジスタ上に置かれたデ
スティネーションオペランドのサイズは３２ビツトに固
定されている。レジスタ側とメモリ側とのサイズが異な
り、且つソース側のサイズが小さい場合に符号拡張が行
なわれる。

また、一部の命令（加算命令、減算命令）では、ソース
のオペランドサイズもワードに固定されている。この場
合、ＲＲのフィールドはオペレーションコードとなって
いる。

Ｓ−ｆｏｒｍａｔでは、Ｓｈはデスティネーションオペ
ランドの指定フィールド、　Ｒｎはソースオペランドの
レジスタ指定フィールド、　ＲＲはｓｈのオペランドサ
イズの指定をそれぞれ表す、レジスタ上に置かれたソー
スオペランドのサイズは３２ビツトに固定されている。

レジスタ側とメモリ側とのサイズが異なり、且つソース
側のサイズが大きい場合に、溢れた部分の切捨てとオー
バーフローチエツクとが行なわれる。

第８図はレジスター、レジスタ間演算命令のフォーマッ
ト（Ｒ−４ｏｒｓａｔ）を示す模式図である０図中、Ｒ
ｎはデスティネーシッンレジスタの指定フィールド、　
Ｒｍはソースレジスタの指定フィールドである。

オペランドサイズは３２ピントのみである。

第９図はリテラル−メモリ間演算命令のフォーマン）　
（Ｑ４ｏｒｗｒａｔ）を示す模式図である０図中、開は
デスティネーションオペランドサイズの指定フィールド
、＃はリテラルによるソースオペランドの指定フィール
ド、Ｓｈはデスティネーションオペランドの指定フィー
ルドである。

第１０図は即値−メモリ間演算命令のフォーマン）　（
１−ｆｏｒｍａｔ）を示す模式図である０図中、ＭＭは
オペランドサイズの指定フィールド（ソース、ディステ
ィネーションで共通）、Ｓｈはデスティネーションオペ
ランドの指定フィールドである。　Ｉ−ｆｏｒｍａｔの
即値のサイズは、デスティネーション側のオペランドの
サイズと共通に８．１６．３２ビツトとなり、ゼロ拡張
及び符号拡張は行なわれない。

（１，２）　　ｒ−船形１オペランド命令」第１１図は
１オペランド命令の一船形フオーマ７）　（Ｇｌ−ｆｏ
ｒＩＩａｔ）を示す模式図である０図中、問はオペラン
ドサイズの指定フィールドである。一部のＧｌ−ｆｏｒ
ｍａｔ命令では、ａａの拡張部以外にも拡張部がある。

また、問を使用しない命令もある。

（１，３）　　ｒ−船形２オペランド命令」第１２図か
ら第１４図は２オペランド命令の一船形フオーマントを
示す模式図である。このフォーマットに含まれるのは、
８ビツトで指定する一船形アドレンシングモードのオペ
ランドが最大２つ存在する命令である。オペランドの総
数自体は３つ以上になる場合がある。

第１２図は第１オペランドがメモリ読出しを必要とする
命令のフォーマント（Ｇ−ｆｏｒｍａｔ）を示す模式図
である０図中、ＥａＭ？よデスティネーションオペラン
ドの指定フィールド、　ＭＭはデスティネーションオペ
ランドサイズの指定フィールド、　　ＥａＲはソースオ
ペランド指定フィールド、　ＲＲはソースオペランドサ
イズの指定フィールドである。一部のＧ−ｆｏｒｍａｔ
命令では、ＥａＭ及びＥａＲの拡張部以外にも拡張部が
ある。

第１３図は第１オペランドが８ビ７ト即値の命令のフォ
ーマット（Ｅ−ｆｏｒＩＩａｔ）を示す模式図である。

図中、ＥａＭＬよデスティネーションオペランドの指定
フィールド、開はデスティネーションオペランドサイズ
の指定フィールド、＃はソースオペランド値である。

Ｅ４ｏｒ＠ａｔとｒ−ｆｏｒｍａｔとは機能的には類似
しているが、考え方の点で大きく異なっているｅ　Ｅ−
ｆｏｒｍａｔはあくまでも２オペランド−船形（Ｇ−ｆ
ｏｒＩＩａｔ）の派生形であり、ソースオペランドのサ
イズが８ビツト固定、ディスティネーションオペランド
のサイズが８　／１６／３２ビットから選択となってい
る。つまり、異種サイズ間の演算を前提とし、デスティ
ネーションオペランドのサイズに合わせて８ビツトのソ
ースオペランドがゼロ拡張または符号拡張される。

一方、Ｌｆｏｒｍａｔは、特に転送命令、比較命令で頻
度の高い即値のパターンを短縮形にしたものであり、ソ
ースオペランドとディスティネーションオペランドとの
サイズは等しい。

第１４図は第１オペランドがアドレス計算のみの命令の
フォーマット（ＧＡ−ｆｏｒｍａｔ）を示す模式図であ
る６図中、Ｆ！ａＷはデスティネーションオペランドの
指定フィールド、問はデスティネーションオペランドサ
イズの指定フィールド、　　Ｅａ＾はソースオペランド
の指定フィールドである。ソースオペランドとしては実
行アドレスの計算結果自体が使用される。

第１５図はショートブランチ命令のフォーマットを示す
模式図である６図中、ｃｃｃｃは分岐条件指定フィール
ド、　ｄｊｓｐ：８はジャンプ先との変位指定フィール
ドであり、本発明のデータ処理装置では８ビツトで変位
を指定する場合には、ビットパターンでの指定値を２倍
して変位値とする。

（１，４）　　ｒアドレッシングモード」本発明のデー
タ処理装置の命令のアドレッシングモード指定方法には
、レジスタを含めて６ビツトで指定する短縮形と、８ビ
ツトで指定する一般形とがある。

未定義のアトレンジ、ングモードを指定した場合あるい
は意味的に明らかに不合理なアトレンジングモードの組
合わせが指定された場合には、未定義命令を実行した場
合と同しく、予約命令例外が発生されて例外処理が起動
する。

これに該当するのは、デスティネーションが即値モード
の場合及びアドレス計算を伴うべきアドレシングモード
指定フィールドで即値モードを使用した場合などである
。

第１６図から第２６図に示すフォーマントの模式図中で
使用されている記号の意味は以下の通りである。

Ｒｎ：レジスタ指定 （Ｓｈ）　：　６ビツトの短縮形アドレッシングモード
での指定方法 （Ｈａ）　：　８ピントの一船形アドレフシングモード
での指定方法 フォーマントの図で点線で囲まれた部分は、拡張部を示
す。

（１，４，１）　　ｒ基本アトレンジングモード」本発
明のデータ処理装置の命令では種々のアドレッシングモ
ードをサポートする。それらの内、本発明のデータ処理
装置でサポートする基本アトレンジングモードには、レ
ジスタ直接モード、レジスタ間接モード、レジスタ相対
間接モード、即値モード、絶対モード、ＰＣ相対間接モ
ード、スタックボフプモード、スタックブツシュモード
がある。

レジスタ直接モードは、レジスタの内容をそのままオペ
ランドとする。第１６図にフォーマットの模式図を示す
。図中、Ｒｎは汎用レジスタの番号を示す。

レジスタ間接モードは、レジスタの内容をアドレスとす
るメモリの内容をオペランドとする。第１７図にフォー
マントの模式図を示す９図中、Ｒｎは汎用レジスタの番
号を示す。

レジスタ相対間接モードは、ディスプレースメント（直
が１６ビントであるか３２ピントであるかにより２種類
ある。それぞれ、レジスタの内容に１６ビツトまたは３
２ピントのディスプレースメント（直を加えた値をアド
レスとするメモリの内容をオペランドとする。第１８図
にフォーマントの模式図を示す。図中、Ｒｎは汎用レジ
スタの番号を示す、　ｄｊｓｐ：ｌＧとｄｊｓｐ　：　
３２とは、１６ビントのディスプレースメント値、３２
ビフトのディスプレースメント値をそれぞれ示す。ディ
スプレースメント値↓よ符号付きとして扱われる。

即値モードは、命令コード中で指定されるビンドパクン
をそのまま２進数と見なしてオペランドとする。第１９
図にフォーマントの模式図を示す。

図中、ｉｔｓ　　ｄａ　ｔａは即値を示す、　　Ｊａｕ
ｗ　　ｄａｔａのサイズは、オペランドサイズとして命
令中で指定される。

絶対モードは、アドレス値が１６ビツトで示されるか３
２ビツトで示されるかにより２種類ある。それぞれ、命
令コード中で指定される１６ビツトまたは３２ビツトの
ビンドパクンをアドレスとしたメモリの内容をオペラン
ドとする。第２０図にフォーマントの模式図を示す。図
中、ａｂｓ：１６とａｂｓ：３２とは１６ビント、３２
ビツトのアドレス値をそれぞれ示す。

ａｂｓ：１６でアドレスが示される場合は、指定された
アドレス値が３２ビツトに符号拡張される。

ＰＣ相対間接モードは、ディスプレースメント値が１６
ビツトであるか３２ビツトであるかにより２種類ある。

それぞれ、プログラムカウンタの内容に１６ビツトまた
は３２ビツトのディスプレースメント値を加えた値をア
ドレスとするメモリの内容をオペランドとする。第２１
図にフォーマットの模式図を示す。図中、ｄｊｓｐ　：
　１６とｄｉｓｐ　：　３２とは、１６ビツトのディス
プレースメント値、３２ビットのディスプレースメント
値をそれぞれ示す。ディスプレースメント値は符号付き
として扱われる。ＰＣ相対間接モードにおいて参照され
るプログラムカウンタの値は、そのオペランドを含む命
令の先頭アドレスである。多段間接アドレシングモード
においてプログラムカウンタの値が参照される場合にも
、同じように命令先頭のアドレスをｐｃ相対の基準値と
して使用する。

スタックポツプモードはスタックポインタ（ｓｐ）の内
容をアドレスとするメモリの内容をオペランドとする。

オペランドアクセス後、ＳＰをオペランドサイズだけイ
ンクリメントする。例えば、３２ビツトデータを扱う際
には、オペランドアクセス後にＳＰが＋４だけ更新され
る。Ｂ、Ｈのサイズのオペランドに対するスタックポツ
プモードの指定も可能であり、それぞれＳＰが＋１．＋
２だけ更新される。第２２図にフォーマントの模式図を
示す、オペランドに対しスタックポツプモードが意味を
持たないものに関しては予約命令例外が発生される。具
体的に予約命令例外となるのは、ｗｒｉｔｅオペランド
及びｒｅａｄ−ｍｏｄｉｆｙ−ｗｒＩｔｅオペランドに
対するスタックポンプモード指定である。

スタックブツシュモードはＳＰの内容をオペランドサイ
ズだけデクリメントした内容をアドレスとするメモリの
内容をオペランドとする。スタックブツシュモードでは
オペランドアクセス前にＳＰがデクリメントされる。例
えば、３２ビツトデータを扱う際には、オペランドアク
セス前にＳＰが−４だけ更新される。Ｂ、Ｈのサイズの
オペランドに対するスタックブツシュモードの指定も可
能であり、それぞれＳＰが−１，−２だけ更新される。

第２３図にフォーマットの模式図を示す、オペランドに
対してスタックブツシュモードが意味を持たない場合に
は予約命令例外が発生される。具体的に予約命令例外と
なるのは、ｒｅａｄオペランド及びｒｅａｄ−ｍｏｄｉ
ｆｙ−ｉｉｒｔｔｅオペランドに対すスタックブツシュ
モード指定である。

（１，４，２）　　ｒ多段間接アトレンジングモード」
複雑なアトレンジングも、基本的には加算と間接参照と
の組合わせに分解することができる。従って、加算と間
接参照とのオペレージクンをアドレッシングのプリミテ
ィブとして与えておき、それを任意に組合わせることが
できれば、いかに複雑なアトレンジングモードをも実現
することが可能である。

本発明のデータ処理装置の命令の多段間接アドレッシン
グモードはこのような観点に立脚したアドレッシングモ
ードである。複雑なアドレッシングモードは、モジュー
ル間のデータ参照あるいはＡＩ（Ａｒｔｉｆｉｃｉａｌ
　Ｉｎｔｅｌｌｉｇｅｎｃｅ　：人工知能）言語の処理
系に特に有用である。

多段間接アトレンジングモードを指定する際、基本アト
レンジングモード指定フィールドでは、レジスタベース
多段間接モード、ＰＣベース多段間接モード、絶対ベー
ス多段間接モードの３種類の指定方法の内のいずれか１
つを指定する。

レジスタベース多段間接モードは、レジスタの値を拡張
されるべき多段間接アドレッシングのベース値とするア
ドレッシングモードである。第２４図にフォーマットの
模式図を示す０図中、Ｒｎは汎用レジスタの番号を示す
。

ＰＣベース多段間接モードは、プログラムカウンタの値
を拡張されるべき多段間接アドレッシングのベース値と
するアドレッシングモードである。

第２５図にフォーマットの模式図を示す。

絶対ベース多段間接モードは、ゼロを拡張されるべき多
段間接アドレッシングのベース値とするアトレンジング
モードである。第２６図にフォーマットの模式図を示す
。

拡張される多段間接モード指定フィールドは１６ビツト
を単位としており、これが任意回反復される。１段の多
段間接モードにより、ディスプレースメントの加算、イ
ンデクスレジスタのスケーリング（Ｘｌｌ　Ｘ２．　Ｘ
４．　Ｘ８）と加算、メモリの間接参照を行なう。第２
７図は多段間接モードのフォーマントを示す模式図であ
る。各フィールドは以下に示す意味を有する。

Ｅ・０　：多段間接モード継続 Ｅ＝１　　ニアドレス計算終了 ｔｍｐ　ｇ＝＞　ａｄｄｒｅｓｓ　　ｏｒ　ｏｐｅｒａ
ｎｄ■・０　：メモリ間接参照なし ｔｌｌｐ　＋　ｄｉｓｐ　＋　Ｒｘ　＊　５ｃａｌａ　
ｌｌ＝＞　ｔｏｏｐ■−１：メモリ間接参照あり ｍｅｍ［ｔａ＋ｐ　＋　ｄｉｓｐ　＋　Ｒｘ　＊　５ｃ
ａｌｅ　］＝亀＞　　ｔａｐ Ｍ−０：　　＜Ｒｘ＞をインデクスとして使用Ｍ−１：
特殊なインデクス くＲに〉・０　インデクス値を加算しない（Ｒｘ−０） ＜ｉｌｘ＞−１プログラムカウンタをインデクス値とし
て使用 （Ｒｘ−ＰＣ） くＲに＞＝２　〜　　ｒｅｓｅｒｖｅｄｏ、０　　：多
段間接モード中の４ビツトのフィールドｄ４の値を４倍
してディスプレースメント値とし、これを加算する。ｄ
４は符号付きとして扱い、オペランドのサ イズとは関係なく必ず４倍して使用す る。

Ｄ・１　：多段間接モードの拡張部で指定されたｄｉｓ
ρＸ（１６／３２ビツト）をディスプレースメント値と
し、これを加算する。

拡張部のサイズはｄ４フィールドで指定する。

ｄ４＝ｏｏｏ１　　ｄｉｓｐｘは１６ビソトｄ４−００
１０　　ｄｉｓｐｘは３２ビットＸｘ：インデクスのス
ケール （ｓｃａｌｅ　−１／２／４／８） プログラムカウンタに対してＸ２．　ｘ４．　Ｘ　８の
スケーリングを行なった場合には、その段の処理終了後
の中間値（ｔｍｐ）として不定値が入る。この多段間接
モードによって得られる実効アドレスは予測できない値
となるが、例外は発生しない。プログラムカウンタに対
するスケーリングの指定は行なってはいけない。

多段間接モードによる命令フォーマントのバリエーショ
ンを第２８図及び第２９図に示す。第２８図は多段間接
モードがｍ続するか終了するかのバリエーションを示す
。第２９図はディスプレースメントのサイズのバリエー
ションを示す。

任意段数の多段間接モードが利用できれば、コンパイラ
の中で段数による場合分けが不要になるので、コンパイ
ラの負担が軽減されるというメリットがある。多段の間
接参照の頻度が非常に少ないとしても、コンパイラとし
ては必ず正しいコードを発生できなければならないから
である。このため、フォーマット上、任意の段数が可能
になっている。

（１□５）「例外処理」 本発明のデータ処理装置ではソフトウェア負荷の軽減の
ため、豊富な例外処理機能を有する。

本発明のデータ処理装置では、例外処理は命令処理を再
実行するもの（例外）、　命令処理を完了するもの（ト
ラップ）及び割込みの３種類に分類される。また本発明
のデータ処理装置では、この３種の例外処理とシステム
障害とを総称してＢＩＴと称する。

例外には、命令コード中で未定義のビットパターンが指
定されていた場合に発生する予約命令例外、ビットバタ
ン以外で未定義の機能を用いようとした場合に発生する
予約機能例外、不当なオペランド値が指定された場合に
発生する不正オペランド例外、特権命令となっている命
令をユーザーモードから使用した場合に発生する特権命
令例外メモリアクセスでバスエラーが生じた場合に発生
するバスアクセス例外、メモリアクセスでメモリ保護違
反が生じた場合に発生するアドレス変換例外等がある。

トランプには、除算命令等で除数がゼロであった場合に
発生するゼロ除算トラップ、デバッグサポートのために
オペランドブレイクポイントあるいはＰＣブレイクポイ
ントを設定してデバッグ事象が検出された場合にトラッ
プを発生するセルフデバッグトラップ、ソフトウェア的
にトラップを発生するトラップ命令９条件トラップ命令
、ストアバッファ処理においてバスエラーが検出された
場合に発生するバスアクセストラップ、ストアバッファ
処理においてメモリ保護違反が検出された場合に発生す
るアドレス変換トラップ、奇数アドレスにジャンプしよ
うとした場合に発生する奇数アドレスジャンプトランプ
等がある。

割込みには、外部からハードウェア的な信号により発生
する外部割込みあるいはソフトウェア的に発生される遅
延割込みがある。割込みは、実行中のコンテキストとは
無関係に、命令の切目（１ （２）「機能ブロックの構成」 第２図は本発明のデータ処理装置の構成を示すブロック
図である。また、第３図はそのより詳細な構成を示すブ
ロック図である。

本発明のデータ処理装置の内部を機能的に大きく分ける
と、命令フェッチ部２１．命令デコード部２２、　ＰＣ
計算部２３．オペランドアドレス計算部２４゜マイクロ
ＲＯＭ部２５．データ演算部２６．外部バスインターフ
ェイス部２７に分かれる。

第２図ではその他に、ＣＰＵ外部ヘアドレスを出力する
ためのアドレス出力回路２８と、ＣＰＵ外部とデータを
入出力するためのデータ入出力回路２９とを他の機能ブ
ロック部と分けて示した。

なお、１０１〜１１１はデータ及びアドレスを転送する
ための内部バスである。

（２，１）　　ｒ命令フェッチ部」 命令フェッチ部２１にはブランチバッフ１、命令キュー
３０とその制御部等があり、次にフェッチすべき命令の
アドレスを決定してブランチバッファあるいはＣＰＵ外
部のメモリから命令をフェッチする。またブランチバッ
ファへの命令登録をも行う。

ブランチバッファは小規模であるためセレクティブキャ
ッシュとして動作する。

ブランチバッファの動作の詳細に関しては特開昭６３−
５６７３１号に開示されている。

次にフェッチすべき命令のアドレスは、命令キュー３０
へ入力すべき命令のアドレスとして専用のカウンタにて
計算される６分岐あるいはジャンプが発生した場合には
、新たな命令のアドレスがＰＣ計算部２３あるいはデー
タ演算部２６からＣ＾ババス０３を介して転送されて来
る。

ＣＰｕ外部のメモリから命令をフェッチする場合は、Ｃ
Ａババス０３．外部バスインターフェイス部２７を通じ
てフェッチすべき命令のアドレスがアドレス出力回路２
８からＣＰＵ外部へ出力されることにより、データ入出
力回路２９からＤＤババス０１を介して命令コードがフ
ェッチされる。そして、バッファリングした命令コード
の内、次にデコードすべき命令コードが命令デコード部
２２へ出力される。

（２，２）　　ｒ命令デコード部」 命令デコード部２２においては、基本的には１６ビツト
（ハーフワード）単位で命令コードをデコードする。

命令フェッチ部２１からこの命令デコード部２２へ取込
まれた命令コードは【バス１０５を介して各ブロックへ
送られる。

命令デコード部２２には、１段目の命令デコードを行う
メインデコーダ３１，２命令の並列実行を行うために限
られた命令のみをデコードするサブデコーダ３２．メイ
ンデコーダ３１の出力を更にデコーダしてマイクロＲＯ
Ｍのエントリアドレスを生成する第２デコーダ３６の３
個のデコーダが含まれている。

更に、メインデコーダ３１には、第１ハーフワードに含
まれるオペレーションコードをデコードするＦＨＷデコ
ーダ、第２１第３ハーフワードに含まれるオペレーショ
ンコードをデコードするＮＦＨ−デコーダ、アトレンジ
ングモードをデコードするアトレンジングモードデコー
ダが含まれる。これらＦＨＷデコーダ、　ＮＦＨＷデコ
ーダ、アドレシッシングモードデコーダを一括して第１
デコーダと称する。

Ｆ）ＩＷデコーダあるいはＮＦＨＷデコーダの出力を更
にデコードしてマイクロＲＯＭのエントリアドレスを計
算する第２デコーダ、条件分岐命令の分岐予測を行う分
岐予測機構及びオペランドアドレス計算の際のパイプラ
インコンフリクトをチエツクするアドレス計算コンフリ
クトチエツク機構も含まれる。

また命令デコード部２２には、条件分岐命令の分岐予測
を行う分岐予測機構、２命令の並列実行が可能か否かを
判断するサブコード判定回路３４．命令固有の即値ある
いはアドレス計算に必要なディスプレースメントの取込
み及び符号拡張を行う拡張データ処理部３３．オペラン
ドアドレス計算の際のパイプラインコンフリクトをチエ
ツクするアドレス計算コンフリクトチェク部３９．デコ
ード結果の値を一時的に保持するためのＤコードランチ
３５゜ラッチ３７．サブコードラッチ３８等も含まれて
いる。

命令デコード部５２は命令フェッチ部５１から入力され
た命令コードを２クロツクにつき０〜６バイトずつデコ
ードする。２命令を並列実行する場合には、最大２命令
を同時にデコードする。デコード結果の内、データ演算
部２６での演算に関係する情報がマイクロＲＯＭ部２５
へ、オペランドアドレス計算に関係する情報がオペラン
ドアドレス計算部２４へ、ｐｃ計算に関係する情報がＰ
Ｃ計算部２３へ、命令キュー３０の出力ポインタ制御等
の情報が命令フェッチ部２１へそれぞれ出力される。

（２，３）　　ｒマイクロ命令一部」 マイクロＲＯＭ部２５には、主にデータ演算部２６を制
御するマイクロプログラムが格納されているマイクロＲ
ＯＭ４２．　　マイクロシーケンス制御部４１．マイク
ロ命令デコーダ４４．２命令の並列実行を行う場合に後
ろ側の命令をハードワイヤードでデコードするサブコー
ドデコーダ４３．命令デコード部２２から取込まれた信
号群の値を一時保持するためのＲコードランチ４０等が
含まれる。

マイクロ命令はマイクロＲＯＭ４２から２クロツクサイ
クルに１度読出される。マイクロシーケンス制御部４１
はマイクロプログラムで示されるシーケンス処理の他に
、例外１割込及びトラップ（この３つを合わせてＢＩＴ
と称する）の処理をハードウェア的に受付ける。

マイクロＲＯＭ部５５には命令コードに依存しない割込
みあるいは演算実行結果によるフラッグ情報と、第２デ
コーダ３６の出力等の命令デコード部２２の出力が入力
される。

マイクロ命令デコーダ４４及びサブコードデコーダ４３
の出力は主にデータ演算部２６に対して出力されるが、
ジャンプ命令の実行による他の先行処理中止情報等の一
部の情報は他のブロックへも出力される。

（２，４）　　ｒオペランドアドレス計算部」オペラン
ドアドレス計算部２４は命令デコード部２２のアドレス
デコーダ等から出力されたオペランドアドレス計算に関
係する情報によりハードワイヤード制御される。このブ
ロックではオペランドのアドレス計算に関するほとんど
の処理が行われる。メモリ間接アドレッシングのための
メモリアクセスのアドレス及びオペランドアドレスがメ
モリにマツプされたｒｌｏａ域に入るか否かのチエツク
も行われる。

アドレス計算結果は外部バスインターフェイス部２７へ
送られる。アドレス計算に必要な汎用レジスタ及びプロ
グラムカウンタの値はデータ演算部２６及びＰＣ計算部
２３からＡバス１０４を介して取込まれる。

メモリ間接アドレッシングを行う際は、外部バスインタ
ーフェイス部２７を通じてアドレス出力回路２８からＣ
ＰＵ外部へ参照すべきメモリアドレスが出力されること
により、データ入出力部２９から入力された間接アドレ
ス値がＤＤババス０１．命令デコード部２２．　ＤＩＳ
Ｐバス１０２を介して取込まれる。

（２，５）　　ｒＰＣ計算部」 ＰＣ計算部２３は命令デコード部２２から出力されるｐ
ｃ計算に関係する情報によりハードワイヤードに制御さ
れ、命令のｐｃ値を計算する。

本発明のデータ処理装置は可変長命令セットを有してお
り、命令をデコードしなければその命令の長さが判らな
い。このため、ＰＣ計算部２３は命令デコード部２２か
ら出力される命令長をデコード中の命令のＰＣ値に加算
することにより次の命令のＰＣ値を作り出す。

また、命令デコード部２２が分岐命令をデコードしてデ
コード段階での分岐を指示した場合は、ＰＣ計算部２３
は命令長の代わりに分岐変位を分岐命令のＰＣ値に加算
することにより分岐先命令のＰＣ値を計算する。このよ
うに分岐命令に対して命令デコード段階において予め分
岐することを本発明のデータ処理装置ではプリブランチ
と称する。

プリブランチ処理に関しては特願昭６１−２０４５００
号及び特願昭６１−２００５５７号に詳しく開示されて
いる。

ｐｃ計算部２３による計算結果は各命令のＰＣ値として
命令のデコード結果と共に出力される他、プリブランチ
時には次にデコードされるべき命令のアドレスとして命
令フェッチ部２１へ出力されると共に、次に命令デコー
ド部２２においてデコードされる命令の分岐予測のため
のアドレスとしても使用される。

分岐予測に関しては特願昭６２−８３９４号に詳しく開
示されている。

（２，６）　　ｒデータ演算部」 データ演算部２６は実行制御部４５により制御され、マ
イクロＲＯＦＩ部２５の出力情報に従って各命令の機能
を実現するために必要な演算をレジスタファイル５２と
演算器とで実行する。

実行制御部４５は、命令実行に必要なメモリアクセスの
制御も行う。

演算対象となるオペランドがアドレスあるいは即値であ
る場合は、オペランドアドレス計算部２４で計算された
アドレスを外部バスインターフェイス部２７を通じてア
ドレスレジスタ群４８に取込む。

また、演算対象となるオペランドが外部メモリ上にある
場合は、アドレス計算部２４にて計算されたアドレスを
バスインターフェイス部２７がアドレス出力回路２８か
ら出力し、フェッチしたオペランドをデータ入出力回路
２９からＤＤババスｏｔを介してメモリデータレジスタ
群５日に取込む。

演算器としてはＡＬＵ５３．　　バレルシフタ５４．プ
ライオリティエンコーダ５５あるいはカウンタ５６．ス
タックポインタのインクリメント／デクリメント等を行
うＳＰ演算部４９．シフトレジスタ等がある。

また、２命令を並列実行出来るようにメインのＡＬＵ５
３とは独立して動作可能なサブＡＬＵ５９が備えられて
おり、レジスタファイル５２．　ＳＰ演算部４９とＳＡ
ババス０９．　ＳＢババス１０．　Ｄバス１１の三つの
専用バスで結合されている。

この他、定数ＲＯＭ５７．プロセンサの状態を制御する
フィールド及び実行結果を反映するフラグ等からなるプ
ロセッサステータスワード（ＰＳＷ）５１．データ処理
装置に対して種々の制御を行うための制御レジスタ群５
０．メモリアクセスを行うアドレスを格納しインクリメ
ント／デクリメントが可能なアドレスレジスタ群４８．
メモリから取込まれたデータ及びメモリに書込まれるデ
ータを格納するためのメモリデータレジスタ群５８等が
ある。

データ演算時にＣＰＵ外部のメモリをアクセスする必要
がある場合は、実行制御部４５の指示によりアドレスレ
ジスタ群４８に格納されているアドレスが外部バスイン
ターフェイス部２７をｉｌ（、；てアドレス出力回路２
８からＣＰｕ外部へ出力されることにより、データ入出
力回路２９．　Ｄ［ｌバス１０１を通じて目的のデータ
がメモリデータ群５日にフェッチされる。

ＣＰＵ外部のメモリにデータをストアする場合は、アド
レスレジスタ群４８に格納されているアドレスを外部バ
スインターフェイス部２７を通じてアドレス出力回路２
８から出力すると同時に、メモリデータレジスタ群５８
に格納されているデータをＤＤババス０１を介してデー
タ入出力回路２９からＣＰＵ外部へ出力してメモリへの
書込みを実行する。

オペランドストアを効率的に実行するために、データ演
算部２６には４バイトのストアバッファが備えられてい
る。このストアバッファの管理も実行制御部４５で行わ
れる。

ジャンプ命令の処理あるいは例外処理等を行って新たな
命令アドレスをデータ演算部２Ｇが得た場合は、ジャン
プ先アドレスをＣＡババス０３を介して命令フヱッチ部
２１とｐｃ計算部２３へ出力する。

（２，７）　　ｒ外部バスインターフェイス部」外部バ
スインターフェイス部２７は本発明のデータ処理装置の
外部バスでの通信を制御する。

メモリのアクセスは総てクロックに同期して行われ、最
小２クロ７クサイクルで行うことができる。

メモリに対するアクセス要求は命令フェンチ部２１、オ
ペランドアドレス計算部２４及びデータ演算部２６から
独立に生じる。

外部バスインターフェイス部２７はこれらのメモリアク
セス要求を調停する。更にメモリとＣＰＵとを結ぶデー
タバスサイズである３２ビ７ト（１ワード〉の整置境界
を跨ぐメモリ番地にあるデータのアクセスは、このブロ
ック内で自動的にワード境界を跨ぐことが検知されて２
回のメモリアクセスに分解されて行われる。

ブリフェッチされるオペランドとストアされるオペラン
ドとが重なる場合のコンフリクト防止及びストアオペラ
ンドからフェッチオペランドへのバイパス処理もこの外
部バスインターフェイス部２７で行われる。

（３）「パイプライン処理」 本発明のデータ処理装置は、データ演算部２６において
１命令毎に処理を行う逐次実行モードと、２命令を並列
処理する並列実行モードとの２つの実行モードを備えて
いる。

以下、並列実行モードでの動作も含め、本発明のデータ
処理装置のパイプライン処理方法について説明する。

（３，１）　　ｒクロック」 第３０図は本発明のデータ処理装置のクロックのタイミ
ングチャートである。

本発明のデータ処理装置は外部から単相のクロックを入
力し、内部で２分周して卵重’＋！１２相りロック信号
（クロック１とクロック２）を生成し、内部クロックと
して全体に供給している。

各パイプラインステージは、上述の非重複二相クロック
と制御信号との論理積をとった非電？Ｘ４相クロンク（
クロンクＬクロフクＢ、クロフクＣ，クロックＤ）によ
り基本動作を論理的に規定している。

従って、各パイプラインステージは１つの処理を最小の
２クロツクサイクルで処理することが可能である。

以下、クロックＬクロフク２．クロフク＾、クロックＢ
、クロンクＣ，クロックＤがハイレベルである状態をそ
れぞれφＬφ２１φＡ、φＢ、φＣ１φＤと称す。

（３，２）　　ｒパイ１９４フ機構」 本発明のデータ処理装置のパイプライン処理機能は第１
図に示す構成となる。

命令のブリフェッチを行う命令フェッチステージ（ＩＦ
ステージ）１．命令のデコードを行うデコードステージ
（Ｄステージ）２．オペランドのアドレス計算を行うオ
ペランドアドレス計算ステージ（＾ステージ）３．マイ
クロＲＯＭアクセス（特にＲステージ６と称す）とオペ
ランドのブリフェッチ（特にＯＦステージ７と称す）を
行うオペランドフェッチステージ（Ｆステージ）４．命
令の実行を行う実行ステージ（Ｅステージ）５の５段構
成をパイプライン処理の基本とする。

Ｅステージ５では１段のストアバッファがあるほか、高
機能命令の一部は命令実行自体をパイプライン化するた
め、実際には５段以上のパイプライン処理効果がある。

各ステージは他のステージとは独立に動作し、理論上は
５つのステージが完全に独立動作する。

各ステージは１回の処理を最小２クロフクサイクルで行
うことができるので、理想的には２クロツクサイクルご
とに次々とパイプライン処理が進行する。

本発明のデータ処理装置にはメモリーメモリ間演算、メ
モリ間接アドレッシング等のような１回の基本パイプラ
イン処理のみでは処理不可能な命令があるが、本発明の
データ処理装置はこれらの処理に対しても可能な限り均
衡したパイプライン処理が行えるように設計されている
。

複数のメモリオペランドを有する命令に対しては、メモ
リオペランドの数に基づいてデコード段階で複数のパイ
プライン処理単位（ステップコード）に分解してパイプ
ライン処理を行う。

パイプライン処理単位の分解方法に関しては特願昭６１
−２３６４５６号で詳しく述べられている。

また、並列実行モードでは、２命令が１つのステップコ
ードとして処理される場合もある。

ＩＦステージ１からＤステージ２へ渡される情報は命令
コード１１そのものである。

Ｄステージ２からＡステージ３へ渡される情報は、命令
で指定された演算に関するコード（Ｄコード１２と称す
）と、オペランドのアドレス計算に関係するコード（Ａ
コード１３と称す）との２つがある。

Ａステージ３からＦステージ４へ渡される情報はマイク
ロプログラムルーチンのエントリ番地及びマイクロプロ
グラムへのパラメータなどを含むＲコード１４と、オペ
ランドのアドレスとアクセス方法指示情報などを含むＦ
コード１５との２つである。

Ｆステージ４からＥステージ５に渡される情報は演算制
御情報、リテラル等を含むＥコード１６と、オペランド
、オペランドアドレス等を含むＳコード１７との２つで
ある。

Ｅステージ５以外のステージで検出された［ｌＩＴに対
してはそのコードがＥステージ５に到達するまではＢＩ
Ｔ処理は起動しない。Ｅステージ５で処理されている命
令のみが実行段階の命令であり、ＩＦステージ１〜Ｆス
テージ４で処理されている命令はまだ実行段階に至って
いないのである。従って、Ｅステージ５以外で検出され
たＢＩＴは検出したことがステップコード中に記録され
て次のステージに伝えられるのみである。

（３，３）　　ｒ各パイプラインステージの処理」各パ
イプラインステージの人出カステンプコードには第１図
に示したように便宜上名前が付与されている。またステ
ップコードはオペレーションコードに関する処理を行い
、マイクロＲｏｌｌのエントリ番地及びＥステージ５に
対するパラメータ等になる系列と、Ｅステージ５のマイ
クロ命令に対するオペランドになる系列との２系列があ
る。

（３，３，１）　　ｒ命令フェッチステージ」命令フェ
ッチステージ（ＩＦステージ）１は命令をメモリあるい
はブランチバッファからフェッチして命令キュー３０へ
入力し、Ｄステージ２に対して命令コード１１を出力す
る。

命令キュー３０への人力は整置された４バイト単位で行
われる。メモリから命令をフェッチする際は、整置され
た４バイトにつき最小２クロンクサイクルを要する。し
かし、ブランチバッファがヒツトした場合は整置された
４バイトにつき１クロツクサイクルでフェッチ可能であ
る。

命令キュー３０の出力は命令デコードステージｌのクロ
ックに同期して動作し、出力ポインタにより２バイト単
位で管理されており、１クロツクサイクル毎に３２ビツ
トのデータを命令デコード部２２のＩバス１０５へ出力
できるようになっている。

Ｄステージ１のφ＾で出力ポインタの指し示す位置から
３２ビツトのデータがＩバス１０５へ出力され、命令デ
コード部２１からの指示により、出力ポインタの値が＋
０または＋１インクリメントされる。

Ｄステージ１のφＣで更新された出力ポインタの指し示
す位置から３２ピントのデータが夏バス１０５へ出力さ
れ、命令デコード部２１からの指示により、出力ポイン
タの値が十〇、＋１または＋２インクリメントされる。

従って、命令キュー３０は２クロツクサイクルの間に最
大６バイトまで命令コードを出力できる。

また分岐の直後には命令キュー３０をバイパスして命令
基本部２バイトを直接命令デコード部２１に転送するこ
ともできる。

ブランチバッファへの命令の登録及びクリア等の制御、
ブリフェッチ先命令アドレスの管理及び命令キュー３０
の制御もＩＦステージ１で行われる。

【Ｆステージ１で検出されるＥＩＴには、命令をメモリ
からフェッチする際のバスアクセス例外、メモリ保護違
反等によるアドレス変換例外がある。

（３，３，２）　　ｒ命令デコードステージ」命令デコ
ードステージ（Ｄステージ）２はＩＰステージ１から入
力された命令コード１１をデコーダする。

命令のデコードは命令デコード部２１のメインデコーダ
３１及びサブデコーダ３３を用いて、２クロックサイク
ル単位で１度行ない、１回のデコード処理で０乃至６バ
イトの命令コードを消費する。

φＡで■バス１０５上の命令コード１１が両デコーダ３
１．３３に取込まれる。

命令固有の即値及びアドレス計算に用いられるディスプ
レースメント等の拡張データはφＣでＩバス１０５から
拡張データ処理部３３へ取込まれ、符号拡張等の処理が
行われる。

サブコード有効判定回路３４では、サブデコーダ３２で
のデコード結果が有効であるか否かが判定される。

１回のデコードでＡステージ３に対してアドレス計算情
報であるＡコード１３と、オペレーションコードの中間
デコード結果であるＤコード１２とを出力する。Ａコー
ド１３にはアドレス計算を制御する制御コードと最大３
２ビツトのアドレス（１１飾情報とが、Ｄコード１２に
は命令実行を制御するための制御コードとリテラル情報
とが含まれる。Ｄコード１２はＤコードラッチ３５に保
持される。

Ｄステージ２ではＰＣ計算部２３の制御、命令キュー３
０からの命令コードの出力制御も行う。

Ｄステージ２で検出されるＢＩＴには、予約命令例外及
びブリブランチ時の奇数アドレスジャンプトラップがあ
る。また、！Ｆステージ１から転送されてきた各種ＢＩ
Ｔはステップコード内へエンコードする処理をしてＡス
テージ３へ転送される。

（３，３，３）　　ｒオペランドアドレス計算ステージ
」オペランドアドレス計算ステージ（Ａステージ）３は
処理が大きく２つに分かれる。１つは命令デコード部２
２の第２デコーダ３６を使用して、オペレージタンコー
ドの後段デコードを行う処理で、他方はオペランドアド
レス計算部２４でオペランドアドレスを計算する処理で
ある。

オペレージタンコードの後段デコード処理はＤコードラ
ッチ３５に保持されているＤコード１２を入力とし、レ
ジスタ及びメモリの書込み予約と、マイクロプログラム
ルーチンのエントリ番地とマイクロプログラムに対する
パラメータ等を含むＲコード１４の出力を行う、Ｄコー
ド１２の一部はデコードされずにラッチ３７．　　サブ
コードラッチ３８を経由してそのままＲコード１４とな
る。

Ｒコード１４はマイク０１７０Ｍ部２５のＲコードラッ
チ４０に保持される。なお、レジスタ及びメモリの書込
み予約は、アドレス計算で参照したレジスタ及びメモリ
の内容がパイプライン上を先行する命令で書換えられ、
誤ったアドレス計算が行われるのを防ぐためのものであ
る。この書込み予約処理は、アドレス計算コンフリクト
チエツク部３９で行われる。

レジスタ及びメモリの書込み予約に関しては、特願昭６
２−１４４３９４号で詳しく述べられている。

オペランドアドレス計算処理はＡコードエ３を入力とし
、オペランドアドレス計算部２４で加算及びメモリ間接
参照を組合わせてアドレス計算を行い、その計算結果を
Ｆコード１５として出力する。

この際、アドレス計算コンフリクトチエツク部３９にお
いてアドレス計算に伴うレジスタ及びメモリの読出し時
にコンフリクトチエツクが行われ、先行命令がレジスタ
あるいはメモリに書込み処理を終了していないためコン
フリクトが指示されれば、先行命令がＥステージ５で書
込み処理が終了するまで待つ。また、オペランドアドレ
スあるいはメモリ間接参照のアドレスがメモリにマツプ
されたｒｌｏ　ｉｉ域に入るか否かのチエツクも行われ
る。

Ａステージ３で検出されるＦＡＴには予約命令例外、特
権命令例外、バスアクセス例外、アドレス変換例外、メ
モリ間接アドレッシング時のオペランドブレイクポイン
トヒツトによるセルフデバッグトラップがある。

これらのＢＩＴ検出情報はＲコード１４及びＦコード１
５に反映される。Ｄコード１２．Ａコード１３自体がＢ
ＩＴを起こしたことを示していれば、Ａステージ３はそ
のコードに対してアドレス計算処理をせず、そのＥＩＴ
をＲコード１４及びＦコード１５に伝える。

（３，３，４）　　ｒマイクロＲＯＭアクセスステージ
」オベランドフェフチステージ（Ｆステージ）４も処理
が大きく２つに分かれる。１つはマイクロｌ？０Ｍ４２
のアクセス処理であり、特にＲステージ６と称される。

他方はオペランドプリフェンチ処理であり、特にＯＦス
テージ７と称される。Ｒステージ６とＯＦステージ７と
は必ずしも同時に動作するわけではなく、メモリアクセ
ス権が獲得できるか否か等に依存して、独立に動作する
。

Ｒステージ６はＲコードラッチ４０に保持されているＲ
コード１４に対して次のＥステージ５での実行制御コー
ドであるＥコード１６を生成する。

Ｒコード１４中のマイクロエントリアドレスでマイクロ
ＲＯＭ４２のアクセスが行われ、読出されたマイクロ命
令がマイクロ命令デコーダ４４でデコードされる。Ｒコ
ード１４の一部はサブコードデコーダ４３でハードワイ
ヤードにデコードされる。１つのＲコード１４に対する
処理が２つ以上のマイクロプログラムステップに分解さ
れる場合、マイクロＲＯＭ４２はＥステージ５で使用さ
れ、次のＲコード１４はマイクロＲＯＭアクセス待ちに
なる。

マイクロ命令のシーケンス管理はマイクロシーケンス制
御部４１で行われる。Ｒコード１４に対するマイクロＲ
ＯＭ４２のアクセスが行われるのはその前のＥステージ
５での最後のマイクロ命令実行時である６本発明のデー
タ処理装置ではほとんどの基本命令は１マイクロプログ
ラムステンブで行われるため、実際にはＲコード１４に
対するマイクロＲＯＭ４２のアクセスが次々と行われる
ことが多い。

Ｒステージ４で検出されるＢＩＴには、ＰＣブレークポ
イントヒントによる七ルフデバッグトラッフ。

があり、検出情報はＥコード１６に伝えられる。

Ｒコード１４が命令処理再実行型のＢＩＴ検出を示して
いる場合はそのＥＩＴ処理に対するマイクロプログラム
が実行される。Ｒコード（４が奇数アドレスジャンプト
ラップを示している場合はＲステージ６ばそれをＥコー
ド１６に伝える。これはプリブランチに対するもので、
Ｅステージ５ではそのＥコード１６で分岐が生じなけれ
ばそのプリブランチを有効として奇数アドレスジャンプ
トランプを発生する。

（３，３，５）　　ｒオペランドフェッチステージ」オ
ペランドフェッチステージ（ＯＦステージ）７はＦステ
ージ４での上述の２つの処理の内のオペランドプリフェ
ッチ処理を行う。

オペランドプリフェッチはＦコーＩ″１５を人力とし、
フェッチしたオペランドとそのアドレスとをＳコード１
７として出力する。オペランドアドレスはアドレスレジ
スタ群４８ニ、オペランドデータはメモリデータレジス
タ群５８にそれぞれ格納される。

１つのＦコード１５ではワード境界を跨いでもよいが、
４バイト以下のオペランドフェッチを指定する。Ｆコー
ド１５にはオペランドのアクセスを行うか否かの指定も
含まれており、Ａステージ３で計算されたオペランドア
ドレス自体あるいは即値をＥステージ５へ転送する場合
にはオペランドプリフェッチは行われず、Ｆコード１５
の内容がＳコード１７としてアドレスレジスタ群４８へ
転送される。

ブリフェッチしようとするオペランドとＥステージ５が
書込み処理を行おうとするオペランドとが一致する場合
は、オペランドプリフェッチはメモリからは行われずに
バイパスして行なわれる。

またｌ１０ｔ＋ｌ域に対してはオペランドプリフェッチ
を遅延させ、先行命令が総て完了するまで待ってオペラ
ンドフェッチが行われる。

ＯＦステージ７で検出されるＢＩＴにはバスアクセス例
外、アドレス変換例外、オペランドプリフェッチに対す
るブレイクポイントヒツトによる七ルフデバッグトラッ
プがある。

Ｆコード１５がセルフデバッグトランプ以外のＢＩＴを
示している場合はそれがＳコード１７へ転送され、オペ
ランドプリフェッチは行われない。Ｆコード１５がセル
フデバッグトラップを示している場合はそのＦコード１
５に対してＥＩＴを示していない場合と同じ処理が行わ
れると共にセルフデバッグトラップがＳコード１７へ伝
えられる。

（３，３，６）　　ｒ実行ステージ」 実行ステージ（Ｅステージ）５はＥコード１６．Ｓコー
ド１７を入力として動作する。このＥステージ５が命令
を実行するステージであり、Ｆステージ４以前のステー
ジで行われた処理はすべてＥステージ５のための前処理
である。

Ｅステージ５でジャンプ命令が実行されたり、ＢＩＴ処
理が起動されたりした場合は、ＩＰステージ１〜Ｆステ
ージ４までの処理はすべて無効にされる。

Ｅステージ５はマイクロプログラムにより制御され、Ｒ
コード１４に示されたマイクロプログラムルーチンのエ
ントリ番地からの一連のマイクロ命令を実行することに
より命令を実行する。

マイクロＲＯＭの読出しとマイクロ命令の実行とはパイ
プライン化されて行われる。従って、マイクロプログラ
ムでの条件分岐は関連する演算処理の１ステツプ後に行
われる。また、Ｅステージ５はデータ演算部２６にある
ストアバ７フアを利用して、４バイト以内のオペランド
ストアと次のマイクロ命令実行とをパイプライン処理す
ることも可能である。

また、並列実行モードではサブＡＬＵ５９を他の演算器
と独立に動作させることにより２命令の並列実行も可能
である。

Ｅステージ５ではＡステージ３で行ったレジスタあるい
はメモリに対する書込み予約をオペランドの書込みの後
に解除する。

また条件分岐命令がＥステージ３５で分岐を発生した場
合はその条件分岐命令に対する分岐予測が誤っていたの
であるから、分岐履歴の書換えが行われる。

Ｅステージ５で検出されるＢＩＴにはバスアクセス例外
、アドレス変換例外、セルフデバッグトラップ、奇数ア
ドレスジャンプトラップ、予約機能例外、不正オペラン
ド例外、予約スタックフォーマット例外、ゼロ除算トラ
ップ、無条件トランプ。

条件トラップ、遅延コンテキストトランプ、外部割込、
遅延割込、リセット割込、システム障害がある。

Ｅステージ５で検出されたＥＩＴは総てＥＩＴ処理され
るが、Ｅステージ５以前のＩＰステージ１〜Ｆステージ
４の間で検出されＲコード１４あるいはＳコード１７に
反映されているＥＩＴは必ずしもεＩＴ処理されるとは
限らない。

ＩＰステージ１〜Ｆステージ４の間で検出されたが、先
行の命令がＥステージ５でジャンプ命令が実行された等
の原因でＥステージ５まで到達しなかったＢＩＴはすべ
てキャンセルされる。そのＥＩＴを発生した命令はそも
そも実行されなかったことになる。

割込みは命令の切目でＥステージ５で直接受付けられ、
マイクロプログラムにより必要な処理が実行される。そ
の他の各種ＢＩＴの処理もマイクロプログラムにより行
われる。

（３，４）　　ｒ各パイプラインステージの状態制御」
パイプラインの各ステージは入力ランチと出力ランチと
を備え、他のステージとは独立に動作することを基本と
する。

各ステージは１つ前に行った処理が終了し、その処理結
果を出力ラッチから次のステージの入力ラッチへ転送し
、自身のステージの入力ランチに次の処理に必要な入力
信号の総てが揃えば次の処理を開始する。

即ち、各ステージは１つ前段のステージから出力されて
くる次の処理に対する入力信号の総てが有効となり、現
在の処理結果を後段のステージの入力ラッチへ転送して
出力ラッチが空になると次の処理を開始する。

各ステージが動作を開始する１つ前のクロックタイミン
グで入力信号が総て揃っている必要がある。入力信号が
揃っていないと、そのステージは待ち状態（入力待ち）
になる。出力ラッチから次のステージの入力ラッチへの
転送を行う際は次のステージの入力ラッチが空き状態に
なっている必要があり、次のステージの人力ランチが空
きでない場合もパイプラインステージは待ち状態（出力
待ち）になる、必要なメモリアクセス権が獲得出来なか
ったり、処理しているメモリアクセスにウェイトが挿入
されたり、その他のパイプラインコンフリクトが生じる
と、各ステージの処理自体が遅延する。

（３，５）　　ｒプログラムカウンタの管理」本発明の
データ処理装置のパイプライン上に存在するステップコ
ードは総て別命令に対応するものである可能性があり、
プログラムカウンタの値はステップコードそれぞれにつ
いて管理する。総てのステップコードはそのステップコ
ードが起因する命令のプログラムカウンタ値を有する。

ステップコードに付随して各パイプラインステージ上を
流れるプログラムカウンタ値をステンプブログラムカウ
ンタ（ＳＰＣ）　　と称する。

並列実行モードにおいて２命令で１つのステップコード
を形成する場合には、 ２命令の内の先行 （４）「並列実行モードでの動作」 前述の如く本発明のデータ処理装置は、データ演算部２
６において１命令毎に処理を行う逐次実行モードと、２
命令を並列処理可能な並列実行モードとの２つの実行モ
ードを備えている。

並列実行モードでは、ある条件を満たす場合、短縮形フ
ォーマントのリテラル−レジスタ間、レジスターレジス
タ間のＡＬＵ演算命令あるいは第１オペランドがレジス
タ上にあるＧ−ｆｏｒｍａｔの第１ステツプコード＋　
Ｅ−ｆｏｒｍａｔの第１ステツプコード等を一つ前の命
令と並列実行する。

上述のある条件を満たすか否かの判定は命令デコード部
２２のサブコード有効判定回路３２が行う。

即ち、制御レジスタ群５０に含まれている実行モード制
御レジスタ中の実行モード制御ビットがセットされるこ
とにより、実行モードが選択される。

そして、このビットがｍｌ＃にセットされると本発明の
データ処理装置は並列実行モードで動作し、“０２にセ
ットされると逐次実行モードで動作する。

実行モード制御ビットの値はソフトウェアでセント可能
である。以下では、並列実行モードでの本発明のデータ
処理装置の動作について詳細な説明を行う。

（４，１）　　ｒステップコードの生成」パイプライン
中の処理単位となるステップコードはＤステージ２にお
いて生成される。Ｄステージ２で生成されるステップコ
ードであるＤコード１２は、メインデコーダ３Ｉのデコ
ード結果と、サブデコーダ３２のデコード結果とからな
る。

以下、Ｄコード１２．Ｒコード１４．Ｅコード１６の各
ステップコードの内のメインデコーダ３１のデコード結
果に対応する部分をメインコードと称し、サブデコーダ
３２のデコード結果に対応する部分をサブコードと称す
、メインコードとサブコードとは基本的に各パイプライ
ンステージで独立に処理される。

第４図にサブコード有効判定回路３２の詳細な回路図を
示す。

図において、７１〜７４は４ビツトの比較器であり、φ
Ａで取込まれた２つの４ビツトデータを比較し、両者が
一致した場合に１′になる一致信号２１１〜２１４を出
力する。

７５はφＡでの５ＶＡＬＩＤ信号２０３の値を保持する
ラッチである。各論理ゲートは直接ハードウェアに対応
したものではなく、論理的な意味を示すものである。ま
た説明を簡略化するためにタイミング制御のための信号
は省略している。

命令デコード部２２では、φＡで１バス１０５上へ出力
されている３２ビツトの命令コードのピントＯからビッ
ト１５（以下、ＩＢＵＳ（０：１５）　ト表記する）を
メインデコーダ３１ニ、ＩＢＵＳ（ｌａ：３１）をサブ
デコーダ３２にそれぞれ取込んでデコード処理する。

レジスタ番号、サイズ等のパラメータとなるフィールド
の切出し処理も各デコーダで行われる。

メインデコーダ３１でデコード中の命令とサブデコーダ
３２でデコード中の命令とが異なる命令である場合につ
いてのみ２命令の並列実行が可能となるので、以下便宜
上メインデコーダ３１でデコード中の命令を命令１、サ
ブデコーダ３２でデコード中の命令を命令２として説明
する。

サブコード有効判定回路３２はφＡでレジスタ番号指定
フィールドに相当するＩＢＵＳ（０：５）、　ＩＢＵＳ
（１２：１５）、　ＩＢＵＳ（１８：２１）、　ＩＢＵ
Ｓ（２８：３１）と、命令フェッチ部２１から入力され
るＩＢＵＳ（１６：３１）上のデータの有効／無効を示
す５ＶＡＬＩＤ信号２０３（但し、“１”：有効）を取
込む、φＡでの５ＶＡＬＩＤ信号２０３の値はランチ７
５に保持される。

また、実行モード制御レジスタ中の実行モード制御ビッ
トの値が間Ｄ［！信号２０１としてサブコード有効判定
回路３２へ入力されている。サブコード有効判定回路３
２では、まず指定レジスタの一致検出を行う。

第３１図は２つのレジスタ間演算を行う短縮形フォーマ
ットの命令が連続している場合の■バス１０５上の命令
コードの様子を示す模式図である。

この場合、ｌ？ＥＧＬ１．　ＲＥＧＲＩ、　ＲＥＧＬ２
．　ＩＩＥＧＲ２の４個のレジスタが指定される。他の
命令に関しても、オペランドがレジスタで指定される場
合には、レジスタ番号は上記レジスタ番号指定フィール
ドのどちらか一方あるいは両方で指定される。

サブコード有効判定回路３２は、命令２によりオペラン
ドとして指定されているレジスタが命令１により書換え
られるか否かをチエツクする。

まず、ＩＢＵＳ（２：５）　（ＲＥＧＬＩ）とＩＢＵＳ
（１８：２１）　（Ｉｌｌ！ＧＬ２）　。

ＩＢＵＳ（２：５）　（ＲＥＧＬＩ）とＩＢＵＳ（２８
；３１）（ＲＥＧＲ２）、　ＩＢＵＳ（１２：：１５）
　（ＲＥＧＲＩ）　　とＩＢＵＳ（１８：２１）（ＲＥ
ＧＬ２）、　ＩＢＵＳ（１２：１５）（ＲＥＧＲＩ）と
ＩＢＬＩＳ（２８：３１）　（＋？ＥＧＲ２）とがそれ
ぞれ比較器７１〜７４で比較され、一致した場合に“ｌ
”となるＭＡＴＣＨＬＬ信号２１１．　Ｍ＾Ｔ　ＣＨＬ
　Ｒ＠号２１２．　Ｍ＾ＴＣＨＲＬ信号２１３、　ＭＡ
ＴＣＨＲＲ信号２１４が生成される。

また、メインデコーダ３１とサブデコーダ３２とでのデ
コード結果の一部がサブコード有効判定回路３２に入力
される。メインデコーダ３１からはＡＬＬＯＷ信号２０
４．　Ｎ０ＥＸＴ信号２０５．　ＷＲＩＴＥＲＬ信号２
０６．　ＷＲＩＴＥＲＲ信号２０７が、サブデコーダ３
２からは５ＵＢＶＡＬＩＤ信号２０８、　ＲＥＦＲＬ信
号２０９．　ＲＥＦＲＲ信号２１０がそれぞれ入力され
る。

ＡＬＬＯ−信号２０４は、サブコードが有効であり且つ
オペランドのコンフリクトが発生しなければ、２命令を
並列に実行してもよいことを示している。

＾ＬＬＯ−信号２０４は命令コードのみに依存する信号
であり、各命令について規定しである。

メインデコーダ３１でデコード中の命令が１命令の最後
のステップコードを生成する命令コードであり、命令の
処理シーケンスを変更する命令（ジャンプ命令、サブル
ーチンジャンプ命令等〉ではなく、その命令を実行した
後にトラップを起動する可能性のある命令（除数がゼロ
である場合にゼロ除算トラップを起動する除算命令、シ
ステムコールを行うトラップ命令等）でない場合に、Ａ
ＬＬＯＷ信号２０４は“１′になる０乗算命令のように
複数のマイクロ命令によって実行される命令であっても
よいし、複数のステップコードに分解されて処理される
命令の最終ステップコードを生成する命令であってもよ
い、また、メモリオペランドを有していても構わない、
命令固有の即値が後に続く場合は“０”になる。

Ｎ０ＥＸＴ信号２０５は、命令１がオペランドのアドレ
ス計算のための拡張データを持たず、アドレッシングモ
ードが多段間接モードでない場合に”１”になる。Ｎ０
ＥＸＴ信号２０５が”１″である場合は、サブデコーダ
３２に取込まれたＩＢＵＳ（１６：３１）が命令コード
であることを示している。アドレッシングモードとして
、レジスタ直接モード、レジスタ間接モード、スタック
ポツプモード、スタックブツシュモードが指定された場
合あるいはアドレッシングモードによってオペランドが
指定されない場合に１“になる。

ＷＲＩＴＥＲＬ信号２０６は命令１がＲＥＧＬＩのフィ
ールドで指定されたレジスタの内容を書換える場合に“
１′になる。しかし、Ｒ［！ＧＬＩがレジスタ番号の指
定フィールドになっていない場合には必ず“０″になる
。例えばＬ−ｆｏｒｍａｔの転送（ＭＯＶ）命令では“
１″となる。

ＷＲＩＴＥ！ＲＲ信号２０７は命令１がＩＩＥＧＲＩの
フィールドで指定されたレジスタの内容を書換える場合
に１１１になる。しかし、ＲＥＧＩＩＩがレジスタ番号
の指定フィールドになっていない場合には必ず′Ｏ″に
なる。例えばＱ−ｆｏｒｍａｔの加算（ＡＤＤ）命令で
、アドレッシングモードがレジスタ直接モードである場
合には０“になる。

５ＵＢＶＡＬＩＤ（言分２０８はサブデコーダ３２での
デコード結果が有効であったことを示す信号であり、サ
ブＡＬＵ５９で実行可能な命令であることを示している
。そして、命令が２バイト命令であり、メモリオペラン
ドを持たず、２クロツクサイクルで実行を終了する＾Ｌ
Ｕ演算命令である場合に“１”になる。

サブコード有効信号が°ｌ″になる命令の一覧表を第３
２図に示す、オペランドとしてレジスタが指定された１
オペランド命令、レジスターレジスタ間、リテラル（命
令コード中で指定された小さな即値）−レジスタ間の２
オペランド命令、ソースオペランドがレジスタであるＧ
”ｆｏｒｗＩａｔの命令の第１ステツプコード、　Ｅ４
ｏｒｍａｔの命令の第１ステツプコードが該当する。即
ち、複数ステップコードに分解されて処理される命令で
あり且つ第１オペランドの退避処理を行う場合、あるい
は２ツマイト命令であり且つメモリオペランドを持たず
、２クロツクサイクルで実行を終了するＡＬＵ演算命令
の際に１“になる。これらの命令では、命令の実行に関
して例外を発生することはない。

ＲＥＦＲＬ信号２０９は命令２がＲＥＧＬ２のフィール
ドで指定されたレジスタの内容を参照する場合に“１”
になる。ＲＥＧＬ２がレジスタ番号の指定フィールドに
なっていない場合には必ず“Ｏ”になる。例えばＳ−ｆ
ｏｒｍａｔのＭＯＶ命令ではドになる。

ＲＥＦＲＲ信号２１０は命令２がＲＥＧＲ２のフィール
ドで指定されたレジスタの内容を参照する場合に“１”
になる。ＲＥＧＲ２がレジスタ番号の指定フィールドに
なっていない場合には必ず′０″になる。例えば、Ｑ−
ｆｏｒｍａｔのＡＤＤ命令でアトレンジングモードがレ
ジスタ直接モードである場合、あるいはＧ４ｏｒｍａｔ
の第１ステツプコードでアドレッシングモードがレジス
タ直接モードである場合等に“１”になる。

また、Ｅ−ｆｏｒ−ｍａｔの第１ステツプコードではレ
ジスタの参照は行われないので、ＲＥＰＲＬ信号２０９
及びＲＥＦＲＲ信号２１０は共に”０”になる。

これらの信号を基にサブコード有効判定回路３２では２
命令の並列実行が可能か否かを判定し、サブコード有効
信号２０２を出力する。各比較器７１〜７４の比較結果
とメインデコーダ３１及びサブデコーダ３２からの入力
とを基に、命令２で参照するレジスタが命令１で書換え
られるか否かをチエツクする。もしこの２命令間でオペ
ランドのコンフリクトが発生しなければ、Ｎ０ＣＯＮＦ
信号２１５は“１”になる。

本発明のデータ処理装置が並列実行モードで動作してお
り　（ＭＯＤＥ信号２０Ｌ＝″ｌ″）、φＡで取込まれ
た命令コードの３２ビツト総てが有効であり（ＳＶＡＬ
ＩＤ信号２０３−“１”）、命令１がサブコードを有効
にすることを許可しており（ＡＬＵＯ−信号２０４・°
ｌ″）、命令２がサブコードを生成可能な命令であり（
ＳＵＢＶＡＬＩＤ信号２０８−“１″）、命令ｌと命令
２とでレジスタ間のコンフリクトが発生していない（Ｎ
ＯＣＯＮＦ信号２１５・“工”）場合にサブコード有効
信号２０２が１”になる。

サブコード有効信号２０２が“Ｏ“である場合にはサブ
コードは無効となり、後段のパイプラインステージでサ
ブコードに関する処理は行われない。

命令デコード部２２は命令キュー３０の出力ポインタ制
御及びｐｃ計算部２３へ使用命令長を出力している。ま
た、命令デコード部２２は短縮形フォーマットの命令で
は、サブコードが有効になった場合には１回のデコード
により４バイトの命令コードを消費したことを命令キュ
ー３０の出力制御部及びＰＣ計算部２３へ知らせる。こ
の場合のステップコードのＰＣ（ＳＰＣ）は、命令１の
ｐｃ値となり、命令２のＰＣ値は計算されない。

Ｇ−ｆｏｒｔｇａｔあるいはＥ−ｆｏｒｍａｔの第１ス
テツプコードでは、命令デコード部２２は命令キュー３
０の出力制御部へは１回のデコードにより４バイト使用
したことを知らせるが、ＰＣ計算部２３へは１回のデコ
ードで２バイト分の値を出力し、次のデコードサイクル
では、そのサイクルで使用した命令長に２バイト分上乗
せした値をＰＣ計算部２３へ出力する。

このようにして、命令デコード部２２はＧ４ｏｒｍａｔ
及びＥ−ｆｏｒｔｇａｔの命令番地を正しく計算するこ
とが出来る。

以上のように、メインデコーダ３１及びサブデコーダ３
２のデコード結果によりＤコード１２及びＡコード１３
が生成される。生成されたＤコード１２はＤコードラッ
チ３５に保持される。サブＤコードはサブコード部３５
Ａに格納される。

サブＤコードの構成を第３３図の模式図に示す。

オペランドサイズ、ソースとデスティネーシゴンのレジ
スタ番号、中間デコード結果である中間コード、リテラ
ル、デスティネーシッンレジスタへの書込みを行う場合
は“１”になるレジスタ書込み予約制ｍ信号及びサブコ
ード有効信号で構成されている。リテラルは指定された
リテラル値が８ビツトにゼロ拡張されている。サブコー
ド有効信号にはサブコード有効判定回路から出力される
５ＵＢＣＯＤＥＶ信号２０２の値がそのままセットされ
る。

以上のように、サブコードが有効となる場合は２つの命
令で１つのステップコードが生成され、後段のパイプラ
インステージでこのステップコードがパイプラインの１
つの処理単位として処理されていく。

（４，２）　　ｒステップコードの処理」サブコードが
有効な場合の後段のパイプラインステージでの処理につ
いて説明する。

Ａステージ３ではメインコードに関しては通常の処理が
行われる。中間デコード結果は、第２デコーダ３Ｇでデ
コードされ、その結果がラッチ３７の内容と共にＲコー
ドランチ４ｏへ出力される。サブコードに関しては、レ
ジスタへの書込みが行われる場合のみ、レジスタの書込
み予約を行う、レジスタ書込み予約制御信号以外の信号
なサブコードラフチ３８に一時保持され、Ｒコードラッ
チ４ｏのサブコード部４０＾へ出力される。

サブＲコードの内容を第３４図に示す、サブＤコードの
レジスタ書込み信号以外の部分がそのままサブＲコード
となっている。メモリオペランドがある場合には、アド
レス計算部２４でアドレス計算が行われる。

Ｒステージ６ではメインコードに関してマイクロＲＯＭ
４２のアクセス及びマイクロＲＯＭ４２から続出された
マイクロ命令のデコードを行い、実行制御信号を生成す
る。また、サブコードに関しては、ハードワイヤードに
デコードを行い、レジスタファイル５２あるいはＳＰ演
算部４９からＳＡババス０９．　ＳＢババス１０ヘノ出
力１ｌＩＩｖｓ、サブＡＬ［Ｉ５９　（７）演算制御、
ＤバスＩＩＩからレジスタファイル５２あるいはＳＰ演
算部４９への入力制御及びフラグ制御のための信号が生
成される。これらの信号は、実行制御部４５のサブＡＬ
Ｕ制御部４６．フラグ制御部４７等へ送られる。

サブコードに関するこれらの信号は、命令１に対する最
終マイクロ命令が読出された場合に有効となる。

ＯＦステージ７では必要に応じてオペランドのフェッチ
が行われる。

Ｅステージ５ではデータ演算部２６において命令の実行
が行われる。

メインコードの処理は、マイクロ命令の指示に従ってＡ
ＬＵ５３あるいはバレルシフタ５４等の演算器により行
われる。必要なデータの転送は、Ｓ１バス１０６、　３
２バス１０７．　　Ｄｏババス０８を介して行われる。

サブコードの処理は、命令１の最終のマイクロ命令の実
行サイクルに同期して、サブＡＬＵ５９で行われる０選
択されたレジスタの内容がレジスタファイル５２あるい
はｓｐ演算部４９からＳＡババス０９．　　ＳＢババス
１０へ読出される。ソースオペランドとしてリテラルが
指定されている場合には、８ビツトのリテラル値がゼロ
拡張されてＳＡババス０９へ読出される。　ＳＡババス
０９．　　ＳＢババス１０の内容がサブ＾ＬＩＩ５９へ
入力されてサブ＾ＬＵ制御部４６の制御により指定され
た演算が行われ、演算結果がＤバス１１１を介してレジ
スタファイル５２あるいはＳＰ演算部４９へ書戻される
。

命令１の最終マイクロステップでｎｏババス０８から書
込まれるレジスタとＤバス１１１から書込まれるレジス
タとが同じである場合にはＤバス１１１から書込まれる
。サブ＾ＬＵ５９の演算結果と命令１の最終マイクロ命
令の演算結果とによりＰＳＷ５１のフラグの更新が行わ
れる。フラグの更新はフラグ制御部４７により制御され
行われる。

命令２の実行結果によって変化するフラグにはサブＡＬ
ＩＩ５９での演算結果が反映され、命令２の実行結果で
は変化せずに命令１の実行結果により変化するフラグに
は命令１の演算結果が反映される。

命令ｌの実行結果によっても命令２の実行結果によって
も変化しないフラグは変化しない。

Ｅ−ｆｏｒｍａｔあるいはＧ−ｆｏｒ＋ｍａｔの第１ス
テツプコードに対してサブコードが生成されている場合
には、第１オペランド（ソースオペランド）として指定
されたリテラルあるいはレジスタの値がＳＡババス０９
゜サブ＾ＬＵ５９．　Ｄバス１１１を介してレジスタフ
ァイル５２中のワーキングレジスタへ退避される。この
場合、サブコードの処理は第１オペランドの退避処理の
みであるので、サブＡＬＵ５９での演算結果はＰＳ−５
１に反映されない、命令２の第２ステツプコードでは、
ワーキングレジスタに退避されている第１オペランドの
値を用いて命令が実行される。

（４，３）ｒＥＩＴ処理」 ２バイト命令に関してサブコードが有効になった場合に
は命令２に関してセルフデバッグトラップ以外の［！Ｉ
Ｔが起動されることはない。

命令１に関して例外が検出された場合には命令２に関す
る処理も行われず、命令１から処理を再実行する。

命令１が複数のマイクロ命令により処理される場合にも
、命令２の処理は命令１の最終マイクロ命令に同期して
処理されるため、命令ｌで例外が検出されたにも拘わら
ず命令２を実行してしまうことはない。

命令１でストアバッファ関連以外のトラップを起こす命
令では、ＡＬＬＯＷ信号２０４は必ず“Ｏｍになる。こ
れは、トラップに関するＢＩＴ処理ハンドラから元のプ
ログラムへ復帰する場合は、トラップを起こした次の命
令から処理が再開されるためである。例えば、ゼロ除算
トラップを起こす可能性がある除算命令では、＾ＬＬＯ
−信号２０４は”０１になる。

ストアバッファ処理に関して発生するトラップ（バスア
クセストラップなど）は命令の切目で受付けられる。従
って、命令１と命令２との間で受付ける必要はない、ま
た、外部割込みは命令の切目で受付けられるが、実行中
のコンテキストとは無関係であり、命令１と命令２との
間で受付ける必要はなく、命令１の実行前、あるいは命
令２の実行後に受付ければよい。

Ｅ−ｆｏｒｍａｔあるいはＧ−ｆｏｒｍａｔの第１ステ
ツプコードに関してサブコードが有効になった場合には
、命令２の第１ステツプコードと第２ステンブコードと
の間で割込み等を受付ける場合がある。この場合、第１
ステツプコードではソースオペランドの退避処理を行う
のみであり、割込み処理後に命令２から処理を再実行す
る。

以上に述べたように、本発明のデータ処理装置では並列
実行モードにおいても逐次実行モードと全く同様のＥＩ
Ｔ処理を行えばよく、並列実行モードでのＢＩＴ処理の
ために特別な機能を付加する必要はない。

なお、本発明のデータ処理装置がサポートしているデバ
ッグ機能（ＰＣブレイク、オペランドブレイク、トレー
ス）を用いてプログラムのデバッグを行う場合には、各
命令毎にデバッグ事象の検出チェ７クを行う必要があり
、動作モードとして逐（４，４）　　ｒ具体例」 次に本発明のデータ処理装置による命令の実行手順につ
いていくつかの具体例に従って説明する。

第３５図＋ａ）〜（［１にそれぞれ命令列の例を挙げ、
各命令列のパイプライン処理の様子を第３６図ｔａ＋〜
（ｆｌに示す。

第３５図において、コロン（：）の後の文字はフォーマ
ントを、“Ｖは即値を、“ａＯ”はカッコ内の値をアド
レスとするメモリ上にオペランドがあることをそれぞれ
表す。

第３６図ノ！ｌ０ＶＩ、　ＭＯＶ２は転送（？ｌ０Ｖ）
命令が２つのステップコードに分解されて処理されるこ
とを示しており、ＭＯＶＩはＭＯＶ命令の第１ステツプ
コードを、ＭＯＶ２はＭＯＶ命令の第２ステツプコード
をそれぞれ示している。なお、第３６図では説明の簡略
化のために前後の命令は省略しである。

第３５図（ａｌは、Ｑフォーマントの加算命令（ＡＤＤ
：Ｑ）と減算命令（ＳＯＢ：Ｑ）とが連続している場合
を示している。デスティネーシッンオペランドは共にレ
ジスタ上にある。この場合、双方共に２バイト命令であ
り、デスティネーションオペランドとして指定されてい
るレジスタも異なっているので、２命令の並列実行が可
能である。

具体的には、第３６図ｔａ＋に示す如く、２つの命令が
１つのステップコードとして各パイプラインステージで
同時に処理されてゆく。加算処理がＡｌＢ１２で、減算
処理がサブＡＬｔ１５９でそれぞれ実行される。

第３５図（ｂ）は、Ｇ　７　ｔ　−？　ｙトの転送命令
（ＭＯＶ：Ｇ）とＱフォーマットの加算命令（ＡＤＤ：
Ｑ）とが連続している場合である。

ＮＯＶ命令のソースオペランドとデスティネーションオ
ペランドとは共にメモリ上にある。この場合、？ｌＯＶ
命令の第２ステンブコードとＡＤＤ命令との並列実行が
可能である。

具体的には、第３６図（ｂ）に示す如く、２つの命令が
１つのステップコードとして各パイプラインステージで
同時に処理されていく、転送処理がＡｌＢ１２で、加算
処理がサブ＾ＬＵ５９でそれぞれ実行される。この場合
、ＭＯＶ命令のデスティネーションオペランドのメモリ
への書込み処理はストアバッファで行われる。

第３５図（Ｃ１は、Ｒフォーマットの乗算命令（ＭＵＬ
：Ｒ）とＱフォーマントの加算命令（ＡＤＤ：Ｑ）とが
連続している場合である。この場合、いずれも２バイト
命令であり、ＭｔｌＬ命令でデスティネーションオペラ
ンドとして指定されているレジスタをＡＤＤ命令が参照
しないので、２命令の並列実行が可能である。

具体的には、第３６図（Ｃ）に示す如く、２つの命令が
１つのステップコードとして各パイプラインステージで
同時に処理されていく。Ｅステージ５では、？ＪＵＬ命
令の最終ステップのサイクルでＡＤＤ命令に関する加算
処理が行われる。

第３５図（ｄｌは、Ｑフォーマットの算術シフト命令（
ＳＨＡ：口）とＬフォーマットの減算命令（ＳＵＢ　：
　Ｌ）とが連続している場合であり、オペランドのコン
フリクトが起こるために、２命令の並列実行が行えない
例である。即ちこの場合、双方共に２バイト命令である
が、５ｔ（Ｌ命令で書換えるレジスタＲＯの内容をＳＵ
Ｂ命令が参照するので、２命令の並列実行は不可能であ
る。

具体的には第３６図（ｄ）に示す如く、２つの命令が各
々１つのステップコードとして各パイプラインステージ
で処理されていく。

第３５図（ｅｌは、Ｑフォーマントの加算命令（＾ＤＤ
：Ｑ）とＧフォーマットの転送命令（ＭＯＶ：Ｇ）とが
連続している場合である。ＡＤＤ命令、　　）ＩＯＶ命
令のデスティネーションオペランドは共にメモリ上にあ
る。

この場合、ＡＤＤ命令とＭＯＶ命令の第１ステンブコー
ドとの並列実行が可能である。

具体的には、第３６図（ａｌに示す如（，２つの命令が
１つのステップコードとして各パイプラインステージで
同時に処理されていく、加算処理がＡｌＢ１２で、転送
処理がサブＡＬＩＩ５９でそれぞれ実行される。ＭＯＶ
命令の第１ステツプコードではＭＯＶ命令のソースオペ
ランドの値がワーキングレジスタに退避される。ＡＤＤ
命令、　　ＭＯＶ命令のデスティネーションオペランド
のメモリへの書込み処理はストアバッファで行われる。

第３５図（ｆ）は、Ｑフォーマットの加算命令（＾ＤＤ
：Ｑ）とＥフォーマントの減算命令（ＳＵＢ　：　Ｅ）
とが連続している場合である。この場合、ＡＤＤ命令と
ＳＵＢ命令の第１ステツプコードとの並列実行が可能で
ある。

具体的には、第３６図（ｆ）に示す如（，２つの命令が
１つのステップコードとして各パイプラインステージで
同時に処理されていく。加算処理が＾ＬＵ５３で、転送
処理がサブＡＬＵ５９でそれぞれ実行される。ＳＯＢ命
令の第１ステツプコードでは、ＳＵＢ命令のソースオペ
ランドであるリテラルの値がワーキングレジスタに退避
される。

以上に述べたように、本発明のデータ処理装置では命令
のデコード段階で複数の命令を同時にデコードし、演算
器等のハードウェアリソースあるいはオペランド等でコ
ンフリクトが起こらないことまでチエツクし、複数の命
令が実行ステージ５で並列実行可能な場合には、複数の
命令をまとめて１つのパイプライン処理単位であるステ
ップコードを生成し、後段のパイプラインステージでこ
のステンブコードに対する処理を行う。この場合、実行
ステージ５では、複数の命令が並列実行される。

（５）「本発明の他の実施例」 上記実施例では、レジスターレジスタ間、リテラル−レ
ジスタ間の演算命令等もサブコードとして生成可能とし
ているため多少複雑な構成となっているが、Ｇ−ｆｏｒ
＋＋＋ａｔあるいはＥ−ｆｏｒｍａｔの命令の第１ステ
ツプコードのみをサブコードとして生成するような場合
にはより簡単な構成で並列実行が実現可能である。

上記実施例では、サブＡＬＵ５９とレジスタファイル５
２及びＳＰ演算部４９との間をＳＡババス０９．　　Ｓ
Ｂノくス１１０、　Ｄバス１１１の３つの専用バスで接
続しているが、Ｇ−ｆｏｒｍａｔあるいはＥ−ｆｏｒｍ
ａｔの命令の第１ステツプコードでは第１オペランドの
退避が行われるだけなので、ＳＡババス０９とワーキン
グレジスタとに結合されたラッチ等の転送経路を設ける
のみでもよいし、ソースオペランド退避用専用のラッチ
を設けて、第２ステツプコードの処理時に退避用ラッチ
の内容を参照するようにしてもよい。

また上記実施例では、Ｅ−ｆｏｒｍａｔの命令の第１ス
テツプコードのみをサブコードとして生成する場合には
オペランドは命令コード中の即値で指定されるので、オ
ペランドがコンフリクトを起こすか否かをチエツクする
機能は不要である。

更に上記実施例では、命令２がＧ−ｆｏｒｍａｔの命令
であり、第１オペランドとして指定されているレジスタ
の内容を命令１が書換える場合、命令１の実行時に演算
結果をＤｏババス０８から命令２の第１オペランドとし
て指定されたレジスタに書込むのと同時にワーキングレ
ジスタにも書込むようにすれば、Ｇ−ｆｏｒｍａｔの命
令でもオペランドのコンフリクトをチエツクする必要は
ない。またこの場合、命令１がトラップを起こしても命
令２から再実行すればよいので、命令１がトラップを起
こす可能性のある命令であってもサブコードを生成する
ことができる。

上記実施例では、命令２がメモリオペランドを持たない
場合についてのみサブコードとして生成可能としている
が、命令１がメモリオペランドを持たない場合には命令
２がメモリオペランドを持ってもよいし、拡張部を持っ
てもよい、但しこの場合、アドレッシングモードをデコ
ードするデコーダが２つ必要になる。命令２のオペラン
ドがメモリ上にある場合、命令２でもバスアクセスに関
してＢＩＴを検出する可能性があるが、命令２でＢＩＴ
を検出した場合にはＢＩＴを起こした命令アドレスを得
るためにＰＣ値を補正する必要がある。アドレス加算器
を２つ持てば命令１と命令２とがそれぞれメモリオペラ
ンドを持つ場合にも対処できるが、制御が大変複雑にな
る。

また、上記実施例では、２命令を並列実行するためにメ
インのＡＬＵ５３とは別にサブＡＬｔ１５９を備え、そ
れぞれ異なるバスでレジスタファイル５２及びＳＰ演算
部４９と結合しているが、ＡＬＵ５３とサブＡＬＵ５９
との演算タイミングをずらせてレジスタファイル５２あ
るいはＳＰ演算部４９と＾ＬＵ５３間のデータ転送とレ
ジスタファイル５２あるいはＳＰ演算部４９とＡＩ、０
５３間のデータ転送とを同一バスを用いて時分割して行
ってもよい。

更に、上記実施例では、２バイト命令のみをサブコード
として生成可能にしているが、複数ステンブコードに分
解される命令の第１ステツプコードに対応する命令コー
ドでサブコードを形成するようにしてもよい、たとえば
、Ｇ−ｆｏｒｍａｔの第１ステツプコードでアドレッシ
ングモードがレジスタ直接モードである場合はＥ−ｆｏ
ｒｍａｔの第１ステツプコードをサブコードとして生成
してもよい。これらのサブコードでは、ソースオペラン
ドとして指定された値をワーキングレジスタに退避する
処理を行う。

上記実施例では、２命令を並列実行するためにメインの
ＡＬＵ５３とは別にサブＡＬＵ５９を設けているが、サ
ブバレルシフタ、サブプライオリティエンコーダ等を設
けて、シフト命令あるいはビットサーチ命令を他の命令
と並列に実行してもよい。

また上記実施例では、サブＡＬＵ５９とレジスタファイ
ル５２．　ＳＰ演算部４９間をＳＡババス０９．ＳＢバ
バス１０゜Ｄバス１１１の３つの専用バスにて接続して
いるが、サブコードを生成可能な命令を転送命令、１オ
ペランド命令、リテラル−レジスタ間２オペランド命令
に限れば、ＳＲババス１０は不要になる。また、転送命
令でｐｓ−を更新しない命令セットを処理する際に、転
送命令のみをサブコードとして生成する場合には、サブ
ＡＬＵ５９の代わりにＳＡババス０９とＤバス１１１に
結合されたランチ等の転送経路を設けるのみでもよい。

上記実施例では、メインコードはマイクロ命令により実
行制御し、サブコードはハードワイヤードにデコードし
て実行制御しているが、いずれもマイクロ命令で制御す
るようにしてもよいし、あるいはいずれもハードワイヤ
ードに制御してもよい。

上記実施例では、命令１はメインのデータ演算器で、命
令２はサブＡＬＵ５９でそれぞれ処理しているが、たと
えば命令１がレジスターレジスタ間の＾ＬＵ演算命令で
、命令２がレジスタ上のオペランドのシフト命令である
ような場合、バレルシフタ５４で命令２の処理を、サブ
ＡＬＵ５９で命令１をそれぞれ処理するようにしてもよ
い。

上記実施例では、命令ｌが拡張データを有する場合は２
命令の並列実行は出来ないが、サブデコーダ３２を複数
備えれば、メインデコーダが変位等の拡張部を有する場
合にも２命令を並列実行することが可能になる。

また上記実施例では、２命令の並列実行を可能にしてい
るが、３以上の命令を並列実行することも勿論可能であ
る。

上記実施例では、可変長命令セントを処理対象としてい
るが、ＲＩＳＣ（Ｒｅｄｕｃｅｄ　Ｉｎ５ｔｒｕｃｔｉ
ｏｎ　ＳｅｔＣｏｍｐｕ　ｔｅｒ）のように固定長命令
セットを処理するデータ処理装置に適用してもよい。Ｒ
ＩＳＣでは基本的に演算がレジスタ間で実行されるので
、本発明本発明は以下の（１１〜（１３）項に記載の各
実施態様に従って実施することが可能である。

（１）命令を格納する記憶手段と、 該記憶手段から命令を取込む命令フェッチ手段と、 該命令フェッチ手段により取込まれた命令をデコードす
る命令デコード手段と、 複数の演算器を含み、命令を実行する命令実行手段と を備えたパイプライン処理機構を有するデータ処理装置
において、 前記命令デコード手段は、 複数の命令にて構成される命令群の各命令を同時にデコ
ードする手段と、 前記命令群内の各命令が参照するオペランドの値をそれ
ぞれの命令に先行する命令が書換えず、且つ前記命令群
内の各命令が前記複数の演算器の異なる演算器でそれぞ
れ実行可能である所定の状態を検出する検出手段とを備
え、 前記命令実行手段は、前記検出手段が前記所定の状態を
検出した場合に、前記命令群の各命令を並列実行すべく
なしてあることを特徴とするデータ処理装置。

（２）　　命令を格納する記憶手段と、該記憶手段から
命令を取込む命令フェッチ手段と、 該命令フェッチ手段により取込まれた命令をデコードす
る命令デコード手段と、 複数の演算器を含み、命令を実行する命令実行手段と を備えたパイプライン処理機構を有するデータ処理装置
において、 前記命令デコード手段は、 複数の命令にて構成される命令群の各命令を同時にデコ
ードする手段と、 前記命令群内の各命令が参照するオペランドの値をそれ
ぞれの命令に先行する命令が書換えず、且つ前記命令群
内の各命令が前記複数の演算器の異なる演算器でそれぞ
れ実行可能である所定の状態を検出する検出手段とを備
え、 前記命令実行手段は、前記検出手段が前記所定の状態を
検出した場合に、前記命令群の各命令を並列実行するか
または逐次実行するかのいずれかを選択可能になしてあ
ることを特徴とするデータ処理装置。

（３）命令を格納する記憶手段と、 該記憶手段から命令を取込む命令フェッチ手段と、 該命令フェッチ手段により取込まれた命令をデコードす
る命令デコード手段と、 複数の演算器を含み、命令を実行する命令実行手段と を備えたパイプライン処理機構を有するデータ処理装置
において、 前記命令デコード手段は、 第１の命令とこの第１の命令に続く第２の命令とを同時
にデコードする手段と、前記第２の命令が参照するオペ
ランドの値を前記第１の命令が書換えず、且つ前記第１
の命令と前記第２の命令とが前記複数の演算器の異なる
演算器で実行可能な所定の状態を検出する検出手段とを
備え、 前記命令実行手段は、前記検出手段が前記所定の状態を
検出した場合に、前記第１の命令と前記第２の命令とを
並列実行すべくなしてあることを特徴とするデータ処理
装置。

（４）命令を格納する記憶手段と、 該記憶手段から命令を取込む命令フェッチ手段と、 該命令フェッチ手段により取込まれた命令をデコードす
る命令デコード手段と、 複数の演算器を含み、命令を実行する命令実行手段と を備えたパイプライン処理機構を有するデータ処理装置
において、 前記命令デコード手段は、 第１の命令とこの第１の命令に続く第２の命令とを同時
にデコードする手段と、前記第２の命令が参照するオペ
ランドの値を前記第１の命令が書換えず、且つ前記第１
の命令と前記第２の命令とが前記複数の演算器の異なる
演算器で実行可能な所定の状態を検出する検出手段とを
備え、 前記命令実行手段は、前記検出手段が前記所定の状態を
検出した場合に、前記第１の命令と前記第２の命令とを
並列実行するかまたは逐次実行するかのいずれかを選択
可能になしてあることを特徴とするデータ処理装置。

（５）命令を格納する記憶手段と、 該記憶手段から命令を取込む命令フェッチ手段と、 該命令フェッチ手段により取込まれた命令をデコードし
、そのデコード結果を出力する命令デコード手段と、 複数の演算器を含み、前記命令デコード手段から出力さ
れたデコード結果に従って命令を実行する命令実行手段
と を備えたパイプライン処理機構を有するデータ処理装置
において、 前記命令デコード手段は、 一つの命令を１または複数の処理単位に分割してデコー
ドし、各処理単位から一つのデコード結果を出力する手
段と、 第１の命令が一つまたは複数の処理単位に分割され、前
記第１の命令に続く第２の命令が一つの処理単位として
それぞれ処理される場合、前記第１の命令の最後の処理
単位である第１の処理単位と、前記第２の命令の処理単
位である第２の処理単位とを同時にデコードする手段と
、 前記第２の処理単位のデコード結果に対応する命令の処
理時に参照されるオペランドの値を前記第１の処理単位
のデコード結果に対応する命令の実行に際して書換えず
、且つ前記第１の処理単位のデコード結果に対応する命
令と前記第２の処理単位のデコード結果に対応する命令
とが前記複数の演算器の異なる演算器で実行可能な所定
の状態を検出する検出手段とを備え、 前記命令実行手段は、前記検出手段が前記所定の状態を
検出した場合に、前記第１の処理単位のデコード結果に
対応する命令と前記第２の処理単位のデコード結果に対
応する命令とを並列実行すべくなしてあることをｖＦ＠
とするデータ処理装置。

（６）命令を格納する記憶手段と、 該記憶手段から命令を取込む命令フェッチ手段と、 該命令フェッチ手段により取込まれた命令をデコードし
、そのデコード結果を出力する命令デコード手段と、 複数の演算器を含み、前記命令デコード手段から出力さ
れたデコード結果に従って命令を実行する命令実行手段
と を備えたパイプライン処理機構を有するデータ処理装置
において、 前記命令デコード手段は、 一つの命令を１または複数の処理単位に分割してデコー
ドし、各処理単位から一つのデコード結果を出力する手
段と、 第１の命令が一つまたは複数の処理単位に分割され、前
記第１の命令に続く第２の命令が一つの処理単位として
それぞれ処理される場合、前記第１の命令の最後の処理
単位である第１の処理単位と、前記第２の命令の処理単
位である第２の処理単位とを同時にデコードする手段と
、 前記第２の処理単位のデコード結果に対応する命令の処
理時に参照されるオペランドの値を前記第１の処理単位
のデコード結果に対応する命令の実行に際して書換えず
、且つ前記第１の処理単位のデコード結果に対応する命
令と前記第２の処理単位のデコード結果に対応する命令
とが前記複数の演算器の異なる演算器で実行可能な所定
の状態を検出する検出手段とを備え、 前記命令実行手段は、前記検出手段が前記所定の状態を
検出した場合に、前記第１の処理単位のデコード結果に
対応する命令と前記第２の処理単位のデコード結果に対
応する命令とを並列実行するかまたは逐次実行するかの
いずれかを選択可能になしてあることを特徴とするデー
タ処理装置。

（７）　　オペランドのアドレス計算方法を指定するオ
ペランド指定子にて指定されるオペランドを２個有する
２オペランド演算命令を処理するデータ処理装置であっ
て、 前記命令デコード手段は、 前記２オペランド演算命令を第１のオペランドのオペラ
ンド指定子を含む第３の処理対象と、第２のオペランド
のオペランド指定子を含む第４の処理対象との二つの処
理対象に分割してデコードする手段と、前記第３の処理
対象をデコードして前記第１のオペランドの退避処理を
行うための第Ｉのデコード結果を出力する手段と、前記
第４の処理対象をデコードして退避されている前記第１
のオペランドの値と前記第２のオペランドの値とを用い
て命令の演算処理を行うための第２のデコード結果を出
力する手段と を備えたことを特徴とする（５）及び（６）項記載のデ
ータ処理装置。

（８）　　命令コード中の即値で指定される第１のオペ
ランドとオペランドのアドレス計算方法を指定する終え
指定で指定される第２のオペランドとの２個のオペラン
ドを有する２オペランド演算命令を処理するデータ処理
装置であって・ 前記命令デコード手段は、 前記２オペランド演算命令を第１のオペランドを含む第
３の処理対象と、第２のオペランドのオペランド指定子
を含む第４の処理対象との二つの処理対象に分割してデ
コート′する手段と、 前記第３の処理対象をデコードして前記第１のオペラン
ドの退避処理を行うための第１のデコード結果を出力す
る手段と、前記第４の処理対象をデコードして退避され
ている前記第１のオペランドの値と前記第２のオペラン
ドの値とを用いて命令の演算処理を行うための第２のデ
コード結果を出力する手段と を備えたことを特徴とする（５）及び（６）項記載のデ
ータ処理装置。

（９）命令を格納する記憶手段と、 該記憶手段から命令を取込む命令フェッチ手段と、 該命令フェッチ手段により取込まれた命令をデコードし
、デコード結果を出力する命令デコード手段と、 前記命令デコード手段から出力されたデコード結果に対
応して命令を実行する命令実行手段と を備えたパイプライン処理機構を有するデータ処理装置
において、 前記命令デコード手段は、 一つの命令を１または複数の処理単位に分割してデコー
ドし、各処理単位から一つのデコード結果を出力する手
段と、 第１の命令が一つまたは複数の処理単位に分割され、前
記第１の命令に続く第２の命令が複数の処理単位として
それぞれ処理される場合、前記第１の命令の最後の処理
単位である第１の処理単位と、前記第２の命令の処理単
位である第２の処理単位とを同時にデコードする手段と
を備え、 前記命令実行手段は、前記第１の処理単位のデコード結
果に対応する命令と前記第２の処理単位のデコード結果
に対応する命令とを並列実行すべくなしてあることを特
徴とするデータ処理装置。

αω　命令を格納する記憶手段と、 該記憶手段から命令を取込む命令フェッチ手段と、 該命令フェッチ手段により取込まれた命令をデコードし
、デコード結果を出力する命令デコード手段と、 前記命令デコード手段から出力されたデコード結果に対
応して命令を実行する命令実行手段と を備えたパイプライン処理機構を有するデータ処理装置
において、 前記命令デコード手段は、 一つの命令を１または複数の処理単位に分割してデコー
ドし、各処理単位から一つのデコード結果を出力する手
段と、 第１の命令が一つまたは複数の処理単位に分割され、前
記第１の命令に続く第２の命令が複数の処理単位として
それぞれ処理される場合、前記第１の命令の最後の処理
単位である第１の処理単位と、前記第２の命令の処理単
位である第２の処理単位とを同時にデコードする手段と
を備え、 前記命令実行手段は、前記第１の処理単位のデコード結
果に対応する命令と前記第２の処理単位のデコード結果
に対応する命令とを並列実行するかまたは逐次実行する
かのいずれかを選択可能になしてあることを特徴とする
データ処理装置。

（１１）前記命令デコード手段は、 前記第１の処理対象と前記第２の処理対象とを同時にデ
コードする手段と、 前記第２の処理対象のデコード結果に対応する命令の処
理時に参照するオペランドの値を前記第１の処理対象の
デコード結果に対応する命令の実行時に書換えない所定
の状態を検出する検出手段とを備え、 前記命令実行手段は、前記検出手段が前記所定の状態を
検出した場合に、前記第１の処理対象のデコード結果に
対応する命令と前記第２の処理対象のデコード結果に対
応する命令とを並列実行すべくなしてあることを特徴と
する（９）、αω項に記載のデータ処理装置。

（１２）オペランドのアドレス計算方法を指定するオペ
ランド指定子にて指定されるオペランドを２個有する２
オペランド演算命令を処理するデータ処理装置であって
、 前記命令デコード手段は、 前記２オペランド演算命令を第１のオペランドのオペラ
ンド指定子を含む第３の錠。

理対象と、第２のオペランドのオペランド指定子を含む
第４の処理対象との二つの処理対象に分割してデコード
する手段と、前記第３の処理対象をデコードして前Ｓξ
第１のオペランドの退避処理を行うために第１のデコー
ド結果を出力する手段と、前記第４の処理対象をデコー
ドして退避されている前記第１のオペランドの値と市記
第２のオペランドの値とを用いて命令の演算処理を行う
ための第２のデコード結共を出力する手段と を備えたことを特徴とする（９）及び叫項記恥のデータ
処理装置。

（１３）命令コード中の即値で指定される第１のオペラ
ンドとオペランドのアドレス計算方法を指定する終え指
定で指定される第２のオペランドとの２個のオペランド
を有する２オペランド演算命令を処理するデータ処理装
置であって、 前記命令デコード手段は、 前記２オペランド演算命令を第１のオペランドを含む第
３の処理対象と、第２のオペランドのオペランド指定子
を含む第４の処理対象との二つの処理対象に分割してデ
コードする手段と、 前記第３の処理対象をデコードして前記第１のオペラン
ドの退避処理を行うための第１のデコード結果を出力す
る手段と、前記第４の処理対象をデコードして退避され
ている前記第１のオペランドの値と前記第２のオペラン
ドの値とを用いて命令の演算処理を行うための第２のデ
コード結果を出力する手段と を備えたことを特徴とする（９）及び００項記載のデー
タ処理装置。

［発明の効果］ 以上に詳述した如く本発明によれば、命令デコード手段
が複数の命令にて構成される命令群を同時にデコードし
、それぞれの命令が参照するオペランドの値をそれぞれ
に先行する命令が書換えず且つ命令実行手段に備えられ
ている異なる演算器により各命令が実行可能である場合
に、命令実行部は複数の命令を並列実行するので、処理
速度が向上すると共に、特別な機能を付加することなく
例外処理を正確に実行し得る。

また本発明のデータ処理装置によれば、命令デコード手
段が第１の命令に関するｉ後のデコード処理対象と第１
の命令に引続く第２の命令に関する最初のデコード処理
対象を同時にデコードし、命令実行手段が第１の命令に
関する最後のデコード処理対象のデコード結果に対応す
る命令の実行と第２の命令に関する最初のデコード処理
対象のデコード結果に対応する命令の実行を並列に行う
ことが出来るで、処理速度が向上し、高性能なデータ処
理装置を実現することができる。

更に本発明のデータ処理装置によれば、命令を逐次実行
するように選択することも可能であるので、デバッグあ
るいはテスト時に混乱を生じることはない。

【図面の簡単な説明】

第１図は本発明のデータ処理装置のパイプライン処理機
構の構成を示すブロック図、 第２図は本発明のデータ処理装置の全体構成を示すブロ
ック図、 第３図は本発明のデータ処理装置の詳細な構成を示すブ
ロック図、 第４図はそのサブコード有効判定回路の詳細構成図、 第５図は従来のデータ処理装置のパイプライン処理の概
念を示すブロック図、 第６図は本発明のデータ処理装置が有する命令のメモリ
上での命令の並び方を示す模式図、第７図乃至第１５図
は本発明のデータ処理装置の命令のフォーマントを示す
模式図、 第１６図乃至第２９図は本発明のデータ処理装置の命令
のアドレッシングモードの説明のための模式第３０図は
本発明のデータ処理装置のクロックのタイミングを示す
タイミングチャート、第３１図は２つのレジスタ間演算
を行う短縮形フォーマットの命令が連続しである場合の
Ｉバス上の命令コードの状態を示す模式図、 第３２図は本発明のデータ処理装置のサブデコーダのデ
コード処理対象となる命令の一覧表、第３３図は本発明
のデータ処理装置のサブデコーダのフォーマットの模式
図、 第３４図は本発明のデータ処理装置のサブデコーダのフ
ォーマントの模式図、 第３５図は本発明のデータ処理装置による命令の実行状
態を説明するための命令列の模式図、第３６図は上述の
命令列のパイプライン処理の状態を示す模式図である。 ２１・・・命令フェッチ部　　２２・・・命令デコード
部２３・・・ＰＣ計算部　　２４・・・オペランドアド
レス計算部２５・・・マイクロＲＯＭ部　　２６・・・
データ演算部　　３１・・・メインデコーダ　　３２・
・・サブデコーダ　　３４・・・サブコード有効判定回
路 なお、各図中同一符号は同−又は相当部分を示す。 代 理 人 大 岩 増 雄 第 ５ 図 く通しのビット番号〉 ５１６ ３２４ Ｉ 〈バイト毎のビット番号〉 ０ 了り 〈アドレス〉 ←＠アドレス ←ＭＳＢＩ 冨アドレス→ ＬＳＢＩＩ→ →→命令を哀む方向→→ 図 ＢＹＴＥ： ０ ＢＹＴＥ： Ｎ＋２−１ 図 図 ＢＹＴＥ： Ｎ＋２ Ｎ＋２十Ｍ−１ ０ 図 １ 図 ＢＹＴＥ？ Ｎ＋２ Ｎ＋２＋１ Ｎ＋２＋２　−−−−　　Ｎ＋２＋Ｍ＋２−１２ 図 ＢＹＴＥ： Ｎ＋４−１ ３ 図 ＢＹＴＥ： Ｎ＋２−１ ＢＹＴＥ： Ｎ＋２ Ｎ＋２＋１ Ｎ＋２＋２　−−−−−−　　Ｎ＋２＋Ｍ＋２−１４ 図 ＢＹＴＥ： ５ 図 ６ 図 ７ 図 弔 ８ 図 第 ９ 図 第 ０ 図 弔 ２１ 図 弔 ２ 図 第 ３ 図 弔 ４ 図 弔 ５ 図 第 ６ 図 弔 ７ 図 弔 ８ 図 第 ９ 図 第 ０ 図 〈ビット番号〉 〈アドレス〉 ←１ｌｉ７ドレス ！アドレス→ →→命令を哀む方向→→ １ 図 ５ＵＢＣＯＤＥＶ： ＲＥＶＲ： ＭＣ０ＤＥ　　　： ５ＲＥＧＮ　　　： ＤＲＥＧＮ　　　： ５ＩＺＥ　　　　： ＬＩＴ　　　　　’ サブコード有効信号 レジスタ書き込み予約制御信号 中間コード ソースレシス９番号 デステ４ネーションレシス９番号 オベラシドサイズ リテラル 第 ３ 図 ５ＵＢＣ：ＯＪＥＶ ＭＣＯＤＥ ＲＥＧＮ ＲＥＧＮ ＩＺＥ ＩＴ リプコード有効信号 中間コード ソースレジスタ番号 デスチ４ネーションレジスタ番号 オベラシドサイズ リテラル ４ 図 （ａ） ＡＤＤ：Ｑ　　＃１．ＲＩ ＳＵＢ：Ｇ　　　＃１．Ｒ２ （ｂ） ＭＯＶ：Ｇ　　＠（ＲＯ）、　＠（Ｒ１）ＡＤＤ：Ｑ　
　　＃１．ＲＯ （ｃ） ＭＵＬ：ＲＲ２，Ｒｏ ＡＤＤ：Ｑ　　　＃２．Ｒ２ （ｄ） ＳＨＡ：Ｑ　　　＃５．ＲＯ ５ＵＢ：Ｌ　　Ｒ１，Ｒｏ （ｅ） ＡＤＤ：Ｑ ＭＯＶ：Ｇ ＃４．＠（Ｒ１） Ｒ２，＠（ＲＯ） （ｆ） ＡＤＤ：Ｑ ＳＵＢ：Ｅ ＃４．　Ｒ１ ＃１６．Ｒ２ 弔 ５ 図 時間 ６ 図 （旧 時間 ６ 図 （ｂ） 時間 第 ６ 図 （Ｃ） 時間 ６ 図 （ｄ） 時間 弔 ６ 図 （ｅ） 時間 ６ 図 （ｆ） 手 続 補 正 書（自発） ｌ、事件の表示 特願謬 １−２２９６７９号 ２、発明の名称 データ処理装置 ３、補正をする者 ５、補正の対象 明細書の「特許請求の範囲」及び「発明の詳細な説明」
の欄、並びに図面 ６、補正の内容 ６−１明細書の「特許請求の範囲」の欄別紙の遺り ６−２明細書の「発明の詳細な説明」の欄（１１明細書
の第１５真１０行目に「先行する命令が」とあるのを、
「先行する同一命令群内の命令が」と訂正する。 （２）　　明細書の第１５真１７行目から１８８行目「
処理対象」とあるのを、「処理単位」と訂正する。 （３）明細書の第１５真１８行目に「処理対象」とある
のを、「処理単位」と訂正する。 （４）明細書の第１５頁２０行目に「処理対象」とある
のを、「処理単位」と訂正する。 （５）　　明細書の第１６頁２行目に「処理対象」とあ
るのを、「処理単位」と訂正する。 （６）明細書の第１６貞３行目に「処理対象と第２の命
令の処理対象」とあるのを、「処理単位と第２の命令の
処理単位」と訂正する。 （７）明細書の第１６頁５行目に「処理対象」とあるの
を、「処理単位ｊと訂正する。 （８）明細書の第１６頁６行目に「処理対象」とあるの
を、「処理単位」と訂正する。 （９）明細書の第１６頁１０行目から１１１行目「処理
対象」とあるのを、「処理単位」と訂正する。 ＯＩ　　明細書の第１６頁１１行目に「処理対象」とあ
るのを、「処理単位」と訂正する。 （１１）明細書の第１６貞工３行目に「処理対象」とあ
るのを、「処理単位」と訂正する。 （１２）明細書の第１６頁１５行目に「処理対象」とあ
るのを、「処理単位」と訂正する。 （１３）明細書の第１６頁１６行目に「処理対象」とあ
るのを、「処理単位」と訂正する。 （１４〉明細書の第１５真１８行目に「処理対象」とあ
るのを、「処理単位」と訂正する。 （１５）明細書の第１６頁１９行目から２００行目「処
理対象ｊとあるのを、「処理単位」と訂正する。 （１６）明細書の第１７頁７行目に「命令群が」とある
のを、「命令群の各命令が」と訂正する。 （１７）明細書の第１７頁８行目から９行目に「先行す
る命令が」とあるのを、「先行する同一命令群内の命令
が」と訂正する。 （１８）明細書の第１７頁１３行目に「処理対象」とあ
るのを、「処理単位」と訂正する。 （１９〉明細書の第１７頁１５行目に「処理対象」とあ
るのを、「処理単位」と訂正する。 （２０）明細書の第１７頁１６行目に「処理対象」とあ
るのを、「処理単位」と訂正する。 （２１）明細書の第１７頁１７行目に「処理対象」とあ
るのを、「処理単位」と訂正する。 （２２）明細書の第１５真１８行目に「処理対象」とあ
るのを、「処理単位」と訂正する。 （２３）明細書の第１７頁１９行目に「最初の処理対象
」とあるのを、「処理単位」と訂正する。 （２４）明細書の第１８頁２行目に「処理対象」とある
のを、「処理単位」と訂正する。 （２５）明細書の第１８頁４行目に「処理対象」とある
のを、「処理単位」と訂正する。 （２６）明細書の第１８頁５行目に「処理対象」とある
のを、「処理単位」と訂正する。 （２７）明細書の第１８頁６行目に「処理対象」とある
のを、「処理単位」と訂正する。 （２８）明細書の第１８頁７行目に「処理対象」とある
のを、「処理単位」と訂正する。 （２９）明細書の第１８頁８行目から９行目に「処理対
象」とあるのを、「処理単位」と訂正する。 （３０）明細書の第１９頁１８行目に「第１７図」とあ
るのを、「第１５図」と訂正する。 （３１）明細書の第１９頁１８行目から１９９行目「マ
イクロプロセッサ」とあるのを、「データ処理装置」と
訂正する。 （３２）明細書の第１９頁２０行目に「第１７図」とあ
るのを、「第１５図」と訂正する。 （３３）明細書の第２１頁１１行目から１３３行目「使
用した・・・（中略〉・・・この際、」とあるのを、「
使用し、Ｅａ２が拡張部を有する場合は、」と訂正する
。 （３４）明細書の第２１頁１５行目にｒｌ！ａｔの拡張
部。 Ｅａｌの多段間接モード拡張部、」とあるのを、ｒＥａ
ｌの多段間接モード、」と訂正する。 （３５）明細書の第２６頁１４行目に「実行アドレス」
とあるのを、「実効アドレス」と訂正する。 （３６）明細書の第４２頁ＩＯ行目から１１１行目「デ
コーダして」とあるのを、「デコードして」と訂正する
。 （３７）明細書の第４２頁１９行目から第４３頁１行目
に「これら・・・（中略）・・・称する。」とあるのを
、「これらメインデコーダ３１とサブデコーダ３２とを
一括して第１デコーダと称する。」と訂正する。 （３８）明細書の第４３頁２行目から８行目までを削除
する。 （３９）明細書の第４３頁１１行目に「サブコード判定
回路３４」とあるのを、「サブコード有効判定回路３４
」と訂正する。 （４０）明細書の第４３頁１９行目に「命令デコード部
５２は命令フェッチ部５１Ｊとあるのを、「命令デコー
ド部２２は命令フエンチ部２１」と訂正す（４１）明細
書の第４５頁１５行目に「アドレスデコーダ」とあるの
を、「アドレッシングモードデコーダ」と訂正する。 （４２）明細書の第４７頁１７行目から１８８行目「出
力される・・・（中略）・・・デコードされ」とあるの
を、ｒ出力される。またｐｃ計算部２３での計算結果は
命令デコード部２２において次にデコードされ」と訂正
する。 （４３）明細書の第４９真１行目に「５５あるいはカウ
ンタ」とあるのを、「５５．カウンタ」と訂正する。 （４４）明稠書の第４９頁３行目と４行目との間に以下
の文章を加入する。 「汎用レジスタ、ワーキングレジスタを含むレジスタフ
ァイル５２．　ＳＰ演算部４９と主な演算器との間はＳ
１バス１０６．　　Ｓ２バス１０７．　　Ｄｏババス０
８の３本のバスにて結合されており、１個のレジスタ間
演算を指示する１マイクロ命令は２クロツクサイクルで
処理される。」（４５）明細書の第４９頁７行目に「Ｄ
バスＩｌｌとあるのを、「０バス１１１」と訂正する。 （４６）明細書の第５３頁１行目に「最小の２クロツク
サイクル」とあるのを、「最小２クロックサイクル」と
訂正する。 （４７）明細書の第５３頁７行目から８行目に「パイプ
ライン処理ｍｎＪとあるのを、「パイプライン処理機構
」と訂正する。 （４８）明細書の第５８頁１４行目に「デコーダする。 」とあるのを、「デコードする。」と訂正する。 （４９）明細書の第５８頁１６行目に「サブデコーダ３
３」とあるのを、「サブデコーダ３２」と訂正する。 （５０）明細書の第５８頁２０行目にｒ３１．３３Ｊと
あるのを、ｒ３１．３２Ｊと訂正する。 （５１）明細書の第６０頁１５行目に「行う。」とある
のを、「行うことである。」と訂正する。 （５２）明細書の第６１頁１７行目に「Ｅステージ５で
書込み処理が」とあるのを、「Ｅステージ５で処理され
、書込み処理が」と訂正する。 （５３）明細書の第７２頁１３行目に「サブコード有効
判定回路３２」とあるのを、「サブコード有効判定回路
３４」と訂正する。 （５４）明細書の第７３頁１７行目に「サブコード有効
判定図１１３２Ｊとあるのを、「サブコード有効判定回
路３４」と訂正する。 （５５）明細書の第７５頁２行目にｒｌＢＵｓ（０：５
）　Ｊとあるのを、ｒｒＢｕｓ（２：５）　Ｊと訂正す
る。 （５６）明細書の第７６頁１行目に「サブコード有効判
定回路３２」とあるのを、「サブコード有効判定回路３
４」と訂正する。 （５７）明１ＩｉＩ書の第７９頁１行目に「“０”　Ｊ
とあるのを、ｒ”ｔ”」と訂正する。 （５８）明細書の第７９頁５行目から７行目に「そして
、・・・（中略）・・・“１”になる。」とあるのを削
除する。 り５９）明細書の第８０頁１８行目に「サブコード有効
判定回路３２」とあるのを、「サブコード有効判定回路
３４」と訂正する。 （６０）明細書の第８１頁２０行目に「制御及び」とあ
るのを、「制御部及び」と訂正する。 （６１）明細書の第９２頁２０行目にｒ　５ＩＩＬ命令
」とあるのを、ｒ　５ＩＩＡ命令」と訂正する。 （６２）明細書の第９６頁７行目に「上記実施例では」
とあるのを削除する。 （６３）明細書の第９７頁１９行目に「＾Ｌυ５３」と
あるのを、「サブ＾Ｌｔ１５９　Ｊと訂正する。 （６４）明細書の第９８頁２行目から■２２行目削除す
る。 （６５）明細書の第１０１頁１６行目に「先行する命令
」とあるのを、「先行する同一命令群内の命令」と訂正
する。 （６６）明細書の第１０２頁１８行目に「先行する命令
」とあるのを、「先行する同一命令群内の命令」と訂正
する。 （６７）明細書の第１０９頁１２行目から１３３行目「
処理対象」とあるのを、「処理単位」と訂正する。 （６８）明細書の第１０９頁１４行目に「処理対象」と
あるのを、「処理単位」と訂正する。 （６９）明細書の第１０９頁１４行目から１５５行目「
処理対象」とあるのを、「処理単位」と訂正する。 （７０）明細書の第１０９頁１６行目に「処理対象」と
あるのを、「処理単位」と訂正する。 （７１）明細書の第１０９頁１９行目に「処理対象」と
あるのを、「処理単位」と訂正する。 （７２）明細書の第１１０頁８行目に「終え指定」とあ
るのを、「オペランド指定子」と訂正する。 （７３）明細書の第１１０頁１３行目から１４４行目「
オペランドを」とあるのを、「オペランドのオペランド
指定子を」と訂正する。 （７４）明細書の第目Ｏ頁１４行目に「処理対象」とあ
るのを、「処理単位」と訂正する。 （７５）明細書の第１１０真１６行目に「処理対象との
二つの処理対象」とあるのを、「処理単位との二つの処
理単位」と訂正する。 （７６）明細書の第１１０頁１８行目に「処理対象」と
あるのを、「処理単位」と訂正する。 （７７）明細書の第１１１頁１行目に「処理対象」とあ
るのを、「処理単位」と訂正する。 （７８）明細書の第１１２頁８行目に「命令の処理単位
」とあるのを、「命令の最初の処理単位」と訂正する。 （７９）明細書の第１１３頁１５行目に「命令の処理単
位」とあるのを、「命令の最初の処理単位」と訂正する
。 （８０）明細書の第１１４頁Ｉ２目から５行目に「処理
対象と前記第２の処理対象」とあるのを、「処理単位と
前記第２の処理単位」と訂正する。 （８１）明細書の第１１４頁Ｉ２目に「処理対象」とあ
るのを、「処理単位」と訂正する。 （８２）明細書の第１１４頁Ｉ２目に「処理対象」とあ
るのを、「処理単位」と訂正する。 （８３）明細書の第１１４頁Ｉ２行目からＩ３３行目「
処理対象」とあるのを、「処理単位」と訂正する。 （８４）明細書の第１１４頁１４行目に「処理対象」と
あるのを、「処理単位」と訂正する。 （８５）明細書の第１１５頁３行目から４行目に「処理
財家」とあるのを、「処理単位」と訂正する。 （８６）明細書の第１１５頁５行目に「処理対象」とあ
るのを、「処理単位」と訂正する。 （８７）明細書の第１１５頁５行目から６行目に「処理
対象」とあるのを、「処理単位Ｊと訂正する。 （８８）明細書の第１１５頁７行目に「処理対象」とあ
るのを、「処理単位」と訂正する。 （８９）明細書の第１１５頁１０行目に「処理対象」と
あるのを、「処理単位」と訂正する。 （９０）明細書の第１１５頁１９行目に「終え指定」と
あるのを、「オペランド指定子」と訂正する。 （９１）明細書の第１１６頁５行目に「処理対象」とあ
るのを、「処理単位」と訂正する。 （９２）明細書の第１１６頁７行目に「処理対象との二
つの処理対象」とあるのを、「処理単位との二つの処理
単位」と訂正する。 （９３〉明細書の第１１６頁９行目に「処理対象」とあ
るのを、「処理単位」と訂正する。 （９４）明細書の第１１６頁１２行目に「処理対象」と
あるのを、「処理単位」と訂正する。 （９５）明細書の第１１７頁３行目に「先行する命令が
」とあるのを、「先行する同一命令群内の命令が」と訂
正する。 （９６）明細書の第１１７頁１１行目に「処理対象」と
あるのを、「処理単位」と訂正する。 （９７）明細書の第１１７頁１２行目に「処理対象を」
とあるのを、「処理単位とを」と訂正する。 （９８）明細書の第１１７頁１４行目に「処理対象」と
あるのを、「処理単位」と訂正する。 （９９）明細書の第１１７頁１５行目に「処理対象」と
あるのを、「処理単位」と訂正する。 ６−３図面 （１）第２図を別紙の通り訂正する。 （２）　　第３図を別紙の通り訂正する。 （３）第４図を別紙の通り訂正する。 （４）第９図を別紙の通り訂正する。 但し、第７図及び第８図は訂正の要なし。 （５）　　第３夏図を別紙の通り訂正する。 （６）　　第３５図を別紙の通り訂正する。 （７）第３６図（ｅｌを別紙の通り訂正する。 ７、添付書類の目録 ｆｉｌ　　補正後の特許請求の範囲の全文を記載した書
面　　　　　　　　　　　　　　　１通（２）訂正図面
　　　　　　　　　　　　　１通補正後の特許請求の範
囲の全文を記載した書面２、特許請求の範囲 （１）命令を格納する記憶手段と、 該記憶手段から命令を取込む命令フェッチ手段と、 該命令フェッチ手段により取込まれた命令をデコードす
る命令デコード手段と、 複数の演算器を含み、命令を実行する命令実行手段と を備えたパイプライン処理機構を有するデータ処理装置
において、 前記命令デコード手段は、 複数の命令にて槽底される命令群の各命令を同時にデコ
ードする手段と、 前記命令群内の各命令が参照するオペランドの値をそれ
ぞれの命令に先行する肚食鬼出血坐命令が書換えず、且
つ前記命令群内の各命令が前記複数の演算器の異なる演
算器でそれぞれ実行可能である所定の状態を検出する検
出手段とを備え 前記命令実行手段は、前記検出手段が前記所定の状態を
検出した場合に、前記命令群の各命令を並列実行すべく
なしてあることを特徴とするデータ処理装置。 （２）命令を格納する記憶手段と、 該記憶手段から命令を取込む命令フェッチ手段と、 該命令フェッチ手段により取込まれた命令をデコードす
る命令デコード手段と、 複数の演算器を含み、命令を実行する命令実行手段と を備えたパイプライン処理機構を有するデータ処理′４
ｊ装置において、 前記命令デコード手段は、 複数の命令にて構成される命令群の各命令を同時にデコ
ードする手段と、 前記命令群内の各命令が参照するオペランドの値をそれ
ぞれの命令に先行するト食皇韮血坐命令が書換えず、且
つ前記命令群内の各命令が前記複数の演算器の異なる演
算器でそれぞれ実行可能である所定の状態を検出する検
出手段とを備え、 前記命令実行手段は、前記検出手段が前記所定の状態を
検出した場合に、前記命令群の各命令を並列実行するか
または逐次実行するかのいずれかを選択可能になしてあ
ることを特徴とするデータ処理装置。 （３）命令を格納する記憶手段と、 該記憶手段から命令を取込む命令フェッチ手段と、 該命令フェッチ手段により取込まれた命令をデコードし
、そのデコード結果を出力する命令デコード手段と、 複数の演算器を含み、前記命令デコード手段から出力さ
れたデコード結果に従って命令を実行する命令実行手段
と を備えたパイプライン処理機構を有するデータ処理装置
において、 前記命令デコード手段は、 一つの命令を１または複数の処理単位に分割してデコー
ドし、各処理単位から一つのデコード結果を出力する手
段と、 第１の命令が一つまたは複数の処理単位に分割され、前
記第１の命令に続く第２の命令が一つの処理単位として
それぞれ処理される場合、前記第１の命令の最後の処理
単位である第１の処理単位と、前記第２の命令の処理単
位である第２の処理単位とを同時にデコードする手段と
、 前記第２の処理単位のデコード結果に対応する命令の処
理時に参照されるオペランドの値を前記第１の処理単位
のデコード結果に対応する命令の実行に際して書換えず
、且つ前記第Ｉの処理単位のデコード結果に対応する命
令と前記第２の処理単位のデコード結果に対応する命令
とが前記複数の演算器の異なる演算器で実行可能な所定
の状態を検出する検出手段とを備え、 前記命令実行手段は、前記検出手段が前記所定の状態を
検出した場合に、前記第１の処理単位のデコード結果に
対応する命令と前記第２の処理単位のデコード結果に対
応する命令とを並列実行すべくなしてあることを特徴と
するデータ処理装置。 ｆ４）　　命令を格納する記憶手段と、該記憶手段から
命令を取込む命令フェッチ手段と、 該命令フェッチ手段により取込まれた命令をデコードし
、そのデコード結果を出力する命令デコード手段と、 複数の演算器を含み、前記命令デコード手段から出力さ
れたデコード結果に従って命令を実行する命令実行手段
と を備えたパイプライン処理機構を有するデータ処理装置
において、 前記命令デコード手段は、 一つの命令を１または複数の処理単位に分割してデコー
ドし、各処理単位から一つのデコード結果を出力する手
段と、 第１の命令が一つまたは複数の処理単位に分割され、前
記第１の命令に続く第２の命令が一つの処理単位として
それぞれ処理される場合、前記第１の命令の最後の処理
単位である第１の処理単位と、前記第２の命令の処理単
位である第２の処理単位とを同時にデコードする手段と
、 前記第２の処理単位のデコード結果に対応する命令の処
理時に参照されるオペランドの値を前記第１の処理単位
のデコード結果に対応する命令の実行に際して書換えず
、且つ前記第１の処理単位のデコード結果に対応する命
令と前記第２の処理単位のデコード結果に対応する命令
とが前記複数の演算器の異なる演算器で実行可能な所定
の状態を検出する検出手段とを備え、 前記命令実行手段は、前記検出手段が前記所定の状態を
検出した場合に、前記第１の処理単位のデコード結果に
対応する命令と前記第２の処理単位のデコード結果に対
応する命令とを並列実行するかまたは逐次実行するかの
いずれかを選択可能になしてあることを特徴とするデー
タ処理装置。 （５）命令を格納する記憶手段と、 該記憶手段から命令を取込む命令フェッチ手段と、 該命令フェッチ手段により取込まれた命令をデコードし
、デコード結果を出力する命令デコード手段と、 前記命令デコード手段から出力されたデコード結果に対
応して命令を実行する命令実行手段と を備えたパイプライン処理機構を有するデータ処理装置
において、 前記命令デコード手段は、 一つの命令を１または複数の処理単位に分割してデコー
ドし、各処理単位から一つのデコード結果を出力する手
段と、 第１の命令が一つまたは複数の処理単位に分割され、前
記第１の命令に続く第２の命令が複数の処理単位として
それぞれ処理される場合、前記第１の命令の最後の処理
単位である第１の処理単位と、前記第２の命令の基媚坐
処理単位である第２の処理単位とを同時にデコードする
手段とを備え、前記命令実行手段は、前記第１の処理単
位のデコード結果に対応する命令と前記第２の処理単位
のデコード結果に対応する命令とを並列実行すべくなし
てあることを特徴とするデータ処理装置。 （６）命令を格納する記憶手段と、 該記憶手段から命令を取込む命令フェッチ手段と、 該命令フェッチ手段により取込まれた命令をデコードし
、デコード結果を出力する命令デコード手段と、 前記命令デコード手段から出力されたデコード結果に対
応して命令を実行する命令実行手段と を備えたパイプライン処理機構を有するデータ処理装置
において、 前記命令デコード手段は、 一つの命令を１または複数の処理単位に分割してデコー
ドし、各処理単位から一つのデコード結果を出力する手
段と、 第１の命令が一つまたは複数の処理単位に分割され、前
記第１の命令に続く第２の命令が複数の処理単位として
それぞれ処理される場合、前記第１の命令の最後の処理
単位である第１の処理単位と、前記第２の命令の最祖生
処理単位である第２の処理単位とを同時にデコードする
手段とを備え、前記命令実行手段は、前記第１の処理単
位のデコード結果に対応する命令と前記第２の処理単位
のデコード結果に対応する命令とを並列実行するかまた
は逐次実行するかのいずれかを選択可能になしてあるこ
とを特徴とするデータ処理装置。 ＢＹＴＥ　： Ｏ Ｎ＋２−１ 図 くビット番号〉 （アドレス〉 ←琶アドレス 富アドレス→ →→命令を馬む方向→→ １ 図 （ａ） ＡＤＤ、Ｑ　　＃１．ＲＩ ＳＵＥＩ′Ｑ　　　＃１．Ｒ２ （ｂ） ＭＯＶ　　Ｇ　　＠（ＲＯ）、＠（Ｒ１）ＡＤＤ　　Ｑ
　　＃１．ＲＯ （Ｃ） ＭＵＬ　　ＲＲ２，ＲＯ ＡＤＤ、Ｑ　　　＃２．Ｒ２ （ｄ） ＳＨＡ−Ｑ　　　＃５．ＲＯ ５ＵＢ　　Ｌ　　　Ｒ１，ＲＯ （ｅ） ＡＤＤ、Ｑ ＭＯＶ　　Ｇ ＃４．＠（Ｒ１） Ｒ２，＠（ＲＯ） （ｆ） ＡＤＤ　　Ｑ ＳＵＢ　、　Ｅ ＃４．　Ｒ１ ＃１６．Ｒ２ 弔 ５ 図 時局 ６ 図 （ｅ）

Claims (6)

【特許請求の範囲】
1. （１）命令を格納する記憶手段と、 該記憶手段から命令を取込む命令フェッチ 手段と、 該命令フェッチ手段により取込まれた命令 をデコードする命令デコード手段と、 複数の演算器を含み、命令を実行する命令 実行手段と を備えたパイプライン処理機構を有するデ ータ処理装置において、 前記命令デコード手段は、 複数の命令にて構成される命令群の各命 令を同時にデコードする手段と、 前記命令群内の各命令が参照するオペラ ンドの値をそれぞれの命令に先行する命令 が書換えず、且つ前記命令群内の各命令が 前記複数の演算器の異なる演算器でそれぞ れ実行可能である所定の状態を検出する検 出手段とを備え、 前記命令実行手段は、前記検出手段が前記 所定の状態を検出した場合に、前記命令群の各命令を並
   列実行すべくなしてあることを特徴とするデータ処理装
   置。
2. （２）命令を格納する記憶手段と、 該記憶手段から命令を取込む命令フェッチ 手段と、 該命令フェッチ手段により取込まれた命令 をデコードする命令デコード手段と、 複数の演算器を含み、命令を実行する命令 実行手段と を備えたパイプライン処理機構を有するデ ータ処理装置において、 前記命令デコード手段は、 複数の命令にて構成される命令群の各命 令を同時にデコードする手段と、 前記命令群内の各命令が参照するオペラ ンドの値をそれぞれの命令に先行する命令 が書換えず、且つ前記命令群内の各命令が 前記複数の演算器の異なる演算器でそれぞ れ実行可能である所定の状態を検出する検 出手段とを備え、 前記命令実行手段は、前記検出手段が前記 所定の状態を検出した場合に、前記命令群の各命令を並
   列実行するかまたは逐次実行するかのいずれかを選択可
   能になしてあることを特徴とするデータ処理装置。
3. （３）命令を格納する記憶手段と、 該記憶手段から命令を取込む命令フェッチ 手段と、 該命令フェッチ手段により取込まれた命令 をデコードし、そのデコード結果を出力する命令デコー
   ド手段と、 複数の演算器を含み、前記命令デコード手 段から出力されたデコード結果に従って命令を実行する
   命令実行手段と を備えたパイプライン処理機構を有するデ ータ処理装置において、 前記命令デコード手段は、 一つの命令を１または複数の処理単位に 分割してデコードし、各処理単位から一つ のデコード結果を出力する手段と、 第１の命令が一つまたは複数の処理単位 に分割され、前記第１の命令に続く第２の 命令が一つの処理単位としてそれぞれ処理 される場合、前記第１の命令の最後の処理 単位である第１の処理単位と、前記第２の 命令の処理単位である第２の処理単位とを 同時にデコードする手段と、 前記第２の処理単位のデコード結果に対 応する命令の処理時に参照されるオペラン ドの値を前記第１の処理単位のデコード結 果に対応する命令の実行に際して書換えず、且つ前記第
   １の処理単位のデコード結果に 対応する命令と前記第２の処理単位のデコ ード結果に対応する命令とが前記複数の演 算器の異なる演算器で実行可能な所定の状 態を検出する検出手段とを備え、 前記命令実行手段は、前記検出手段が前記 所定の状態を検出した場合に、前記第１の処理単位のデ
   コード結果に対応する命令と前記第２の処理単位のデコ
   ード結果に対応する命令とを並列実行すべくなしてある
   ことを特徴とするデータ処理装置。
4. （４）命令を格納する記憶手段と、 該記憶手段から命令を取込む命令フェッチ 手段と、 該命令フェッチ手段により取込まれた命令 をデコードし、そのデコード結果を出力する命令デコー
   ド手段と、 複数の演算器を含み、前記命令デコード手 段から出力されたデコード結果に従って命令を実行する
   命令実行手段と を備えたパイプライン処理機構を有するデ ータ処理装置において、 前記命令デコード手段は、 一つの命令を１または複数の処理単位に 分割してデコードし、各処理単位から一つ のデコード結果を出力する手段と、 第１の命令が一つまたは複数の処理単位 に分割され、前記第１の命令に続く第２の 命令が一つの処理単位としてそれぞれ処理 される場合、前記第１の命令の最後の処理 単位である第１の処理単位と、前記第２の 命令の処理単位である第２の処理単位とを 同時にデコードする手段と、 前記第２の処理単位のデコード結果に対 応する命令の処理時に参照されるオペラン ドの値を前記第１の処理単位のデコード結 果に対応する命令の実行に際して書換えず、且つ前記第
   １の処理単位のデコード結果に 対応する命令と前記第２の処理単位のデコ ード結果に対応する命令とが前記複数の演 算器の異なる演算器で実行可能な所定の状 態を検出する検出手段とを備え、 前記命令実行手段は、前記検出手段が前記 所定の状態を検出した場合に、前記第１の処理単位のデ
   コード結果に対応する命令と前記第２の処理単位のデコ
   ード結果に対応する命令とを並列実行するかまたは逐次
   実行するかのいずれかを選択可能になしてあることを特
   徴とするデータ処理装置。
5. （５）命令を格納する記憶手段と、 該記憶手段から命令を取込む命令フェッチ 手段と、 該命令フェッチ手段により取込まれた命令 をデコードし、デコード結果を出力する命令デコード手
   段と、 前記命令デコード手段から出力されたデコ ード結果に対応して命令を実行する命令実行手段と を備えたパイプライン処理機構を有するデ ータ処理装置において、 前記命令デコード手段は、 一つの命令を１または複数の処理単位に 分割してデコードし、各処理単位から一つ のデコード結果を出力する手段と、 第１の命令が一つまたは複数の処理単位 に分割され、前記第１の命令に続く第２の 命令が複数の処理単位としてそれぞれ処理 される場合、前記第１の命令の最後の処理 単位である第１の処理単位と、前記第２の 命令の処理単位である第２の処理単位とを 同時にデコードする手段とを備え、 前記命令実行手段は、前記第１の処理単位 のデコード結果に対応する命令と前記第２の処理単位の
   デコード結果に対応する命令とを並列実行すべくなして
   あることを特徴とするデータ処理装置。
6. （６）命令を格納する記憶手段と、 該記憶手段から命令を取込む命令フェッチ 手段と、 該命令フェッチ手段により取込まれた命令 をデコードし、デコード結果を出力する命令デコード手
   段と、 前記命令デコード手段から出力されたデコ ード結果に対応して命令を実行する命令実行手段と を備えたパイプライン処理機構を有するデ ータ処理装置において、 前記命令デコード手段は、 一つの命令を１または複数の処理単位に 分割してデコードし、各処理単位から一つ のデコード結果を出力する手段と、 第１の命令が一つまたは複数の処理単位 に分割され、前記第１の命令に統く第２の 命令が複数の処理単位としてそれぞれ処理 される場合、前記第１の命令の最後の処理 単位である第１の処理単位と、前記第２の 命令の処理単位である第２の処理単位とを 同時にデコードする手段とを備え、 前記命令実行手段は、前記第１の処理単位 のデコード結果に対応する命令と前記第２の処理単位の
   デコード結果に対応する命令とを並列実行するかまたは
   逐次実行するかのいずれかを選択可能になしてあること
   を特徴とするデータ処理装置。