JPH0769801B2 - データ処理装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は高度なパイプライン処理機構により高い処理
能力を実現したデータ処理装置に関するものである。

〔従来の技術〕

第33図は従来のパイプライン処理を行うデータ処理装置
の構成を示すブロック図であり、202は命令デコードス
テージ、203はアドレス計算ステージ、204はオペランド
フェッチステージ、205は実行ステージ、60はスタック
ポインタである。また実行ステージ205ではストア処理
とデータ演算処理とを並列して行うことができ、ストア
処理の終了を待たずに次の命令の処理を始めることが可
能である。

次に動作について説明する。プッシュ命令は見かけ上１
オペランド命令であり、命令中に書かれたソースオペラ
ンドをスタックにプッシュする命令である。スタックへ
のプッシュはスタックポインタの値をオペランドのサイ
ズ分デクリメントした値が指すところをデスティネーシ
ョンアドレスとし、そこへソースオペランドを書き込
む。

プッシュ命令の場合は命令中に記述されるソースオペラ
ンドと、スタックトップのデスティネーションオペラン
ドとの２つを有しており、従来はソースオペランドをア
ドレス計算ステージ203で、デスティネーションオペラ
ンドを実行ステージ205で計算していた。

第34図にプッシュ命令のソースオペランドがメモリにあ
る場合の各ステージの動作を示すフローチャートであ
る。

アドレス計算ステージ203ではプッシュ命令中のアドレ
シッシングモードに基づきソースアドレスを計算する
（ステップ１）。

次にオペランドフェッチステージ204で、ステップ１で
計算されたアドレスの示すアドレスからデータを取り込
む（ステップ２）。

次に実行ステージ205ではスタックポインタをオペラン
ドのサイズ分デクリメントすることによりデスティネー
ションアドレス（スタックトップ）をスタックポインタ
60に設定する（ステップ3a）。次にデクリメントされた
スタックポインタの値をアドレスレジスタに、フェッチ
されたソースオペランドをデータレジスタに書き込む
（ステップ3b）。アドレスレジスタの示すアドレスにデ
ータレジスタの値を書き込む（ステップ3c）。

プッシュ命令のみの流れはこのようになっているが、パ
イプライン処理により命令を流すと、理想的にはステッ
プ１のアドレス計算が終わりアドレス計算ステージが使
用可能になったら、次の命令のアドレス計算がすぐに実
行される。これにより最も効率のよいパイプライン処理
を行えば、常に各ステージが命令を処理中であり、実行
ステージでの処理時間がその命令の実行時間を決めるこ
とになる。

しかし、いつもパイプラインがスムーズに流れるわけで
はなく、効率を低下させる原因がいくつかある。その中
に、「一番遅いステージで速度が制限される」という問
題がある。いまパイプライン中の各ステージの１回の処
理に必要な最小時間を２クロックとする。ここで仮りに
実行ステージが２クロックで処理で実行を終了しても、
アドレス計算ステージで４クロックかかれば、その命令
の実行時間は４クロックになってしまう。そこで各ステ
ージにおける命令実行のクロック数を均一にし、一番ク
ロック数の多くなるステージを重点的にクロック数減少
に向けることが望ましい。

また別の問題点として、各ステージのリソースのコンフ
リクトがあるので、特に本発明に関連するアドレス計算
ステージでのコンフリクトについて説明する。アドレス
計算ステージ203で各命令はアドレス計算を行うわけだ
が、この計算実行時に参照したレジスタやメモリの値を
パイプライン中を先行する命令が書き換えてしまうこと
がある。そうするとすでに行ったアドレス計算の結果は
誤っていることになる。このようなリソースの衝突（コ
ンフリクト）が起こった時にも正しい結果を出すために
は、先行する命令が必要なリソースを書き換える可能性
がある場合は先行命令の処理が終了するまでアドレス計
算を行わないようにするか、アドレス計算を行った後で
参照したリソースが書き換わった場合にはアドレス計算
をやり直すようにしなければならない。

第34図に示したプッシュ命令実行時に問題となるのは、
このプッシュ命令の実行が終了してスタックポインタの
値を書き換えるまでは、スタックポインタがコンフリク
トを起こすので、後の命令はアドレス計算においてスタ
ックポインタの値を参照できないことである。そのため
プッシュ命令の次の命令がアドレス計算ステージでスタ
ックポインタを参照する場合は、プッシュ命令終了後、
次の命令が終了するまで、アドレス計算のステージ、オ
ペランドフェッチステージ、実行ステージの合計分のク
ロック数が必要になる。また実行ステージでデスティネ
ーションアドレスを計算するために、実行ステージは２
つの処理を行い、プッシュ命令は最小でも４クロック分
の時間かかることになる。

プッシュ命令と同じ様な命令にプッシュアドレス（以下
プッシュＡという）命令があり、この命令はソースオペ
ランドとしてソースアドレスが指定され、第34図のステ
ップ２の「オペランドフェッチステージ204でのメモリ
からのデータのフェッチ」がなく、アドレス計算結果が
そのまま実行ステージ205に転送される。それ以外はプ
ッシュ命令と同様であり、同じ問題点を持つ。

〔発明が解決しようとする課題〕

このように従来のデータ処理装置においては、実行ステ
ージでの処理でスタックポインタの値を更新するため、
プッシュ命令の実行時間が増え、またプッシュ命令以降
の命令でのアドレス計算において、スタックポインタの
コンフリクトを起こす可能性があり、高速化の妨げとな
っていた。

この発明は上記の問題点を解決するためになされたもの
で、プッシュ命令を高速に行うと共にプッシュ命令以降
の命令でスタックポインタのコンフリクトを起こさない
ようなデータ処理装置を得ることを目的とする。

〔課題を解決するための手段〕 本発明におけるデータ処理装置は、汎用アドレシッシン
グモードで指定可能なオペランドの値をメモリ上のスタ
ックにプッシュするプッシュ命令を備え、命令の実行を
行う実行ステージと、該実行ステージでの処理に先行し
てオペランドのアドレス計算を行うアドレス計算ステー
ジとを含む複数のステージによるパイプライン処理によ
り命令を処理するデータ処理装置において、前記アドレ
ス計算ステージで制御され、オペランドのアドレス計算
を行うアドレス加算部と、前記アドレス計算ステージで
制御され、前記汎用アドレシッシングモードがスタック
プッシュモードのときオペランドの処理に伴うデクリメ
ント処理を行う第１のスタックポインタと、前記実行ス
テージが制御する第２のスタックポインタとを備え、前
記第１のスタックポインタは前記第２のスタックポイン
タの更新処理に先行して更新され、前記プッシュ命令処
理時に、前記アドレス計算ステージにて、前記アドレス
加算部を用いたオペランドのアドレス計算と、前記第１
のスタックポインタにおけるプッシュ操作に伴うスタッ
クポインタの更新とを並行的に実行すべくなしてあるこ
とを特徴とする。

〔作用〕

この発明におけるデータ処理装置は、ソースアドレスを
アドレス計算ステージのアドレス加算部において計算
し、デスティネーションアドレスをアドレス計算ステー
ジのスタックポインタを更新することにより得る。これ
らを並行的に実行することでプッシュ命令，プッシュＡ
命令の高速化が図れるのである。

〔発明の実施例〕

以下、本発明をその実施例を示す図面に基づいて詳述す
る。

（１）「本発明のデータ処理装置の命令フォーマット」 本発明のデータ処理装置の命令は16ビット単位で可変長
となっており、奇数バイト長の命令は使用しない。

本発明のデータ処理装置では高頻度命令を短いフォーマ
ットとする目的で特に工夫された命令フォーマット体系
を有する。例えば、２オペランド命令に関しては基本的
に“４バイト＋拡張部”の構成を有して総てのアドレッ
シングモードが利用可能な一般形フォーマットと、使用
頻度の高い命令及びアドレッシングモードのみが使用可
能な短縮形フォーマットの２つのフォーマットとがあ
る。

本発明のデータ処理装置の命令フォーマット中に現われ
る記号の意味は次の通りである。

−：オペレーションコードが入る部分 ＃：リテラルまたは即値が入る部分 Ea:8ビットの一般形のアドレッシングモードでオペラン
ドを指定する部分 Sh:6ビットの短縮形のアドレッシングモードでオペラン
ドを指定する部分 Rn:レジスタ上のオペランドをレジスタ番号で指定する
部分 フォーマットは、第３図に示す如く右側がLSB側で且つ
高いアドレスになっている。アドレスＮとアドレスＮ＋
１の２バイトを見ないと命令フォーマットが判別できな
いようになっているが、これは前述の如く、命令が必ず
16ビット（２バイト＝ハーフワード）単位でフェッチ及
びデコードされることを前提としているためである。

本発明のデータ処理装置では、いずれのフォーマットの
場合も、各オペランドのEaまたはShの拡張部は必ずその
EaまたはShの基本部を含むハーフワードの直後に位置さ
れる。これは、命令により暗黙に指定される即値データ
あるいは命令の拡張部に優先する。従って、４バイト以
上の命令では、Eaの拡張部によって命令のオペレーショ
ンコードが分断される場合がある。

また後述する如く、多段間接モードによってEaの拡張部
に更に拡張部が付く場合にも、次の命令オペレーション
コードよりもそちらの方が優先される。例えば、第１ハ
ーフワードにEa1を含み、第２ハーフワードにEa2を含
み、第３ハーフワードまである６バイト命令の場合を考
える。Ea1に多段間接モードを使用したため、普通の拡
張部の他に多段間接モードの拡張部も付くものとする
と、実際の命令ビットパターンは、命令の第１ハーフワ
ード（Ea1の基本部を含む）,Ea1の拡張部,Ea1の多段間
接モード拡張部，命令の第２ハーフワード（Ea2の基本
部を含む）,Ea1の拡張部，命令の第３ハーフワードの順
となる。

（1.1）「短縮形２オペランド命令」 第４図から第７図は２オペランド命令の短縮形フォーマ
ットを示す模式図である。

第４図はメモリ−レジスタ間演算命令のフォーマットを
示す模式図である。このフォーマットには、ソースオペ
ランド側がメモリとなるL-formatと、デスティネーショ
ンオペランド側がメモリとなるS-formatとがある。

L-formatでは、Shはソースオペランドの指定フィールド
を、Rnはデスティネーションオペランドのレジスタの指
定フィールドを、RRはShのオペランドサイズの指定をそ
れぞれ表す。レジスタ上に位置されたデスティネーショ
ンオペランドのサイズは32ビットに固定されている。レ
ジスタ側とメモリ側とのサイズが異なり、ソース側のサ
イズが小さい場合に符号拡張が行なわれる。

S-formatでは、Shはデスティネーションオペランドの指
定フィールドを、Rnはソースオペランドのレジスタ指定
フィールドを、RRはShのオペランドサイズの指定をそれ
ぞれ表す。レジスタ上に位置されたソースオペランドの
サイズは32ビットに固定されている。レジスタ側とメモ
リ側とのサイズが異なり、ソース側のサイズが大きい場
合にオーバフローした部分の切捨てとオーバフローチェ
ックが行なわれる。

第５図はレジスタ−レジスタ間演算命令のフォーマット
（R-format）を示す模式図である。Rnはデスティネーシ
ョンレジスタの指定フィールド、Rmはソースレジスタの
指定フィールドである。オペランドサイズは32ビットの
みである。

第６図はリテラル−メモリ間演算命令のフォーマット
（Q-format）を示す模式図である。MMはディスティネー
ションオペランドサイズの指定フィールド、＃＃＃はリ
テラルによるソースオペランドの指定フィールド、Shは
デスティネーションオペランドの指定フィールドであ
る。

第７図は即値−メモリ間演算命令のフォーマット（I-fo
rmat）を示す模式図である。MMはオペランドサイズの指
定フィールド（ソース，ディスティネーションで共
通）、Shはデスティネーションオペランドの指定フィー
ルドである。I-formatの即値のサイズはデスティネーシ
ョン側のオペランドのサイズと共通に8,16,32ビットと
なり、ゼロ拡張及び符号拡張は行なわれない。

（1.2）「一般形１オペランド命令」 第８図は１オペランド命令の一般形フォーマット（G1-f
ormat）を示す模式図である。MMはオペランドサイズの
指定フィールドである。一部のG1-format命令では、Ea
の拡張部以外にも拡張部がある。また、MMを使用しない
命令もある。

（1.3）「一般形２オペランド命令」 第９図から第11図は２オペランド命令の一般形フォーマ
ットを示す模式図である。このフォーマットに含まれる
のは、８ビットで指定する一般形アドレッシングモード
のオペランドが最大２つ存在する命令である。オペラン
ドの総数自体は３つ以上になる場合がある。

第９図は第１オペランドがメモリ読み出しを必要とする
命令のフォーマット（G-format）を示す模式図である。
EaMはデスティネーションオペランドの指定フィール
ド、MMはデスティネーションオペランドサイズの指定フ
ィールド、EaRはソースオペランド指定フィールド、RR
はソースオペランドサイズの指定フィールドである。一
部のG-format命令では、EaMあるいはEaRの拡張部以外に
も拡張部がある。

第10図は第１オペランドが８ビット即値の命令のフォー
マット（E-format）を示す模式図である。EaMはデステ
ィネーションオペランドの指定フィールド、MMはデステ
ィネーションオペランドサイズの指定フィールド、＃＃
…はソースオペランド値である。

E-formatとI-formatとは機能的には類似しているが、考
え方の点では大きく違っている。具体的には、E-format
はあくまでも２オペランド一般形（G-format）の派生形
であり、ソースオペランドのサイズが８ビット固定、デ
ィスティネーションオペランドのサイズが8/16/32ビッ
トからの選択となっている。つまり、E-formatは異種サ
イズ間の演算を前提とし、デスティネーションオペラン
ドのサイズに合わせて８ビットのソースオペランドがゼ
ロ拡張または符号拡張される。一方、I-formatは、特に
転送命令及び比較命令で頻度の多い即値のパターンを短
縮形にしたものであり、ソースオペランドとディスティ
ネーションオペランドのサイズが等しい。

第11図は、第１オペランドがアドレス計算のみの命令の
フォーマット（GA-format）を示す模式図である。EaWは
デスティネーションオペランドの指定フィールド、WWは
デスティネーションオペランドサイズの指定フィール
ド、EaAはソースオペランドの指定フィールドである。
ソースオペランドとしては実行アドレスの計算結果自体
が使用される。

第12図は、ショートブランチ命令のフォーマットを示す
模式図である。ccccはブランチ条件指定フィールド、di
sp:8はジャンプ先との変位指定フィールドであり、本発
明のデータ処理装置では８ビットで変位を指定する場合
には、ビットパターンでの指定値を２倍して変位値とす
る。

（1.4）「アドレッシングモード」 本発明のデータ処理装置のアドレッシングモード指定方
法には、レジスタを含めて６ビットで指定する短縮形
と、８ビットで指定する一般形とがある。

未定義のアドレッシングモードが指定された場合、ある
いは意味的に考えて明らかに不適当なアドレッシングモ
ードの組み合わせが指定された場合には、未定義命令が
実行された場合同様に予約命令例外が発生され、例外処
理が起動される。

これに該当するのは、デスティネーションが即値モード
の場合、アドレス計算を伴うべきアドレッシングモード
指定フィールドで即値モードを使用した場合等である。

フォーマットの図中で使われる記号の意味は次の通りで
ある。

Rn ：レジスタ指定 mem EA:EAで示されるアドレスのメモリ内容 （Sh）:6ビットの短縮形アドレッシングモ ードでの指定方法 （Ea）:8ビットの一般形アドレッシングモ ードでの指定方法 フォーマットの図において破線にて囲繞された部分は拡
張部を示す。

（1.4.1）「基本アドレッシングモード」 本発明のデータ処理装置は様々なアドレッシングモード
をサポートする。それらの内、本発明のデータ処理装置
でサポートする基本アドレッシングモードには、レジス
タ直接モード、レジスタ間接モード、レジスタ相対間接
モード、即値モード、絶対モード、PC（プログラムカウ
ンタ）相対間接モード、スタックポップモード及びスタ
ックプッシュモードがある。

レジスタ直接モードはレジスタの内容をそのままオペラ
ンドとする。フォーマットの模式図を第13図に示す。Rn
は汎用レジスタの番号を示す。

レジスタ間接モードはレジスタの内容をアドレスとする
メモリの内容をオペランドとする。フォーマットの模式
図を第14図に示す。Rnは汎用レジスタの番号を示す。

レジスタ相対間接モードはディスプレースメント値が16
ビットであるか32ビットであるかにより２種類がある。
それぞれ、レジスタの内容に16ビットまたは32ビットの
ディスプレースメント値を加えた値をアドレスとするメ
モリの内容をオペランドとする。フォーマットの模式図
を第15図に示す。Rnは汎用レジスタの番号を示す。dis
p:16とdisp:32とはそれぞれ各々16ビットのディスプレ
ースメント値または32ビットのディスプレースメント値
を示す。ディスプレースメント値は符号付きとして扱
う。

即値モードは命令コード中で指定されるビットパターン
をそのまま２進数と見なしてオペランドとする。フォー
マットの模式図を第16図に示す。imm-dataは即値を示
す。imm-dataのサイズは、オペランドサイズとして命令
中で指定される。

絶対モードはアドレス値が16ビットで示されるか32ビッ
トで示されるかにより２種類ある。それぞれ、命令コー
ド中で指定される16ビットまたは32ビットのビットパタ
ーンをアドレスとするメモリの内容をオペランドとす
る。フォーマットの模式図を第17図に示す。abs:16とab
s:32とはそれぞれ16ビットまたは32ビットのアドレス値
を示す。abs:16でアドレスが示される時は指定されたア
ドレス値を32ビットに符号拡張する。

PC相対間接モードはディスプレースメント値が16ビット
か32ビットかにより２種類ある。それぞれ、プログラム
カウンタの内容に16ビットまたは32ビットのディスプレ
ースメント値を加えた値をアドレスとするメモリの内容
をオペランドとする。フォーマットの模式図を第18図に
示す。disp:16とdisp:32とはそれぞれ16ビットのディス
プレースメント値または32ビットのディスプレースメン
ト値を示す。ディスプレースメント値は符号付きとして
扱う。PC相対間接モードにおいて、参照されるプログラ
ムカウンタの値はそのオペランド含む命令の先頭アドレ
スである。多段間接アドレッシングモードにおいてプロ
グラムカウンタの値が参照される場合にも、同じように
命令の先頭のアドレスをPC相対の基準値として使用す
る。

スタックポップモードはスタックポインタ（SP）の内容
をアドレスとするメモリの内容をオペランドとする。オ
ペランドアクセス後、スタックポインタをオペランドサ
イズだけインクリメントする。例えば、32ビットデータ
を扱う場合には、オペランドアクセス後にSPが＋４だけ
更新（インクリメント）される。B,H（バイト、ハーフ
ワード）のサイズのオペランドに対するスタックポップ
モードの指定も可能であり、それぞれSPが＋1,＋２だけ
更新（インクリメント）される。フォーマットの模式図
を第19図に示す。オペランドに対しスタックポップモー
ドが意味を持たないものに関しては予約命令例外が発生
される。具体的に予約命令例外となるのは、writeオペ
ランド、read-modify-writeオペランドに対するスタッ
クポップモード指定である。

スタックプッシュモードはスタックポインタの内容をオ
ペランドサイズだけデクリメントした内容をアドレスと
するメモリの内容をオペランドとする。スタックプッシ
ュモードでは、オペランドアクセス前にスタックポイン
タがデクリメントされる。例えば、32ビットデータを扱
う場合には、オペランドアクセス前にSPが−４だけ更新
（デクリメント）される。B,Hのサイズのオペランドに
対するスタックプッシュモードの指定も可能であり、そ
れぞれSPが−1,−２だけ更新（デクリメント）される。
フォーマットの模式図を第20図に示す。オペランドに対
してスタックプッシュモードが意味を持たないものに関
しては、予約命令例外が発生される。具体的に予約命令
例外となるのは、readオペランド、read-modify-write
オペランドに対するスタックプッシュモード指定であ
る。

（1.4.2）「多段間接アドレッシングモード」 如何に複雑なアドレッシングも、基本的には加算と間接
参照の組み合わせに分解される。従って、加算と間接参
照のオペレーションをアドレッシングのプリミティブと
して与えておき、それを任意に組み合わせることができ
れば、如何なる複雑なアドレッシングモードをも実現可
能となる。本発明のデータ処理装置の多段間接アドレッ
シングモードはこの様な考え方に基づいたアドレッシン
グモードである。複雑なアドレッシングモードはモジュ
ール間のデータ参照あるいはAI（人工知能）言語の処理
系に特に有用である。

多段間接アドレッシングモードを指定する場合、基本ア
ドレッシングモード指定フィールドでは、レジスタベー
ス多段間接モード、PCベース多段間接モード、絶対ベー
ス多段間接モードの３種類の指定方法の内のいずれか１
つを指定する。

レジスタベース多段間接モードはレジスタの値を拡張す
る多段間接アドレッシングのベース値とするアドレッシ
ングモードである。フォーマットの模式図を第21図に示
す。Rnは汎用レジスタの番号を示す。

PCベース多段間接モードはプログラムカウンタの値を拡
張する多段間接アドレッシングのベース値とするアドレ
ッシングモードである。フォーマットの模式図を第22図
に示す。

絶対ベース多段間接モードはゼロを拡張する多段間接ア
ドレッシングのベース値とするアドレッシングモードで
ある。フォーマットの模式図を第23図に示す。

拡張する多段間接モード指定フィールドは16ビットを単
位としており、これを任意回反復する。１段の多段間接
モードにより、ディスプレースメントの加算、インデク
スレジスタのスケーリング（×1,×2,×4,×８）と加
算、メモリの間接参照を行なう。多段間接モードのフォ
ーマットの模式図を第24図に示す。各フィールドは以下
に示す意味を持つ。

Ｅ＝0:多段間接モード継続 Ｅ＝1:アドレス計算終了 tmp＝＝＞ address of operand Ｉ＝0:メモリ間接参照なし tmp＋disp＋Rx＊Scale＝＝＞tmp Ｉ＝1:メモリ間接参照あり mem tmp＋disp＋Rx＊Scale＝＝＞tmp Ｍ＝0:＜Rx＞をインデクスとして使用 Ｍ＝1:特殊なインデクス ＜Rx＞＝０ インデクス値を加算しない（Rx＝０） ＜Rx＞＝１ プログラムカウンタをインデクス値とし
て使用（Rx＝PC） ＜Rx＞＝２〜 reserved Ｄ＝0:多段間接モード中の４ビットのフィールドd4の値
を４倍してディスプレースメント値とし、これを加算す
るd4は符号付きとして扱い、オペランドのサイズとは関
係なく必ず４倍して使用する Ｄ＝1:多段間接モードの拡張部で指定されたdispx（16/
32ビット）をディスプレースメント値とし、これを加算
する拡張部のサイズはd4フィールドで指定する d4＝0001 dispxは16ビット d4＝0010 dispxは32ビット xx:インデクスのスケール（scale＝1/2/4/8） プログラムカウンタに対して×2,×4,×８のスケーリン
グを行なった場合には、その段の処理終了後の中間値
（tmp）として不定値が入る。この多段間接モードによ
って得られる実効アドレスは予測できない値となるが、
例外は発生しない。プログラムカウンタに対するスケー
リングの指定は行なってはいけない。

多段間接モードによる命令フォーマットのバリエーショ
ンを第25図、第26図に示す。

第25図は、多段間接モードが継続するか終了するかのバ
リエーションを示す。

第26図は、ディスプレースメントのサイズのバリエーシ
ョンを示す。

任意段数の多段間接モードが利用できれば、コンパイラ
の中で段数による場合分けが不要になるので、コンパイ
ラの負担が軽減されるというメリットがある。多段の間
接参照の頻度が非常に少ないとしても、コンパイラとし
ては必ず正しいコードを発生できなければならないから
である。このため、フォーマット上では任意の段数が可
能になっている。

（1.5）「例外処理」 本発明のデータ処理装置はソフトウエア負荷の軽減のた
め豊富な例外処理機能を有する。本発明のデータ処理装
置では、例外処理は命令処理を再実行するもの（例
外）、命令処理を完了するもの（トラップ）及び割込の
３種類に分けて名称をつけている。また本発明のデータ
処理装置では、この３種の例外処理とシステム障害とを
総称してEITと称する。

（２）「機能ブロックの構成」 第１図は本発明のデータ処理装置の構成を示すブロック
図である。

本発明のデータ処理装置の内部を機能的に大きく分ける
と、命令フェッチ部101,命令デコード部102,PC計算部10
3,オペランドアドレス計算部104,マイクロROM部105,デ
ータ演算部106,外部バスインターフェイス部107に分か
れる。

第１図では、その他にCPU外部にアドレスを出力するた
めのアドレス出力回路108と、CPU外部とデータを入出力
するためのデータ入出力回路109とを他の機能ブロック
部と分けて示した。

（2.1）「命令フェッチ部」 命令フェッチ部101にはブランチバッファ、命令キュー
とその制御部等があり、次にフェッチすべき命令のアド
レスを決定してブランチバッファあるいはCPU外部のメ
モリから命令をフェッチする。またブランチバッファへ
の命令登録をも行う。

ブランチバッファは小規模であるためセレクティブキャ
ッシュとして動作する。ブランチバッファの動作の詳細
は特願昭61-202041号で詳しく述べられている。

次にフェッチすべき命令のアドレスは、命令キューに入
力すべき命令のアドレスとして専用のカウンタにて計算
される。分岐あるいはジャンプが発生した場合には、新
たな命令のアドレスがPC計算部103あるいはデータ演算
部106から転送されてくる。

CPU外部のメモリから命令をフェッチする場合は、外部
バスインターフェイス部107を通して、フェッチすべき
命令のアドレスをアドレス出力回路108からCPU外部へ出
力し、データ入出力回路109から命令コードをフェッチ
する。そして、バッファリングした命令コードの内、次
にデコードすべき命令コードを命令デコード部102に出
力する。

（2.2）「命令デコード部」 命令デコード部102では、基本的には16ビット（ハーフ
ワード）単位で命令コードをデコードする。このブロッ
クには第１ハーフワードに含まれるオペレーションコー
ドをデコードするFHWデコーダ、第2,第３ハーフワード
に含まれるオペレーションコードをデコードするNFHWデ
コーダ、アドレッシングモードをデコードするアドレッ
シングモードデコーダが含まれる。これらFHWデコー
ダ、NFHWデコーダ、アドレッシングモードデコーダを纏
めて第１デコーダという。

FHWデコーダあるいはNFHWデコーダの出力を更にデコー
ドして、マイクロROMのエントリアドレスを計算する第
２デコーダ、条件分岐命令の分岐予測を行う分岐予測機
構、オペランドアドレス計算の際のパイプラインコンフ
リクトをチェックするアドレス計算コンフリクトチェッ
ク機構も含まれる。

命令デコード部102は命令フェッチ部101から入力された
命令コードを２クロック（１ステップ）につき０〜６バ
イトずつデコードする。デコード結果の内、データ演算
部106での演算に関する情報がマイクロROM部105に、オ
ペランドアドレス計算に関係する情報がオペランドアド
レス計算部104に、PC計算に関係する情報がPC計算部103
にそれぞれ出力される。

（2.3）「マイクロROM部」 マイクロROM部105には、主にデータ演算部106を制御す
るマイクロプログラムが格納されているマイクロROM、
マイクロシーケンサ、マイクロ命令デコーダ等が含まれ
る。マイクロ命令はマイクロROMから２クロック（１ス
テップ）に１度読出される。マイクロシーケンサはマイ
クロプログラムで示されるシーケンス処理の他に、例
外、割込及びトラップ（この３つを合わせてEITと称す
る）の処理をハードウエア的に受付ける。またマイクロ
ROM部105はストアバッファの管理も行う。マイクロROM
部105には命令コードに依存しない割込みあるいは演算
実行結果によるフラッグ情報と、第２デコーダの出力等
の命令デコード部の出力が入力される。マイクロデコー
ダの出力は主にデータ演算部106に対して出力される
が、ジャンプ命令の実行による他の先行処理中止情報等
の一部の情報は他のブロックへも出力される。

（2.4）「オペランドアドレス計算部」 オペランドアドレス計算部104は命令デコード部102のア
ドレスデコーダ等から出力されたオペランドアドレス計
算に関係する情報によりハードワイヤード制御される。
このブロックではオペランドのアドレス計算に関するほ
とんどの処理が行われる。メモリ間接アドレシングのた
めのメモリアクセスのアドレス及びオペランドアドレス
がメモリにマップされたI/O領域に入るか否かのチェッ
クも行われる。

アドレス計算結果は外部バスインターフェイス部107に
送られる。アドレス計算に必要な汎用レジスタ及びプロ
グラムカウンタの値はデータ演算部より入力される。

メモリ間接アドレッシングを行う際は外部バスインター
フェイス部107を通してアドレス出力回路108からCPU外
部へ参照すべきメモリアドレスを出力し、データ入出力
部109から入力された間接アドレス値を命令デコード部1
02を通してフェッチする。

（2.5）「PC計算部」 PC計算部103は命令デコード部102から出力されるPC計算
に関係する情報によりハードワイヤードに制御され、命
令のPC値を計算する。本発明のデータ処理装置は可変長
命令セットを有しており、命令をデコードしなければそ
の命令の長さが判らない。このため、PC計算部103は命
令デコード部102から出力される命令長をデコード中の
命令のPC値に加算することにより次の命令のPC値を作り
出す。また、命令デコード部102が分岐命令をデコード
してデコード段階での分岐を指示した場合は、命令長の
代わりに分岐変位を分岐命令のPC値に加算することによ
り分岐先命令のPC値を計算する。分岐命令に対して命令
デコード段階で分岐を行うことを本発明のデータ処理装
置ではプリブランチと称する。

このプリブランチの手法については特願昭61-204500号
及び特願昭61-200557号で詳しく述べられている。

PC計算部103の計算結果は各命令のPC値として命令のデ
コード結果と共に出力される他、プリブランチ時には、
次にデコードすべき命令のアドレスとして命令フェッチ
部101へ出力される。また、次に命令デコード部102でデ
コードされる命令の分岐予測のためのアドレスにも使用
される。

分岐予測の手法については特願昭62-8394号で詳しく述
べられている。

（2.6）「データ演算部」 データ演算部106はマイクロプログラムにより制御さ
れ、マイクロROM部105の出力情報に従って各命令の機能
を実現するに必要な演算をレジスタと演算器で実行す
る。演算対象となるオペランドがアドレスあるいは即値
である場合は、オペランドアドレス計算部104で計算さ
れたアドレスあるいは即値を外部バスインタフェイス部
107を通過させて得る。また、演算対象となるオペラン
ドがCPU外部のメモリにある場合は、アドレス計算部104
で計算されたアドレスをバスインタフェイス部がアドレ
ス出力回路108から出力して、CPU外部のメモリからフェ
ッチしたオペランドをデータ入出力回路109から得る。

演算器としてはALU、バレルシフタ、プライオリティエ
ンコーダあるいはカウンタ、シフトレジスタなどがあ
る。レジスタと主な演算器の間は３バスで結合されてお
り、１つのレジスタ間演算を指示する１マイクロ命令を
２クロック（１ステップ）で処理する。

データ演算時にCPU外部のメモリをアクセスする必要が
ある場合は、マイクロプログラムの指示により外部バス
インターフェイス部107を通してアドレス出力回路108か
らアドレスをCPU外部に出力し、データ入出力回路109を
通して目的のデータをフェッチする。

CPU外部のメモリにデータをストアする場合は、外部バ
スインターフェイス部107を通してアドレス出力回路108
よりアドレスを出力すると同時に、データ入出力回路10
9からデータをCPU外部に出力する。オペランドストアを
効率的に行うため、データ演算部106には４バイトのス
トアバッファが備えられている。

ジャンプ命令の処理あるいは例外処理等を行って新たな
命令アドレスをデータ演算部106が得た場合は、これを
命令フェッチ部101とPC計算部103へ出力する。

（2.7）「外部バスインターフェイス部」 外部バスインターフェイス部107は本発明のデータ処理
装置の外部バスでの通信を制御する。メモリのアクセス
はすべてクロック同期で行われ、最小２クロックサイク
ル（１ステップ）で行うことができる。

メモリに対するアクセス要求は命令フェッチ部101、オ
ペランドアドレス計算部104及びデータ演算部106から独
立に生じる。外部バスインターフェイス部107はこれら
のメモリアクセス要求を調停する。更にメモリとCPUと
を結ぶデータバスサイズである32ビット（１ワード）の
整置境界を跨ぐメモリ番地にあるデータのアクセスは、
このブロック内で自動的にワード境界を跨ぐことを検知
して２回のメモリアクセスに分解して行う。

プリフェッチするオペランドとストアするオペランドと
が重なる場合のコンフリクト防止処理及びストアオペラ
ンドからフェッチオペランドへのバイパス処理も行う。

（３）「パイプライン機構」 本発明のデータ処理装置のパイプライン処理機能は第２
図に模式的に示される如くである。

命令のプリフェッチを行う命令フェッチステージ（IFス
テージ）201,命令のデコードを行うデコードステージ
（Ｄステージ）202,オペランドのアドレス計算を行うオ
ペランドアドレス計算ステージ（Ａステージ）203,マイ
クロROMアクセス（特にＲステージ206と呼ぶ）を行う部
分とオペランドのプリフェッチ（特にOFステージ207と
称す）を行う部分とからなるオペランドフェッチステー
ジ（Ｆステージ）204,命令を実行する実行ステージ（Ｅ
ステージ）205の５段構成をパイプライン処理の基本と
する。

Ｅステージ205では１段のストアバッファがある他、高
機能命令の一部は命令の実行自体をパイプライン化する
ため、実際には５段以上のパイプライン処理効果があ
る。

各ステージは他のステージとは独立に動作し、理論上は
５つのステージが完全に独立動作する。各ステージは１
回の処理を最小２クロック（１ステップ）で行うことが
できる。従って理想的には２クロック（１ステップ）毎
に次々とパイプライン処理が進行する。

本発明のデータ処理装置には、メモリ−メモリ間演算あ
るいはメモリ間接アドレッシング等の如く１回の基本パ
イプライン処理のみでは処理し得ない命令もあるが、本
発明のデータ処理装置はこれらの処理に対してもなるべ
く均衡のとれたパイプライン処理が行える様に設計され
ている。複数のメモリオペランドを持つ命令に対しては
メモリオペランドの数に基づいてデコード段階で複数の
パイプライン処理単位（ステップコード）に分解してパ
イプライン処理を行う。

パイプライン処理単位の分解方法に関しては特願昭61-2
36456号で詳しく述べられている。

IFステージ201からＤステージ202に渡される情報は、命
令コード211そのものである。Ｄステージ202からＡステ
ージ203に渡される情報は、命令で指定された演算に関
するもの（Ｄコード212と称す）と、オペランドのアド
レス計算に関係するもの（Ａコード213と称す）との２
つがある。

Ａステージ203からＦステージ204に渡される情報はマイ
クロプログラムのエントリアドレスあるいはマイクロプ
ログラムのパラメータ等を含むＲコード214と、オペラ
ンドのアドレスとアクセス方法指示情報等を含むＦコー
ド215との２つである。

Ｆステージ204からＥステージ205に渡される情報は、演
算制御情報とリテラル等を含むＥコード216と、オペラ
ンドあるいはオペランドアドレス等を含むＳコード217
との２つである。

Ｅステージ205以外のステージで検出されたEITは、その
コードがＥステージ205に到達する迄はEIT処理を起動し
ない。Ｅステージ205で処理されている命令のみが実行
段階の命令であり、IFステージ201からＦステージ204ま
での間で処理されている命令はまだ実行段階に至ってい
ないからである。従って、Ｅステージ205以外で検出さ
れたEITは、それが検出されたことがステップコード中
に記録されて次のステージに伝えられるのみである。

（3.1）「パイプライン処理単位」 （3.1.1）「命令コードフィールドの分類」 本発明のデータ処理装置のパイプライン処理単位は命令
セットのフォーマットの特徴を利用して決定されてい
る。

（１）節で述べた如く、本発明のデータ処理装置の命令
は２バイト単位の可変長命令であり、基本的には“２バ
イトの命令基本部＋０〜４バイトのアドレシング拡張
部”を１〜３回反復することにより命令が構成されてい
る。

命令基本部には多くの場合、オペレーションコード部と
アドレッシングモード指定部とがあり、インデックスア
ドレッシングあるいはメモリ間接アドレッシングが必要
な場合にはアドレッシング拡張部の代わりに“２バイト
の多段間接モード指定部＋０〜４バイトのアドレッシン
グ拡張部”が任意個付く。また、命令により２または４
バイトの命令固有の拡張部が最後に付く。

命令基本部には命令のオペレーションコード、基本アド
レッシングモード、リテラルなどが含まれる。アドレッ
シング拡張部はディスプレースメント、絶対アドレス、
即値、分岐命令の変位のいずれかである。命令固有の拡
張部にはレジスタマップ、I-format命令の即値指定等が
ある。第27図は、本発明のデータ処理装置の基本的命令
フォーマットの特徴を示す模式図である。

（3.1.2）「ステップコードへの命令の分解」 本発明のデータ処理装置では、上記の命令フォーマット
の特徴を生かしたパイプライン処理を行う。

Ｄステージ202では“２バイトの命令基本部＋０〜４バ
イトのアドレッシング拡張部",“多段間接モード指定部
＋アドレッシング拡張部”又は命令固有の拡張部を１つ
のデコード単位として処理する。各回のデコード結果を
ステップコードと称し、Ａステージ203以降ではこのス
テップコードをパイプライン処理の単位としている。ス
テップコードの数は命令毎に固有であり、多段間接モー
ド指定を行わない場合は、１つの命令は最小１個、最大
３個のステップコードに分かれる。多段間接モード指定
が行われた場合はそれだけステップコードが増加する。
但し、これは後で述べる様にデコード段階のみである。

（3.1.3）「プログラムカウンタの管理」 本発明のデータ処理装置のパイプライン上に存在するス
テップコードは全て別命令に対するものである可能性が
あり、このためプログラムカウンタの値はステップコー
ド毎に管理される。全てのステップコードは、そのステ
ップコードのもとになった命令のプログラムカウンタ値
を有する。ステップコードに付属してパイプラインの各
ステージを流れるプログラムカウンタ値はステッププロ
グラムカウンタ（SPC）と称する。SPCはパイプラインス
テージ間を次々と受け渡されていく。

（3.2）「各パイプラインステージの処理」 各パイプラインステージの入出力ステップコードには第
２図に示したように便宜上名前が付けられている。ま
た、ステップコードはオペレーションコードに関する処
理を行い、マイクロプログラムのエントリアドレス及び
Ｅステージ205に対するパラメータなどになる系列とＥ
ステージ205のマイクロ命令に対するオペランドになる
系列との２系列がある。

（3.2.1）「命令フェッチステージ」 命令フェッチステージ（IFステージ）201は命令をメモ
リあるいはブランチバッファからフェッチして命令キュ
ーに入力し、Ｄステージ202に対して命令コードを出力
する。命令キューの入力は整置された４バイト単位で行
う。メモリから命令をフェッチする場合は、整置された
４バイトにつき最小２クロック（１ステップ）を要す
る。ブランチバッファがヒットした場合は、整置された
４バイトにつき１クロックでフェッチ可能である。命令
キューの出力単位は２バイト毎に可変であり、２クロッ
クの間に最大６バイトまで出力できる。また、分岐の直
後には命令キューをバイパスして命令基本部２バイトを
直接命令デコーダに転送することも可能である。

ブランチバッファへの命令の登録及びクリア等の制御、
プリフェッチ先の命令のアドレスの管理や命令キューの
制御もIFステージ201で行う。

IFステージ201で検出するEITには、命令をメモリからフ
ェッチする際のバスアクセス例外あるいはメモリ保護違
反などによるアドレス変換例外がある。

（3.2.2）「命令デコードステージ」 命令デコードステージ（Ｄステージ）202はIFステージ2
01から入力された命令コードをデコードする。デコード
は命令デコード部102のFHWデコーダ、NFHWデコーダ及び
アドレッシングモードデコーダを合わせた第１デコーダ
を使用して、２クロック（１ステップ）単位に１度行な
い、１回のデコード処理で、０〜６バイトの命令コード
を消費する（RET命令の復帰先アドレスを含むステップ
コードの出力処理などでは命令コードを消費しない）。
１回のデコードでＡステージ203に対してアドレス計算
情報としてのＡコード213である制御コードとアドレス
修飾情報と、オペレーションコードの中間デコード結果
としてのＤコード212である制御コードと８ビットのリ
テラル情報とを出力する。

Ｄステージ202では、各命令のPC計算部103の制御、分岐
予測処理、プリブランチ命令に対するプリブランチ処
理、命令キューからの命令コード出力処理をも行う。

Ｄステージ202で検出するEITには、予約命令例外及びプ
リブランチ時の奇数アドレスジャンプトラップがある。
また、IFステージ201より転送されてきた各種EITはステ
ップコード内にエンコードする処理をしてＡステージ20
3に転送する。

（3.2.3）「オペランドアドレス計算ステージ」 オペランドアドレス計算ステージ（Ａステージ）203は
処理機能が大きく２つに分かれる。１つは命令デコード
部102の第２デコーダを使用してオペレーションコード
の後段デコードを行う処理で、他方はオペランドアドレ
ス計算部104でオペランドアドレスの計算を行う処理で
ある。

オペレーションコードの後段デコード処理はＤコード21
2を入力とし、レジスタ，メモリの書込み予約及びマイ
クロプログラムのエントリアドレスとマイクロプログラ
ムに対するパラメータなどを含むＲコード214の出力を
行う。なお、レジスタあるいはメモリの書込み予約は、
アドレス計算で参照したレジスタやメモリの内容がパイ
プライン上を先行する命令で書換えられることにより誤
ったアドレス計算が行われるのを防ぐためのものであ
る。レジスタあるいはメモリの書込み予約はデッドロッ
クを避けるため、ステップコード毎ではなく命令毎に行
う。レジスタ及びメモリへの書込み予約については特願
昭62-144394号で詳しく述べられている。

オペランドアドレス計算処理はＡコード213を入力と
し、Ａコード213に従いオペランドアドレス計算部104で
加算あるいはメモリ間接参照を組合わせてアドレス計算
を行い、その計算結果をＦコード215として出力する。
この際、アドレス計算に伴うレジスタ及びメモリの読出
し時にコンフリクトチェックを行い、先行命令がレジス
タあるいはメモリに書込み処理を終了していないためコ
ンフリクトが指示されれば、先行命令がＥステージ205
で書込み処理を終了するまで待つ。また、オペランドア
ドレス及びメモリ間接参照のアドレスがメモリにマップ
されたI/O領域に入るか否かのチェックも行う。

Ａステージ203で検出するEITには予約命令例外、特権命
令例外、バスアクセス例外、アドレス変換例外、メモリ
間接アドレッシングの時のオペランドブレイクポイント
ヒットによるデバッグトラップがある。Ｄコード212又
はＡコード213自体がEITを起こしたことを示していれ
ば、Ａステージ203はそのコードに対してアドレス計算
処理をせず、そのEITをＲコード214及びＦコード215に
伝える。

（3.2.4）「マイクロROMアクセスステージ」 オペランドフェッチステージ（Ｆステージ）204も処理
が大きく２つに分かれる。一方はマイクロROMのアクセ
ス処理であり、特にＲステージ206と称する。他方はオ
ペランドプリフェッチ処理であり、特にOFステージ207
と称する。Ｒステージ206とOFステージ207とは必ずしも
同時に動作するわけではなく、メモリアクセス権が獲得
できるか否か等に依存して独立に動作する。

Ｒステージ206の処理であるマイクロROMアクセス処理
は、Ｒコード214に対して次のＥステージ205での実行に
使用する実行制御コードであるＥコード216を生成する
ためのマイクロROMアクセスとマイクロ命令デコード処
理である。１つのＲコード214に対する処理が２つ以上
のマイクロプログラムステップに分解される場合、マイ
クロROMはＥステージ205で使用され、次のＲコード214
はマイクロROMアクセス待ちになる。Ｒコード214に対す
るマイクロROMアクセスが行われるのは、その前のＥス
テージ205での最後のマイクロ命令実行の時である。本
発明のデータ処理装置では、ほとんどの基本命令は１マ
イクロプログラムステップで行われるため、実際にはＲ
コード214に対するマイクロROMアクセスが次々と行われ
ることが多い。

Ｒステージ206で新たに検出するEITはない。Ｒコード21
4が命令処理再実行型のEITを示している時は、そのEIT
処理に対するマイクロプログラムが実行されるので、Ｒ
ステージ206はそのＲコード214に従ったマイクロ命令を
フェッチする。Ｒコード214が奇数アドレスジャンプト
ラップを示している場合、Ｒステージ206はそれをＥコ
ード216によって伝える。これはプリブランチに対する
もので、Ｅステージ205ではそのＥコード216で分岐が生
じなければそのプリブランチを有効として奇数アドレス
ジャンプトラップを発生する。

（3.2.5）「オペランドフェッチステージ」 オペランドフェッチステージ（OFステージ）207はＦス
テージ204で行う上記の２つの処理の内のオペランドプ
リフェッチ処理を行う。

オペランドプリフェッチはＦコード215を入力とし、フ
ェッチしたオペランドとそのアドレスをＳコード217と
して出力する。１つのＦコード215ではワード境界を跨
いでも良いが４バイト以下のオペランドフェッチを指定
する。Ｆコード215にはオペランドのアクセスを行うか
否かの指定も含まれており、Ａステージ203で計算した
オペランドアドレス自体あるいは即値をＥステージ205
に転送する場合にはオペランドプリフェッチは行わず、
Ｆコード215の内容をＳコード217として転送する。プリ
フェッチしようとするオペランドと、Ｅステージ205が
書き込み処理を行おうとするオペランドとが一致する場
合は、オペランドプリフェッチはメモリから行わずバイ
パスして行う。また、I/O領域に対してはオペランドプ
リフェッチを遅延させ、先行命令がすべて完了するまで
待ってオペランドフェッチを行う。

OFステージ207で検出されるEITには、バスアクセス例
外、アドレス変換例外、オペランドプリフェッチに対す
るブレイクポイントヒットによるデバッグトラップがあ
る。Ｆコード215がデバッグトラップ以外のEITを示して
いる時は、それをＳコード217に転送し、オペランドプ
リフェッチは行わない。Ｆコード215がデバッグトラッ
プを示している時は、そのＦコード215に対してEITを示
していない場合と同じ処理をすると共にデバッグトラッ
プをＳコード217に伝える。

（3.2.6）「実行ステージ」 実行ステージ（Ｅステージ）205はＥコード216及びＳコ
ード217を入力として動作する。このＥステージ205が命
令を実行するステージであり、Ｆステージ204以前のス
テージで行われた処理は全てＥステージ205のための前
処理である。Ｅステージ205でジャンプ命令が実行され
たり、あるいはEIT処理が起動されたりした場合は、IF
ステージ201からＦステージ204までの処理は全て無効化
される。Ｅステージ205はマイクロプログラムにより制
御され、Ｒコード214に示されたマイクロプログラムの
エントリアドレスからの一連のマイクロプログラムを実
行することにより命令を実行する。

マイクロROMの読み出しとマイクロ命令の実行とはパイ
プライン化されて行われる。従ってマイクロプログラム
で分岐が起きた場合は、１マイクロステップの空きがで
きる。また、Ｅステージ205はデータ演算部106にあるス
トアバッファを利用して、４バイト以内のオペランドス
トアと次のマイクロ命令実行をパイプライン処理するこ
ともできる。

Ｅステージ205では、Ａステージ203で行ったレジスタ及
びメモリに対する書込み予約をオペランドの書き込み後
に解除する。

また、条件分岐命令がＥステージ205で分岐を発した場
合は、その条件分岐命令に対する分岐予測が誤っていた
のであるから、分岐履歴の書換えを行う。

Ｅステージ205で検出されるEITには、バスアクセス例
外、アドレス変換例外、デバッグトラップ、奇数アドレ
スジャンプトラップ、予約機能例外、不正オペランド例
外、予約スタックフォーマット例外、ゼロ除算トラッ
プ、無条件トラップ、条件トラップ、遅延コンテキスト
トラップ、外部割込、遅延割込、リセット割込、システ
ム障害がある。

Ｅステージ205で検出されたEITは全てEIT処理される
が、Ｅステージ以前のIFステージ201からＦステージ204
の間で検出され、Ｒコード214あるいはＳコード217に反
映されているEITは必ずしもEIT処理されるとは限らな
い。IFステージ201からＦステージ204の間で検出された
が、先行の命令がＥステージ205でジャンプ命令が実行
されたなどの原因でＥステージ205まで到達しなかったE
ITは全てキャンセルされる。そのEITを起こした命令は
そもそも実行されなかったことになる。

外部割込及び遅延割込は命令の切れ目でＥステージ205
に直接受け付けられ、マイクロプログラムにより必要な
処理が実行される。その他の各種EITの処理はマイクロ
プログラムにより行われる。

（3.3）「各パイプラインステージの状態制御」 パイプラインの各ステージは入力ラッチと出力ラッチと
を有し、他のステージとは独立に動作することを基本と
する。各ステージは１つ前に行った処理が終わり、その
処理結果を出力ラッチから次のステージの入力ラッチに
転送し、自分のステージの入力ラッチに次の処理に必要
な入力信号がすべて揃えば次の処理を開始する。

つまり各ステージは、１つ前段のステージから出力され
てくる次の処理に対する入力信号が全て有効となり、今
の処理結果を後段のステージの入力ラッチに転送して出
力ラッチが空になると次の処理を開始する。

各ステージが動作を開始する１つ前のクロックタイミン
グで入力信号が全て揃っている必要がある。入力信号が
揃っていない場合、そのステージは待ち状態（入力待
ち）になる。出力ラッチから次のステージの入力ラッチ
への転送を行う場合には次のステージの入力ラッチが空
き状態になっている必要があり、次のステージの入力ラ
ッチが空きでない場合もパイプラインステージは待ち状
態（出力待ち）になる。必要なメモリアクセス権が獲得
できなかったり、処理しているメモリアクセスにウエイ
トが挿入されたり、その他のパイプラインコンフリクト
が生じると各ステージの処理自体が遅延する。

（3.4）．「プッシュ，プッシュＡ命令に関するステッ
プコード処理」 第28図は、本発明を説明するためのブロック図である。
61はオペランドアドレス計算ステージ（Ａステージ20
3）の作業用ステージスタックポインタ（ASP）であり、
Ａステージ203で実行中の命令に付随するスタックポイ
ンタの値を示す。62はオペランドフェッチステージ（Ｆ
ステージ204）の作業用ステージスタックポインタ（FS
P）、63は実行ステージ（Ｅステージ205）の作業用ステ
ージスタックポインタ（CSP）であり、それぞれ各ステ
ージで実行中の命令に付随するスタックポインタの値を
示す。64はソフトウェアからみたレベルのスタックポイ
ンタ群、70はＦステージ204のアドレスレジスタ（FAレ
ジスタ）、71はＳコード217としてオペランドアドレス
を格納するアドレスレジスタ（SAレジスタ）、72はＥス
テージ205のアドレスレジスタ（AAレジスタ）、73は外
部とやり取りされるデータのためのＥステージ205のデ
ータレジスタ（DDレジスタ）、74はＦステージ204でメ
モリからフェッチされたオペランドをいれるデータレジ
スタ（SDレジスタ）、75はＡステージ203のアドレス加
算部、80〜87は内部データバスである。102は命令デコ
ード部、106は実行ステージ205のデータ演算部、108は
アドレス出力回路、109はデータ入出力回路である。

第32図は、本発明のデータ処理装置において処理される
プッシュ、プッシュＡ命令の命令フォーマット図であ
る。

また第29図、第30図、第31図は本発明のデータ処理装置
において実施されるプッシュ、プッシュＡ命令の、各ス
テージでの動作を示すフローチャートであり第29図はソ
ースがメモリ、第30図はソースがレジスタ、第31図はプ
ッシュ命令の場合である。またステップS100〜S105はＡ
ステージ203、ステップS200〜S205はＦステージ204及び
ステップS300〜S307はＥステージ205での動作を夫々示
している。

本発明のデータ処理装置において処理されるプッシュ、
プッシュＡ命令は第32図に示すフォーマットを持ち、命
令の中で指定されたソースオペランドをスタックトップ
にストアする。プッシュ命令ではソースアドレッシング
モードが示す値がソースオペランドに、またプッシュＡ
命令ではソースアドレスがソースオペランドとなる。ま
たデスティネーションのアドレスとしては、スタックポ
インタの値をオペランドのサイズ分デクリメントした値
が使用される。このようにプッシュ、プッシュＡ命令
は、メモリ−メモリ間転送が可能な命令であり２つのア
ドレス計算が必要なため、本来なら２つのステップコー
ドを必要とする。

しかし、本発明においてはASP61にデクリメント機能を
設け、Ａステージ33でのアドレス演算とASP61のプリデ
クリメントを１つのステップコードで同時に行う。

プッシュ、プッシュＡ命令を第２図、第28図、第29図、
第30図及び第31図により、パイプラインの流れに沿って
みていく。まず命令デコード部102でプッシュ、プッシ
ュＡ命令をデコードしたら、アドレッシングモード情
報、ASP61の更新制御情報等を１つのステップコード
（Ａコード213）として、Ａステージ203のアドレス加算
部75とASP61へ出力する。命令のオペコード側の情報は
Ｄコード212として出力される。

この後の各ステージの動作を第29図、第30図、第31図に
示す。Ｅステージ205における１つのＥコード216の処理
を１ステップと呼ぶこととする。

まず第30図にプッシュ命令でソースがレジスタである場
合を示す。

Ａステージ203ではＡコード213のASP更新制御情報によ
り、ASP61をオペランドのサイズ分デクリメントする。
そしてこのデクリメントされたASP61の値をステップコ
ードのパイプライン中の流れと同期してFSP62に転送す
る（S103）。またソースのレジスタ番号等をＲコード21
4として出力する（S102）。

Ｆステージ204ではFSP62の値をステップコードのパイプ
ライン中の流れと同期してCSP63に転送する（S203）。
またＲコード214からソースのレジスタをアクセスする
信号を含むＥコード216を生成し出力する（S202）。

Ｅステージ205でAAレジスタ72にはデスティネーション
アドレスとしてCSP63の値を書き込む。この時の経路
は、 CSP63→S1バス82→AAレジスタ72となる。

またＥコード216で指定されたレジスタの値をDDレジス
タ73に書き込む。この時の経路は、 レジスタ76→S2バス87→データ演算部106→DOバス85→D
Dレジスタ73 となる。この２つの経路はぶつからないので１ステップ
で実行される（S303）。

次にAAレジスタ72の指すアドレスにDDレジスタ73の値を
書き込む（S304）。このストア処理はＥステージ205で
のデータ演算処理とは独立して実行可能であり、ストア
処理と並列に次の命令の処理を行うことができる。

次に、第29図にプッシュ命令でソースがメモリの場合を
示す。

Ａステージ203では、Ａコード213のASP更新制御情報に
より、ASP61をオペランドのサイズ分デクリメントす
る。そしてこのデクリメントされたASP61の値をステッ
プコードのパイプライン中の流れと同期してFSP62に転
送する（S101）。またアドレス加算部75にてソースアド
レスを計算し（S100）、Ｆコード215として出力する。

Ｆステージ204ではFSP62の値はステップコードのパイプ
ライン中の流れと同期してCSP63に転送される（S20
1）。Ｆコード215のソースアドレスをFAレジスタ70に格
納し、その値に基づきソースオペランドをメモリからフ
ェッチして来てSDレジスタ74にいれる（S200）。

Ｅステージ205ではAAレジスタ72にデスティネーション
アドレスとしてCSP63の値を書き込む（S300）。この時
の経路は、 CSP63→S1バス82→AAレジスタ72となる。

Ｆステージ204でフェッチされたソースオペランドはSD
レジスタ（74）からDDレジスタ73に転送される（S30
1）。この時の経路は、 SDレジスタ73→S1バス87→データ演算部106→DOバス85
→DDレジスタ73 となる。

この２つの経路は両方S1バス82を含むのでステップを２
つに分けて実行する。ただし、SDレジスタ74にはS2バス
87を通る経路もあるが、実行ステージ205ではレジスタ
直接とそれ以外という分け方が実行し易いため上記の経
路をとる。レジスタ直接以外でS1バス82しか経路のない
場合として、ソースが即値の場合がある。即値データは
アドレス加算部75からそのまま出力され、AOバス83→FA
レジスタ70→SAレジスタ71とわたってS1バス82に出力さ
れる。この時はCSP63→AAレジスタ72もS1バス82を使う
経路しかないため、２つのステップに分けて実行され
る。この即値等に合わせてメモリの場合も２つのステッ
プで実行する。

そしてAAレジスタ72の指すアドレスにDDレジスタ73の値
を書き込む（S302）。

本実施例ではS1バス82のコンフリクトが起こるために２
つのステップがＥステージ205で必要となる。しかしS2
バス87を延長するなどの方法で、SAレジスタ71→データ
演算部106とCSP63→AAレジスタ72を１つのステップで行
えれば、Ｅステージ205のステップを１つにすることが
できる。

次に、第31図にプッシュＡ命令の場合を示す。

Ａステージ203ではＡコード213のASP更新制御情報によ
り、ASP61をオペランドのサイズ分デクリメントする。
そしてこのデクリメントされたASP61の値をステップコ
ードのパイプライン中の流れと同期してFSP（62）に転
送する（S105）。またアドレス加算部75にてソースアド
レスを計算しＦコード215として出力する（S104）。

Ｆステージ204ではFSP62の値をステップコードのパイプ
ライン中の流れと同期してCSP63に転送する（S205）。
Ｆコード215のソースアドレスをFAレジスタ70に格納
し、その値をSAレジスタ71に転送する（S204）。この値
がソースオペランドとなる。

Ｅステージ205ではAAレジスタ72にデスティネーション
アドレスとしてCSP63の値を書き込む（S305）。この時
の経路は、 CSP63→S1バス82→AAレジスタ72となる。

SAレジスタ71の値をソースオペランドとしてDDレジスタ
73に送る（S306）。この時の経路は、 SAレジスタ71→S1バス87→データ演算部106→DOバス85
→DDレジスタ73 となる。この２つの経路は両方S1バス82を含むので２ス
テップで実行する。

AAレジスタ72の指すアドレスにDDレジスタ73の値を書き
込む（S307）。

このようにプッシュ、プッシュＡ命令がＡステージ203
で処理を終わった時点で、この命令終了時のスタックポ
インタの値がASP61に格納されている。そのため後の命
令のステップコードがスタックポインタをＡステージ20
3で参照しても、プッシュ、プッシュＡ命令がＦステー
ジ204又はＥステージ205でASP61の値を書き換えること
はないので、スタックポインタに関するコンフリクトは
起こらない。例えば次の命令のアドレシッシングモード
が（SP＋disp）であっても、（ASP＋disp）をアドレス
加算部75で実行することにより、プッシュ、プッシュＡ
命令の実行終了を待たなくても、正しいアドレスが得ら
れる。

また、プッシュ命令でソースがレジスタの場合は各ステ
ージでの実行ステップ数は１ステップであり、この時の
命令実行時間は最小２クロックということになる。つま
りアドレス加算部75での計算とASP61の更新を１つのス
テップコードで行うことにより、これをソース側とデス
ティネーション側との２つのステップコードを生成する
場合に生じる、Ａステージ203での実行ステップの増加
（１ステップ→２ステップ）によるプッシュ命令の高速
化をはかることができる。

［発明の効果］ 以上のようにこの発明によれば、プッシュ、プッシュＡ
命令処理時にアドレス計算ステージにおいて、アドレス
加算部でのオペランドアドレスの計算と、アドレス計算
ステージのスタックポインタの更新とを行い、スタック
ポインタの値をパイプラインの流れに同期して転送する
ことにより、プッシュ、プッシュＡ命令の後の命令がア
ドレス計算ステージでスタックポインタに関するコンフ
リクトを起こすことなくパイプラインの処理効率を上げ
ることができ、またプッシュ命令、プッシュＡ命令を１
ステップで実行できるため、データ処理装置の性能が向
上するという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例によるデータ処理装置の全体
ブロック図、第２図は本発明の一実施例によるデータ処
理装置のパイプライン概要図、第３図〜第27図は本発明
の一実施例によるデータ処理装置の命令フォーマットの
特徴を示す図、第28図は本発明の一実施例によるデータ
処理装置のスタックポインタ関連部分の構成図、第29
図、第30図、第31図は本発明のデータ処理装置において
実施されるプッシュ、プッシュＡ命令の実行フローチャ
ート、第32図は本発明のデータ処理装置において実施さ
れるプッシュ、プッシュＡ命令の命令フォーマット図、
第33図は従来のデータ処理装置のブロック図、第34図は
従来のプッシュ命令の実行フローチャートである。 203……アドレス計算ステージ（Ａステージ）、205……
実行ステージ（Ｅステージ）、212〜217……パイプライ
ン処理の単位であるステップコード、61……Ａステージ
の作業用ステージスタックポインタ、63……Ｅステージ
の作業用ステージスタックポインタ、75……Ａステージ
のアドレス加算部である。 なお、図中同一符号は、同一、または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 【請求項１】汎用アドレシッシングモードで指定可能な
   オペランドの値をメモリ上のスタックにプッシュするプ
   ッシュ命令を備え、命令の実行を行う実行ステージと、
   該実行ステージでの処理に先行してオペランドのアドレ
   ス計算を行うアドレス計算ステージとを含む複数のステ
   ージによるパイプライン処理により命令を処理するデー
   タ処理装置において、 前記アドレス計算ステージで制御され、オペランドのア
   ドレス計算を行うアドレス加算部と、 前記アドレス計算ステージで制御され、前記汎用アドレ
   シッシングモードがスタックプッシュモードのときオペ
   ランドの処理に伴うデクリメント処理を行う第１のスタ
   ックポインタと、 前記実行ステージが制御する第２のスタックポインタと
   を備え、 前記第１のスタックポインタは前記第２のスタックポイ
   ンタの更新処理に先行して更新され、 前記プッシュ命令処理時に、前記アドレス計算ステージ
   にて、前記アドレス加算部を用いたオペランドのアドレ
   ス計算と、前記第１のスタックポインタにおけるプッシ
   ュ操作に伴うスタックポインタの更新とを並行的に実行
   すべくなしてあることを特徴とするデータ処理装置。