DE3751503T2

DE3751503T2 - Datenprozessor in Pipelinestruktur mit der Fähigkeit mehrere Befehle parallel zu dekodieren und auszuführen.

Info

Publication number: DE3751503T2
Application number: DE3751503T
Authority: DE
Inventors: Kiyoshi Inoue; Eiki Hitachi Koyasudai Kamada; Kazunori Hitachi Dai- Kuriyama; Yooichi Hitachi Tenno Shintani; Tohru Shonai; Akira Hitachi Koyasuda Yamaoka
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1986-03-26
Filing date: 1987-03-24
Publication date: 1996-05-09
Anticipated expiration: 2007-03-25
Also published as: DE3751503D1; EP0239081A3; JP2559399B2; JPS6312029A; US4858105A; EP0239081B1; EP0239081A2

Description

HINTERGRUND DER ERFINDUNG

Die Erfindung betrifft einen Datenprozessor zum Ausführen von Befehlen auf Pipeline- und parallele Weise, und spezieller betrifft sie einen Datenprozessor, der gleichzeitig zwei Befehle decodiert und sie parallel auf Pipelineweise ausführt.
Bei einem bekannten Universal-Großcomputer werden Befehle auf Pipelineweise ausgeführt, um verschiedene Befehle auf überlappte Weise auszuführen, so daß die Ausführungsgeschwindigkeit einer Befehlsfolge wirkungsvoll erhöht ist. Um dies zu verbessern, wurden verschiedene Techniken vorgeschlagen. Z.B. werden gemäß JP-A-60-17538 zum Ausführen eines Befehls, der Operationen hinsichtlich zweier Speicheroperanden erfordert, zwei Adressenaddierer bereitgestellt, damit die Adressen für die zwei Speicheroperanden gleichzeitig berechnet werden. Gemäß JP-A-58-176751 decodieren zwei auf Pipelineweise arbeitende Befehlsausführungseinheiten gleichzeitig (oder parallel) zwei Befehle innerhalb einer Befehlsfolge, um sie parallel auszuführen. Gemäß JP-A-59- 32045 (entsprechend dein US-Patent 4,626,989) wird zum Verbessern der oben genannten parallelen Decodiertechnik dann, wenn zwei Befehle nicht parallel ausgeführt werden können, da das Ergebnis der Ausführung eines ersten Befehls, der als erster auszuführen ist, von einem zweiten Befehl, der später auszuführen ist, verwendet wird, der zweite Befehl folgend auf den ersten Befehl in derselben auf Pipelineweise arbeitenden Befehlsausführungseinheit wie der erste Befehl ausgeführt.
Bei der bekannten parallelen Decodiertechnik benötigt jede der beiden auf Pipelineweise arbeitenden Befehlsausführungseinheiten einen Adressengenerator, einen Operandenlesespeicher und eine Operationseinheit. Wenn ein Datenprozessor aufgebaut ist, sind die Operationseinheiten und andere Einheiten doppelt vorhanden. So ist die Investition in Hardware groß und die Steuerkonfiguration ist kompliziert. Da eine Operationseinheit mehrere Einheiten umfaßt, die verschiedene Operationen ausführen, ist ihr Schaltungsumfang groß.
IBM Technical Disclosure Bulletin, Vol. 23, No. 1, Juni 1980, Seiten 409 - 412: "Floating-duplex decode and execution of information" offenbart einen Datenprozessor mit Pipelinestruktur, der nur eine Operationseinheit aufweist und zwei aufeinanderfolgende Befehle parallel ausführt, vorausgesetzt, daß sie datenunabhängig sind, wobei der erste kein Verzweigungsbefehl ist und nur einer eine Operation benötigt.

ZUSAMMENFASSUNG DER ERFINDUNG

Es ist eine Aufgabe der Erfindung, einen Datenprozessor zu schaffen, dessen Hardwareumfang im Vergleich mit demjenigen einer auf Pipelineweise arbeitenden Befehlsausführungseinheit in einem bekannten Datenprozessor nicht groß ist, und der mehrere Befehle parallel decodieren kann.
Die obige Aufgabe ist durch die Maßnahmen gelöst, wie sie im Anspruch 1 dargelegt sind.
Zu den auszuführenden Befehlen gehört ein solcher Befehl, der die Operationseinheit verwendet, wie auch ein solcher, der eine andere Betriebsmitteleinrichtung als die Operationseinheit verwendet. Wenn die Erkennungseinrichtung erkennt, daß diese zwei Befehle in das Paar Register entnommen wurden, werden diese zwei Befehle durch die Befehlsausführungseinrichtung parallel ausgeführt. Im Ergebnis werden solche zwei Befehle, die die Operationseinheit und eine andere Betriebsmitteleinrichtung verwenden, parallel ausgeführt. So können zwei Befehle parallel ausgeführt werden, ohne zwei Operationseinheiten bereitzustellen.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Fig. 1 zeigt die Gesamtkonfiguration eines die Erfindung verkörpernden Prozessors;
Fig. 2a und 2b zeigen eine Einzelheit einer Befehlsentnahmeschaltung 3 in Fig. 1;
Fig. 3a, 3b und 3c zeigen verschiedene Befehlsformate;
Fig. 4 zeigt ein Detail einer Wähleinrichtung 4 in Fig. 1 zum Auswählen einer Registernummer, wie sie dazu verwendet wird, eine Adresse zu erzeugen;
Fig. 5 zeigt eine Schaltung zum Erzeugen eines Auswählsignals und einer Speicherleseanforderung einer Decodiersteuerschaltung 6 in Fig. 1;
Fig. 6 zeigt eine Einzelheit eines Befehlsleseaddierers der Decodiersteuerschaltung 6 in Fig. 1;
Fig. 7 zeigt eine Einzelheit einer Konflikterkennungsschaltung 5 in Fig. 1;
Fig. 8a, 8b, 8c und 8d veranschaulichen einen bei der Erfindung ausgeführten Befehlsausführungsablauf;
Fig. 9 zeigt die Gesamtkonfiguration eines anderen die Erfindung verkörpernden Prozessors; und
Fig. 10 zeigt eine Einzelheit einer Auswähleinrichtung 800 in Fig. 9.
Fig. 11 zeigt eine Einzelheit einer Decodiersteuerschaltung 803 in Fig. 9.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSBEISPIELE

Unter Bezugnahme auf die Zeichnungen werden nun Ausführungsbeispiele der Erfindung erläutert.
Fig. 1 zeigt die Gesamtkonfiguration eines Datenprozessors mit Pipelinestruktur, der die Erfindung nutzt. Der Datenprozessor umfaßt zwei Befehlsregister 1 und 2, eine Befehlsentnahmeschaltung 3 zum gleichzeitigen Entnehmen zweier Befehle in einem Befehlspuffer 99 in diese Befehlsregister 1 und 2, eine Wähleinrichtung 4 zum Auswählen einer Universalregisternummer in einer Gruppe von Befehlsregistern, zum Zuführen derselben an eine Gruppe von Universalregistern 7, zwei Adressenerzeugungsschaltungen 8 und 9 zum Erzeugen von Speicherdatenadressen auf Grundlage der aus der Gruppe von Universalregistern ausgelesenen Daten, einen Hauptspeicher 13, einen Operandenpufferspeicher 10 und einen Befehlspufferspeicher 11, auf die mit den Adressen zugegriffen wird, wie sie von den Adressenerzeugungsschaltungen 8 und 9 erzeugt werden, eine Operationseinheit 12 zum Bearbeiten eines aus dem Pufferspeicher 10 ausgelesenen Operanden und zum Einspeichern des Ergebnisses in den Pufferspeicher 10 oder das Universalregister 7, eine Decodiersteuerschaltung 6 zum Decodieren von Befehlen in den Befehlsregistern 1 und 2 zum Steuern der Ausführung derselben, und eine Konflikterkennungsschaltung 5, eine Wähleinrichtung 90 zum Auswählen eines Befehlscodes und einer Registernummer eines Registeroperanden aus Befehlsregistern, die die Operationseinheit 12 nutzende Befehle enthalten, unter den entnommenen und in die Befehlsregister 1 und 2 eingeschriebenen Befehlen, und Register 89 zum Einspeichern des ausgewählten Befehlscodes und der ausgewählten Registernummer bis zum Beginn einer Operation in zeitlicher Abstimmung mit jeder Pipelinestufe. Die Operationseinheit 12 umfaßt mehrere Operationsschaltungen zum Ausführen arithmetischer oder logischer Operationen, wie für die vom Prozessor ausgeführten Befehle erforderlich. Die Operationssteuerung wird dadurch ausgeführt, daß der Operationseinheit 12 über eine Leitung 181 ein in den Registern 89 abgespeicherter Befehlscode in zeitlicher Beziehung für jede Pipelinestufe zugeführt wird.
Der vorliegende Prozessor führt Befehle seguentiell auf Pipelineweise aus. Der Befehlspufferspeicher 11 ist getrennt vom Operandenpufferspeicher 10 vorhanden, so daß dann, wenn der Speicher 10 zum Ausführen eines Befehls verwendet wird, der anschließende Befehl parallel abgerufen wird.
Die Länge von Befehlen, wie sie durch den vorliegenden Prozessor ausführbar sind, beträgt 2, 4 oder 6 Bytes.
Fig. 3a zeigt ein Befehlsformat eines 4-Bytes-Ladebefehls. Der Ladebefehl liest einen Operandendatenwert aus dem Speicher aus und speichert ihn in das Universalregister ein. In Fig. 3a repräsentiert OP einen Operationscode, RF1 repräsentiert die Nummer des Universalregisters, in das der aus dem Speicher gelesene Datenwert einzuspeichern ist, X und B repräsentieren zwei Universalregister(Indexregister und Basisregister)-Nummern zum Berechnen einer Operandenadresse im Speicher, und D repräsentiert einen Versatz. Die Operandenadresse wird dadurch berechnet, daß der Inhalt des Indexregisters (X), der Inhalt des Basisregisters (B) und der Versatz D aufsummiert werden.
Fig. 3b zeigt ein Befehlsformat eines 4-Bytes-Verzweigungsbefehls. Der Verzweigungsbefehl vergleicht einen Maskierungswert (M1) des Verzweigungsbefehls und einen Bedingungscode, um zu bestimmen, ob verzweigt werden soll oder nicht. Eine Zielbefehlsadresse wird durch X, B und D des Befehls bestimmt. Die Bedeutungen der Befehlsbits sind identisch mit denen des Ladebefehls, mit Ausnahme des Maskierungswerts (M1).
Fig. 3c zeigt einen 6-Bytes-Befehl. Er enthält zwei Operanden, die im Speicher zu bearbeiten sind. Um die Operation zu starten, wird die Adresse des ersten Operanden auf Grundlage von B1 und D1 berechnet, und dann wird die Adresse des zweiten Operanden auf Grundlage von B2 und D2 berechnet, um die Operanden zu lesen.
Zur Vereinfachung ist kein Beispiel eines 2-Bytes-Befehls dargestellt.
Spezielle Spezifikationen zu Einzelheiten der Befehle sind im HITAC-Handbuch "M Series Processor (M/EA mode)" (Nr. 8080-2-083 (1984), S. 12 - 14, 94, 179 und 195 - 198 beschrieben).
Es wird nun die Funktion des vorliegenden Prozessors skizzenhaft erläutert.
Die Befehlsregister 1 und 2 verfügen über eine Länge von 6 Bytes bzw. 4 Bytes. Befehle (mit einer Länge von 8 Bytes) werden sequentiell über eine Signalleitung 132 aus dem Befehlspufferspeicher 11 abgerufen und in den Befehlspuffer 99 eingespeichert. Die Befehlsentnahmeschaltung 3 entnimmt Befehle (mit einer Länge von 8 Bytes) einschließlich dem als nächsten auszuführenden Befehl aus den im Befehlspuffer 99 abgespeicherten Befehlen. Wenn der als nächster auszuführende Befehl eine Länge von 2 Bytes oder 4 Bytes hat, sind zwei Befehle in den entnommenen Befehlen enthalten, und die Befehlsentnahmeschaltung 3 schreibt den als nächsten auszuführenden Befehl (erster Befehl) und den folgenden Befehl (zweiter Befehl) in die Befehlsregister 1 bzw. 2 ein. Wenn der als nächster auszuführende Befehl eine Länge von 6 Bytes hat, wird nur der erste Befehl in das Befehlsregister 1 eingeschrieben.
Es wird nun der Vorgang erläutert, wenn der erste und zweite Befehl in das erste und zweite Befehlsregister eingeschrieben sind.
Bei der Erfindung werden beide Befehle gleichzeitig ausgeführt, wenn kein Registerkonflikt hinsichtlich des ersten und zweiten Befehls oder ein Konflikt zwischen Betriebsmitteleinrichtungen (Adressenerzeugungsschaltungen 8, 9 und Pufferspeichern 10, 11) besteht, und wenn irgendein Konflikt besteht, wird nur der erste Befehl bevorzugt ausgeführt. Die dazu erforderliche Verarbeitung wird von der Konflikterkennungsschaltung 5 und einer Befehlskombination-Erkennungs- schaltung 96 ausgeführt. Die erstere erkennt einen Konflikt dadurch, daß ein Universalregister, in das das Ausführungsergebnis des ersten Befehls einzuschreiben ist, vom zweiten Befehl als Index- oder Basisregister spezifiziert ist. Die letztere erkennt einen Konflikt dadurch, daß der erste und der zweite Befehl dieselbe Adressenerzeugungsschaltung 8 oder 9 verwenden.
Wenn der erste Befehl das Abrufen des Speicheroperanden und die Verwendung der Operationseinheit erfordert, und der zweite Befehl das Abrufen eines Befehls erfordert, und wenn kein Registerkonflikt zwischen diesen Befehlen besteht, können diese Befehle beim vorliegenden Ausführungsbeispiel parallel ausgeführt werden, da der Operandenpuffer 10 und der Befehlspuffer 11 getrennt vorhanden sind. Die Wähleinrichtung 4 wählt eine Indexregisternummer, eine Basisregisternummer und einen Versatz aus, wie durch den ersten Befehl spezifiziert, und sie liest den Inhalt der diesen Registernummern entsprechenden Universalregister. Die Adressenerzeugungseinheit 8 (die ein Addierer mit drei Eingängen ist) addiert die Inhalte der Register und des Versatzes, um eine Adresse für den Speicherzugriff zu erzeugen. Die erzeugte Adresse wird an den Pufferspeicher 10 geliefert und dazu verwendet, den durch den ersten Befehl spezifizierten Operanden abzurufen.
Die Wähleinrichtung 4 wählt eine Indexregisternummer, eine Basisregisternummer und einen Versatz, wie durch den zweiten Befehl spezifiziert, aus und liest den Inhalt der diesen Registernummern entsprechenden Universalregister 7. Die Adressenerzeugungsschaltung 9 (die ebenfalls ein Addierer mit drei Eingängen ist) addiert den Inhalt der Universalregister und den Versatz, um eine Adresse für den Speicherzugriff zu erzeugen. Die erzeugte Adresse wird an einen Pufferspeicher 11 geliefert und dazu verwendet, den durch den zweiten Befehl spezifizierten Befehl abzurufen.
Wenn der erste Befehl das Abrufen eines Befehls erfordert und der zweite Befehl das Abrufen eines Speicheroperanden und die Verwendung der Operationseinheit erfordert, werden diese Befehle parallel ausgeführt. Die Adressenerzeugungsschaltung 8 und der Pufferspeicher 10 werden für den Befehl 2 verwendet, und die Adressenerzeugungsschaltung 9 und der Pufferspeicher 11 werden für den Befehl 1 verwendet.
Wenn sowohl der erste als auch der zweite Befehl das Abrufen von Speicheroperanden erfordern, können die zwei Befehle nicht parallel ausgeführt werden, da beim vorliegenden Ausführungsbeispiel nur ein Operandenpuffer 10 und nur eine Operationseinheit 12 vorhanden sind, und es wird nur der erste Befehl ausgeführt. Es werden die Adressenerzeugungsschaltung 8 und der Pufferspeicher 10 verwendet.
Wenn sowohl der erste als auch der zweite Befehl das Abrufen von Befehlen erfordern, wird nur der erste Befehl ausgeführt. Für den Befehl 1 werden die Adressenerzeugungsschaltung 9 und der Pufferspeicher 11 verwendet.
Wenn nur der Befehl 1 ausgeführt wird, entnimmt die Befehlsentnahmeschaltung 3 eine Gruppe von Befehlen (mit einer Länge von 8 Bytes), die den Befehl 2 als als nächsten auszuführenden Befehl beinhaltet, aus dem Befehlspuffer 99, und der Befehl 2 wird in das Befehlsregister 1 eingeschrieben, und der als nächster auszuführende Befehl wird in das Befehlsregister 2 eingeschrieben. So wird der Befehl 2 nur einen Zyklus nach dem Befehl 1 ausgeführt.
Der Befehlscode und die Registernummer eines Befehls, der ausgeführt werden darf, werden durch die Wähleinrichtung 30 ausgewählt und an die Register 89 gegeben. Die Register 89 umfassen mehrere in Reihe geschaltete Register. Der Inhalt jedes Registers wird aufeinanderfolgend an das nächste Register geliefert. Ein Befehl wird in mehreren Pipelinestufen ausgeführt, wobei jede Stufe jedem der Register entspricht. Der Inhalt jedes Registers wird dazu verwendet, die zugehörige Stufe zu steuern. Wenn ein Befehl, der zur Ausführung freigegeben ist, Daten in den Universalregistern 7 als Operationsoperand verwendet, werden die durch den Befehl spezifizierten Registernummern R1 und R2 über eine Leitung 180 an die Universalregister 7 geliefert. Auf einer Leitung 182 wird ein Operand ausgelesen und an die Operationseinheit 12 geliefert.
Die Decodiersteuereinheit 6 beinhaltet eine Wähleinrichtung- Steuerschaltung 94, die die Wähleinrichtung 4 steuert, eine Anforderungserzeugungsschaltung 94, die eine Abrufanforderung für den Pufferspeicher 10 oder 11 ausgibt, und eine Decodierende-Erkennungsschaltung 99, die die gesamte Schaltungsanordnung steuert.
Es werden nun Einzelheiten des Prozessors von Fig. 1 erläutert. Einzelheiten der Befehlsentnahmeschaltung 3 sind in den Fig. 2a und 2b dargestellt, wobei Fig. 2a eine Hardwarekonfiguration zeigt und Fig. 2b den Betrieb derselben veranschaulicht. Eine Signalleitung 199 gibt aus dem Befehlspuffer 99 abgerufene 8-Bytes-Befehle an, und eine Signalleitung 150 bezeichnet die ersten zwei Bits unter diesen acht Bytes. Die im vorliegenden Prozessor gehandhabten Befehle weisen das Befehlsformat eines Computers der HITAC-M-Reihe auf, und die Befehlslänge ist durch die ersten zwei Bits eines Befehls spezifiziert. Wenn die ersten zwei Bits eines Befehls "00" sind, hat der Befehl eine Länge von zwei Bytes, wenn sie "11", hat er eine Länge von sechs Bytes, und wenn sie weder "00" noch "11" sind, hat er eine Länge von vier Bytes. (Einzelheiten zur Befehlsspezifikation für die M-Reihe sind im HITAC-Handbuch "M Series Processor (M/EA mode)" (Nr. 8080-2-083 (1984), S. 63 - 64) beschrieben). Der Decodierer 158 decodiert die ersten zwei Bits zum Steuern der Wähleinrichtung 159 und er erzeugt ein erstes und ein zweites Gültigkeitssignal V1 und V2, die anzeigen, ob gültige Befehle an das erste und zweite Befehlsregister 1 und 2 geliefert wurden. Wenn z.B. die ersten zwei Bits des Befehls "00" sind, hat der Befehl eine Länge von zwei Bytes und die Wähleinrichtung 159 entnimmt das erste und zweite Byte der acht Bytes auf der Signalleitung 199 in die Signalleitung 101 und liefert sie an das erste Befehlsregister. Andererseits entnimmt die Wähleinrichtung 159 zum Entnehmen des Befehls, der an den auf die Signalleitung 101 entnommenen Befehl anschließt, aus den acht Bytes auf der Signalleitung 199, das dritte bis sechste (vier) Bytes auf die Signalleitung 102 und liefert sie an das zweite Befehlsregister. Wenn die ersten zwei Bits des Befehls eine Befehlslänge von vier Bytes anzeigen, werden die Bytes 1 - 4 auf der Signalleitung 199 in das erste Befehlsregister 1 entnommen, und der nächste Befehl, d.h. die Bytes 5 - 8 werden von der Signalleitung 199 in das zweite Befehlsregister 2 entnommen. Wenn der erste Befehl eine Länge von sechs Bytes hat, werden die Bytes 1 - 6 auf der Signalleitung 199 entnommen und an das erste Befehlsregister 1 geliefert, und nichts wird an das zweite Befehlsregister 2 geliefert. D.h., daß dann, wenn ein Befehl mit einer Länge von sechs Bytes in das erste Befehlsregister entnommen wird, der unmittelbar folgende Befehl nicht parallel ausgeführt wird.
Der Decodierer erzeugt "1" für V1 und V2, wenn die ersten zwei Bits auf der Leitung 199 "00", "01" oder "10" sind, und er erzeugt "0" für V2, wenn die ersten zwei Bits "11" sind, um anzuzeigen, daß kein gültiger Befehl in das zweite Befehlsregister 2 geliefert wurde. Es ist zu beachten, daß dann, wenn der in das zweite Befehlsregister 2 eingeschriebene Befehl eine Länge von sechs Bytes hat, selbst dann keine Ausrichtung für alle Bytes erfolgt, wenn das Signal V2 auf die Leitung 154 gegeben ist.
Die aus dem Befehlspuffer 99 abgerufenen Befehle werden durch die Befehlsentnahmeschaltung 3 als erster und zweiter Befehl in die Befehlsregister 1 und 2 entnommen. Es sei angenommen, daß ein Lesebefehl in das erste Befehlsregister 1 entnommen ist und ein Verzweigungsbefehl in das Befehlsregister 2 entnommen ist.
Wenn der Ladebefehl und der Verzweigungsbefehl in die Befehlsregister 1 bzw. 2 entnommen sind, nimmt der Ladebefehl auf den Operandenpufferspeicher 10 Bezug, um den Operanden abzurufen, und der Verzweigungsbefehl nimmt auf den Befehlspufferspeicher 11 Bezug, um einen Verzweigen-zu-Befehl abzurufen. Dieser Vorgang wird nachfolgend erläutert.
Wenn die Befehle in die Befehlsregister 1 und 2 entnommen sind, werden die Operationscodes für den ersten und zweiten Befehl durch den Decodierer 98 in der Decodiersteuerschaltung 6 decodiert, die Möglichkeit einer parallelen Ausführung der zwei Befehle wird durch die Befehlskombination-Erkennungsschaltung 96 überprüft, durch die Anforderungserzeugungsschaltung 94 wird ein Anforderungssignal für den Speicher erzeugt, und durch die Wähleinrichtung-Steuerschaltung 95 wird ein Steuersignal für die Wähleinrichtung 4 erzeugt. Wenn das Ende der Befehlsdecodierung von der Decodierende- Erkennungsschaltung 97 erkannt wird, wird die Adresse in der Befehlsabruf-Adressenerzeugungsschaltung 93 entsprechend der Befehlslänge inkrementiert, um den nächsten Befehl abzurufen.
Einzelheiten der Wähleinrichtung 4 sind in Fig. 4 dargestellt. Die Zahlen 190, 193 - 195 bezeichnen Wähleinrichtungen mit zwei Eingängen und einem Ausgang, und die Zahlen 191 und 192 bezeichnen Wähleinrichtungen mit drei Eingängen und einem Ausgang. Die Wähleinrichtungen 190 - 195 wählen die Registernummern des Indexregisters und des Basisregisters oder die Versätze aus und liefern sie an das Universalregister 7 und die Adressenerzeugungsschaltungen 8 und 9. Der Auswählvorgang wird wie folgt über die Signalleitung 117 gesteuert. Z.B. werden die Indexregisternummern gemäß dem ersten Befehl und dem zweiten Befehl der Wähleinrichtung 190 zugeführt. Wenn die Steuerleitung 269 nicht gesetzt ist, wird die Indexregisternummer 106 entsprechend dem ersten Befehl ausgewählt und der Signalleitung 119 zugeführt. Der Datenwert, der unter Verwendung dieser Registernummer gelesen wird, wird der Adressenerzeugungsschaltung 8 über die Signalleitung 124 zugeführt. Wenn die Decodiersteuerschaltung 6 bestimmt, daß die Adressenberechnung für den zweiten Befehl durch die Adressenerzeugungsschaltung 8 ausgeführt wird, wird die Signalleitung 269 gesetzt und die Indexregisternummer 112 für den zweiten Befehl wird ausgewählt und der Signalleitung 119 zugeführt.
In der Wähleinrichtung 119 wird dann, wenn die Steuersignale 270 und 265 nicht gesetzt sind, die Basisregisternummer 107 für den ersten Befehl ausgewählt und der Signalleitung 120 zugeführt, und wenn die Decodiersteuerschaltung 6 bestimmt, daß die Adressenberechnung für den zweiten Befehl durch die Adressenerzeugungsschaltung 8 ausgeführt wird, wird die Steuerleitung 270 gesetzt und die Basisregisternummer 113 für den zweiten Befehl wird ausgewählt. Wenn die Decodiersteuerschaltung 6 bestimmt, daß die Adressenberechnung für den zweiten Befehl mit einer Länge von sechs Bytes (Format SS) ausgeführt wird, wird die Signalleitung 109 ausgewählt. Da ein Befehl von sechs Bytes zwei Speicheroperanden enthält, ist beim vorliegenden Prozessor eine zweimalige Speicherbezugnahme erforderlich, und die Signalleitung 109 wird zur Speicherbezugnahme für den zweiten Operanden ausgewählt. Andere Wähleinrichtungen steuern auf ähnliche Weise. Die Wähleinrichtung 192 wählt den Versatz 114 aus, wenn die Signalleitung 271 gesetzt ist, und sie wählt den Versatz 110 aus, wenn die Signalleitung 265 gesetzt ist. Die Wähleinrichtung 193 wählt die Indexregisternummer 112 aus, wenn die Signalleitung 266 gesetzt ist, die Wähleinrichtung 194 wählt die Basisregisternummer 113 aus, wenn die Signalleitung 267 gesetzt ist, und die Wähleinrichtung 195 wählt den Versatz 114 aus, wenn die Signalleitung 268 gesetzt ist.
Die Registernummern auf den Signal leitungen 119 - 122 der Ausgangssignale der Wähleinrichtung 4 werden dem Universalregister 7 zugeführt und zum Datenabruf verwendet. Der Inhalt des Registers, wie durch die Signalleitung 119 spezifiziert, wird auf die Signalleitung 124 ausgelesen. Auf ähnliche Weise werden die Inhalte der durch die Signalleitungen 120, 121 und 122 spezifizierten Register auf die Signalleitungen 125, 126 bzw. 127 ausgelesen. Nun sei angenommen, daß ein Ladebefehl in das Befehlsregister 1 eingeschrieben ist und ein Verzweigungsbefehl in das Befehlsregister 2 eingeschrieben ist. So wird der Inhalt des durch den Ladebefehl spezifizierten Indexregisters auf die Signalleitung 124 ausgelesen, der Inhalt des durch den Ladebefehl spezifizierten Basisregisters wird auf die Signalleitung 126 ausgelesen, der Inhalt des durch den Verzweigungsbefehl spezifizierten Indexregisters wird auf die Signalleitung 126 ausgelesen, und der Inhalt des durch den Verzweigungsbefehl spezifizierten Basisregisters wird auf die Signalleitung 127 ausgelesen, was über die Wähleinrichtung 4 und das Universalregister 7 erfolgt. Keine der Signal leitungen 117 ist zu diesem Zeitpunkt gesetzt. Die Adressenerzeugungsschaltung 8 empfängt die Daten auf den Signal leitungen 124 und 125 sowie den Versatz auf der Signalleitung 118, und sie addiert sie und überträgt die sich ergebende Adresse über die Signalleitung 128 an den Operandenpufferspeicher 10, und sie überträgt den daraus abgerufenen Operandendatenwert an die Signalleitung 129 und die Operationseinheit 12 sowie das Universalregister 7, was über die Signalleitung 130 erfolgt, ohne jede Operation in der Operationseinheit 12, und sie speichert ihn in das durch den ersten Befehl spezifizierte Universalregister ein. Andererseits empfängt die Adressenerzeugungsschaltung 9 den Datenwert auf den Signal leitungen 126 und 127 sowie den Versatz auf der Signalleitung 123, und sie addiert sie, um eine Verzweigen-zu-Adresse des Verzweigungsbefehls zu berechnen. Die Summe wird über die Signalleitung 131 an den Befehlspufferspeicher 11 übertragen, um den Verzweigen-zu-Befehl abzurufen. Dieser Verzweigen-zu-Befehl ist erforderlich, wenn ein Verzweigungsbefehl auf eine Verzweigung folgt. In diesem Fall wird der aus dem Pufferspeicher 11 abgerufene Verzweigen-zu-Befehl dem Befehlspuffer 99 über die Signalleitung 132 zugeführt und in die Befehlsregister 1 und 2 entnommen.
Die Decodiersteuerschaltung 6 umfaßt die Befehlskombination- Erkennungsschaltung 96, die die Wähleinrichtung 4 abhängig von der Kombination der in die Befehlsregister 1 und 2 entnommenen Befehle steuert, die Wähleinrichtung-Steuerschaltung 95, die Anforderungserzeugungsschaltung 94 zum Ausgeben einer Speicherbezugsanforderung an den Pufferspeicher 10 oder 11, die Decodierende-Erkennungsschaltung 97 zum Erkennen des Decodierendes eines Befehls sowie die Befehlsabruf- Adressenerzeugungsschaltung zum Aktualisieren der Befehlsabrufsadresse.
Die Fig. 5 und 6 zeigen Einzelheiten der Decodiersteuerschaltung 6. In Fig. 5 bezeichnet die Zahl 98 einen Decodierer, der die Operationscodes OP1 und OP2 des ersten und zweiten Befehls decodiert und die Ergebnisse an die Signalleitungen 254 - 263 weitergibt. Die Zahl 203 bezeichnet ein Flipflop mit der Funktion des Verzögerns der Eingangssignale um einen Zyklus. Die Zahlen 200 und 209 bezeichnen invertierende Gatter, die die Eingangssignal logisch invertieren. Im übrigen sind UND- oder ODER-Gatter vorhanden.
Ein Signal DS auf einer Signalleitung 251 kennzeichnet das Decodierungsende eines Befehls. Es wird gesetzt, wenn das Signal V1, das anzeigt, daß der erste Befehl gültig ist, auf der Signalleitung 153 gesetzt ist, oder wenn das Signal V2, das anzeigt, daß der zweite Befehl gültig ist, auf der Signalleitung 154 gesetzt ist und kein Konfliktsignal CONF auf der Signalleitung 115 gesetzt ist. Diese Schaltung verwendet die Tatsache, daß dann, wenn der zweite Befehl gültig ist, der erste Befehl immer gültig ist. Wenn die Codierung des ersten und des zweiten Befehls durch die Signalleitung 251 abgeschlossen wird, wird die Befehlsabrufadresse durch eine Befehlsabruf-Adressenerzeugungsschaltung 93 (Fig. 6) inkrementiert, so daß die folgenden Befehle in die Befehlsregister 1 und 2 entnommen werden. In Fig. 6 bezeichnet eine Signalleitung 133 die Abrufadresse des Befehls, der aus dem Befehlspufferspeicher 11 abzurufen ist. Wenn die Decodierung des Befehls abgeschlossen ist, wird die Adresse für den vorigen Befehl im Register 232 durch den Addierer 231 um die Befehlslänge 284 des decodierten Befehls erhöht und das Ergebnis wird im Register 232 zur Verwendung beim Abrufen des nächsten Befehls aus dem Pufferspeicher 11 gehalten. Die Signalleitung 251 in Fig. 5 für das Befehlsdecodierende wird dazu verwendet, das Register 232 zu setzen.
Die Befehlslänge des decodierten Befehls wird der Signalleitung 284 zugeführt. Die Signalleitung 259 wird gesetzt, wenn der erste Befehl die Adressenerzeugungsschaltung 8 verwendet, und die Signalleitung 260 wird gesetzt, wenn der zweite Befehl die Adressenerzeugungsschaltung 8 verwendet. Die Signalleitung 255 wird gesetzt, wenn der erste Befehl die Adressenerzeugungsschaltung 9 verwendet, und die Signalleitung 274 wird gesetzt, wenn der zweite Befehl die Adressenerzeugungsschaltung 9 verwendet. Die Signal leitungen 153 und 154 zeigen die Gültigkeit des ersten bzw. zweiten Befehls an. Die Signalleitung 281 wird gesetzt, wenn der erste und der zweite Befehl wegen eines Konflikts der Adressenerzeugungsschaltungen 8 und 9 nicht gleichzeitig decodiert werden können. Die Signalleitung 254 wird gesetzt, wenn der erste Befehl eine Länge von sechs Bytes hat und die Signalleitung 280 wird gesetzt, wenn der zweite Befehl eine Länge von sechs Bytes hat. Wie oben beschrieben, wird dann, wenn der erste Befehl eine Länge von sechs Bytes hat, der zweite Befehl nicht decodiert, und wenn der zweite Befehl eine Länge von sechs Bytes hat, wird der zweite Befehl nicht parallel decodiert. Im Ergebnis wird die Signalleitung 296 nur dann gesetzt, wenn die Decodierung nur des ersten Befehls abgeschlossen ist und der nächste Befehl im nächsten Decodierzyklus zu decodieren ist. So wird in diesem Fall die Befehlsabrufadresse um die Befehlslänge IL1 des ersten Befehls inkrementiert. Wenn die Signalleitung 286 nicht gesetzt ist, können der erste und der zweite Befehl parallel decodiert werden. In diesem Fall wird die Adresse um die Summe aus der Befehlslänge des ersten Befehls und der Befehlslänge des zweiten Befehls (IL1 + IL2) inkrementiert. So wird die Befehlslänge IL1 des ersten Befehls auf die Signalleitung 282 geschrieben, und die Summe IL1 + IL2 aus der Befehlslänge IL1 des ersten Befehls und der Befehlslänge IL2 des zweiten Befehls wird auf die Signalleitung 283 geschrieben, so daß die Befehlslänge des decodierten Befehls auf die Signalleitung 284 geschrieben wird und die nächste Befehlsabrufsadresse auf der Leitung 285 dadurch erzeugt wird, daß die ursprüngliche Befehlsadresse im Register 32 und die Befehlslänge auf der Leitung 284 durch den Addierer 231 addiert werden. Die nächste Befehlsabrufsadresse wird in das Register 232 eingeschrieben.
Wenn der decodierte Befehl ein Verzweigungsbefehl ist, wird nicht die ursprüngliche Befehlsadresse im Register 232 sondern die Verzweigen-zu-Befehlsadresse 131, wie von der Adressenerzeugungsschaltung 9 in Fig. 1 erzeugt, von der Wähleinrichtung 290 ausgewählt und zur Befehlslänge auf der Leitung 284 addiert.
In Fig. 5 wird die Signalleitung 265 gesetzt, wenn der erste Befehl eine Länge von sechs Bytes hat und der zweite Operand des Befehls abzurufen ist. Sie wird im zweiten Zyklus der Entnahme des Befehls von sechs Bytes in das Befehlsregister 1 gesetzt. Die Signalleitung 253 zeigt eine Verzögerung um einen Zyklus beim Decodierendesignal an und die Signalleitung 254 wird gesetzt, wenn der erste Befehl eine Länge von sechs Bytes hat und der Bedingung für die Signalleitung 265 genügt.
Die Signalleitung SEL1XAA9 266 wird gesetzt, wenn der erste Befehl die Adressenerzeugungsschaltung 9 verwendet und es erforderlich ist, das Indexregister zu lesen. Die Signalleitung 255 wird gesetzt, wenn der erste Befehl die Adressenerzeugungsschaltung 9 verwendet, und die Signalleitung 256 wird gesetzt, wenn der erste Befehl ein Lesen des Indexregisters erforderlich macht. Da die Signalleitung 257 gesetzt wird, wenn der erste Befehl ein Lesen des Basisregisters erforderlich macht, wird die Signalleitung SEL1BAA9 267 gesetzt, wenn der erste Befehl die Adressenerzeugungsschaltung 9 verwendet und es erforderlich ist, das Basisregister zu lesen. Auf ähnliche Weise wird die Signalleitung SEL1DAA9 268 gesetzt, wenn der erste Befehl die Adressenerzeugungsschaltung 9 verwendet und die Addition des Versatzes erforderlich macht.
Da die Signalleitung 261 gesetzt wird, wenn es der zweite Befehl erforderlich macht, das Indexregister zu lesen, wird die Signalleitung SEL2XAA8 269 gesetzt, wenn der zweite befehl die Adressenerzeugungsschaltung 8 verwendet und es erforderlich macht, das Indexregister zu lesen. Auf ähnliche Weise wird, da die Signalleitung 262 gesetzt wird, wenn es der zweite Befehl erforderlich macht, das Basisregister zu lesen, die Signalleitung SEL2BAA8 270 gesetzt, wenn der zweite Befehl die Adressenerzeugungsschaltung 8 verwendet und es erforderlich macht, das Basisregister zu lesen. Da die Signalleitung 263 gesetzt wird, wenn der zweite Befehl die Addition des Versatzes erforderlich macht, wird die Signalleitung SEL2DAA8 271 gesetzt, wenn der zweite Befehl die Adressenerzeugungsschaltung 8 verwendet und die Addition des Versatzes erforderlich macht. Die Adressenberechnung durch den zweiten Befehl kann nicht immer ausgeführt werden, und die Möglichkeit einer Ausführung wird durch die Befehlskombination-Erkennungsschaltung 96 untersucht. In dieser Schaltung wird die Signalleitung 259 gesetzt, wenn der erste Befehl die Adressenerzeugungsschaltung 8 verwendet, und die Signalleitung 260 wird gesetzt, wenn der erste Befehl die Adressenerzeugungsschaltung 8 verwendet. So zeigt das Signal 264 den Zustand an, daß die Verwendung der Adressenerzeugungsschaltung 8 durch den zweiten Befehl zulässig ist. Die Signalleitungen 265 - 271 wurden in Verbindung mit Fig. 4 erläutert.
Wie es aus der vorstehenden Beschreibung erkennbar ist, wird die Signalleitung 259 gesetzt, wenn der erste Befehl die Adressenerzeugungsschaltung 8 verwendet, die Signalleitung 264 wird gesetzt, wenn der zweite Befehl die Adressenerzeugungsschaltung 8 verwendet, und die Signalleitung 265 wird gesetzt, wenn der erste Befehl eine Länge von sechs Bytes hat und die Adressenberechnung für den zweiten Operanden des Befehls durch die Adressenerzeugungsschaltung 8 auszuführen ist. Die Operandenabrufanforderung REQ 10 auf der Leitung 272 für den Operandenspeicher 10 kann auf einen der obigen drei Fälle gesetzt werden. Andererseits kann, da die Signalleitung 255 gesetzt wird, wenn der erste Befehl die Adressenerzeugungsschaltung 9 verwendet, und die Signalleitung 274 gesetzt wird, wenn der zweite Befehl die Adressenerzeugungsschaltung 9 verwendet, die Befehlsabrufsanforderung 11 für den Befehlspufferspeicher 11 in den obigen zwei Fällen gesetzt werden.
Auf diese Weise decodiert die Decodiersteuerschaltung 9 die Operationscodes des ersten und des zweiten Befehls, um eine Steuerung auszuführen, wie sie für die Speicherbezugnahme des ersten Befehls (Ladebefehl) erforderlich ist, d.h., daß sie eine Eingangsdaten-Auswahlsteuerung für die Adressenerzeugungsschaltung 8 und eine Speicherleseanforderung für den Pufferspeicher 10 ausgibt und eine Steuerung ausführt, wie sie für eine Speicherbezugnahme durch den zweiten Befehl (Verzweigungsbefehl) erforderlich ist, d.h., daß sie eine Eingangsdaten-Auswahlsteuerung für die Adressenerzeugungsschaltung 9 und eine Speicherleseanforderung an den Pufferspeicher 11 ausgibt. Sie erkennt auch das Decodierungsende des ersten und zweiten Befehls, um die Adressen der Befehle genau zu berechnen, die als nächste in die Befehlsregister 1 und 2 zu entnehmen sind, was unter Verwendung des Befehlsadressenaddierers 231 erfolgt, so daß die Befehle sequentiell abgerufen werden.
In der obigen Beschreibung ist angenommen, daß ein Lesebefehl und ein Verzweigungsbefehl, wie sie in die Befehlsregister 1 und 2 entnommen wurden, parallel auf den Speicher Bezug nehmen können und parallel decodiert werden können. Jedoch kann der zweite Befehl (Verzweigungsbefehl) im folgenden Fall nicht parallel mit dem Ladebefehl auf den Speicher Bezug nehmen. D.h., daß dann, wenn die durch das Indexregister oder das Basisregister des Verzweigungsbefehls spezifizierte Registernummer durch einen Teil R1 des ersten Befehis (Ladebefehls) spezifiziert wird, um dessen Inhalt zu aktualisieren, ist es erforderlich, die Verzweigen-zu-Befehlsadresse für den zweiten Befehl (Verzweigungsbefehl) zu erzeugen, nachdem der Operand durch den ersten Befehl (Ladebefehl) aus dem Pufferspeicher 10 abgerufen wurde.
In Fig. 7 sind Einzelheiten der Konflikterkennungsschaltung 5 dargestellt, die erkennt, ob der erste Befehl das Register ändert, wie es bei der Adressenerzeugung für den zweiten Befehl verwendet wird, wenn die Befehle in die Befehlsregister 1 und 2 entnommen werden. Die Signalleitung 105 gibt eine Registernummer GR1 an, wie durch den ersten Befehl zu aktualisieren, und die Signalleitungen 112 und 113 geben die Indexregisternummer 2X und die Basisregisternummer 2B an, wie bei der Adressenerzeugung durch den zweiten Befehl verwendet. Sie werden durch Komparatoren 300 und 301 verglichen, und wenn sie übereinstimmen, werden die Signal leitungen 213 und 214 gesetzt. Diese Signale werden durch Gatter 302 und 303 mit dem Inhalt der Signalleitung CHG1 310, die anzeigt, daß der erste Befehl den Inhalt des durch R1 spezifizierten Universalregisters ändert, und dem Inhalt der Signalleitung NEED2X 312, die anzeigt, daß der zweite Befehl ein Auslesen des Indexregisters erfordert, oder dem Inhalt der Signalleitung NEED2B, die anzeigt, daß der zweite Befehl das Auslesen des Basisregisters erfordert, logisch UND-verknüpft. Wenn die vom ersten Befehl zu ändernde Registernummer mit der Registernummer übereinstimmt, wie sie vom zweiten Befehl zu lesen ist, wird die Signalleitung CONF 115 gesetzt.
Die Signalleitung 115 ist mit der Decodiersteuerschaltung 6 verbunden. Wenn in Fig. 5 die Signalleitung 115 gesetzt ist, ist die Bedingung des UND-Gatters 201 nicht erfüllt, und auch die Bedingungen der UND-Gatter 210 und 217, die das Ausgangssignal 250 des UND-Gatters 201 verwenden, sind nicht erfüllt, so daß die Leseanforderung an den Speicher durch den zweiten Befehl unterdrückt wird. Wenn in Fig. 6 die Signalleitung 115 gesetzt ist, ist der Ausgang 286 des ODER- Gatters 226 gesetzt und es wird die Befehlslänge 282 des ersten Befehls ausgewählt und als Inkrement über die Signalleitung 284 an den Berechnungsaddierer 231 für die nächste Befehlsabrufadresse geliefert.
Wenn die Konflikterkennungsschaltung 5 erkennt, daß das vom ersten Befehl zu aktualisierende Register als Index- oder Basisregisters des zweiten Befehls zu lesen ist, steuert die Decodierende-Erkennungsschaltung 99 nur die Ausführung des ersten Befehls, und der zweite Befehl wird erneut durch die Befehlsabrufadresse-Erzeugungsschaltung in das Befehlsregister 1 entnommen, nachdem der erste Befehl decodiert wurde. Es ist erforderlich, das Decodieren des Verzweigungsbefehls zu unterdrücken, bis der vorangehende Ladebefehloperand abgerufen ist. Dies kann mittels einer herkömmlichen Logik erfolgen und wird hier nicht erläutert.
Es wird nun der Vorgang erläutert, wie er ausgeführt wird, wenn ein Verzweigungsbefehl und ein Ladebefehl in das Befehlsregister 1 bzw. das Befehlsregister 2 entnommen werden. In Fig. 5 ist, da der erste Befehl die Adressenerzeugungsschaltung 9 verwendet, die Signalleitung 255 gesetzt und die Auswahlleitungen 266 - 268 sind gesetzt. Da der zweite Befehl die Adressenerzeugungsschaltung 8 verwendet, ist die Signalleitung 260 gesetzt und die Signalleitung 259 ist nicht gesetzt. Demgemäß ist die Signalleitung 264 gesetzt und die Auswahlleitungen 269 - 271 sind gesetzt. Im Ergebnis werden die Daten 112 - 114 des zweiten Befehls (Ladebefehls) von den Wähleinrichtungen 190 - 192 in Fig. 4 ausgewählt und den Signalleitungen 118 - 120 zugeführt. Andererseits werden die Daten 106 - 108 des ersten Befehls (Verzweigungsbefehls) durch die Wähleinrichtungen 193 - 195 ausgewählt und den Signalleitungen 121 - 123 zugeführt. Auf diese Weise berechnet die Adressenerzeugungsschaltung 8 die Operandenadresse des zweiten Befehls (Ladebefehls), und die Adressenerzeugungsschaltung 9 berechnet die Verzweigen-zu-Adresse des ersten Befehls (Verzweigungsbefehls).
Eine Leseanforderung 272 an den Pufferspeicher 10 sowie eine Leseanforderung an den Pufferspeicher 11 werden gesetzt, und auf die Speicher wird unter Verwendung der wie oben genannt berechneten Adressen Bezug genommen.
In Fig. 6 ist, da keine der Signalleitungen 115, 254, 255, 259, 260, 274 und 280 gesetzt ist, der Ausgang des ODER-Gatters 226 nicht gesetzt, und die Summe (IL1 + IL2) aus der ersten Befehlslänge IL1 und der zweiten Befehlslänge IL2 wird durch das UND-Gatter 228 ausgewählt und dem Addierer 231 zugeführt. Im Ergebnis wird die Befehlszugriffsadresse durch die Länge der zwei Befehle inkrementiert, also des Verzweigungsbefehls und des Ladebefehls.
Auf diese Weise wird unabhängig davon, in welches der Befehlsregister 1 und 2 der Befehl eingegeben wird, der die Adressenerzeugungsschaltung 8 oder 9 verwendet, die genau entsprechende Adreßerzeugungsschaltung ausgewählt und die Adreßberechnung und die Speicherbezugnahme werden ausgeführt.
Wie oben beschrieben, muß dann, wenn zwei Befehle, die zu keinem Konflikt zwischen den Adreßerzeugungsschaltungen 8 und 9 führen, in die Befehlsregister 1 und 2 entnommen werden, nur ein Konflikt zwischen den Registern untersucht werden. Jedoch ist es abhängig von der Kombination der zwei Befehle erforderlich, eine parallele Decodierung der zwei Befehle in der Adressenerzeugungsstufe zu unterdrücken. Dies ist ein Merkmal der Erfindung und wird nachfolgend speziell beschrieben.
Zunächst wird ein Vorgang erläutert, wie er ausgeführt wird, wenn Ladebefehle in beide Befehlsregister 1 und 2 entnommen werden, und dann wird ein Vorgang erläutert, wie er ausgeführt wird, wenn Verzweigungsbefehle in beide Befehlsregister 1 und 2 entnommen werden.
Wenn Ladebefehle in die Befehlsregister 1 und 2 entnommen werden, setzt die Befehlskombination-Erkennungsschaltung 96 von Fig. 5 die Signalleitung 259, um anzuzeigen, daß der erste Befehl die Adressenerzeugungsschaltung 8 verwendet, und das Ausgangssignal des invertierenden Gatters 209 nimmt den Wert logisch "0" an. Demgemäß ist selbst dann, wenn das Signal 260 gesetzt ist, um anzuzeigen, daß der zweite Befehl die Adressenerzeugungsschaltung 8 setzt, die Bedingung des UND-Gatters 210 nicht erfüllt und ein Benutzungserlaubnissignal 264 für die Verwendung des Adressenaddierers 8 durch den zweiten Befehl wird nicht gesetzt. Demgemäß werden die Ausgangssignale der UND-Gatter 211 - 213 nicht gesetzt. Daher werden in den Wähleinrichtungen 190 - 192 in Fig. 4 die Datenleitungen 106 - 108 für den ersten Befehl ausgewählt und ihr Inhalt wird an die Signal leitungen 118 - 120 gegeben. Im Ergebnis kann die Adressenerzeugungsschaltung 8 die Operandenadresse des Ladebefehls im Befehlsregister 1 berechnen. Wenn in Fig. 5 die Signalleitung 259 gesetzt wird, wird das Operandenabrufanforderungssignal 272 an den Pufferspeicher 10 gesetzt und der Operand wird aus dem Pufferspeicher 10 abgerufen. Andererseits werden, da weder der erste noch der zweite Befehl die Adressenerzeugungsschaltung 9 verwendet, die Signal leitungen 255 und 274 nicht gesetzt und die Signalleitung 273 wird nicht gesetzt. Im Ergebnis erfolgt kein Auslesen aus dem Pufferspeicher 11. In der Befehlskombination-Erkennungsschaltung 96II in Fig. 6 wird, da die Signalleitungen 259 und 260, die anzeigen, daß der erste und der zweite Befehl die Adressenerzeugungsschaltung 8 verwenden, gesetzt sind, der Ausgang des UND-Gatters 220 gesetzt und die Signalleitung 286 wird über die Signalleitung 281 gesetzt. Im Ergebnis wird die Befehlslänge IL1 282 des ersten Befehls ausgewählt und dem Addierer 231 zugeführt. Die Befehlsabrufadresse wird um die Länge des Ladebefehls im Befehlsregister 1 inkrementiert, und der Ladebefehl im zweiten Befehlsregister 2 wird in das Befehlsregister 1 entnommen.
Auf diese Weise nehmen die Befehlskombination-Erkennungsschaltungen 96I und 96II dann, wenn Ladebefehle in die Befehlsregister 1 und 2 entnommen werden, eine solche Steuerung vor, daß nur der Ladebefehl im Befehlsregister 1 ausgeführt wird und der Ladebefehl im Befehlsregister 2 einen Zyklus später ausgeführt wird.
Nun wird der Vorgang erläutert, wie er ausgeführt wird, wenn Verzweigungsbefehle in die Befehlsregister 1 und 2 entnommen werden. Da sowohl der erste als auch der zweite Befehl die Adressenerzeugungsschaltung 9 verwenden, sind die Decodiersignale 255 und 274 in Fig. 5 gesetzt. Da ein Verzweigungsbefehl nicht die Adressenerzeugungsschaltung 8 verwendet, wird die Befehlskombination-Erkennungsschaltung 96I nicht aktiviert. Im Ergebnis werden die Auswahlsignale266 - 268 und die Leseanforderung 273 an den Pufferspeicher 11 gesetzt. In den Wähleinrichtungen 193 - 195 vonFig. 4 werden die Daten 106 - 108 für den ersten Befehl (Verzweigungsbefehl) ausgewählt und den Signal leitungen 121 - 123 zugeführt. So wird die Verzweigen-zu-Befehlsadresse des ersten Befehls in der Adressenerzeugungsschaltung 9 berechnet. Da die Signalleitung 273 gesetzt ist, kann der Verzweigungsbefehl aus dem Pufferspeicher 11 abgerufen werden. Da weder der erste noch der zweite Befehl die Adressenerzeugungsschaltung 8 verwendet, ist die Leseanforderung 272 an den Pufferspeicher 10 nicht gesetzt. In der Befehlskombination- Erkennungsschaltung 96II in Fig. 6 wird, da die Bedingung des UND-Gatters 221 erfüllt ist, die Befehlslänge 282 des ersten Befehls ausgewählt und an den Addierer 231 geliefert. Die Befehlsabrufadresse wird um die Länge des Verzweigungsbefehls im Befehlsregister 1 inkrementiert, und der Verzweigungsbefehl im Befehlsregister 2 wird erneut in das Befehlsregister 1 entnommen.
Wie vorstehend erläutert, werden beim in Fig. 1 dargestellten Prozessor zwei Befehle, die im Hauptspeicher 13 aufeinander folgen, parallel aus dem Pufferspeicher 11 abgerufen und in die Befehlsregister 1 und 2 entnommen. Die Konflikterkennungsschaltung 5 erkennt einen Konflikt zwischen den Registern dahingehend, daß das durch den ersten Befehl zu aktualisierende Universalregister während der Adreßerzeugung vom zweiten Befehl zu lesen ist, und die Befehlskombination- Erkennungsschaltung 96 erkennt einen Konflikt dahingehend, daß der erste und der zweite Befehl dieselben Adressenerzeugungsschaltung oder denselben Pufferspeicher verwenden. Auf diese Weise ist eine parallele Ausführung des ersten und des zweiten Befehls möglich und die Ausführungszeit ist verkürzt.
Unter Bezugnahme auf Fig. 8, in der D, A, L, E und P Befehlsausführungszyklen in einem Pipelinesystem bezeichnen, wird die Wirkung einer Hochgeschwindigkeitsoperation im vorliegenden Prozessor erläutert. Im Zyklus D wird ein Befehl decodiert und eine Adresse wird erzeugt; im Zyklus A wird auf den Pufferspeicher Bezug genommen; im Zyklus L wird der aus dem Speicher gelesene Datenwert übertragen; im Zyklus E erfährt der Datenwert eine Operation; und im Zyklus P wird das Ergebnis eingespeichert. Ein Verzweigungsbefehl benötigt die Operation im Zyklus E und das Abspeichern im Zyklus P nicht.
In den Fig. 8a und 8b ist (i) ein Ladebefehl, (ii) ist ein Verzweigungsbefehl und (iii) ist ein Verzweigen-zu-Befehl des Verzweigungsbefehls. Bei einem bekannten Prozessor, bei dem mehrere Befehle nicht parallel decodiert werden, werden ein Ladebefehl und ein Verzweigungsbefehl seriell in jedem Zyklus decodiert, wie in Fig. 8a dargestellt. So kann das Decodieren eines Verzweigen-zu-Befehls zwei Zyklen nach dem Ende des Decodierens (Zyklus D) des Verzweigungsbefehls (ii) gestartet werden. Andererseits kann bei der Erfindung, da ein Ladebefehl und ein Verzweigungsbefehl parallel decodiert werden können, der Verzweigungsbefehl (ii) parallel mit dem Ladebefehl (i) decodiert werden, wie in Fig. 8b dargestellt, und der Operandenzugriff hinsichtlich des Ladebefehls sowie der Zugriff hinsichtlich des Verzweigen-zu-Befehls des Verzweigungsbefehls können parallel ausgeführt werden. So erfolgt das Decodieren des Verzweigen-zu-Befehls einen Zyklus früher als in Fig. 8a. In Fig. 8b sind die Ausführungszyklen für einen Verzweigungsbefehl (ii) mit D', A', L', E' und P' bezeichnet. In Fig. 8b werden der Operationszyklus E für den Ladebefehl sowie der Operationszyklus E' für den Verzweigungsbefehl parallel ausgeführt, jedoch ist nur eine Operationseinheit erforderlich, da der Verzweigungsbefehl keine Operation benötigt.
In den Fig. 8c und 8d ist (i) ein Verzweigungsbefehl, (ii) ist ein Additionsbefehl und (iii) ist ein Befehl, der bei der Adreßberechnung ein durch den Addierbefehl modifiziertes Universalregister verwendet. Das Befehlsformat des Addierbefehls ist dasselbe wie es in Fig. 3a dargestellt ist. Es sei angenommen, daß der Verzweigungsbefehl (i) keine Verzweigung vornimmt. Im bekannten Prozessor, in dem mehrere Befehle nicht parallel decodiert werden, wird das Decodieren des Befehls (iii) gestartet, nachdem der Operand des Addierbefehls (ii) aus dem Pufferspeicher 10 abgerufen wurde und das Operationsergebnis eingespeichert wurde, wie es in Fig. 8c dargestellt ist. So besteht ein Überhang von vier Zyklen. Andererseits kann bei der Erfindung, da der Verzweigungsbefehl (i) und der Addierbefehl (ii) parallel decodiert werden können, wie in Fig. 8d dargestellt, der Überhang hinsichtlich des Befehls (iii) auf drei Zyklen verkürzt werden.
Wie es aus den Fig. 8a - 8d erkennbar ist, wird die Befehlsausführungsgeschwindigkeit nur abhängig von der Kombination von Befehlen erhöht, wie sie parallel in die Befehlsregister 1 und 2 entnommen werden, ohne Rücksicht auf die Folge der zwei Befehle. Außerdem besteht kein Erfordernis, die Hardware der Operationseinheit zu erweitern.
Um Befehle nur mittels Befehlskombinationen parallel zu decodieren, ist es erforderlich, daß die Befehlsregister 1 und 2 sowie die Adressenerzeugungsschaltungen 8 und 9 oder die Pufferspeicher 10 und 11 auf beliebige Weise wechselseitig verbunden werden können. Im in Fig. 1 dargestellten Prozessor erreicht die Wähleinrichtung 4 diese Funktion. Die Adressenerzeugungsschaltung 8 und 9 sowie die Pufferspeicher 10 und 11 werden jeweils miteinander korreliert, das Ausgangssignal der Adressenerzeugungsschaltung 8 wird nur an den Pufferspeicher 10 geliefert, und das Ausgangssignal der Adressenerzeugungsschaltung 9 wird nur an den Pufferspeicher 11 geliefert. Wenn der in das Befehlsregister 1 entnommene Befehl auf den Pufferspeicher 10 Bezug nimmt, nimmt die Wähleinrichtung 4 eine solche Steuerung vor, daß die Adresse durch die Adressenerzeugungsschaltung 8 berechnet wird, und wenn der Befehl auf den Pufferspeicher 11 Bezug nimmt, nimmt die Wähleinrichtung 4 eine solche Steuerung vor, daß die Adresse von der Adressenerzeugungsschaltung 9 berechnet wird. Dasselbe gilt für einen Befehl, wie er in das Befehlsregister 2 entnommen wurde. Ein anderer Prozessor zum Erzielen der vorstehend genannten Funktion ist in Fig. 9 dargestellt, bei dem die Befehlsregister 1 und 2 dauerhaft mit den Adressenerzeugungsschaltungen 8 bzw. 9 in Zuordnung stehen. Die Adresse des in das Befehlsregister 1 entnommenen Befehls wird dauernd durch die Adressenerzeugungsschaltung 8 berechnet, und die Adresse des in das Befehlsregister 2 entnommenen Befehls wird dauernd durch die Adressenerzeugungsschaltung 9 berechnet. Wenn mittels der durch die Adressenerzeugungsschaltung 8 berechneten Adresse auf den Pufferspeicher 11 Bezug zu nehmen ist, wird die Signalleitung 128 durchdie Wähleinrichtung 802 ausgewählt und der Befehl wird abgerufen. Wenn mittels der durch die Adressenerzeugungsschaltung 9 berechneten Adresse auf den Pufferspeicher 10 Bezug zu nehmen ist, wird die Signalleitung 131 durch die Wähleinrichtung 801 ausgewählt und der Operand wird abgerufen. Die Gesamtkonfiguration des Prozessors ist im wesentlichen dieselbe wie die in Fig. 1, und nachfolgend werden nur unterschiedliche Funktionen erläutert.
Wenn ein Befehl mit einer Länge von sechs Bytes in das Befehlsregister 1 entnommen wird, schaltet die Wähleinrichtung 800 die Adressenberechnung für den ersten Operanden und die Adressenberechnung für den zweiten Operanden um. Einzelheiten der Wähleinrichtung 800 sind in Fig. 10 dargestellt. Die Eingangssignalleitung 265 ist dieselbe wie die in Fig. 5. Wenn die Signalleitung 265 gesetzt wird, werden die Signalleitungen 109 und 110 dazu ausgewählt, die Adresse für den zweiten Operanden zu berechnen. Die Signalleitung 265 wird nur dann gesetzt, wenn der zweite Operand des Befehls mit einer Länge von sechs Bytes anzuwenden ist. Wenn die Signalleitung 265 nicht gesetzt ist, sind die Signalleitungen 107 und 108 ausgewählt. Die Wähleinrichtungen 801 und 802 wählen die für die Speicher zu verwendenden Adressen aus. Wenn der Befehl im Befehlsregister 2 auf den Pufferspeicher 10 Bezug nimmt, wird die Signalleitung 264 gesetzt und die Signalleitung 131 wird von der Wähleinrichtung 801 ausgewählt. Wenn der Befehl im Befehlsregister 1 auf den Pufferspeicher 11 Bezug nimmt, wird die Signalleitung 804 ausgewählt und die Signalleitung 128 wird durch die Wähleinrichtung 802 gesetzt. Wenn die Signalleitungen 264 und 804 nicht gesetzt sind, wählt die Wähleinrichtung 801 die Signalleitung 128 aus und die Wähleinrichtung 802 wählt die Signalleitung 131 aus. Wie in Fig. 5 dargestellt, wird die Signalleitung 264 gesetzt, wenn der erste Befehl nicht auf den Pufferspeicher 10 Bezug nimmt und der zweite Befehl auf den Pufferspeicher 10 Bezug nimmt und er gültig ist (die Signalleitung 250 ist gesetzt). Wie in Fig. 11 dargestellt, ist die Signalleitung 804 gesetzt, wenn der erste Befehl auf den Pufferspeicher 11 Bezug nimmt und er gültig ist (die Signalleitung 153 ist gesetzt).
Wie es aus der vorstehenden Beschreibung ersichtlich ist, kann der in Fig. 9 dargestellte Prozessor Befehle abhängig von der Kombination von Befehlen decodieren, wie sie in die Befehlsregister 1 und 2 entnommen wurden, und er kann parallel auf die Pufferspeicher 10 und 11 Bezug nehmen. Im Ergebnis wird dieselbe Wirkung erzielt, wie sie in Fig. 8 veranschaulicht ist.
Gemäß der Erfindung können zwei Befehle parallel entnommen werden und sie können parallel abhängig von der Befehlskombination decodiert werden. Der Abruf des Operanden des Folgebefehls sowie der Abruf des Verzweigen-zu-Befehls eines Verzweigungsbefehls können einen Zyklus schneller ausgeführt werden, als dann, wenn keine Paralleldecodierung ausgeführt wird. Im Ergebnis verkürzt sich die Befehlsausführungszeit um einen Zyklus und die Ausführungszeit für den anschließenden Befehl, der das Ergebnis des vorangehenden Befehls verwendet sowie die Ausführungszeit eines Verzweigen-zu-Befehls sind verkürzt.

Claims

1. Datenprozessor mit Pipeline-Struktur zur parallelen Ausführung mehrerer Befehle, umfassend

einen Hauptspeicher (13),

eine mit dem Hauptspeicher (13) verbundene Puffereinrichtung (10, 11) zur Aufnahme von Operanden und Befehlen,

eine mit dem Hauptspeicher (13) verbundene Operationseinrichtung (12) zur Durchführung von Operationen entsprechend mehreren Befehlen, die keine Verzweigungsbefehle sind,

eine auf einen Verzweigungsbefehl ansprechende Betriebsmitteleinrichtung zum Abholen eines Befehls, der eine Verzweigung zu einem bestimmten Ziel angibt, aus dem Hauptspeicher (13),

ein Paar von Befehlsregistern (1, 2),

eine Eingabeeinrichtung (3) zum Abholen eines als nächsten auszuführenden ersten Befehls und eines im Anschluß an diesen auszuführenden zweiten Befehls aus dem Hauptspeicher (13) und zum Eingeben dieser beiden Befehle in das Befehlsregisterpaar (1, 2),

einen ersten und einen zweiten Adressengenerator (8, 9), die mit den Befehlsregistern (1, 2) verbunden sind, zur Berechnung von Adressen entsprechend dem ersten und dem zweiten Befehl,

eine Konflikt-Erkennungseinrichtung (5) zur Erkennung, ob der erste Befehl das bei der Adressenerzeugung des zweiten Befehls verwendete Register ändert, und

eine Erkennungseinrichtung (6; 803) zur Erkennung, ob der erste Befehl in dem Befehlsregisterpaar (1, 2) ein von einem Verzweigungsbefehl verschiedener Befehl und der zweite Befehl ein Verzweigungsbefehl ist, dadurch gekennzeichnet,

daß die Puffereinrichtung einen ersten Puffer (10) zur Aufnahme eines Operanden und einen zweiten Puffer (11) zur Aufnahme eines Befehls aufweist, und

daß eine Wähleinrichtung (4; 801, 802) vorgesehen ist, die so gesteuert ist, daß dann, wenn das Erkennungsergebnis der Erkennungseinrichtung (6; 803) positiv ist, bewirkt, daß die auf den zweiten Befehl bezogene Adresse berechnet und dem zweiten Puffer (11) zugeführt und gleichzeitig die auf den Operanden des ersten Befehls bezogene Adresse berechnet und dem ersten Puffer (10) zugeführt wird, während sie sonst bewirkt, daß nur die auf den ersten Befehl bezogene Adresse berechnet und in Abhängigkeit davon, ob dieser ein Verzweigungsbefehl ist oder nicht, dem zweiten Puffer (11) bzw. dem ersten Puffer zuführt wird.

2. Datenprozessor nach Anspruch 1,

wobei der erste Adressengenerator (8) mit dem ersten Puffer (10) und der zweite Adressengenerator (9) mit dem zweiten Puffer (11) fest verbunden ist, und

wobei die Wähleinrichtung einen gemeinsamen Wähler (4) zum selektiven Verbinden des Befehlsregisterpaars (1, 2) mit dem ersten und zweiten Adressengenerator (8, 9) aufweist.

3. Datenprozessor nach Anspruch 1, wobei die Wähleinrichtung einen ersten Wähler (801) zum selektiven Verbinden des ersten und des zweiten Adressengenerators (8, 9) mit dem ersten Puffer (10) und einen zweiten Wähler (802) zur selektiven Verbinden des ersten und des zweiten Adressengenerators (8, 9) mit dem zweiten Puffer (11) aufweist.