JP2504156B2 - 情報処理装置 - Google Patents
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- JP2504156B2 JP2504156B2 JP1015392A JP1539289A JP2504156B2 JP 2504156 B2 JP2504156 B2 JP 2504156B2 JP 1015392 A JP1015392 A JP 1015392A JP 1539289 A JP1539289 A JP 1539289A JP 2504156 B2 JP2504156 B2 JP 2504156B2
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- 238000006073 displacement reaction Methods 0.000 claims description 12
- 238000001514 detection method Methods 0.000 claims description 9
- 230000004048 modification Effects 0.000 claims description 3
- 238000012986 modification Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 7
- 238000012545 processing Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 4
- 230000008859 change Effects 0.000 description 3
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
- G06F9/30018—Bit or string instructions
-
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
- G06F9/30032—Movement instructions, e.g. MOVE, SHIFT, ROTATE, SHUFFLE
Description
【発明の詳細な説明】 技術分野 本発明は情報処理装置に関し、特に情報処理装置のオ
ペレーションのメモリリクエスト制御方式に関するもの
である。
ペレーションのメモリリクエスト制御方式に関するもの
である。
従来技術 オペレーションのメモリリクエスト制御方式の例とし
て、第１オペランドにより示されるメモリ上のデータ
を、第２オペランドにより示されるメモリ上の格納位置
へ１バイト単位で移送を行うMOVE命令のようなオペレー
ションのメモリリクエスト制御方式がある。
て、第１オペランドにより示されるメモリ上のデータ
を、第２オペランドにより示されるメモリ上の格納位置
へ１バイト単位で移送を行うMOVE命令のようなオペレー
ションのメモリリクエスト制御方式がある。
この様なMOVE命令の命令実行時に、情報処理装置の性
能向上の目的から、実際のデータ移送を複数バイト単位
で行い、第１のオペランドの先頭アドレスの第２のオペ
ランドの先頭アドレスとの差分によって、両オペランド
の破壊的重複の有無を検出し、オペランドが重複してい
る場合には、その重複のズレ幅対応に制御記憶の読出し
アドレスを生成し、制御記憶の制御情報を通常の場合に
対して変更してメモリへのアクセス要求を行なってい
る。
能向上の目的から、実際のデータ移送を複数バイト単位
で行い、第１のオペランドの先頭アドレスの第２のオペ
ランドの先頭アドレスとの差分によって、両オペランド
の破壊的重複の有無を検出し、オペランドが重複してい
る場合には、その重複のズレ幅対応に制御記憶の読出し
アドレスを生成し、制御記憶の制御情報を通常の場合に
対して変更してメモリへのアクセス要求を行なってい
る。
この様なMOVE命令の実行時における従来技術を第４図
のブロック図及び第５図の動作タイミングチャートを用
いて説明する。尚、第２図はMOVE命令の命令形式を示し
たものである。
のブロック図及び第５図の動作タイミングチャートを用
いて説明する。尚、第２図はMOVE命令の命令形式を示し
たものである。
第１オペランドにより示されるメモリ上のデータを第
２オペランドにより示されるメモリ上の格納位置に１バ
イト単位で移送を行なうMOVE命令の実行を例にとって説
明する。ここで説明を解り易くするために、本例におい
て実行されるMOVE命令は、オペランド長を32バイト、第
１オペランドの先頭アドレスa1と第２オペランドの先頭
アドレスa2とのズレ幅が１バイトであるものとし、ま
た、ここで使用する情報処理装置のメモリへのアクセス
単位は８バイト単位であるものと仮定する。
２オペランドにより示されるメモリ上の格納位置に１バ
イト単位で移送を行なうMOVE命令の実行を例にとって説
明する。ここで説明を解り易くするために、本例におい
て実行されるMOVE命令は、オペランド長を32バイト、第
１オペランドの先頭アドレスa1と第２オペランドの先頭
アドレスa2とのズレ幅が１バイトであるものとし、ま
た、ここで使用する情報処理装置のメモリへのアクセス
単位は８バイト単位であるものと仮定する。
まず初めに、t0サイクルにおいて、レジスタ１にMOVE
命令の命令語が供給される。次に、t1サイクルにおい
て、第１オペランドの先頭アドレスa1を生成するための
要素BR1,IX1,D1及びオペランド長Ｌがレジスト４に供給
される。また、レジスタ１の保持するOPコードによって
セレクタ29を介して制御記憶30が索引され制御ファーム
ウェアがレジスタ31に供給される。同時に次のステップ
の制御FWを（ファームウェア）を格納した制御記憶30の
索引アドレスがレジスア28に供給される。
命令の命令語が供給される。次に、t1サイクルにおい
て、第１オペランドの先頭アドレスa1を生成するための
要素BR1,IX1,D1及びオペランド長Ｌがレジスト４に供給
される。また、レジスタ１の保持するOPコードによって
セレクタ29を介して制御記憶30が索引され制御ファーム
ウェアがレジスタ31に供給される。同時に次のステップ
の制御FWを（ファームウェア）を格納した制御記憶30の
索引アドレスがレジスア28に供給される。
次にt3サイクルにおいては、レジスタ４に保持された
ベースレジスタ番号（BR1）及びインデクスレジスタ番
号（IX1）の各々により指定されたベースレジスタの内
容及びインデクスレジスタの内容の各々を、ベースレジ
スタ群６インデクスレジスタ群７より読出し、レジスタ
４に保持されたD1フィールドと共に３入力CSA（キャリ
ーセーブアダー）８へ入力し、３入力CSA8の出力（ロー
カルサム及びキャリー）をレジスタ13及びレジスタ14へ
供給する。レジスタ４に保持されたオペランド長Ｌをレ
ジスタ15へ供給する。
ベースレジスタ番号（BR1）及びインデクスレジスタ番
号（IX1）の各々により指定されたベースレジスタの内
容及びインデクスレジスタの内容の各々を、ベースレジ
スタ群６インデクスレジスタ群７より読出し、レジスタ
４に保持されたD1フィールドと共に３入力CSA（キャリ
ーセーブアダー）８へ入力し、３入力CSA8の出力（ロー
カルサム及びキャリー）をレジスタ13及びレジスタ14へ
供給する。レジスタ４に保持されたオペランド長Ｌをレ
ジスタ15へ供給する。
また、本タイミングにおいて、実行アドレスa1対応の
メモリへのリクエストコード（Read,Write,等）を指定
するフィールドがレジスタ31よりデコーダ32へ入力さ
れ、デコーダ32の出力によって示されるリクエストコー
ドがレジスタ33に供給される。本タイミングにおいて、
レジスタ１より第２オペランドの先頭アドレスa2の生成
するための要素BR2,IX2,D2がレジスタ４に供給される。
メモリへのリクエストコード（Read,Write,等）を指定
するフィールドがレジスタ31よりデコーダ32へ入力さ
れ、デコーダ32の出力によって示されるリクエストコー
ドがレジスタ33に供給される。本タイミングにおいて、
レジスタ１より第２オペランドの先頭アドレスa2の生成
するための要素BR2,IX2,D2がレジスタ４に供給される。
t1サイクルにおいてレジスタ28にセットされた制御記
憶30の索引アドレスによって制御記憶30が索引され、読
出された制御FWがレジスタ31へ、また次ステップのアド
レスがレジスタ28へ供給される。
憶30の索引アドレスによって制御記憶30が索引され、読
出された制御FWがレジスタ31へ、また次ステップのアド
レスがレジスタ28へ供給される。
次に、t3サイクルにおいてレジスタ13及びレジスタ14
に保持されたCSA8の出力をレジスタ16に保持したセレク
タ17,18の制御FWにより２入力AAL19へ入力し、実効アド
レスa1を生成して該出力をレジスタ20,レジスタ21,レジ
スタ11へ供給する。
に保持されたCSA8の出力をレジスタ16に保持したセレク
タ17,18の制御FWにより２入力AAL19へ入力し、実効アド
レスa1を生成して該出力をレジスタ20,レジスタ21,レジ
スタ11へ供給する。
本タイミングにおいて、レジスタ４に保持されたオペ
ランド２の先頭アドレスa2のアドレス生成情報よりオペ
ランド１の先頭アドレスa1生成時と同様に３入力CSA8へ
ベースレジスタ群６の出力、インデクスレジスタ群７の
出力及びD2フィールドを入力し、CSA8の出力（ローカル
サム及びキャリー）をレジスタ13及びレジスタ14へ供給
する。本タイミングにおいて、実効アドレスa1に対する
リクエストコード（Read）をレジスタ33よりレジスタ34
へ供給すると共に、実効アドレスa2に対するリクエスト
コード指定フィールドをレジスト31よりデコーダ32に入
力し、デコーダ32の出力のリクエストコードをレジスタ
33に供給する。
ランド２の先頭アドレスa2のアドレス生成情報よりオペ
ランド１の先頭アドレスa1生成時と同様に３入力CSA8へ
ベースレジスタ群６の出力、インデクスレジスタ群７の
出力及びD2フィールドを入力し、CSA8の出力（ローカル
サム及びキャリー）をレジスタ13及びレジスタ14へ供給
する。本タイミングにおいて、実効アドレスa1に対する
リクエストコード（Read）をレジスタ33よりレジスタ34
へ供給すると共に、実効アドレスa2に対するリクエスト
コード指定フィールドをレジスト31よりデコーダ32に入
力し、デコーダ32の出力のリクエストコードをレジスタ
33に供給する。
更に、t2サイクルにおいてレジスタ28にセットされた
制御記憶右30の索引アドレスによって制御記憶30の索引
し、該出力をレジスタ31へ送出し、同時に次ステップの
制御記憶アドレスをセレクト27を介してレジスタ28にセ
ットする。
制御記憶右30の索引アドレスによって制御記憶30の索引
し、該出力をレジスタ31へ送出し、同時に次ステップの
制御記憶アドレスをセレクト27を介してレジスタ28にセ
ットする。
次に、t4サイクルにおいては、レジスタ13,レジスタ1
4に入力された３入力CSA8の出力をレジスタ16に保持し
た制御FWによりセレクタ17,18を制御してALU19へ入力
し、実効アドレスa2を生成して該出力をレジスタ20,レ
ジスタ22,レジスタ12へ供給する。また本タイミングに
おいて、レジスタ33に保持された実効アドレスa2に対す
るリクエストコードをレジスタ24に送出し、レジスタ31
に保持されたリクエストコードフィールドをデコーダ32
に入力してデコーダ32の出力をレジスト33へ入力する。
4に入力された３入力CSA8の出力をレジスタ16に保持し
た制御FWによりセレクタ17,18を制御してALU19へ入力
し、実効アドレスa2を生成して該出力をレジスタ20,レ
ジスタ22,レジスタ12へ供給する。また本タイミングに
おいて、レジスタ33に保持された実効アドレスa2に対す
るリクエストコードをレジスタ24に送出し、レジスタ31
に保持されたリクエストコードフィールドをデコーダ32
に入力してデコーダ32の出力をレジスト33へ入力する。
t3サイクルにおいてレジスタ28にセットした制御記憶
30の索引アドレスにより制御記憶30を索引して該出力を
レジスタ31に供給する。
30の索引アドレスにより制御記憶30を索引して該出力を
レジスタ31に供給する。
次に、t5サイクルにおいては、レジスタ21にセットさ
れた実効アドレスa1及びレジスタ22に保持された実効ア
ドレスa2をALU23に入力し、その差分を求めて該出力を
レジスト24へ供給する。また本タイミングにおいて、レ
ジスタ16にt4サイクルでセットされた制御FWによってセ
レクタ17,18を制御し、レジスタ11に保持されたた実効
アドレスa1とレジスタ15に保持されたオペランド長Ｌと
を選択してALU19により加算し、実効アドレスa1＋ｌを
生成しレジスト20へ供給する。
れた実効アドレスa1及びレジスタ22に保持された実効ア
ドレスa2をALU23に入力し、その差分を求めて該出力を
レジスト24へ供給する。また本タイミングにおいて、レ
ジスタ16にt4サイクルでセットされた制御FWによってセ
レクタ17,18を制御し、レジスタ11に保持されたた実効
アドレスa1とレジスタ15に保持されたオペランド長Ｌと
を選択してALU19により加算し、実効アドレスa1＋ｌを
生成しレジスト20へ供給する。
レジスタ33に保持されたa1＋ｌに対するリクエストコ
ード（Read Check）をレジスタ34へ出力し、またレジス
タ31に保持されたリクエストコードフィールドをデコー
ダ32へ入力し、デコーダ32の出力をレジスタ33へ入力す
る。
ード（Read Check）をレジスタ34へ出力し、またレジス
タ31に保持されたリクエストコードフィールドをデコー
ダ32へ入力し、デコーダ32の出力をレジスタ33へ入力す
る。
本タイミングにおいて、レジスタ28に保持された制御
記憶30の索引アドレスによって制御記憶30を索引し、そ
の出力をレジスタ31に供給すると共に、次のステップの
制御記憶アドレスをレジスタ28に供給する。
記憶30の索引アドレスによって制御記憶30を索引し、そ
の出力をレジスタ31に供給すると共に、次のステップの
制御記憶アドレスをレジスタ28に供給する。
次に、t6サイクルにおいて、レジスタ24にセットされ
たオペランド１とオペランド２との差分より重複を検出
し、論理回路25によって以後オペランド１データを読出
すことなくオペランド２への連続ストアが可能であるこ
とを検出し、該出力をレジスタ26へ供給する。
たオペランド１とオペランド２との差分より重複を検出
し、論理回路25によって以後オペランド１データを読出
すことなくオペランド２への連続ストアが可能であるこ
とを検出し、該出力をレジスタ26へ供給する。
本タイミングにおいて、レジスタ16にt5サイクルでセ
ットされた制御FWによってセレクタ17,18を制御し、レ
ジスタ12に保持された実効アドレスa2とレジスタ15に保
持されたオペランド長Ｌとを選択し、ALU19により加算
して実効アドレスa2＋ｌを生成し、レジスタ20へ供給す
る。
ットされた制御FWによってセレクタ17,18を制御し、レ
ジスタ12に保持された実効アドレスa2とレジスタ15に保
持されたオペランド長Ｌとを選択し、ALU19により加算
して実効アドレスa2＋ｌを生成し、レジスタ20へ供給す
る。
レジスタ33に保持されたa2＋ｌに対するリクエストコ
ード（Write Check）をレジスタ34へ出力し、またレジ
スタ31に保持されたリクエストフィールドをデコーダ32
へ入力してデコーダ32の出力をレジスタ33へ入力する。
また、本タイミングにおいて、レジスタ28に保持された
制御記憶30を索引アドレスによって制御記憶30を索引
し、該出力をレジスタ31に供給すると共に、次のステッ
プの制御記憶アドレスをレジスタ28に供給する。
ード（Write Check）をレジスタ34へ出力し、またレジ
スタ31に保持されたリクエストフィールドをデコーダ32
へ入力してデコーダ32の出力をレジスタ33へ入力する。
また、本タイミングにおいて、レジスタ28に保持された
制御記憶30を索引アドレスによって制御記憶30を索引
し、該出力をレジスタ31に供給すると共に、次のステッ
プの制御記憶アドレスをレジスタ28に供給する。
次にt7サイクルにおいては、t6サイクルで、レジスタ
16にセットされた制御FWによってセレクタ17,18を制御
し、レジスタ11に保持された実効アドレスa1とセレクタ
18に入力されている固定値８（本情報処理装置のメモリ
へのアクセス単位）をALU19へ入力し、加算結果a1＋８
をレジスタ20,11へ供給する。
16にセットされた制御FWによってセレクタ17,18を制御
し、レジスタ11に保持された実効アドレスa1とセレクタ
18に入力されている固定値８（本情報処理装置のメモリ
へのアクセス単位）をALU19へ入力し、加算結果a1＋８
をレジスタ20,11へ供給する。
本タイミングにおいて、実効アドレスa1＋８に対応す
るリクエストコード（Read）をレジスタ33からレジスタ
34へ供給し、またレジスタ31に保持されたリクエストコ
ードでデコーダ32へ入力し、デコーダ32の出力をレジス
タ33へ入力する。また本タイミングにおいてレジスタ28
に保持された制御記憶30の索引アドレスによって制御記
憶30を索引し、該出力をレジスタ31に出力し、また次の
ステップの制御記憶アドレスをセレクタ27へ送る。
るリクエストコード（Read）をレジスタ33からレジスタ
34へ供給し、またレジスタ31に保持されたリクエストコ
ードでデコーダ32へ入力し、デコーダ32の出力をレジス
タ33へ入力する。また本タイミングにおいてレジスタ28
に保持された制御記憶30の索引アドレスによって制御記
憶30を索引し、該出力をレジスタ31に出力し、また次の
ステップの制御記憶アドレスをセレクタ27へ送る。
ここで、索引された制御FW内にレジスタ26の出力によ
りセレクタ27の出力を変更するよう指示するフィールド
を有効とし、レジスタ26の出力によりオペランドの連続
ストア指示が出ているためレジスタ28に入力する次のス
テップの制御記憶30の索引アドレスを変更し、以後オペ
ランド２への連続ストアを行うようにリクエスト制御ル
ーチンを変更せしめる。
りセレクタ27の出力を変更するよう指示するフィールド
を有効とし、レジスタ26の出力によりオペランドの連続
ストア指示が出ているためレジスタ28に入力する次のス
テップの制御記憶30の索引アドレスを変更し、以後オペ
ランド２への連続ストアを行うようにリクエスト制御ル
ーチンを変更せしめる。
以上の処理により、通常a 1Read,a 2Write Chack,a1
＋l Read Check、a2＋l Write Check,a1＋8Read,a 2Wri
te,a1＋16Read,a2＋8Wite,a1＋24Read,a2＋16Write,…
…と流れる処理を、a 1Read,a 2Write Check,a1＋l Rea
d Check,a2＋l write Check,a1＋8Read,a1＋16Read,ad
＋8Write,a2＋16Write,……と切換えることにより、オ
ペランド重複時にa2＋24Read以降の第１オペランドの読
出しを省略し、命令実行の高速化を図っている。
＋l Read Check、a2＋l Write Check,a1＋8Read,a 2Wri
te,a1＋16Read,a2＋8Wite,a1＋24Read,a2＋16Write,…
…と流れる処理を、a 1Read,a 2Write Check,a1＋l Rea
d Check,a2＋l write Check,a1＋8Read,a1＋16Read,ad
＋8Write,a2＋16Write,……と切換えることにより、オ
ペランド重複時にa2＋24Read以降の第１オペランドの読
出しを省略し、命令実行の高速化を図っている。
しかしながら、かかる従来の方式では、オペランド重
複時に、両オペランドの先頭アドレスの差分により当該
重複を検出しているので、その重複検出が遅くなってし
まい、よってa1＋8Read,a1＋16Readの２つの不必要なリ
クエストが発行されるという欠点がある。
複時に、両オペランドの先頭アドレスの差分により当該
重複を検出しているので、その重複検出が遅くなってし
まい、よってa1＋8Read,a1＋16Readの２つの不必要なリ
クエストが発行されるという欠点がある。
すなわち、上述した従来の情報処理装置においては、
MOVE命令等の実行時に、第１及び第２のオペランドの実
効アドレスが生成された後に第１及び第２の実効アドレ
スの比較結果によって重複を検出し、重複検出後オペラ
ンドのズレ幅対応に制御記憶の読出しアドレスを生成
し、制御情報を変更してメモリへのアクセス要求の制御
を行う機構しか有していないので、オペランドが重複し
ている時に不必要なメモりへのアクセス要求が出てしま
うという欠点がある。
MOVE命令等の実行時に、第１及び第２のオペランドの実
効アドレスが生成された後に第１及び第２の実効アドレ
スの比較結果によって重複を検出し、重複検出後オペラ
ンドのズレ幅対応に制御記憶の読出しアドレスを生成
し、制御情報を変更してメモリへのアクセス要求の制御
を行う機構しか有していないので、オペランドが重複し
ている時に不必要なメモりへのアクセス要求が出てしま
うという欠点がある。
発明の目的 本発明の目的は、MOVE命令等の２つのオペランドを有
する命令の実行時に、両オペランドの重複及びズレ幅を
高速に検出することにより、特定のオペランドの重複ケ
ースにおける無駄なメモリへのアクセス要求をなくすこ
とができる情報処理装置を提供することである。
する命令の実行時に、両オペランドの重複及びズレ幅を
高速に検出することにより、特定のオペランドの重複ケ
ースにおける無駄なメモリへのアクセス要求をなくすこ
とができる情報処理装置を提供することである。
発明の構成 本発明によれば、第１及び第２のオペランドを有し、
これ等オペランドの各々に対して、変位部を保持するデ
ィスプレースメントフィールドの値にアドレス修飾を行
って実効アドレスの生成を行い、これ等両オペランドの
重複の有無に応じて制御記憶の読出しアドレスを変更す
ることにより、メモリへのアクセス要求制御を変更する
ようなオペレーション実効をなす情報処理装置であっ
て、前記第１及び第２のオペランドの実効アドレスの生
成時にアドレス修飾に使用されるレジスタ番号同士が一
致していることを検出する一致検出手段と、前記第１及
び第２のオペランドのディスプレースメントフィールド
の値の差分を検出する差分検出手段と、前記一致検出手
段により一致が検出された場合に前記差分検出手段の検
出結果を応じて前記制御記憶の読出しアドレスを変更す
る手段とを含むことを特徴とする情報処理装置が得られ
る。
これ等オペランドの各々に対して、変位部を保持するデ
ィスプレースメントフィールドの値にアドレス修飾を行
って実効アドレスの生成を行い、これ等両オペランドの
重複の有無に応じて制御記憶の読出しアドレスを変更す
ることにより、メモリへのアクセス要求制御を変更する
ようなオペレーション実効をなす情報処理装置であっ
て、前記第１及び第２のオペランドの実効アドレスの生
成時にアドレス修飾に使用されるレジスタ番号同士が一
致していることを検出する一致検出手段と、前記第１及
び第２のオペランドのディスプレースメントフィールド
の値の差分を検出する差分検出手段と、前記一致検出手
段により一致が検出された場合に前記差分検出手段の検
出結果を応じて前記制御記憶の読出しアドレスを変更す
る手段とを含むことを特徴とする情報処理装置が得られ
る。
実施例 次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の構成図であり、第４図と
同等部分は同一符号により示している。第２図はMOVE命
令の命令語形式を示したものである。第３図は本発明の
実施例におけるタイミングチャートである。
同等部分は同一符号により示している。第２図はMOVE命
令の命令語形式を示したものである。第３図は本発明の
実施例におけるタイミングチャートである。
ここで、前述したように、第１オペランドにより示さ
れるメモリ上のデータを、第２オペランドにより示され
るメモリ上の格納位置に１バイト単位で移送を行うMOVE
命令の実効を例にとって説明を進めていく。尚、説明を
解り易くするために、本実施例で実行されるMOVE命令
は、オペランド長を32バイト、第１オペランドの先頭ア
ドレスa1と第２オペランドの先頭アドレスa2とのズレ幅
が１バイトであるものとする。また本発明での情報処理
装置のメモリへのアクセス単位は８バイトであるものと
仮定する。
れるメモリ上のデータを、第２オペランドにより示され
るメモリ上の格納位置に１バイト単位で移送を行うMOVE
命令の実効を例にとって説明を進めていく。尚、説明を
解り易くするために、本実施例で実行されるMOVE命令
は、オペランド長を32バイト、第１オペランドの先頭ア
ドレスa1と第２オペランドの先頭アドレスa2とのズレ幅
が１バイトであるものとする。また本発明での情報処理
装置のメモリへのアクセス単位は８バイトであるものと
仮定する。
ここで、MOVE命令実行時オペランドが１バイトズレて
重複している場合の理想的なメモリへのアクセス要求に
ついて述べると、初めに第１オペランドによって示され
るデータの先頭のリード及び主記憶上に該データが準備
されているか否かをチェックするチェック要求を兼ねた
リードアンドリードチェック要求（以下a 1R）、次にオ
ペランド２で示されるデータの格納位置の先頭が主記憶
上に準備されているか否かをチェックするライトチェッ
ク要求（以下a 2WC）、次に第１オペランドの最後が主
記憶上に準備されていか否かをチェックするリードチェ
ック要求（a1＋l RC）、次にデータの格納位置の最後
が、主記憶上に準備されているか否かを示すライトチェ
ック要求（以下a2＋l WC）であり、以下オペランドのズ
レ幅が１バイドであるため第１バイトのデータを格納位
置32バイト全てに格納するライト要求（以下a 2W,a2＋8
W,a2＋16W,a2＋24W）である。
重複している場合の理想的なメモリへのアクセス要求に
ついて述べると、初めに第１オペランドによって示され
るデータの先頭のリード及び主記憶上に該データが準備
されているか否かをチェックするチェック要求を兼ねた
リードアンドリードチェック要求（以下a 1R）、次にオ
ペランド２で示されるデータの格納位置の先頭が主記憶
上に準備されているか否かをチェックするライトチェッ
ク要求（以下a 2WC）、次に第１オペランドの最後が主
記憶上に準備されていか否かをチェックするリードチェ
ック要求（a1＋l RC）、次にデータの格納位置の最後
が、主記憶上に準備されているか否かを示すライトチェ
ック要求（以下a2＋l WC）であり、以下オペランドのズ
レ幅が１バイドであるため第１バイトのデータを格納位
置32バイト全てに格納するライト要求（以下a 2W,a2＋8
W,a2＋16W,a2＋24W）である。
通常（重複のない場合）のメモリへの要求は上記a2＋
l WCを行ったのち、a1＋8R,a2W,a1＋16R,a2＋8W,a1＋24
R,a2＋16W,a2＋24Wとなるのが普通である。以上の前提
条件をふまえて以下実際の動作について説明を加えてい
く。
l WCを行ったのち、a1＋8R,a2W,a1＋16R,a2＋8W,a1＋24
R,a2＋16W,a2＋24Wとなるのが普通である。以上の前提
条件をふまえて以下実際の動作について説明を加えてい
く。
まず始めに、命令語を保持するレジスタ１にMOVE命令
の命令語が入れられ、次に第１オペランド及びオペラン
ド長がレジスタ４に入力される。この時、レジスタ１の
OPコードフィールドのOPコードを起動アドレスとして制
御記憶30に起動がかけられ、制御情報が読出される。
の命令語が入れられ、次に第１オペランド及びオペラン
ド長がレジスタ４に入力される。この時、レジスタ１の
OPコードフィールドのOPコードを起動アドレスとして制
御記憶30に起動がかけられ、制御情報が読出される。
読出された制御情報のうち制御記憶の分岐をコントロ
ールする分岐コマンドにより通常の場合の次のステップ
の読出しアドレスを示すNA（Next Address）フィールド
がレジスタ28に入れられる。また、前述の動作と同時
に、レジスタ１内のオペランド１及びオペランド２のベ
ースレジスタ番号同士及びインデクスレジスタ番号同士
がコンパレータ35,36によって各々比較され、アンドゲ
ート37によりその出力のアンドがとられレジスタ38にそ
の検出結果が入れられる。
ールする分岐コマンドにより通常の場合の次のステップ
の読出しアドレスを示すNA（Next Address）フィールド
がレジスタ28に入れられる。また、前述の動作と同時
に、レジスタ１内のオペランド１及びオペランド２のベ
ースレジスタ番号同士及びインデクスレジスタ番号同士
がコンパレータ35,36によって各々比較され、アンドゲ
ート37によりその出力のアンドがとられレジスタ38にそ
の検出結果が入れられる。
同時に、オペランド１及びオペランド２のディスプレ
イスメントフィールド同士が２入力アダー39によりその
差分をとられる。本実施例においては、ベースレジスタ
番号フィールド同士及びインデクスレジスタ番号フィー
ルド同士は一致し、ディスプレイスメント部分の差分は
１バイトであったものとして説明を加えていく。
イスメントフィールド同士が２入力アダー39によりその
差分をとられる。本実施例においては、ベースレジスタ
番号フィールド同士及びインデクスレジスタ番号フィー
ルド同士は一致し、ディスプレイスメント部分の差分は
１バイトであったものとして説明を加えていく。
次に、レジスタ４に入力されたオペランド１のフィー
ルドによって示されるベースレジスタ番号及びインデク
スレジスタ番号によって、ベースレジスタ群６及びイン
デクスレジスタ群７よりアドレス生成情報を読出し、デ
ィスプレイスメントフィールドと共に３入力CSA8へ入力
されローカルサム及びキャリーをレジスタ13及びレジス
タ14に入れる。
ルドによって示されるベースレジスタ番号及びインデク
スレジスタ番号によって、ベースレジスタ群６及びイン
デクスレジスタ群７よりアドレス生成情報を読出し、デ
ィスプレイスメントフィールドと共に３入力CSA8へ入力
されローカルサム及びキャリーをレジスタ13及びレジス
タ14に入れる。
レジスタ40に格納された第１オペランドと第２オペラ
ンドのズレ幅から、該ズレ幅応答の制御情報を読出すた
めのアドレスを生成する回路41により生成し、レジスタ
42に入れる。また、レジスタ31に読出された第１オペラ
ンドの先頭アドレスa1生成のための制御信号及びメモリ
へのアクセス要求コード生成のデコーダ32の入力として
使用される。
ンドのズレ幅から、該ズレ幅応答の制御情報を読出すた
めのアドレスを生成する回路41により生成し、レジスタ
42に入れる。また、レジスタ31に読出された第１オペラ
ンドの先頭アドレスa1生成のための制御信号及びメモリ
へのアクセス要求コード生成のデコーダ32の入力として
使用される。
以上の処理がRAステージで行われると同時にIRステー
ジでは第２オペランドがレジスタ４に入れられ、レジス
タ28に格納されたNAフィールドにより次の制御情報が制
御記憶30より読出されてレジスタ31に入れられる。以上
のようにして順次a 1R,a 2WC,a1＋l RCのアドレス生成
情報が制御記憶30より読出され、実効アドレスの生成を
行い、メモリへアクセス要求される。
ジでは第２オペランドがレジスタ４に入れられ、レジス
タ28に格納されたNAフィールドにより次の制御情報が制
御記憶30より読出されてレジスタ31に入れられる。以上
のようにして順次a 1R,a 2WC,a1＋l RCのアドレス生成
情報が制御記憶30より読出され、実効アドレスの生成を
行い、メモリへアクセス要求される。
次に、a1＋ｌの制御情報の読出しと同時に、通常アク
セス要求でのa2＋l WCの制御情報a1＋8Rの制御情報の格
納アドレスを示すNAフィールドを有するステップのアド
レスを示すNAフィールドがレジスタ28に送られるが、こ
こでMOVE命令重複時に制御記憶30の読出しアドレスを変
更する回路41によって生成されレジスタ42に格納されて
いた読出しアドレスも同時にレジスタ28に送られる。
セス要求でのa2＋l WCの制御情報a1＋8Rの制御情報の格
納アドレスを示すNAフィールドを有するステップのアド
レスを示すNAフィールドがレジスタ28に送られるが、こ
こでMOVE命令重複時に制御記憶30の読出しアドレスを変
更する回路41によって生成されレジスタ42に格納されて
いた読出しアドレスも同時にレジスタ28に送られる。
ここで、本実施例においては、オペランドが重複して
いることをコンパレータ35,36,アダー39の結果より検出
しているため、セレクタ27はレジスタ42の出力を選択し
てレジスタ28へ格納する。また、該アドレスで示される
制御情報にはa2＋l WCの制御情報及びa 1Wの制御情報格
納フィールドを示すNAフィールドを有している。
いることをコンパレータ35,36,アダー39の結果より検出
しているため、セレクタ27はレジスタ42の出力を選択し
てレジスタ28へ格納する。また、該アドレスで示される
制御情報にはa2＋l WCの制御情報及びa 1Wの制御情報格
納フィールドを示すNAフィールドを有している。
以上のように、第１オペランドと第２オペランドのベ
ースレジスタ番号同士とインデクスレジスタ番号同士の
一致及びディスプレイスメントフィールドの差分の検出
により制御記憶30の読出しアドレスを通常ルーチンより
切換えることで、オペランドが重複しているケースでの
理想的なメモリへのアクセス要求を順次発行できること
になる。
ースレジスタ番号同士とインデクスレジスタ番号同士の
一致及びディスプレイスメントフィールドの差分の検出
により制御記憶30の読出しアドレスを通常ルーチンより
切換えることで、オペランドが重複しているケースでの
理想的なメモリへのアクセス要求を順次発行できること
になる。
第１図におけるアドレス生成回路41の具体例が第６図
に示されている。ここでは仮に第１及び第２のオペラン
ドの先頭アドレスa1,a2の生成要求であるD1フィールド
とD2フィールドの重複差が１バイト、２バイト,4バイト
の時に第３図に示す高速処理に切換わるものとして説明
する。
に示されている。ここでは仮に第１及び第２のオペラン
ドの先頭アドレスa1,a2の生成要求であるD1フィールド
とD2フィールドの重複差が１バイト、２バイト,4バイト
の時に第３図に示す高速処理に切換わるものとして説明
する。
ALU39によって、（D1フィールド−D2フィールド）の
減算処理を行い、その差分がレジスタ40に入っているも
のとする。次にレジスタ40の値をコンパレータA,B,Cに
より1,2,4と各々一致をとり、オアゲートＤで各コンパ
レータの出力のいずれかが“1"になった場合に、オアゲ
ートＤは“1"を出力する。
減算処理を行い、その差分がレジスタ40に入っているも
のとする。次にレジスタ40の値をコンパレータA,B,Cに
より1,2,4と各々一致をとり、オアゲートＤで各コンパ
レータの出力のいずれかが“1"になった場合に、オアゲ
ートＤは“1"を出力する。
また、第１図に示すコンパレータ35,36により一致が
検出され、レジスタ38に一致したことを示すよう“1"が
セットされており、更に該値を−Ｔサイクルのタイミン
グにて受けたレジスタ出力とアンドゲートＥにより論理
和をとり、セレクタ27の最下位部へ送出する。セレクタ
27では、制御記憶30より示されたNAにより、次のステッ
プの制御情報を読出すが、ここで制御記憶内にアンドゲ
ートＥの出力を有効とするフィールドによって、該フィ
ールドが１のときアンドゲートＥの出力を選択する。
検出され、レジスタ38に一致したことを示すよう“1"が
セットされており、更に該値を−Ｔサイクルのタイミン
グにて受けたレジスタ出力とアンドゲートＥにより論理
和をとり、セレクタ27の最下位部へ送出する。セレクタ
27では、制御記憶30より示されたNAにより、次のステッ
プの制御情報を読出すが、ここで制御記憶内にアンドゲ
ートＥの出力を有効とするフィールドによって、該フィ
ールドが１のときアンドゲートＥの出力を選択する。
例えば、NAが××××０であったとして、D1フィール
ドとD2フィールドの重複差が1,2,4以外であった場合、
制御記憶30のアドレスは××××０となり、重複差が1,
2,4であれば制御記憶30のアドレスは××××１とな
る。そこで、この制御記憶30の格納位置を示す××××
１なるアドレス部以降に第３図に示されるようなNAの値
がレジスタ28へ順次格納されるように、予め制御記憶30
内のファームウェアを設定しておけば良いことになる。
ドとD2フィールドの重複差が1,2,4以外であった場合、
制御記憶30のアドレスは××××０となり、重複差が1,
2,4であれば制御記憶30のアドレスは××××１とな
る。そこで、この制御記憶30の格納位置を示す××××
１なるアドレス部以降に第３図に示されるようなNAの値
がレジスタ28へ順次格納されるように、予め制御記憶30
内のファームウェアを設定しておけば良いことになる。
尚、第６図中において、レジスタ43,44はタイミング
を合せるためのレジスタである。
を合せるためのレジスタである。
発明の効果 以上説明したように、本発明の情報処理装置によれ
ば、MOVE命令等の２つのオペランドを有し、両オペラン
ドの重複の有無によってメモリへのアクセス要求制御を
変更するようなオペレーションの実行時に、第１及び第
２のオペランドの実行アドレスの生成時に使用するレジ
スタ番号同士が共に一致しているか否かを検出すると共
に、第１及び第２のオペランドのディスプレイスメント
フィールドの差分を検出し、レジスタ番号同士の一致を
検出した場合にディスプレイスメントフィールドの差分
の検出結果によって、オペランドの重複及びそのズレ幅
を高速に検出するようにしているので、特定のオペラン
ドの重複ケースでの無駄なメモリへのアクセス要求を省
略し、より高速に情報の処理を行うことができるという
効果がある。
ば、MOVE命令等の２つのオペランドを有し、両オペラン
ドの重複の有無によってメモリへのアクセス要求制御を
変更するようなオペレーションの実行時に、第１及び第
２のオペランドの実行アドレスの生成時に使用するレジ
スタ番号同士が共に一致しているか否かを検出すると共
に、第１及び第２のオペランドのディスプレイスメント
フィールドの差分を検出し、レジスタ番号同士の一致を
検出した場合にディスプレイスメントフィールドの差分
の検出結果によって、オペランドの重複及びそのズレ幅
を高速に検出するようにしているので、特定のオペラン
ドの重複ケースでの無駄なメモリへのアクセス要求を省
略し、より高速に情報の処理を行うことができるという
効果がある。
第１図は本発明の実施例のブロック図、第２図はMOVE命
令の命令語形式を示す図、第３図は第１図のブロックの
動作を示すタイミングチャート、第４図は従来例のブロ
ック図、第５図は第４図のブロック図の動作を示すタイ
ミングチャート、第６図は第１図のブロックにおけるア
ドレス生成回路41の具体例を示す図である。 主要部分の符号の説明 ６……ベースレジスタ群 ７……インデクスレジスタ群 ８……３入力キャリーセーブアダー 19,23,39……入力アダー 24……オペランドアドレス差分保持レジスタ 25,41……制御記憶アドレス生成回路 30……制御記憶 35,36……コンパレータ
令の命令語形式を示す図、第３図は第１図のブロックの
動作を示すタイミングチャート、第４図は従来例のブロ
ック図、第５図は第４図のブロック図の動作を示すタイ
ミングチャート、第６図は第１図のブロックにおけるア
ドレス生成回路41の具体例を示す図である。 主要部分の符号の説明 ６……ベースレジスタ群 ７……インデクスレジスタ群 ８……３入力キャリーセーブアダー 19,23,39……入力アダー 24……オペランドアドレス差分保持レジスタ 25,41……制御記憶アドレス生成回路 30……制御記憶 35,36……コンパレータ
Claims (1)
- 【請求項１】第１及び第２のオペランドを有し、これ等
オペランドの各々に対して、変位部を保持するディスプ
レースメントフィールドの値にアドレス修飾を行って実
効アドレスの生成を行い、これ等両オペランドの重複の
有無に応じて制御記憶の読出しアドレスを変更すること
により、メモリへのアクセス要求制御を変更するような
オペレーション実行をなす情報処理装置であって、前記
第１及び第２のオペランドの実効アドレスの生成時にア
ドレス修飾に使用されるレジスタ番号同士が一致してい
ることを検出する一致検出手段と、前記第１及び第２の
オペランドのディスプレースメントフィールドの値の差
分を検出する差分検出手段と、前記一致検出手段により
一致が検出された場合に前記差分検出手段の検出結果に
応じて前記制御記憶の読出しアドレスを変更する手段と
を含むことを特徴とする情報処理装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1015392A JP2504156B2 (ja) | 1989-01-25 | 1989-01-25 | 情報処理装置 |
| FR9000790A FR2642194B1 (fr) | 1989-01-25 | 1990-01-24 | Appareil de traitement de l'information |
| US07/997,125 US5297266A (en) | 1989-01-25 | 1992-12-24 | Apparatus and method for controlling memory requests in an information processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1015392A JP2504156B2 (ja) | 1989-01-25 | 1989-01-25 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02195429A JPH02195429A (ja) | 1990-08-02 |
| JP2504156B2 true JP2504156B2 (ja) | 1996-06-05 |
Family
ID=11887464
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1015392A Expired - Fee Related JP2504156B2 (ja) | 1989-01-25 | 1989-01-25 | 情報処理装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5297266A (ja) |
| JP (1) | JP2504156B2 (ja) |
| FR (1) | FR2642194B1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5305446A (en) * | 1990-09-28 | 1994-04-19 | Texas Instruments Incorporated | Processing devices with improved addressing capabilities, systems and methods |
| US5488707A (en) * | 1992-07-28 | 1996-01-30 | International Business Machines Corporation | Apparatus for predicting overlapped storage operands for move character |
| US6173393B1 (en) * | 1998-03-31 | 2001-01-09 | Intel Corporation | System for writing select non-contiguous bytes of data with single instruction having operand identifying byte mask corresponding to respective blocks of packed data |
| US6877069B2 (en) * | 2002-03-28 | 2005-04-05 | International Business Machines Corporation | History-based carry predictor for data cache address generation |
| US7424447B2 (en) | 2002-08-26 | 2008-09-09 | Aperture Investments, Llc | List-based selection system and methods for using same |
| US6941421B2 (en) * | 2002-10-29 | 2005-09-06 | International Business Machines Corporation | Zero delay data cache effective address generation |
| US8185721B2 (en) * | 2008-03-04 | 2012-05-22 | Qualcomm Incorporated | Dual function adder for computing a hardware prefetch address and an arithmetic operation value |
| US9135005B2 (en) * | 2010-01-28 | 2015-09-15 | International Business Machines Corporation | History and alignment based cracking for store multiple instructions for optimizing operand store compare penalties |
| US8938605B2 (en) * | 2010-03-05 | 2015-01-20 | International Business Machines Corporation | Instruction cracking based on machine state |
| US8645669B2 (en) * | 2010-05-05 | 2014-02-04 | International Business Machines Corporation | Cracking destructively overlapping operands in variable length instructions |
| US10152452B2 (en) * | 2015-05-29 | 2018-12-11 | Intel Corporation | Source operand read suppression for graphics processors |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5530727A (en) * | 1978-08-22 | 1980-03-04 | Nec Corp | Information processor |
| JPS58189738A (ja) * | 1982-04-30 | 1983-11-05 | Hitachi Ltd | デ−タ処理システム |
| FI67957C (fi) * | 1983-02-17 | 1985-06-10 | Tampella Oy Ab | Foerfarande och anordning foer bestaemning av egenskaperna hosen fibermassa med varierande koncentration |
| JPS59231652A (ja) * | 1983-06-13 | 1984-12-26 | Hitachi Ltd | メモリアクセス・オ−バラツプ検出方式 |
| JPH06103460B2 (ja) * | 1985-11-19 | 1994-12-14 | ソニー株式会社 | プログラム転送方式 |
| EP0239081B1 (en) * | 1986-03-26 | 1995-09-06 | Hitachi, Ltd. | Pipelined data processor capable of decoding and executing plural instructions in parallel |
| JPH07101385B2 (ja) * | 1986-12-05 | 1995-11-01 | 株式会社東芝 | 情報処理装置 |
| US4914617A (en) * | 1987-06-26 | 1990-04-03 | International Business Machines Corporation | High performance parallel binary byte adder |
-
1989
- 1989-01-25 JP JP1015392A patent/JP2504156B2/ja not_active Expired - Fee Related
-
1990
- 1990-01-24 FR FR9000790A patent/FR2642194B1/fr not_active Expired - Fee Related
-
1992
- 1992-12-24 US US07/997,125 patent/US5297266A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| FR2642194A1 (fr) | 1990-07-27 |
| FR2642194B1 (fr) | 1994-02-25 |
| US5297266A (en) | 1994-03-22 |
| JPH02195429A (ja) | 1990-08-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |