JP2002024011A - プロセッサにおける命令の叙述された実行 - Google Patents

プロセッサにおける命令の叙述された実行

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ナイジェル・ピーター・トファム
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Abstract

(57)【要約】 【課題】 プロセッサにおける命令の実行手段を提供す
る。 【解決手段】 プロセッサは、一連の述語レジスタ（１
３５）と、制御情報保持ユニット（１３１）と、複数の
オペレーティングユニット（１３３）とを含む。一連の
各述語レジスタ（１３５）は、少なくとも個々の第１及
び第２の状態間で切換可能であり、かつ１つまたは複数
の叙述された実行命令に割当て可能である。制御情報保
持ユニット（１３１）は、述語レジスタに個々に対応す
る制御情報の項目を保持し、各オペレーティングユニッ
トもまた述語レジスタの１つに個々に対応する。各オペ
レーティングユニットは、そのユニット独自の対応述語
レジスタに対応する制御情報項目を受信するために制御
情報保持ユニット（１３１）に接続された第１の制御入
力を有し、また述語レジスタのさらなる１つに対応する
制御情報項目を受信するために接続された第２の制御入
力を有する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、プロセッサにおけ
る命令の叙述された実行に関する。特に本発明は、例え
ばマイクロプロセッサにおけるフレキシブルな命令の順
序づけ、及びパイプライン化されたループのループ制御
に関する。
【０００２】
【従来の技術】高性能演算においては、目標マシン（マ
イクロプロセッサ等）の高速の命令実行が一般に要求さ
れるソフトウェアパイプラインループとの関連におい
て、命令の叙述された実行に対する要求が発生する。実
行時間は、アプリケーションプログラム内部のループ構
造で占められる場合が多い。高速の命令実行を可能にす
るため、プロセッサは、個別のユニットが各々、他の実
行ユニットによる命令の実行と並行して１つまたは複数
の命令を実行可能であるような、複数の個別の実行ユニ
ットを含むことができる。
【０００３】こうした複数の実行ユニットは、複数の個
別のステージで作り上げられるいわゆるソフトウェアパ
イプラインを提供するために使用されることが可能であ
る。各ソフトウェアパイプラインステージは、特定の実
行ユニットとの固定的な物理的連絡を保有しない。アプ
リケーションプログラムにおけるループ構造がコンパイ
ルされると、ループの個々の反復を作り上げる機械語命
令が、ソフトウェアパイプライン計画に従って異なる実
行ユニットによる実行のためにスケジュールされる。こ
の計画は連続するステージに分かれており、命令のスケ
ジュールは、複数の反復を、連続する反復の開始間の選
択されたループ開始間隔で異なる実行ユニットにより重
複して実行させるように行われる。従って、反復ｉの第
１のステージが終了して当該反復が第２のステージに入
ると、次の反復であるｉ＋１の実行が反復ｉ＋１の第１
のステージで開始される。よって、反復ｉ＋１の第１の
ステージにおける命令は、反復ｉの第２のステージにお
ける命令の実行と並行して実行される。
【０００４】こうしたソフトウェアパイプラインループ
では、典型的には、どの瞬間においても部分的な完成状
態にあるループの反復が幾つか存在する。故に、各実行
ユニットは、うち続くサイクルにおける異なる反復から
の命令を処理している可能性があり、かつ或る任意の時
点では、当該実行ユニットは異なる反復からの個々の命
令を処理している可能性がある。また、各ループ内で計
算された各値のライブコピーも幾つか存在する場合があ
る。これらの値を区別し、かつこれらを現行の反復に対
して識別するためには、レジスタ内に保持される各値の
名称は、ループ実行の間の明確な瞬間に必ず変化するこ
とが必要である。これらの改名ポイントはコンパイラに
は周知であり、コンパイラはまた、各命令内部で各値に
アクセスするために必要なレジスタ名を、値が計算され
た反復に依存して決定する。
【０００５】
【発明が解決しようとする課題】こうしたソフトウェア
パイプラインスキームの場合、ソフトウェアパイプライ
ンループの実行中の任意のポイントでは、一定間隔で開
始される新たな反復が存在すると思われる。他の時点で
は、一定間隔で開始する任意の反復、並びに終了する他
の反復が存在し、また他の時点では、完了しようとする
反復しか存在しないと思われる。幾つかの実行ユニット
によって幾つかの重複するソフトウェアパイプラインル
ープが並行実施されているこのスキームは、これらのソ
フトウェアパイプラインループの開始及び停止の慎重な
制御を要求する。こうした制御は実行時に発生する必要
があり、よって、効率的かつ適正な作動を保証するよう
に設定される制御機構は、それでなくとも高度に速度が
重視される中で作動しているプロセッサに絶対に過大な
時間要求を課さないことが重要である。従って、ソフト
ウェアパイプラインループにおける命令の順序付けの制
御に掛かる時間は、可能な限り短いことが望ましい。
【０００６】
【課題を解決するための手段】本発明の第１の態様によ
って提供される、述語ベースの命令を実行するように機
能することが可能なプロセッサは、各々が少なくとも個
々の第１及び第２の状態間で切換可能であり、かつ各々
が１つまたは複数の叙述された実行命令に割当て可能で
ある一連の述語レジスタと、上記一連における上記述語
レジスタに個々に対応する制御情報の項目を保持するた
めの制御情報保持手段と、上記述語レジスタに個々に対
応する複数のオペレーティングユニットであって、各々
がそのユニット独自の対応する述語レジスタに対応する
制御情報項目を受信するために上記制御情報保持手段に
接続された第１の制御入力を有し、かつさらに他の上記
述語レジスタの１つに対応する制御情報項目を受信する
ために接続された第２の制御入力を有し、かつ受信され
た制御情報項目に依存してその上記独自の述語レジスタ
の上記状態が決定される状態決定オペレーションを実行
するように作動することが可能な複数のオペレーティン
グユニットとを含み、上記複数のオペレーティングユニ
ットは、個々のこうした状態決定オペレーションを実行
するように互いに並行して作動することができる。
【０００７】本発明の第２の態様によって提供される、
述語ベースの命令を実行するように機能することが可能
なプロセッサは、各々が少なくとも個々の第１及び第２
の状態間で切換可能であり、かつ各々が１つまたは複数
の叙述された実行命令に割当て可能である一連の述語レ
ジスタと、上記一連における１つまたは複数の述語レジ
スタを個々のシフトレジスタとして指定するためのシフ
トレジスタ指定手段と、シフトレジスタ指定手段によっ
てこうしたシフトレジスタとして指定された述語レジス
タまたは各述語レジスタに関しては、上記一連における
先行レジスタの状態が関連のレジスタへと移行されるシ
フトオペレーションを実行するための、上記述語レジス
タに接続されたシフト手段とを含み、こうした移行は、
こうしたシフトレジスタとして指定されない上記一連に
おける任意のレジスタへは実行されない。
【０００８】
【発明の実施の形態】次に、添付の図面を例示的に参照
していく。図１は、本発明を具現するプロセッサの各部
分を示したものである。この例では、プロセッサは、ソ
フトウェアのパイプライン化及びレジスタの循環改名の
ためのハードウェアサポートを有する超長命令語（ＶＬ
ＩＷ）プロセッサである。プロセッサ１は、命令発行ユ
ニット１０と、スケジュール記憶ユニット１２と、ルー
プ制御ユニット１３と、各第１、第２及び第３の実行ユ
ニット１４、１６及び１８と、レジスタファイル２０と
を含んでいる。命令発行ユニット１０は、各々第１、第
２及び第３の実行ユニット１４、１６及び１８に接続さ
れた３つの発行スロットＩＳ１、ＩＳ２及びＩＳ３を有
している。
【０００９】第１のバス２２は、３つの実行ユニット１
４、１６及び１８の全てをレジスタファイル２０に接続
している。第２のバス２４は、第１及び第２のユニット
１４及び１６（この例では第３の実行ユニットは除かれ
る）を、本例では外部のランダムアクセスメモリ（ＲＡ
Ｍ）装置であるメモリ２６に接続している。代替とし
て、メモリ２６はプロセッサ１の内部ＲＡＭであること
も可能である。
【００１０】ちなみに、図１は複数の実行ユニットをレ
ジスタファイル２０及びメモリ２６に接続する共用のバ
ス２２及び２４を示しているが、代替として、各実行ユ
ニットがレジスタファイル及びメモリとの固有の独立し
た接続を保有し得ることは認識されるであろう。
【００１１】プロセッサ１は、一連の処理サイクルを実
行する。各処理サイクルにおいて、命令発行ユニット１
０は、発行スロットＩＳ１乃至ＩＳ３の各々で１つの命
令を発行することができる。命令は、スケジュール記憶
ユニット１２に格納された（下記の）ソフトウェアパイ
プラインスケジュールに従って発行される。
【００１２】以下、ループ制御ユニット１３について、
ループのセットアップ及び停止を制御するタスクに関連
して詳述する。最初は、図１のプロセッサに関連してソ
フトウェアパイプラインループの一般概念及びオペレー
ションについて説明する。
【００１３】命令発行ユニット１０により異なる発行ス
ロットで発行される命令は、対応する実行ユニット１
４、１６及び１８によって実行される。本例では、実行
ユニットの各々は同時に複数の命令を実行することが可
能であり、新たな命令の実行は、関連の実行ユニットに
対して発行された先の命令の実行が完了する前に開始さ
れる場合がある。
【００１４】命令を実行するために、各実行ユニット１
４、１６及び１８は、第１のバス２２を介してレジスタ
ファイル２０へのアクセスを有している。従って、レジ
スタファイル２０に包含されるレジスタ内に保持される
値は、実行ユニット１４、１６及び１８によって読取ら
れ、かつ書き込まれることが可能である。第１及び第２
の実行ユニット１４及び１６はまた、第２のバス２４を
介して外部メモリ２６とのアクセスを有しており、外部
メモリ２６の記憶位置に格納された値も読取られ、かつ
書き込まれることが可能にされる。本例では、第３の実
行ユニット１８は外部メモリ２６へのアクセスを保有し
ていないため、同ユニットはレジスタファイル２０に含
まれる値しか操作することができない。
【００１５】命令の順序付け及びレジスタ改名の概念
は、多くの線形代数パッケージにおいて一般に見受けら
れるＣプログラミング言語で書かれた以下の単純ループ
を考慮することにより、図１のプロセッサを参照して説
明することができる。 （ｉ＝０； ｉ＜ｍ； ｉ＋＋）の場合、 ｄｙ（ｉ）＝ｄｙ（ｉ）＋ｄａ ｘ ｄｘ（ｉ）
【００１６】このループでは、アレーｄｙの各要素ｄｙ
（ｉ）（ｉ＝０，１，．．．，ｍ−１）は、定値ｄａと
後続アレーｄｘの対応する要素ｄｘ（ｉ）との積だけ増
加される。
【００１７】ソフトウェアのパイプライン化及びレジス
タの循環改名のためのハードウェアサポートを有する超
長命令語（ＶＬＩＷ）プロセッサの場合のこのループの
コンパイリング工程は、典型的には、図２が示すような
データフローの記号グラフの作成によって始まる。
【００１８】このデータフローの記号グラフは、データ
及び当該データに作用する演算子がループの間に如何に
使用されるかを示すものであり、ループ内での時間依存
性を強調する場合、及びループの時間効率を増大するた
めに行われることが可能な任意の時間最適化を決定する
場合に有益である。
【００１９】例えば、ノードＤ５における「加算」オペ
レーションは、まず、ｄｙ（ｉ）の値がアクセスされ
（ノードＤ４）、さらにｄａとｄｘ（ｉ）の値がアクセ
スされて（各々ノードＤ１及びＤ２）乗算される（Ｄ
３）ことを要求する。オペレーション（Ｄ１，Ｄ２，Ｄ
３）はオペレーションＤ４と同時に、もしくはオペレー
ションＤ４と重複して実行されることが可能であり、オ
ペレーションＤ５に必要な値は何れも、当該オペレーシ
ョンの開始までには使用できる状態となっていることは
明白である。ノードＤ５における「加算」オペレーショ
ンの結果は、続いてノードＤ５においてｄｙ（ｉ）に格
納される。ノードＤ７乃至Ｄ９は、毎反復の終わりにア
レー変数「ｉ」の増分を実行する。
【００２０】アレーｄｘ及びｄｙは、外部メモリ２６
（図１）内の記憶位置に格納されるため、図１のデータ
フローグラフにおけるこれらへのレファレンスは、対応
するメモリアクセスオペレーションに変換されなければ
ならない。従って、各アレーｄｘ及びｄｙは、アレーの
要素が格納されている外部メモリ２６内の格納位置を指
示するための少なくとも１つのポインタを必要とする。
こうしたポインタは各々、レジスタファイル２０のレジ
スタ内に保持されている。
【００２１】定値ｄａはメモリ内のその位置を示す同様
のポインタを使用して処理されることが可能であるが、
当該値はループ不変であるため、ループ実行中は、これ
をレジスタファイル２０のその固有のレジスタ内に直接
保存する方がより便利であり、高速である。
【００２２】上記のコードボックスに示されたループ例
をコンパイルする工程における次のステップは、様々な
最適化を実行して図２が示すデータフローグラフを実際
の機械語命令により近い形式に変換することである。こ
の工程の間、コンパイラは、典型的には、ループ内でど
の値が変化し、どの値が一定であるかを決定しようとす
る。例えばこの事例の場合、「ｄａ」の値はループの間
に全く変更されない。アレーレファレンスはポインタア
クセスに変換され、目標マシンにその機能サポートがあ
れば、自動増分アドレス指定モードが使用される。
【００２３】図３は、結果として生じる内部三層構造コ
ンパイラを表したものである。図面は、個々の機械語オ
ペレーションＴ１乃至Ｔ６及びこれらの依存関係（矢
印）を示し、各矢印には、矢印の出発点であるオペレー
ションの完了に必要なプロセッササイクル数を表す整数
が付いている。
【００２４】以下のリストは、図２に示された各機械語
オペレーションの意味の簡単な説明である。 ｌｄ Ａ，Ｂ：記憶位置Ｂの内容をレジスタＡにロード
する。 ｍｕｌ Ａ，Ｂ，Ｃ：レジスタＢの内容にレジスタＣの
内容を掛けて結果をレジスタＡに格納する。 ａｄｄ Ａ，Ｂ，Ｃ：レジスタＢの内容をレジスタＣの
内容に加算して結果をレジスタＡに格納する。 ｓｔ Ａ，Ｂ：レジスタＡの内容を記憶位置Ｂに格納す
る。
【００２５】図３でレジスタが括弧の中に示されている
場合、これは、使用されている同レジスタに格納された
アドレスによって指示される記憶位置の内容である。レ
ジスタ名に続く記号「＋＋」は、同レジスタの内容が、
特定のオペレーションで使用された後に自動増分される
ことを意味している。
【００２６】図３に示された命令Ｔ１乃至Ｔ６は、図２
に示されたデータフロー記号グラフの対応するノードＤ
１乃至Ｄ６に密接に関連している。中間の値は、割り当
てられた仮想のレジスタ番号（識別子）ｖ０乃至ｖ３で
あり、他の値は、割り当てられたレジスタ番号（識別
子）ｒ１乃至ｒ３である。仮想のレジスタ番号は最終的
なレジスタの割当てではなく、（以下で詳述されるよう
に）図２に示されたデータフローグラフにおける矢印の
ための単なる一時的なラベルに過ぎない。
【００２７】以下のリストは、図３に示された各レジス
タ識別子の用途の要約である。 ｒ０：カレントｄｘを指示するポインタ ｒ１：ｄａ ｒ２：カレントｄｙを指示する第１のポインタ ｒ３：カレントｄｙを指示する第２のポインタ ｖ０：ｄｘの一時的ラベル ｖ１：ｄａ＊ｄｘの一時的ラベル ｖ２：ｄｙの一時的ラベル ｖ３：ｄｙ＋ｄａ＊ｄｘの一時的ラベル
【００２８】例えば命令Ｔ２では、レジスタｒ０によっ
て指示された記憶位置の内容は、レジスタｖ０にロード
され、レジスタｒ０に格納されている値（ポインタ）
は、続いて増分される。レジスタｒ０に格納された値は
カレントｄｘを指示するポインタであるため、これは、
図２のノードＤ２に対応する値ｄｘ（ｉ）へのアクセス
を表している。アレーレファレンスはポインタアクセス
に変換されているため、コードボックスのライン１にお
ける変数ｉの増分は、命令Ｔ２におけるｄｘを指示する
ポインタ、及び命令Ｔ４及びＴ６におけるｄｙを指示す
る２つのポインタを増分することによって実行される。
【００２９】任意の命令対の間の最長経路は、ループの
１つの反復を実行するために必要な最短時間を限定す
る。これは「スケジュール長さ」として周知であり、最
長（限界）経路に沿った待ち時間の合計プラス１として
正式に限定されている。従って本例の場合、スケジュー
ル長さは１０サイクルである。或るサイクルで自動増分
されるレジスタは、次のサイクルで再度使用できる状態
にある。
【００３０】本明細書に記述されているコンパイルの後
続ステージは全て、ソフトウェアのパイプライン化に特
有のものである。ソフトウェアのパイプライン化の第１
の段階は、ループの連続する反復の開始間の間隔である
ループ初期化間隔（単に「ＩＩ」と呼ばれる）を決定す
ることである。ループ初期化間隔は、実行する命令の数
やデータフローグラフにおける任意サイクルの存在より
も、利用可能な資源に依存する。
【００３１】例えば図１が示すプロセッサは、３つの命
令発行スロットＩＳ１乃至ＩＳ３と３つの実行ユニット
１４、１６及び１８を有し、そのうち外部メモリ２６に
アクセスできるのは第１及び第２の実行ユニット１４及
び１６だけである。また、実行ユニットは、異なるタス
クを実行するために個々に最適化されているという意味
では「特殊化された」ユニットであるとも言える。例え
ば、おそらくは、実行ユニットのうちの幾つかだけがあ
る種の命令を実行する能力を有している。
【００３２】本例の場合、利用可能な資源を考慮すれ
ば、ループ初期化間隔ＩＩは２プロセッササイクルとし
て決定されることが想定されるであろう。また、第３の
実行ユニット１８のみに加算命令及び乗算命令の実行に
必要な資源（例えば、算術論理演算装置ＡＬＵ）が装備
されることも想定されるであろう。
【００３３】次のステップは、いわゆるモジューロスケ
ジューリング制約に準じるスケジュールを作成するもの
である。図４は、スケジュールの例を示している。こう
したスケジュールは、図１が示すプロセッサ１のスケジ
ュール記憶ユニット１２に格納される。図４のスケジュ
ールでは、第１の発行スロットは「ロード」命令のみを
扱い、第２の発行スロットは「格納」命令のみを扱い、
第３の発行スロットは算術演算子の「乗算」及び「加
算」のみを扱う。
【００３４】モジューロスケジューリング制約は、各発
行スロットに関して、命令は、時間ｊにおいて何ら命令
が計画されていない場合に限り、時間ｉに計画されるこ
とが可能である点を明記している。これは、新たな反復
がＩＩサイクル毎に始まる場合、特定のサイクルにおい
て特定の発行スロットから複数の命令が発行されなけれ
ばならないような可能性はないことを保証するものであ
る。
【００３５】このモジューロスケジューリング表は、ル
ープの１反復を構成する５つの命令Ｔ２乃至Ｔ６が如何
にして計画されるかを示している。特に表の３乃至５欄
は、各命令が発行される際のスケジュールにおけるサイ
クル、これが発生するソフトウェアパイプラインステー
ジ及び命令が発行される発行スロット（即ち、命令を実
行する実行ユニット）を示している。終わりの４欄は論
理レジスタ番号を示し、図６乃至８を参照して後に詳述
される値の寿命が斜線によって示されている。
【００３６】表が示すように、モジューロスケジューリ
ング制約に起因して、２つの命令が同じ発行スロットに
おいて２の倍数サイクルを隔てて計画されることはな
い。従って、第１のロード命令Ｔ２がサイクル０におい
て発行スロット１からの発行を計画されていると、次の
命令、即ちサイクル２において発行が予定される乗算命
令Ｔ３は、発行スロット１以外の発行スロット、この場
合は発行スロット３において計画されなければならな
い。発行スロット３が選択されるのは、本例では第３の
実行ユニット１８しか乗算命令を実行できないためであ
る。同様に、第２のロード命令Ｔ４がサイクル３におい
て発行スロット１からの発行を計画されていれば、次の
命令、即ちサイクル５において発行が計画される加算命
令Ｔ５は、スロット１以外のスロット、この場合もやは
りスロット３から発行されなければならない。格納命令
Ｔ６である第５の命令は、サイクル９で発行されること
が要求される。モジューロ制約に起因して、これは発行
スロット１や発行スロット３の何れにおいても発行され
ることはなく、よって発行スロット２に割り当てられな
ければならない。
【００３７】図４の表におけるスケジュールは、１反復
のみに関連したものであることは理解されなければなら
ない。他の反復は、同じスケジュールによってＩＩサイ
クル毎に開始される。従って、現行の反復がステージ１
にある場合、その直前の反復はステージ２にあり、その
前の反復はステージ３に、その前の反復はステージ４
に、さらにその前の反復はステージ５にあることにな
る。命令は、全ての反復において同一の発行スロットに
よる発行を計画されており、各発行スロットは、ＩＩサ
イクル毎に同じ命令を発行する。
【００３８】目標マシンがｓ０、ｓ１、ｓ２乃至ｓｒと
呼ばれる１組の回転（論理）レジスタを有していれば、
これらは、右端の４欄に示されるように仮想レジスタの
場所に割り当てられることが可能である。図４から、ｖ
０に割り当てられたレジスタは、ステージ１においてｓ
０であることからステージ２におけるｓ１へと変化する
ことは明白である。これは、パイプラインの境界が越え
られて新たな反復が開始される度に、改名メカニズムが
レジスタ名を１つ効果的にシフトするためである。これ
は、反復ｉにおいて計算されるｖ０の値が、反復ｉ＋１
及びｉ−１において計算されるｖ０の値とは区別される
ことを可能にする。
【００３９】これは、レジスタにアクセスするハードウ
ェアに、一定間隔でレジスタをシフトするように要求す
る。レジスタ名とレジスタ内容との結合が固定的である
場合、シフトは、レジスタファイルのシフト領域におけ
る全てのｉについて、ｓｉをｓｉ＋１に物理的にコピー
することによってのみ達成可能である。これは、極端に
経費が掛かることが予想されるため、代わりに、レジス
タ名とレジスタ位置との結合は、シフトオペレーション
が要求されるときは回転するように作られることが可能
である。従って、上記のレジスタｓ０乃至ｓｒは最終的
な物理的レジスタ番号ではなく、実行時に物理的レジス
タ番号に変換（マップ）される論理レジスタ番号であ
る。
【００４０】多くのソフトウェアパイプラインループも
また、多くのループ不変値がレジスタにおいて利用可能
であることを要求する。ループ不変値はループ内部で使
用される値であるが、これは、ループ内では絶対に再計
算されない。一例は、先のループ例における「ｄａ」値
である。こうした値は、ループ実行の間にレジスタ改名
を受けないレジスタ（静的に命名されたレジスタ）内に
格納されなければならない。本例では、アレーｄｘ及び
ｄｙのポインタも、ループ不変値ではないが静的に命名
されたレジスタ内に格納されることが可能である。結果
的に、この文脈における使用のためのレジスタファイル
の好適な形態は、ループ変動値を保持するための改名可
能な部分と、ループ不変値及び他の適正値を保持するた
めの静的に命名された部分とを有することができる。
【００４１】図５には、こうしたレジスタファイルの一
例が示されている。図５が示すレジスタファイル例１２
０は、Ｎ個のレジスタで構成されている。当然ながら、
低位の番号Ｋは静的に命名され、高位の番号Ｎ−Ｋは動
的に命名されている（改名可能）。静的に命名されるレ
ジスタはレジスタファイルの静的に命名された部分１２
０Ｓを構成し、改名可能なレジスタはレジスタファイル
の改名可能部分１２０Ｒを構成している。
【００４２】各命令は、論理レジスタ番号によってその
レジスタオペランドを指定する。これは、領域０乃至Ｎ
−１におけるｍビットの２進整数、但し 、である。図５のレジスタファイルは、論理レジスタ識
別子（番号）から物理的レジスタ識別子（アドレス）ま
での全単射を実行するマッピング回路を必要とする。各
物理的レジスタアドレスＰもまた領域０乃至Ｎ−１にお
けるｍビットの２進整数であり、実際のハードウェアレ
ジスタの１つを直接同定する。
【００４３】命令が論理レジスタ番号Ｒをそのオペラン
ドの１つとして指定し、かつＲが０乃至Ｋ−１の領域内
にあるとすれば、物理的レジスタ番号は、そのオペラン
ドの論理レジスタ番号と同一である。但し、ＲがＫ乃至
Ｎ−１の領域にあれば、そのオペランドの論理レジスタ
番号は、以下のようなＰによって与えられる。 Ｐ＝Ｋ＋│Ｒ−Ｋ＋オフセット│N-K ．．．（１）
【００４４】この表記法においては、│ｙ│xは、ｘを
法としてｙを意味する。「オフセット」はマッピングの
オフセット値（整数）であり、レジスタが改名される度
に単調に１だけ増加（または減少）する。
【００４５】次に、図６（ａ）及び図６（ｂ）が示す表
を参照して、論理レジスタ番号Ｒから物理的レジスタ番
号Ｐまでのこのマッピングについてさらに詳しく説明す
る。図６（ｂ）の表は、図６（ａ）が示す表の続きであ
る。本表は、上記の例と同じオペレーションにおけるレ
ジスタ改名スキームを示しており、最初の２反復が図６
（ａ）に、次の２反復が図６（ｂ）に示されている。
【００４６】本例では、Ｋの値が４であると想定されて
いる（静的に命名されたレジスタはｒ０乃至ｒ３の４個
が存在しているため）。Ｎの値は、本例の進行に影響し
ないような高値であることが想定されている。マッピン
グのオフセット値である「オフセット」は値６に初期設
定されており、図６（ａ）及び図６（ｂ）の第２欄が示
すように、パイプライン境界が越えられる度に１ずつ減
少される。
【００４７】図６（ａ）の反復０の第１欄に示された命
令のシーケンスは、図４において３つの欄（発行スロッ
ト１乃至３）に分かれて示されている命令のシーケンス
と同じである。静的に命名されるレジスタには、論理レ
ジスタ番号ｒ０乃至ｒ３が割当てられている。ループ変
動レジスタには、一時的なレジスタ番号（ラベル）ｖ０
乃至ｖ３が与えられている。各反復には同じ一時的ラベ
ルセットが使用されるため、各反復の第１欄は、反復間
隔ＩＩ（この場合は２サイクル）だけシフトされた同じ
命令シーケンスを示している。
【００４８】コンパイルに際しては、図６（ａ）及び図
６（ｂ）が示す各反復内部のｖ０乃至ｖ３の見出しの付
いた対応欄において示されているように、一時的な仮想
レジスタ番号ｖ０乃至ｖ３が論理レジスタ番号に変換さ
れる。例えば、反復０のサイクル０及び１における仮想
レジスタ番号ｖ０には、コンパイラによって論理レジス
タ番号ｒ４が割当てられている。実行時には、この論理
レジスタ番号は、ＲからＰにマッピングするための上記
の式（１）を使用して物理的レジスタ番号に変換され
る。本事例の場合、Ｒ＝４、Ｋ＝４及び「オフセット」
＝６であるため、マッピングされた物理的レジスタ番号
は１０となる。故に本例では、論理レジスタ番号ｒ４
は、実行時に物理的レジスタ番号ｐ１０にマッピングさ
れる。
【００４９】パイプライン境界が越えられると、境界が
越えられた後の同じレジスタを同定するために、コンパ
イラは、超過より前に使用された論理レジスタ番号より
も１だけ増分された論理レジスタ番号を使用しなければ
ならない。よって、実行時に各パイプライン境界におい
てマッピングもまた回転されると、適正な物理的レジス
タがステージからステージへとアクセスされる。例え
ば、反復０における仮想レジスタ番号ｖ０について考慮
すれば、サイクル１からサイクル２へ進んでパイプライ
ン境界が越えられると、論理レジスタ番号はｒ４からｒ
５へと増分され、第２のステージでは、「オフセット」
が５に減少していることを考慮して、同じ物理的レジス
タ番号（ｐ１０）がアクセスされる。
【００５０】図７は、図６（ａ）及び図６（ｂ）が示す
反復０乃至３の各々の命令シーケンスに対する、コンパ
イラによる論理レジスタ番号の割当て結果を示したもの
である。図８は、実行時に論理レジスタ番号を物理的レ
ジスタ番号にマッピングするように実行されるレジスタ
マッピングの効果を示したものである。
【００５１】図６（ａ）及び図６（ｂ）の表においてｖ
０乃至ｖ３と標識されている変数の各々に割当てられた
物理的レジスタ番号について考慮すると、１つの反復に
おける変数の値は、当該変数に割当てられた物理的レジ
スタは反復毎に異なるという理由から、隣の反復におけ
る変数の値とは区別され得ることが分かる。従って、パ
イプライン化されたループの正確なオペレーションが保
証される。
【００５２】ちなみに、論理レジスタ番号Ｒから物理的
レジスタＰへのマッピングのための上記のマッピング方
程式（１）を使用すると、回転レジスタを改名する際
に、「オフセット」が増分される、もしくは減少される
場合がある。これが増分される場合は、特定の物理的レ
ジスタの論理レジスタ番号は、「オフセット」が増分さ
れる度に１ずつ減少する。同様に、「オフセット」が減
少されれば、論理レジスタ番号は増大する。
【００５３】上記のマッピングの実行に適するマッピン
グ回路については、当方の英国同時係属出願第０００４
５８２．３号に説明されており、その全内容は本明細書
に参照として編入されている。
【００５４】図９は、図６乃至８を参照して先に説明し
たものと同じ４つの反復について、プロセッサ１の命令
発行ユニット１０における発行スロットＩＳ１乃至ＩＳ
３の各々で発行される命令のシーケンスを示している。
図９に示された命令は、図８に示された物理的レジスタ
番号へのマッピングより前にコンパイラによって割当て
られた論理レジスタ番号を使用している図７における命
令に対応している。また、各発行スロットには、各命令
と対照させて反復及びその命令が属するパイプラインス
ケジュールステージも示されている。
【００５５】図９からは、発行スロット１においては、
ループがその初期ステージにある最初のＩＩサイクルの
間に、反復０の「ロード」命令しか発行されないことが
分かる。（反復０の第１のパイプラインステージが完了
して）処理がサイクル２に至ると、反復１の第１のパイ
プラインステージが、反復０の第２のパイプラインステ
ージと同時に開始される。従って、サイクル２から７ま
では、図４が示す原初のスケジュールの設定により、第
１の実行ユニット１４は、スケジュールのステージ１か
らの「ロード」命令の実行と、スケジュールのステージ
２からの「ロード」命令の実行とを交互に行う。連続す
る各「ロード」命令対における２つの「ロード」命令
は、異なる個々の反復からのものである。この交互の実
行は、本例では反復３以降に実行される反復がないため
に発行スロット１で何の命令も発行されないサイクル８
まで継続され、ループは停止し始める。
【００５６】図９の発行スロット３においても同様のパ
ターンが見受けられ、この場合は、第３の実行ユニット
１８によって実行される命令が、サイクル４から９ま
で、スケジュールのステージ２の「乗算」命令と、スケ
ジュールのステージ３の「加算」命令との間で交番され
る。ループの始動期間であるサイクル０から３までは、
サイクル２において僅か１つの「乗算」命令が発行され
るだけである。同様に、ループの停止期間中は、ステー
ジ３で「加算」命令が１つだけ発行される（サイクル１
０及び１１）。
【００５７】この特定例におけるスケジュールの構成に
起因して、発行スロット２では、サイクル９からサイク
ル１５までＩＩサイクル毎に１つの命令（「格納」命
令）が発行される。
【００５８】図１０は、（ａ）ループの１つの反復のた
めの単一の命令シーケンスから、（ｂ）上記の５つのス
テージより成るパイプライン化されたループスケジュー
ルの生成を経て、（ｃ）パイプライン化されたループの
７つの反復の重複された実行に至る、３ステージの工程
を示している。図１０（ｃ）は、図９を参照した上記の
ループ反復の設定及び停止をグラフに纏めたものであ
る。図１０（ｃ）が示すように、新たな反復はパイプラ
イン境界が越される度に開始され、第１の反復から最後
（第７）の反復まで階段構造で重複された反復が生成さ
れる。
【００５９】これらの重複された７つの反復の実行は、
「プロローグ」段階と、「カーネル」段階と、「エピロ
ーグ」段階との３つの概念的段階に分割されることが可
能である。プロローグ段階は、開始される反復のみによ
って構成され、ＩＩサイクル毎に新たな反復が開始され
る。カーネル段階は、完了される反復と開始される反復
の双方より成り、ＩＩサイクル毎に１つの反復が完了
し、ＩＩサイクル毎に新たな反復が開始される。最後
に、エピローグ段階は完了される反復のみによって構成
され、ＩＩサイクル毎に１つの反復が完了される。
【００６０】図９及び１０が示すようなソフトウェアパ
イプラインループの始動及び停止の制御は、ループの適
正な作動を保証する実行時のパイプラインステージの系
統的な可能化及び不能化を必要とする。このタスクは、
図１が示すプロセッサ１のループ制御ユニット１３によ
って実行される。
【００６１】次に、図１１を参照して、反復の開始及び
完了を制御するための１つの可能なスキームについて説
明する。本スキームは、パイプラインステージの可能化
（プロローグ及びカーネル段階の間）、及び不能化（カ
ーネル及びエピローグ段階の間）を系統的に可能にす
る。本スキームは、汎用述語レジスタのコレクションを
基礎として叙述された実行をサポートするあらゆるプロ
セッサにおいて有用である。各述語レジスタは単一のビ
ットを含み、１つの状態（「真」または「偽」）を格納
することができる。述語レジスタを有するプロセッサ
は、典型的にはこれらの述語レジスタを使用してソフト
ウェアパイプラインループスケジュール内の命令を可能
化または不能化する。
【００６２】図１１が示す（各々が５つのステージより
成る）重複された反復は、図１０が示す重複された反復
に対応している。また、図１１には、５パイプラインス
テージ述語レジスタセットＰ１乃至Ｐ５が示されてい
る。これらの述語レジスタＰ１乃至Ｐ５は各々、パイプ
ライン化されたループスケジュール内のパイプラインス
テージ１乃至５に対応しており、述語レジスタ内に格納
された各状態は、ループ実行の間に１つのステージから
次のステージへと変化することができる。これらの述語
レジスタは、プロセッサ１のループ制御ユニット１３内
に保持されている。
【００６３】ソフトウェアパイプラインスケジュールに
おける各命令は、述語番号でタグ付けされている。これ
は、述語レジスタＰ１乃至Ｐ５のうちの１つに対する識
別子である。例えば図１１の例では、パイプラインスケ
ジュールのステージ１乃至５における命令は、述語レジ
スタの識別子Ｐ１乃至Ｐ５で各々タグ付けされている。
【００６４】命令発行ユニット１０によって命令が発行
されると、まずは、その命令に対応する述語レジスタの
状態が（当該命令のタグによって同定されるとおりに）
真であるか、偽であるかを決定するように、ループ制御
ユニット１３がアクセスされる。対応する述語レジスタ
の状態が偽であれば、命令はＮＯＰ命令に自動的に変換
される。対応する述語レジスタの状態が真であれば、命
令は正常であるとして実行される。
【００６５】従って、このスキームの場合、パイプライ
ンステージｉにおける全ての命令が述語識別子Ｐｉによ
ってタグ付けされる。本スキームが適正に機能するため
には、ループ実行の間に、パイプラインステージｉが可
能化されなければならないときは常に、述語レジスタＰ
ｉの状態がｉのあらゆる関連値に関して真でなければな
らないように調整される必要がある。これは、ステージ
を可能化及び不能化してループの実行を制御するための
メカニズムを提供する。
【００６６】図１１は、各ソフトウェアパイプラインス
テージの述語レジスタ状態がループの実行の間に変化す
る様子を示している。ループの開始に先立って、述語レ
ジスタＰ１乃至Ｐ５の各々は状態０（偽状態）でロード
される。第１の反復の開始前には、状態１（真状態）が
第１の述語レジスタＰ１にロードされ、これにより各反
復の第１のステージ内に包含される全ての命令が可能化
される。他の述語レジスタＰ２乃至Ｐ５は全て状態０を
保有しており、第２乃至第５のパイプラインステージ内
に包含される命令は、最初のＩＩサイクルの間は一切実
行されない。
【００６７】第２の反復の開始前には、状態１が第２の
述語レジスタＰ２にもロードされ、これによりループス
ケジュールの第２のステージ内に包含される全ての命令
が可能化される。述語レジスタＰ１はまだ状態１を有し
ており、第１のステージ内部に包含される命令もまた第
２のＩＩサイクルの間に実行される。第３乃至第５のパ
イプラインステージ内に包含される命令は何れもいまだ
必要でないため、述語レジスタＰ３乃至Ｐ５は状態０の
ままである。
【００６８】プロローグ段階の間、連続する各述語レジ
スタは順次状態１に変えられて各パイプラインステージ
が系統的に可能化され、ついには５つの述語レジスタが
全て状態１を保持し、全てのステージが可能化される。
これにより、全てのパイプラインステージからの命令が
異なる反復において実行されるカーネル段階が始まる。
カーネル段階の間は終始、全ての述語レジスタが状態１
を保有する。
【００６９】エピローグ段階の間、パイプラインステー
ジは、ステージ１からステージ５まで系統的に不能化さ
れなければならない。従って、各パイプラインステージ
境界より前に、状態０がＰ１に始まって各述語レジスタ
Ｐ１乃至Ｐ５に順次ロードされる。従ってパイプライン
ステージは系統的に不能化され、ループの適正な停止が
保証される。
【００７０】図１１が示す述語レジスタからは、動的パ
ターンが明らかに見て取れるが、この動的パターンは利
用できる。先に考察された或るスキームは、単純なシフ
トレジスタを利用してシフト述語レジスタファイルを実
行している。当該シフトレジスタにおける各ビットは述
語値の１つを表し、述語値はシフトレジスタファイルに
格納される。
【００７１】こうした装置の場合は、各新規反復の開始
に先立って、「１」または「０」が右端のレジスタにシ
フトされる。当初、シフト述語レジスタは値０００００
を包含する。次いで、第１の反復より前に１が１つ述語
シフトセットの右端にシフトされ、新規値は００００１
となる。これはパイプラインステージ１をオン切換する
が、これらのＩＩサイクルの間、ステージ２乃至５は不
能化されたままである。このパターンは、ＩＣループ反
復（ＩＣ＝反復計数）に渡って継続する。この場合、Ｉ
Ｃは７である。ＩＣループが開始されていれば、ループ
はエピローグ段階に入り、ループコントローラは、各反
復に先立ってゼロをシフト述語レジスタファイルにシフ
トし始め、パイプラインステージを正しい順序でオフ切
換していく。
【００７２】こうしたスキームはパイプラインステージ
の適度な制御を提供し、その実行は潜在的に簡単であ
る。しかしながら、上記のように、各ソフトウェアパイ
プラインスケジュールにおけるパイプラインステージの
数は、コード構成及び利用可能な資源（同時に発行され
ることが可能な命令の数等）の双方に依存する。従って
これは、実際にどの述語レジスタがパイプラインステー
ジ制御機能に割当てられるかの選定において、ある程度
の柔軟さを要求する。さらに、下記の説明から明らかと
なるように、所定の環境下ではフレキシブルに述語レジ
スタを変化させる、及び／または述語レジスタにアクセ
スする能力を有することが効果的である。
【００７３】図１２は、本発明の或る実施形態によるプ
ロセッサにおいて使用するためのループ制御ユニット１
３の各部を示すブロック図である。プロセッサは、図１
が示すプロセッサ１であることが可能である。ループ制
御ユニット１３は、制御情報部分１３０と、述語オペレ
ーティング部分１３２と、述語部分１３４とを備えてい
る。制御情報部分１３０は、制御情報の項目を保持する
ための制御情報保持ユニット１３１を含み、述語オペレ
ーティング部分１３２はオペレーティングユニット部分
１３３を含み、述語部分１３４は述語レジスタファイル
１３５を含んでいる。述語オペレーティング部分１３２
は、プロセッサ１の命令発行ユニット１０、並びに制御
情報部分１３０及び述語部分１３４と連絡している。さ
らに、制御情報部分１３０は、プロセッサ１のスケジュ
ール記憶ユニット１２と連絡している。
【００７４】ループが実行される間、実行される各命令
について、命令発行ユニット１０はスケジュール記憶ユ
ニット１２からの当該命令を検索し、（上記のように）
その命令に付着されている述語レジスタ識別子を精査す
る。次いで命令発行ユニット１０は、ループ制御ユニッ
ト１３の述語オペレーティング部分１３２に対し、その
命令が正常であるとして実行されるべきか、自動的にＮ
ＯＰオペレーションに変換されるべきかを決定するよう
に要求する。次いで述語オペレーティング部分１３２
は、述語レジスタの現行状態の記録を包含する述語部分
１３４にアクセスし、関連の述語レジスタ状態の真偽を
決定する。次いで述語オペレーティング部分１３２は、
この真偽を命令発行ユニット１０に戻す。
【００７５】この実施形態では、初期設定、シフト、ル
ープの停止及び終了の検出は、制御情報部分１３０及び
述語オペレーティング部分１３２が述語部分１３４にア
クセスして行われる。次に、図１３を参照して、制御情
報保持ユニット１３１及び述語レジスタファイル１３５
の使用についてより詳細に説明する。述語オペレーティ
ング部分１３２については、その後に詳述する。
【００７６】図１３では、制御情報保持ユニット１３１
は、ループを制御する目的でシフト述語レジスタとして
使用されるｎ−３（またはこれより少ない）述語レジス
タ（Ｐ３乃至Ｐｎ−１）のシフトサブセット１３６を同
定するために使用されるｎビットのレジスタ（以後、
「ループマスク」レジスタと称する）で構成されてい
る。ループマスクレジスタ１３１は、各々述語レジスタ
ファイル１３５内のｎ個の述語レジスタに対応するｎ個
のビット（制御情報の項目）を保持している。
【００７７】述語レジスタＰｉがシフト述語レジスタの
セット１３６内に包含されるべきものであれば、ループ
マスクレジスタ１３１内の対応するビットｉは値「１」
に設定される。逆に、述語レジスタＰｉがシフト述語レ
ジスタのセット１３６内に包含されるべきものでなけれ
ば、ループマスクレジスタ１３１内の対応するビットｉ
は値「０」に設定される。典型的には、ループマスクレ
ジスタ１３１は、ビット３以降の任意の場所で始まる、
最大長ｎ−３であるものによる単一の連続順序を含む。
【００７８】例えばＰ０及びＰ１である２つの述語レジ
スタは各々、恒久的に２つの可能な状態０及び１に設定
されることが好適である。これらのレジスタは、本明細
書ではプリセットレジスタ１３９と称される。これは、
例えば特定の命令が常時実行されることが知られている
場合には有益である。こうした命令は、プリセットレジ
スタＰ１（常時状態「１」を有することで知られる）で
タグ付けされることも可能である。その他、例えばある
特定の述語レジスタを状態０に初期設定する必要がある
状況もある。プリセットレジスタＰ０を永続的に状態０
に設定すると、この初期設定は、Ｐ０から関連の述語レ
ジスタへの単純なコピーによって実行されることが可能
になる。
【００７９】本明細書ではシードレジスタ１３７と称さ
れている１つの追加的な述語レジスタは、ループの開始
及び終了を制御するために使用される。従って、プリセ
ットレジスタ１３９及びシードレジスタ１３７がシフト
レジスタセット１３６内に含まれることはない。本例で
は、残りの述語レジスタ１３８は、述語レジスタファイ
ルに対して実行されるオペレーションには影響されな
い。
【００８０】各命令に付着される述語レジスタの識別子
は、好適には、述語レジスタファイル１３５内の述語レ
ジスタの１つを直接同定する。例えば、３２個の述語レ
ジスタが存在するのであれば、述語レジスタ識別子は、
命令内に含まれる５ビットフィールドの形式を採ること
ができる。
【００８１】本例では、ある特定のパイプラインステー
ジにおける全ての命令の識別子は同じであるため、これ
らは全て、対応する述語レジスタ値に従って可能化また
は不能化される。但し、特定のステージ（例えば、ｉｆ
／ｔｈｅｎ／ｅｌｓｅまたは比較命令）に複数の述語レ
ジスタが関係づけられている場合もある。
【００８２】図１３には、ループマスクレジスタ１３１
におけるビット（制御情報の項目）と述語レジスタファ
イル１３５における述語レジスタとの関係が示されてい
る。本例では、ループマスクレジスタ１３１のビット１
４乃至２５は１に設定され、他のビットは全て０に設定
されている。
【００８３】また制御情報部分１３０は、ループマスク
レジスタ１３１における制御情報の項目を初期設定する
ために使用される回路（図示されていない）を含んでい
る。この初期設定は、プロセッサ１のスケジュール記憶
ユニット１２から取得される情報に依存して実行され
る。こうした情報には、例えばパイプラインステージの
数（従って、ループ制御に必要とされる述語の数も）が
含まれる。
【００８４】述語レジスタＰ０乃至Ｐｎ−１は、ループ
実行の間に、（ループマスクレジスタ１３１内の制御情
報の項目にアクセスすることにより）制御情報部分１３
０から供給される情報に依存して、述語オペレーティン
グ部分１３２により、予め決められた方法で初期設定さ
れ、かつ変更される。次に、述語レジスタファイル１３
５へのこれらの更新について、より詳細に説明する。
【００８５】連続する各ループ反復の開始に先立って、
シフトサブセットの各述語レジスタの内容がその直ぐ右
手の述語レジスタの内容の受容体であるようなシフトオ
ペレーションが実行される。シフトサブセットの直ぐ右
手の述語レジスタ（図１３におけるＰ１３）は、シード
レジスタ１３７である。従って、各シフトオペレーショ
ンにおいては、シフトレジスタサブセット１３６の最初
の述語レジスタ（Ｐ１４）の内容は、シードレジスタ
（「シード」）の内容に設定される。
【００８６】例えば、図１１を参照すると、ループ実行
のプロローグ段階及びカーネル段階の間、シードレジス
タ１３７は状態「１」にプリセットされるが、エピロー
グ段階の間、シードレジスタ１３７は状態「０」にプリ
セットされ、ループ停止が実行される。シフトが発生す
る際には、シードは右端のレジスタ（Ｐ１４）へとコピ
ーされるが、シード自体は変わらないままである。
【００８７】ループの順序付けの間に述語レジスタファ
イル１３５上で行われる４つの主要なオペレーション
は、初期設定、シフト、停止及び終了の検出である。プ
ロセッサ１は、適正な時点でこれらのオペレーションの
各々を行わせる。オペレーションは各々、ループマスク
レジスタ１３１における制御情報の項目に依存して、述
語レジスタファイル１３５の内容を固有の方法で修正す
る。
【００８８】この実施形態では、上記のオペレーション
は、述語オペレーティング部分１３２内のオペレーティ
ングユニット部分１３３によって実行される。次に、図
１４乃至１６を参照してオペレーティングユニット部分
１３３について説明する。
【００８９】図１４は、図１２のオペレーティングユニ
ット部分１３３をより詳細に示したブロック図である。
オペレーティングユニット部分１３３は、各々図１３に
おける上記の述語レジスタＰ２乃至Ｐｎ−１に対応す
る、複数の個々のオペレーティングユニットＯＵ2乃至
ＯＵn-1を含んでいる。各オペレーティングユニット
は、状態決定ユニット３００を含んでいる。各オペレー
ティングユニットＯＵiは、制御情報保持ユニット（ル
ープマスクレジスタ）からそのユニット独自の対応述語
レジスタＰiに対応する制御情報の項目Ｌiを受信するた
めに接続された第１の制御入力Ｃ１（ｉ）を有してい
る。各オペレーティングユニットＯＵiは、制御情報保
持ユニット（ループマスクレジスタ）から、この実施形
態ではそのユニット固有の対応述語レジスタＰiの直後
の述語レジスタＰi+1に対応する項目Ｌi+1である制御情
報のさらなる項目を受信するために接続された第２の制
御入力Ｃ２（ｉ）を有している。
【００９０】各オペレーティングユニットはまた、各々
が述語レジスタのうちの予め決められた１つの状態（内
容）を指示する状態情報の項目Ｐを受信するために述語
レジスタファイル１３５に接続されている、１つまたは
複数の状態入力を有している。この実施形態では、各オ
ペレーティングユニットＯＵiは、そのユニット固有の
対応する述語レジスタＰiに関する状態情報項目を受信
する第１の状態入力Ｓ１（ｉ）と、当該ユニット固有の
対応する述語レジスタＰiの直前の述語レジスタＰi-1に
関する状態情報項目を受信する第２の状態入力Ｓ２
（ｉ）とを有している。
【００９１】状態決定ユニット３００は状態決定オペレ
ーションを実行し、受信された制御情報項目及び１つま
たは複数の受信された状態情報項目に依存してその固有
の対応する述語レジスタＰiが決定される。決定された
新たな状態Ｐi’は、出力Ｐｏｕｔ（ｉ）において利用
可能にされる。オペレーティングユニットＯＵ2乃至Ｏ
Ｕn-1は、互いに並行作動して個々のこうした状態決定
オペレーションを実行することが好適である。
【００９２】各オペレーティングユニットは、複数の状
態決定オペレーションを実行するように作動することが
可能である。これは、各々が異なる状態決定オペレーシ
ョンを実行する能力のある複数のこうした状態決定ユニ
ット３００を有する各オペレーティングユニットによっ
て達成され得る。代替として、各オペレーティングユニ
ットには、複数の状態決定オペレーションを選択的に実
行するように作動することが可能な状態決定ユニット３
００を供給される場合がある。こうした場合、オペレー
ティングユニットには、オペレーティングユニットによ
って実行される状態決定オペレーションの種類の決定に
使用される１つまたは複数の選択信号を受信する選択入
力ＳＥＬ（ｉ）を供給されることが好適である。
【００９３】この実施形態では、選択されることが可能
な状態決定オペレーションには、上記の初期設定、シフ
ト及び停止の各オペレーション[Ｉ，Ｓ，Ｄ]が含まれ
る。この実施形態においては、完了検出オペレーション
は、何れの述語レジスタの状態の決定にも関わらないた
めに、利用可能な状態決定オペレーションの１つとはな
らない。但し他の実施形態では、所望されれば、オペレ
ーティングユニットは、完了検出オペレーションを実行
するように設計されることが可能である。
【００９４】状態決定ユニット３００の１つの可能な実
施形態について説明する前に、ここで、図１３に関連し
て先に説明したループマスクレジスタ１３１及び述語レ
ジスタファイル１３５を参照しながら上記の４つのオペ
レーションについて順次説明する。
【００９５】ソフトウェアパイプラインループの開始に
先立つ述語レジスタファイル１３５の初期設定は、擬似
コードで表示された以下の論理オペレーションを実行す
ることによって達成されることが可能である。 ２からｎ−１までの全てのｉについて：
【００９６】これらの論理オペレーションは、述語レジ
スタファイル１３７のシフトレジスタサブセット１３６
内の各述語レジスタを状態０にリセットさせる（これら
のレジスタの場合、 であるため）。シードレジスタ以外の他の述語レジスタ
は全て、影響を受けない シードレジスタ１３７は、まだ状態１に設定されていな
ければ、状態１に設定される（Ｌi＝０かつＬi+1＝１で
あり、よってＰi’＝１であるため）。シードレジスタ
１３７が状態１に設定されてループ開始の準備が整う
と、１はシフトレジスタサブセット１３６へとその右端
から順次シフトするように要求される。
【００９７】各反復の開始に先立って、シフトレジスタ
サブセット１３６内の述語レジスタの状態は、１レジス
タだけ左にシフトされなければならない。これは、対応
するループマスクビットＬiが設定される全ての述語レ
ジスタＰiに関する、Ｐi-1からＰiへの選択的なコピー
を含んでいる。これは、以下の擬似コードによって表す
ことができる。 ２からｎ−１までの全てのｉについて：
【００９８】第１のブラケット対内に含まれる論理式
（Ｌi及びＰi）は単に、Ｌiに格納された値が値０であ
ればＰiの現存状態を保持させる。第２のブラケット対
内に含まれる論理式（Ｌi及びＰi-1）は、Ｌiに格納さ
れた値が値１であれば（即ち、レジスタＰiがシフトレ
ジスタサブセット１３６内に含まれていれば）Ｐi-1に
格納された状態をＰiへとコピーさせる。こうして、図
１３が示す例の場合には、シードレジスタＰ１３及びシ
フトレジスタＰ１４乃至Ｐ２４に格納された各状態は、
１レジスタだけ左にシフトされる。シードレジスタ１３
７の状態はそのままにされ、シフトレジスタサブセット
の左端におけるレジスタＰ２５の現存状態は廃棄（重ね
書き）される。述語レジスタＰ２６の状態は、変わらな
い。
【００９９】ループの停止を開始するためには、シード
レジスタ１３７がまずクリアされなければならない。シ
ードレジスタ１３７の位置は、Ｌiが０でありかつＬi+1
が１であるループマスクレジスタ１３１の連続ビット対
を位置づけるために、ループマスクレジスタ１３１内の
ビットパターンを観察することにより決定されることが
可能である。シードレジスタをクリアするこのアクショ
ンは、以下の擬似コードで表すことができる。 ２からｎ−１までの全てのｉについて：
【０１００】上記の３つの状態決定オペレーションに加
えて、特定の述語レジスタを１つまたは複数の論理結果
を生み出す比較オペレーションのための目標レジスタと
して的にすることができれば好適である。故に、個々の
述語レジスタに状態０または状態１を設定するためのフ
ァシリティも、さらなる状態決定オペレーション（書込
みオペレーション）を供給するものとして望ましい。こ
れは、各オペレーティングユニットＯＵiにデータ信号
Ｖを受信するためのデータ入力ＤＡＴＡ（ｉ）を供給す
ることと、（１つまたは複数の）選択入力ＳＥＬ（ｉ）
に印加されるさらなる（書込み可能な）選択信号Ｗを使
用することによって達成可能である。
【０１０１】上記の４つの状態決定オペレーションより
成るセット全体を実行するための回路は、各オペレーテ
ィングユニットＯＵ内で状態決定ユニット３００として
使用するための有限状態機械を生み出す標準論理設計技
術を使用して実施されることが可能である。Ｐiの次の
状態の計算に対する入力は、４つの利用可能な状態決定
オペレーションから１つを選択するための選択信号セッ
トＩ、Ｓ、Ｄ、Ｗと、２つの制御情報項目Ｌi及びＬi+1
と、述語レジスタＰi及びＰi-1の現存状態を指示する２
つの状態情報項目Ｌi及びＬi+1と、データ信号Ｄとであ
る。この状態決定ユニットの論理の複雑さは、３ステー
ジの論理ゲートと同程度の低位であることが可能であ
る。
【０１０２】図１５には、本実施形態における状態決定
ユニット３００の１つの実施例が示されている。状態決
定回路３００は、６つのインバータ（ＮＯＴゲート）３
１０ 1乃至３１０6と、７つのＡＮＤゲート３２０1乃至
３２０7と、１つのＯＲゲート３３０とを備えている。
【０１０３】第１のインバータ３１０1は、その入力で
停止選択信号Ｄを受信し、その出力は第２のＡＮＤゲー
ト３２０2の１つの入力に接続されている。第２のイン
バータ３１０2は、その入力で制御情報項目Ｌiを受信
し、その出力は第１、第２、第５及び第６のＡＮＤゲー
ト３２０1、３２０2、３２０5及び３２０6の各々の入力
に接続されている。第３のインバータ３１０3は、その
入力で初期設定選択信号Ｉを受信し、その出力は第３及
び第４のＡＮＤゲート３２０3及び３２０4双方の各入力
に接続されている。第４のインバータ３１０4は、その
入力で制御情報項目Ｌi+1を受信し、その出力は第１の
ＡＮＤゲート３２０1の１つの入力に接続されている。
第５のインバータ３１０5は、その入力でシフト選択信
号Ｓを受信し、その出力は第３のＡＮＤゲート３２０3
の１つの入力に接続されている。第６のインバータ３１
０6は、その入力で選択信号Ｗを受信し、その出力は第
１乃至第６のＡＮＤゲート３２０1乃至３２０6の各々の
入力に接続されている。
【０１０４】インバータ３１０1乃至３１０6から受信さ
れる上記の入力に加えて、ＡＮＤゲート３２０1乃至３
２０7はさらに、以下のような入力を受信する。第１、
第２、第３及び第６のＡＮＤゲート３２０1、３２０2、
３２０3及び３２０6は各々、状態情報項目Ｐiをさらな
る入力として受信する。第３のＡＮＤゲート３２０
3は、制御情報項目Ｌiをさらなる入力として受信する。
第４のＡＮＤゲート３２０4は、状態情報項目Ｐi-1と、
制御情報項目Ｌiと、選択信号Ｗとをさらなる入力とし
て受信する。第５のＡＮＤゲート３２０5は、選択信号
Ｉを入力として受信し、かつ制御情報項目Ｌi+1をさら
なる入力として受信する。第６のＡＮＤゲート３２０6
は、選択信号Ｓをさらなる入力として受信する。第７の
ＡＮＤゲート３２０7は、データ信号Ｖ及び書込み選択
信号Ｗの双方を入力として受信する。
【０１０５】７つのＡＮＤゲート３２０1乃至３２０7の
個々の出力は、全てＯＲゲート３３０の個々の入力に接
続されている。述語レジスタＰiの新たな状態Ｐi’は、
ＯＲゲート３３０の出力で取得される。
【０１０６】次に、図１５の状態決定回路のオペレーシ
ョンについて説明する。上記のように本回路は、４つの
オペレーション、即ち初期設定、シフト、停止及び書込
みを実行するように機能する。
【０１０７】図１６が示すように、書込みオペレーショ
ンが実行される際には、選択信号（書込み可能化信号）
Ｗは値１に設定され、データ信号Ｖは述語レジスタＰi
に書き込まれる予定の状態に設定される。図１６が示す
図解では、他の３つの選択信号Ｄ、Ｉ及びＳは各々値０
に設定されている。但し実際には、これらが接続されて
いるＡＮＤゲートは、それらの各々が第６のインバータ
３１０6を介して入力Ｗ＝０を受信していて何れにせよ
不能化されているため、これらは任意の値をとることが
できる。第７のＡＮＤゲート３２０7の出力はデータ信
号Ｖに一致しており、よってＯＲゲート３３０から出力
される新たな状態Ｐi’はデータ信号Ｖである。述語レ
ジスタＰiのこの新たな状態Ｐi’は、次いで述語部分１
３４内の回路（図示されていない）によって、述語レジ
スタファイル１３５内に含まれるその述語レジスタにロ
ードされる。
【０１０８】ちなみに、図１５においては各オペレーテ
ィングユニットＯＵはその固有の独立した書込み選択信
号Ｗ及びその固有の独立したデータ信号Ｖを受信してい
るが、代替として信号Ｗ及びＶの一方または双方を全て
のオペレーティングユニットに共通して供給することも
可能である点は認識されるであろう。
【０１０９】図１７が示すように、初期設定オペレーシ
ョンが実行される際には、初期設定選択信号Ｉは値１に
設定され、他の３つの選択信号Ｄ、Ｓ及びＷは各々値０
に設定される。従って、（[Ａ ＡＮＤ Ｂ] ＯＲ
Ａ）≡Ａであることから、ＯＲゲート３３０の出力
Ｐi’は、下記の式によって与えられる。 Ｐi’のこの式は、初期設定オペレーションに関連する
先の説明で与えられたものと同じである。
【０１１０】図１８が示すように、シフトオペレーショ
ンが実行される際には、シフト選択信号Ｓは値１に設定
され、他の３つの選択信号Ｄ、Ｉ及びＷは各々値０に設
定される。従って、ＯＲゲート３３０の出力Ｐi’は、
下記の式によって与えられることが分かる。 Ｐi’のこの式は、シフトオペレーションに関連する先
の説明で与えられたものと同じである。
【０１１１】図１９が示すように、停止オペレーション
が実行される際には、停止選択信号Ｄは値１に設定さ
れ、他の３つの選択信号Ｉ、Ｓ及びＷは各々値０に設定
される。従って、（[Ａ ＡＮＤ Ｂ] ＯＲ Ｂ）≡
（Ａ ＯＲ Ｂ）であることから、ＯＲゲート３３０の
出力Ｐi’は、下記の式によって与えられることが分か
る。 Ｐi’のこの式は、停止オペレーションに関連する先の
説明で与えられたものと同じである。
【０１１２】エピローグ段階の終端は、各述語レジスタ
の状態Ｐiと関連述語レジスタに対応する制御情報項目
Ｌiの値とのＡＮＤオペレーション、即ちループマスク
レジスタ１３１と述語レジスタファイル１３５との１ビ
ットワイズＡＮＤを実行することによって検出されるこ
とが可能である。ＡＮＤオペレーションの結果の最終的
なコレクションが全て偽であれば、ループは終了してい
る。この試験は、以下の擬似コードで表すことができ
る。 ２からｎ−１までの全てのｉについて：
【０１１３】この手順の後に の値が０であれば、エピローグ段階の終端が検出されて
いる。
【０１１４】各オペレーティングユニットＯＵiには、
その対応する述語レジスタに関するＡＮＤオペレーショ
ンを実行するための完了検出回路（例えば、入力として
Ｐi、Ｌi及び完了検出オペレーションの選択に使用され
るさらなる選択信号を受信する３入力ＡＮＤゲート）を
供給することもできる。次に個々のＡＮＤオペレーショ
ン結果は、 信号を生成するさらなる完了検出回路（ｎ入力ＮＯＲゲ
ート等）に出力される。
【０１１５】本実施形態のオペレーティングユニットに
は複数の異なる種類の状態決定オペレーションを実行す
る能力があるが、これは本発明に不可欠な特徴ではな
い。同様に、状態決定オペレーションが上記の特定のオ
ペレーション（初期設定、シフト、停止及び書込み）で
あることも不可欠ではない。オペレーティングユニット
は、任意の適正な状態決定オペレーションを互いに並行
して実行するように設計されることが可能である。ま
た、対応する述語レジスタがシフトサブセットに属する
か否かの表示に制御情報項目が使用されることも不可欠
ではない。制御情報項目は、述語レジスタ間のおおまか
な区別のような任意の適正な目的のために使用されるこ
とが可能である。
【０１１６】制御情報項目は、２進値である０及び１に
限定されない。各項目は記号であることも、２以上のビ
ットを有する場合もあり、よって各項目で３つ以上の値
が表示されることも可能である。
【０１１７】上記の実施形態では、複数の個々のオペレ
ーティングユニットが互いに並行して各々の状態決定オ
ペレーションを実行する能力を有することは認識される
であろう。本発明の他の態様においては、互いに並行し
て作動するオペレーティングユニットは不可欠の特徴で
はない。この本発明の他の態様においては、制御情報項
目を使用して述語レジスタファイルの１つまたは複数の
述語レジスタが個々のシフトレジスタとして指定され
る。従って、シフトオペレーションでは、こうしたシフ
トレジスタとして指定された各述語レジスタに関して、
先行するレジスタの状態が関連のレジスタへと移行さ
れ、こうしたシフトレジスタとして指定されないレジス
タの何れにも、こうした移行は実行されない。この場
合、シフトオペレーションが互いに並行して作動するオ
ペレーティングユニットによって実行される必要はな
い。シフトオペレーションは、指定されたシフトレジス
タに関して順次実行されることが可能である。
【０１１８】本発明のこの態様を具現する回路もまた、
例えば初期設定、停止及び書込みオペレーションといっ
た上記の他の種類のオペレーションを実行する能力を有
する場合があるが、これは不可欠ではない。こうしたオ
ペレーションが利用可能であるとしても、やはり異なる
オペレーティングユニットによって並行して実行される
必要はない。例えば停止オペレーションでは、ループマ
スクレジスタ１３１における制御情報の項目を順次精査
して、シードレジスタの位置を発見することが可能であ
る。
【０１１９】さらに、本発明のこの態様においては、ル
ープマスクレジスタを何らかの他の装置に代えて、述語
レジスタファイルのどの述語レジスタがシフトレジスタ
になるかをフレキシブルに指定することができる。例え
ば、この指定回路は１対の制御レジスタであることが可
能であり、一方はシフトレジスタとして指定される第１
の述語レジスタ（図１３のＰ１４等）の位置を指示し、
本対の他の制御レジスタはこうして指定された最後のレ
ジスタ（Ｐ２５）を指定する。代替として、最後のレジ
スタを指示せず、代わりにシフトサブセット内のレジス
タの数が格納されることも可能であり、他の変形例も可
能である。
【０１２０】上記の説明は、ソフトウェアパイプライン
を実行可能なＶＬＩＷプロセッサに関する例示的なもの
であるが、本発明がこうした機能を保有しないプロセッ
サにも適用可能であることは認識されるであろう。本発
明を具現するプロセッサは、マルチメディア用途、ネッ
トワークルータ、画像携帯電話、インテリジェント自動
車、ディジタルテレビ、音声認識、３Ｄゲーム他で使用
される高度に統合された「システム・オン・ア・チッ
プ」（ＳＯＣ）において、プロセッサ「コア」として包
含されることが可能である。
【図面の簡単な説明】
【図１】 本発明を具現するプロセッサの各部分を示し
た図である。
【図２】 単一の命令ループのデータフローを記号で例
示したグラフである。
【図３】 図２の記号データフローグラフに対応する内
部コンパイラの三層構造を表示した図である。
【図４】 モジューロスケジューリング制約に準じる命
令スケジュールを示した表である。
【図５】 統計的かつ動的にアドレス指定された領域を
含むレジスタファイルの例を示した図である。
【図６】 （ａ）、（ｂ）は、それぞれ、あるループの
幾つかの反復の仮想、論理及び物理的レジスタ番号間の
関係を示す表である。
【図７】 或るループの幾つかの反復のコンパイルされ
た命令シーケンスの一例を示している図である。
【図８】 物理的レジスタに対する論理レジスタの実行
時間をマッピングした後の図７のシーケンス例を示した
図である。
【図９】 発行スロット別に分けられた図７のシーケン
ス例を示した図である。
【図１０】 或るソフトウェアパイプラインループの異
なる位相を示した略図である。
【図１１】 図１０のループの叙述された制御を示した
図である。
【図１２】 図１のループ制御ユニットの構造の１つの
可能性を示す、より詳細なブロック図である。
【図１３】 制御情報保持ユニットと述語レジスタファ
イルの構造の１つの可能性を示した図である。
【図１４】 図１３のオペレーティングユニット部分を
示す、より詳細なブロック図である。
【図１５】 図１４の状態決定ユニットの実行の１つの
可能性を示した図である。
【図１６】 書込みオペレーションを実行する図１５の
状態決定回路を示した図である。
【図１７】 初期設定オペレーションを実行する図１５
の状態決定回路を示した図である。
【図１８】 シフトオペレーションを実行する図１５の
状態決定回路を示した図である。
【図１９】 停止オペレーションを実行する図１５の状
態決定回路を示した図である。
【符号の説明】
１…プロセッサ１、１０…命令発行ユニット、１２…ス
ケジュール記憶ユニット、１３…ループ制御ユニット、
１４…第１実行ユニット、１６…第２実行ユニット、１
８…第３実行ユニット、２０…レジスタファイル、２２
…第１のバス、２４…第２のバス、２６…メモリ。

Claims (23)

    【特許請求の範囲】
  1. 【請求項１】 述語ベースの命令を実行するように機能
    することが可能なプロセッサであって、 各々が少なくとも個々の第１及び第２の状態間で切換可
    能であり、かつ各々が１つまたは複数の叙述された実行
    命令に割当て可能である一連の述語レジスタと、 上記一連における上記述語レジスタに個々に対応する制
    御情報の項目を保持するための制御情報保持手段と、 上記述語レジスタに個々に対応する複数のオペレーティ
    ングユニットとを備え、各ユニットは、そのユニット独
    自の対応述語レジスタに対応する制御情報項目を受信す
    るために上記制御情報保持手段に接続された第１の制御
    入力を有し、かつさらに他の上記述語レジスタの１つに
    対応する制御情報項目を受信するために接続された第２
    の制御入力を有し、かつ受信された制御情報項目に依存
    してその上記独自の述語レジスタの上記状態が決定され
    る状態決定オペレーションを実行するように作動するこ
    とが可能であり、上記複数のオペレーティングユニット
    は、個々のこうした状態決定オペレーションを実行する
    ように互いに並行して作動することができるプロセッ
    サ。
  2. 【請求項２】 上記一連の最終の述語レジスタ以外の各
    上記述語レジスタの場合、上記述語レジスタのさらなる
    １つは上記一連における上記独自の述語レジスタに続く
    レジスタである請求項１に記載のプロセッサ。
  3. 【請求項３】 各上記オペレーティングユニットはま
    た、上記一連の上記述語レジスタのうちの予め決められ
    た１つの上記状態を指示する状態情報の項目を受信する
    ために接続された少なくとも１つの状態入力を有し、か
    つ上記状態情報項目にも依存してその上記独自の述語レ
    ジスタの状態を設定するように機能することが可能な請
    求項１または２に記載のプロセッサ。
  4. 【請求項４】 各上記オペレーティングユニットの場
    合、上記状態情報項目はユニットの上記独自の述語レジ
    スタの上記状態を指示する請求項３に記載のプロセッ
    サ。
  5. 【請求項５】 各上記オペレーティングユニットは、上
    記述語レジスタの異なる２つの状態の各々を示すこうし
    た状態情報項目を個々に受信するために接続された第１
    及び第２のこうした各状態入力を有し、かつ上記状態情
    報項目にも依存してその上記独自の述語レジスタの状態
    を設定するように機能することが可能な請求項３または
    ４に記載のプロセッサ。
  6. 【請求項６】 各上記オペレーティングユニットの場
    合、上記２つの述語レジスタは、ユニットの上記独自の
    述語レジスタと、上記一連において上記独自の述語レジ
    スタに先行する述語レジスタとである請求項５に記載の
    プロセッサ。
  7. 【請求項７】 制御情報の項目はプロセッサの使用中に
    変更可能である先行する任意の請求項に記載のプロセッ
    サ。
  8. 【請求項８】 各上記オペレーティングユニットは、複
    数の異なるこうした状態決定オペレーションのうちの任
    意の１つを実行するように選択的に機能することが可能
    である先行する任意の請求項に記載のプロセッサ。
  9. 【請求項９】 各上記オペレーティングユニットは、１
    つまたは複数の選択信号を受信するための選択入力を有
    し、オペレーティングユニットによって実行される予定
    の上記状態決定オペレーションは、上記選択入力に印加
    される上記１つまたは複数の選択信号によって選択され
    る請求項８に記載のプロセッサ。
  10. 【請求項１０】 各上記制御情報項目は、少なくとも第
    １の値と第２の値との間で変更可能である先行する任意
    の請求項に記載のプロセッサ。
  11. 【請求項１１】 上記状態決定オペレーションまたは上
    記複数の状態決定オペレーションの１つは、その述語レ
    ジスタに対応する制御情報項目が上記第１の値を有する
    場合に、各オペレーティングユニットがその独自の述語
    レジスタを上記第２の状態に設定する初期設定オペレー
    ションである請求項１０に記載のプロセッサ。
  12. 【請求項１２】 上記初期設定オペレーションにおい
    て、各上記オペレーティングユニットは、その述語レジ
    スタに対応する制御情報項目が上記第２の値を有する場
    合、かつ上記一連において上記独自の述語レジスタに続
    く述語レジスタに対応する上記制御情報項目が上記第１
    の値を有する場合に、その上記独自の述語レジスタを上
    記第１の状態に設定する請求項１１に記載のプロセッ
    サ。
  13. 【請求項１３】 上記状態決定オペレーションまたは上
    記複数の状態決定オペレーションの１つは、各指定され
    た１つのオペレーティングユニットが上記一連において
    上記独自の述語レジスタに先行する述語レジスタの上記
    状態に依存してその独自の述語レジスタの上記状態を設
    定するシフトオペレーションである請求項１０乃至１２
    の何れかに記載されたプロセッサ。
  14. 【請求項１４】 各オペレーティングユニットは、ユニ
    ットの上記独自の述語レジスタに対応する上記制御情報
    項目が上記第１の値を有する場合に、上記シフトオペレ
    ーションにおいて指定される請求項１３に記載のプロセ
    ッサ。
  15. 【請求項１５】 上記状態決定オペレーションまたは上
    記複数の状態決定オペレーションの１つは、その述語レ
    ジスタに対応する制御情報項目が上記第２の値を有する
    場合、かつ上記一連において上記独自の述語レジスタに
    続く述語レジスタに対応する制御情報項目が上記第１の
    値を有する場合に、各オペレーティングユニットがその
    上記独自の述語レジスタを上記第２の状態に設定する停
    止オペレーションである請求項１０乃至１４の何れかに
    記載されたプロセッサ。
  16. 【請求項１６】 上記状態決定オペレーションまたは上
    記複数の状態決定オペレーションの１つは、各指定され
    た１つのオペレーティングユニットが、その上記独自の
    述語レジスタを上記第１及び第２の状態のうちの選定さ
    れた一方に設定する書込みオペレーションである請求項
    １０乃至１５の何れかに記載されたプロセッサ。
  17. 【請求項１７】 各オペレーティングユニットは、上記
    選定された状態を指示するデータ信号を受信するための
    データ入力を有する請求項１６に記載のプロセッサ。
  18. 【請求項１８】 その対応する制御情報項目が上記第１
    の値を有する全ての述語レジスタに関しては、述語レジ
    スタが上記第２の状態を有していれば、予め決められた
    プロセッサのオペレーションは完了されていると決定す
    るように機能することが可能である完了検出手段をさら
    に含む請求項１０乃至１７の何れかに記載されたプロセ
    ッサ。
  19. 【請求項１９】 上記完了検出手段は、複数の個々の完
    了検出回路を備え、各オペレーティングユニットは上記
    複数の上記完了検出手段の１つを含み、各上記完了検出
    回路は、そのユニットの上記独自の対応する述語レジス
    タの上記状態及びその述語レジスタに対応する上記制御
    情報項目を基礎として、その特定のオペレーティングユ
    ニットに関する検出結果を生成するように機能すること
    が可能な請求項１８に記載のプロセッサ。
  20. 【請求項２０】 各上記オペレーティングユニットは、
    上記状態決定オペレーションまたは各上記状態決定オペ
    レーションを実行するための組み合わせ論理回路を含む
    先行する任意の請求項に記載のプロセッサ。
  21. 【請求項２１】 述語ベースの命令を実行するように機
    能することが可能なプロセッサであって、 各々が少なくとも個々の第１及び第２の状態間で切換可
    能であり、かつ各々が１つまたは複数の叙述された実行
    命令に割当て可能である一連の述語レジスタと、 上記一連における１つまたは複数の述語レジスタを個々
    のシフトレジスタとして指定するためのシフトレジスタ
    指定手段と、 シフトレジスタ指定手段によってこうしたシフトレジス
    タとして指定された述語レジスタまたは各述語レジスタ
    に関しては、上記一連における先行レジスタの状態が関
    連のレジスタへと移行されるシフトオペレーションを実
    行するための、上記述語レジスタに接続されたシフト手
    段とを含み、こうした移行は、こうしたシフトレジスタ
    として指定されていない上記一連における任意のレジス
    タへは実行されないプロセッサ。
  22. 【請求項２２】 上記シフトレジスタ指定手段は、プロ
    セッサの使用中に、上記一連の上記述語レジスタに個々
    に対応する指定情報の項目を保持するように機能し、こ
    うした項目は各々、対応する述語レジスタが上記シフト
    レジスタの１つであるか否かを指示する請求項２１に記
    載のプロセッサ。
  23. 【請求項２３】 上記指定情報項目は、プロセッサの使
    用中に変更可能である請求項２２に記載のプロセッサ。
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