JP3442225B2 - 演算処理装置 - Google Patents
演算処理装置Info
- Publication number
- JP3442225B2 JP3442225B2 JP18214196A JP18214196A JP3442225B2 JP 3442225 B2 JP3442225 B2 JP 3442225B2 JP 18214196 A JP18214196 A JP 18214196A JP 18214196 A JP18214196 A JP 18214196A JP 3442225 B2 JP3442225 B2 JP 3442225B2
- Authority
- JP
- Japan
- Prior art keywords
- arithmetic
- instruction
- value
- register
- field
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000012545 processing Methods 0.000 title claims description 87
- 238000000034 method Methods 0.000 claims description 19
- 238000011156 evaluation Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 15
- 238000012546 transfer Methods 0.000 description 7
- 230000033772 system development Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 241001648319 Toronia toru Species 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 239000003607 modifier Substances 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
- G06F9/3885—Concurrent instruction execution, e.g. pipeline, look ahead using a plurality of independent parallel functional units
- G06F9/3889—Concurrent instruction execution, e.g. pipeline, look ahead using a plurality of independent parallel functional units controlled by multiple instructions, e.g. MIMD, decoupled access or execute
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
- G06F9/3885—Concurrent instruction execution, e.g. pipeline, look ahead using a plurality of independent parallel functional units
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
- G06F9/3001—Arithmetic instructions
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30072—Arrangements for executing specific machine instructions to perform conditional operations, e.g. using predicates or guards
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
- G06F9/3824—Operand accessing
Description
【０００１】
【発明の属する技術分野】本発明は１命令語レジスタ中
に複数の演算命令フィールドを持ち、これらの演算命令
を並列に実行する演算処理装置に関する。
に複数の演算命令フィールドを持ち、これらの演算命令
を並列に実行する演算処理装置に関する。
【０００２】
【従来の技術】伝統的な演算処理装置は、１命令語で１
つの演算処理を行うように構成され、命令語の列は直列
的に逐一演算されるのが一般的であった。
つの演算処理を行うように構成され、命令語の列は直列
的に逐一演算されるのが一般的であった。
【０００３】これに対し近年になって、実行速度の向上
のために１つの命令語で複数の演算命令を処理するよう
にした命令体系を持ち、これら複数の演算命令を並列に
実行する演算処理装置が開発されてきた。これらの演算
処理装置は総称して、ＶＬＩＷ（Ｖｅｒｙ Ｌｏｎｇ
Ｉｎｓｔｒｕｃｔｉｏｎ Ｗｏｒｄ）型演算処理装置と
呼ばれている。
のために１つの命令語で複数の演算命令を処理するよう
にした命令体系を持ち、これら複数の演算命令を並列に
実行する演算処理装置が開発されてきた。これらの演算
処理装置は総称して、ＶＬＩＷ（Ｖｅｒｙ Ｌｏｎｇ
Ｉｎｓｔｒｕｃｔｉｏｎ Ｗｏｒｄ）型演算処理装置と
呼ばれている。
【０００４】この型の演算処理装置は、並列に複数の演
算命令を実行するために、複数の演算器を持つ。また、
複数の演算器に対応した複数のレジスタファイルを持
ち、それぞれの演算器が独立して演算処理を実行できる
ように構成することが多い。このような複数の演算器を
用いて特定の演算処理を行う場合、一般に、演算器相互
間のデータ通信が不可欠である。この目的のため、この
型の演算処理装置は、例えば、複数の演算器間でのレジ
スタ値転送手段、もしくは、複数の演算器からアクセス
可能な共用レジスタのような手段を持つ。このような演
算処理装置としては、例えば、特開平５−２３３２８１
号公報に開示されているような技術がある。
算命令を実行するために、複数の演算器を持つ。また、
複数の演算器に対応した複数のレジスタファイルを持
ち、それぞれの演算器が独立して演算処理を実行できる
ように構成することが多い。このような複数の演算器を
用いて特定の演算処理を行う場合、一般に、演算器相互
間のデータ通信が不可欠である。この目的のため、この
型の演算処理装置は、例えば、複数の演算器間でのレジ
スタ値転送手段、もしくは、複数の演算器からアクセス
可能な共用レジスタのような手段を持つ。このような演
算処理装置としては、例えば、特開平５−２３３２８１
号公報に開示されているような技術がある。
【０００５】また、以上述べたような高速化手段とは別
に、演算処理自体を時系列に複数のステージに分割し、
複数の独立したステージがそれぞれ直列的に演算処理を
実行する演算処理装置がある。これらの演算処理装置
は、パイプライン型演算処理装置と呼ばれている。
に、演算処理自体を時系列に複数のステージに分割し、
複数の独立したステージがそれぞれ直列的に演算処理を
実行する演算処理装置がある。これらの演算処理装置
は、パイプライン型演算処理装置と呼ばれている。
【０００６】この型の演算処理装置は、命令語が直列的
に並んでいる場合に、最大の性能を発揮できることが知
られている。これに対して命令語が直列的に並ばずに、
例えば、条件分岐命令が含まれる演算処理の場合は、パ
イプラインの制御が乱れ、一時的な性能の低下が発生す
る。
に並んでいる場合に、最大の性能を発揮できることが知
られている。これに対して命令語が直列的に並ばずに、
例えば、条件分岐命令が含まれる演算処理の場合は、パ
イプラインの制御が乱れ、一時的な性能の低下が発生す
る。
【０００７】このような問題を克服するために、この型
の演算処理装置は、条件分岐処理を減らすための改良が
行われている。その方法の１つは、プレディケイトレジ
スタ（Ｐｒｅｄｉｃａｔｅ Ｒｅｇｉｓｔｅｒ）を用い
る方法である。
の演算処理装置は、条件分岐処理を減らすための改良が
行われている。その方法の１つは、プレディケイトレジ
スタ（Ｐｒｅｄｉｃａｔｅ Ｒｅｇｉｓｔｅｒ）を用い
る方法である。
【０００８】プレディケイトレジスタは、命令語を修飾
し、当該命令語を実行処理するかどうかを決定するため
のレジスタである。プレディケイトレジスタを用いるこ
とで、条件分岐命令の使用頻度を大幅に減らすことが可
能になる。後述する発明の理解のため、この点について
の簡単な説明を図面を用いて行う。
し、当該命令語を実行処理するかどうかを決定するため
のレジスタである。プレディケイトレジスタを用いるこ
とで、条件分岐命令の使用頻度を大幅に減らすことが可
能になる。後述する発明の理解のため、この点について
の簡単な説明を図面を用いて行う。
【０００９】図２はＣ言語によるプログラム例を、図３
は図２のプログラムを従来型の演算処理装置に与える形
式にコンパイルした例を、図４は図２のプログラムをプ
レディケイトレジスタ型の演算処理装置に与える形式に
コンパイルした例をそれぞれ示している。図に示すよう
に、図３では条件分岐によって実現される演算処理が、
図４では条件分岐を必要とせずに実現できる。図４の２
行目が、プレディケイトレジスタを用いた命令語の記述
を表している。１行目の比較命令によって、１番目のプ
レディケイトレジスタ（ｐ０）に比較結果の値を書き込
む。２行目の減算命令は、命令語に前置されている記述
「（ｐ０）」によって、ｐ０に格納されている値が
「真」である場合にだけ減算処理が実行される。ｐ０に
格納されている値が「偽」である場合は、２行目の減算
命令は空読みされて実行処理は行われない。このような
実行方法により、条件分岐を減らすことができる。
は図２のプログラムを従来型の演算処理装置に与える形
式にコンパイルした例を、図４は図２のプログラムをプ
レディケイトレジスタ型の演算処理装置に与える形式に
コンパイルした例をそれぞれ示している。図に示すよう
に、図３では条件分岐によって実現される演算処理が、
図４では条件分岐を必要とせずに実現できる。図４の２
行目が、プレディケイトレジスタを用いた命令語の記述
を表している。１行目の比較命令によって、１番目のプ
レディケイトレジスタ（ｐ０）に比較結果の値を書き込
む。２行目の減算命令は、命令語に前置されている記述
「（ｐ０）」によって、ｐ０に格納されている値が
「真」である場合にだけ減算処理が実行される。ｐ０に
格納されている値が「偽」である場合は、２行目の減算
命令は空読みされて実行処理は行われない。このような
実行方法により、条件分岐を減らすことができる。
【００１０】
【発明が解決しようとする課題】しかし、上記のような
演算処理の高速化手段を併用して用いる場合、即ち、Ｖ
ＬＩＷ型の演算処理装置の特徴と、パイプライン型の演
算処理装置の特徴とを兼ね備えた演算処理装置を構成す
る場合、次のような課題がある。
演算処理の高速化手段を併用して用いる場合、即ち、Ｖ
ＬＩＷ型の演算処理装置の特徴と、パイプライン型の演
算処理装置の特徴とを兼ね備えた演算処理装置を構成す
る場合、次のような課題がある。
【００１１】並列に演算処理を実行している複数の演算
器の相互間で、演算結果の参照を行うために、演算器相
互間でのレジスタファイルの転送処理が頻繁に発生し、
結果的に並列処理による高速化やパイプライン処理によ
る高速化の効果を十分に得られないことがあった。
器の相互間で、演算結果の参照を行うために、演算器相
互間でのレジスタファイルの転送処理が頻繁に発生し、
結果的に並列処理による高速化やパイプライン処理によ
る高速化の効果を十分に得られないことがあった。
【００１２】本発明の目的は、１命令語中に複数の演算
命令フィールドを持ち、複数の演算の処理を並列に実行
する演算処理装置において、複数の演算を実行するため
の複数の演算器の相互間での、演算結果の転送処理の回
数を削減することで、処理プログラムのステップ数を小
さくすることができる演算処理装置を提供することにあ
る。
命令フィールドを持ち、複数の演算の処理を並列に実行
する演算処理装置において、複数の演算を実行するため
の複数の演算器の相互間での、演算結果の転送処理の回
数を削減することで、処理プログラムのステップ数を小
さくすることができる演算処理装置を提供することにあ
る。
【００１３】
【課題を解決するための手段】本発明による演算処理装
置は、１命令語中に複数の演算命令フィールドを持ち、
複数の演算の処理を並列に実行する演算処理装置におい
て、前記複数の演算命令フィールドを、それぞれが少な
くとも１つの演算命令フィールドを含む複数の演算命令
フィールドグループに分け、これら複数の演算命令フィ
ールドグループにそれぞれ対応して設けられ、それぞれ
が対応する演算命令フィールドグループでのみ評価され
る複数のレジスタと、前記複数のレジスタに格納されて
いる値の評価に基づいて演算を実行するかどうかを選択
する演算回路と、前記複数のレジスタに演算結果に基づ
いて値を格納する手段とを具備し、前記複数のレジスタ
に値を格納する手段は、それぞれが対応する演算命令フ
ィールドグループでの演算結果を評価した値と、それぞ
れが対応する演算命令フィールドグループ以外での演算
結果を評価した値とを、選択的に格納する手段であるこ
とを特徴とする。
置は、１命令語中に複数の演算命令フィールドを持ち、
複数の演算の処理を並列に実行する演算処理装置におい
て、前記複数の演算命令フィールドを、それぞれが少な
くとも１つの演算命令フィールドを含む複数の演算命令
フィールドグループに分け、これら複数の演算命令フィ
ールドグループにそれぞれ対応して設けられ、それぞれ
が対応する演算命令フィールドグループでのみ評価され
る複数のレジスタと、前記複数のレジスタに格納されて
いる値の評価に基づいて演算を実行するかどうかを選択
する演算回路と、前記複数のレジスタに演算結果に基づ
いて値を格納する手段とを具備し、前記複数のレジスタ
に値を格納する手段は、それぞれが対応する演算命令フ
ィールドグループでの演算結果を評価した値と、それぞ
れが対応する演算命令フィールドグループ以外での演算
結果を評価した値とを、選択的に格納する手段であるこ
とを特徴とする。
【００１４】また、本発明による他の演算処理装置は、
１命令語レジスタ中に複数の演算命令フィールドを持
ち、前記複数の演算の処理を並列に実行する演算処理装
置において、前記複数の演算命令フィールドを、それぞ
れが少なくとも１つの演算命令フィールドを含む複数の
演算命令フィールドグループに分け、これら複数の演算
命令フィールドグループにそれぞれ対応して設けられ、
いずれかの演算命令フィールドグループで評価される複
数のレジスタと、前記複数のレジスタに演算結果に基づ
いて値を格納する手段と、前記複数のレジスタに格納さ
れている値を評価する手段と、前記複数のレジスタに格
納されている値の評価に基づいて演算を実行するかどう
かを選択する演算回路とを具備し、前記複数のレジスタ
に格納されている値を評価する手段は、それぞれが対応
する演算命令フィールドグループの前記レジスタに格納
されている値と、それぞれが対応する演算命令フィール
ドグループ以外の前記レジスタに格納されている値と
を、選択的に評価する手段であることを特徴とする。
１命令語レジスタ中に複数の演算命令フィールドを持
ち、前記複数の演算の処理を並列に実行する演算処理装
置において、前記複数の演算命令フィールドを、それぞ
れが少なくとも１つの演算命令フィールドを含む複数の
演算命令フィールドグループに分け、これら複数の演算
命令フィールドグループにそれぞれ対応して設けられ、
いずれかの演算命令フィールドグループで評価される複
数のレジスタと、前記複数のレジスタに演算結果に基づ
いて値を格納する手段と、前記複数のレジスタに格納さ
れている値を評価する手段と、前記複数のレジスタに格
納されている値の評価に基づいて演算を実行するかどう
かを選択する演算回路とを具備し、前記複数のレジスタ
に格納されている値を評価する手段は、それぞれが対応
する演算命令フィールドグループの前記レジスタに格納
されている値と、それぞれが対応する演算命令フィール
ドグループ以外の前記レジスタに格納されている値と
を、選択的に評価する手段であることを特徴とする。
【００１５】他の観点によれば、本発明による演算処理
装置は、１命令語中に複数の演算命令フィールドを持
ち、複数の演算の処理を並列に実行する演算処理装置に
おいて、それぞれ、前記複数の演算命令フィールドの少
なくとも１つの演算命令フィールドに対応して設けられ
た複数の演算器を備え、各演算器は、前記少なくとも１
つの演算命令フィールドを保持する命令レジスタと、前
記少なくとも１つの演算命令フィールドに対応して演算
を行う演算回路と、該演算回路の演算を実行するか否か
を決定する値を格納するレジスタとを有し、予め定めら
れた命令について、その命令の演算結果を評価した値を
すべての前記演算器内のレジスタに書き込む手段をさら
に備え、前記各演算器内の演算回路は、前記レジスタを
指定された演算命令について、当該レジスタに書き込ま
れた値に応じて当該演算命令を実行するか否かを決定す
ることを特徴とする。
装置は、１命令語中に複数の演算命令フィールドを持
ち、複数の演算の処理を並列に実行する演算処理装置に
おいて、それぞれ、前記複数の演算命令フィールドの少
なくとも１つの演算命令フィールドに対応して設けられ
た複数の演算器を備え、各演算器は、前記少なくとも１
つの演算命令フィールドを保持する命令レジスタと、前
記少なくとも１つの演算命令フィールドに対応して演算
を行う演算回路と、該演算回路の演算を実行するか否か
を決定する値を格納するレジスタとを有し、予め定めら
れた命令について、その命令の演算結果を評価した値を
すべての前記演算器内のレジスタに書き込む手段をさら
に備え、前記各演算器内の演算回路は、前記レジスタを
指定された演算命令について、当該レジスタに書き込ま
れた値に応じて当該演算命令を実行するか否かを決定す
ることを特徴とする。
【００１６】さらに他の観点によれば、本発明による演
算処理装置は、１命令語中に複数の演算命令フィールド
を持ち、複数の演算の処理を並列に実行する演算処理装
置において、それぞれ、前記複数の演算命令フィールド
の少なくとも１つの演算命令フィールドに対応して設け
られた複数の演算器を備え、各演算器は、前記少なくと
も１つの演算命令フィールドを保持する命令レジスタ
と、前記少なくとも１つの演算命令フィールドに対応し
て演算を行う演算回路と、該演算回路の演算を実行する
か否かを決定する値を格納するレジスタと、予め定めら
れた命令について、その命令の演算結果を評価した値を
自己の演算器内のレジスタに書き込む手段とを有し、前
記各演算器内の演算回路は、いずれかの演算器内の前記
レジスタを指定された演算命令について、当該レジスタ
に書き込まれた値に応じて当該演算命令を実行するか否
かを決定することを特徴とする。
算処理装置は、１命令語中に複数の演算命令フィールド
を持ち、複数の演算の処理を並列に実行する演算処理装
置において、それぞれ、前記複数の演算命令フィールド
の少なくとも１つの演算命令フィールドに対応して設け
られた複数の演算器を備え、各演算器は、前記少なくと
も１つの演算命令フィールドを保持する命令レジスタ
と、前記少なくとも１つの演算命令フィールドに対応し
て演算を行う演算回路と、該演算回路の演算を実行する
か否かを決定する値を格納するレジスタと、予め定めら
れた命令について、その命令の演算結果を評価した値を
自己の演算器内のレジスタに書き込む手段とを有し、前
記各演算器内の演算回路は、いずれかの演算器内の前記
レジスタを指定された演算命令について、当該レジスタ
に書き込まれた値に応じて当該演算命令を実行するか否
かを決定することを特徴とする。
【００１７】上記の各構成によれば、複数の演算を実行
するための複数の演算器の相互間での、演算結果の転送
処理の回数を削減することができる。その結果、処理プ
ログラムのステップ数を小さくすることが可能になる。
するための複数の演算器の相互間での、演算結果の転送
処理の回数を削減することができる。その結果、処理プ
ログラムのステップ数を小さくすることが可能になる。
【００１８】
【発明の実施の形態】以下、図面を参照して、本発明の
実施の形態について説明する。
実施の形態について説明する。
【００１９】図５は、本発明の一実施の形態の演算処理
装置の概略構成を示している。図５において、１及び２
は演算器、３は命令キャッシュ、４はデータキャッシュ
である。図に示す他に、主記憶部、入出力部などの構成
要素を持つが、これらは本発明に関係なく、また周知の
技術で構成可能であるため、省略している。
装置の概略構成を示している。図５において、１及び２
は演算器、３は命令キャッシュ、４はデータキャッシュ
である。図に示す他に、主記憶部、入出力部などの構成
要素を持つが、これらは本発明に関係なく、また周知の
技術で構成可能であるため、省略している。
【００２０】本実施の形態での命令語は、図６に示すよ
うに、演算命令１フィールドと、演算命令２フィールド
とから構成される。演算命令１フィールドと演算命令２
フィールドはそれぞれ、プレディケイトレジスタ選択フ
ィールド（Ｐフィールド）と、プレディケイトレジスタ
報知フィールド（Ｂフィールド）と、命令フィールド
（Ｉフィールド）とから構成される。図６において、６
０１は命令語、６１１は演算命令１フィールド、６１２
は演算命令２フィールド、６２１及び６３１はＰフィー
ルド、６２２及び６３２はＢフィールド、６２３及び６
３３はＩフィールド、をそれぞれ示す。これらのフィー
ルドのうち、演算命令１フィールドは演算器１に供給さ
れ、演算命令２フィールドは演算器２に供給される。
うに、演算命令１フィールドと、演算命令２フィールド
とから構成される。演算命令１フィールドと演算命令２
フィールドはそれぞれ、プレディケイトレジスタ選択フ
ィールド（Ｐフィールド）と、プレディケイトレジスタ
報知フィールド（Ｂフィールド）と、命令フィールド
（Ｉフィールド）とから構成される。図６において、６
０１は命令語、６１１は演算命令１フィールド、６１２
は演算命令２フィールド、６２１及び６３１はＰフィー
ルド、６２２及び６３２はＢフィールド、６２３及び６
３３はＩフィールド、をそれぞれ示す。これらのフィー
ルドのうち、演算命令１フィールドは演算器１に供給さ
れ、演算命令２フィールドは演算器２に供給される。
【００２１】また、ここで示した命令語の構成は、あく
までも例であり、同じ要旨であれば構成を変えて実施し
ても構わない。例えば、演算命令フィールドは２つであ
る必要はなく、より多く、例えば４つであっても良い。
までも例であり、同じ要旨であれば構成を変えて実施し
ても構わない。例えば、演算命令フィールドは２つであ
る必要はなく、より多く、例えば４つであっても良い。
【００２２】図５に戻り、演算器１は次の構成要素から
なる。１０１は命令レジスタであり、命令キャッシュ３
から読み出された命令のうち演算器１に関する演算命令
１フィールドを保持する。１０２はデータレジスタであ
り、演算器１において演算処理を行うためのオペランド
データを保持する。１０３は、演算命令１フィールドに
よって指定された命令を実行するためのＡＬＵである。
１０５は、ＡＬＵ１０３が命令を実行するかどうかの情
報を保持するプレディケイトレジスタである。１０６
は、プレディケイトレジスタ１０５の値を更新する際に
入力データを選択するためのセレクタである。
なる。１０１は命令レジスタであり、命令キャッシュ３
から読み出された命令のうち演算器１に関する演算命令
１フィールドを保持する。１０２はデータレジスタであ
り、演算器１において演算処理を行うためのオペランド
データを保持する。１０３は、演算命令１フィールドに
よって指定された命令を実行するためのＡＬＵである。
１０５は、ＡＬＵ１０３が命令を実行するかどうかの情
報を保持するプレディケイトレジスタである。１０６
は、プレディケイトレジスタ１０５の値を更新する際に
入力データを選択するためのセレクタである。
【００２３】演算器２は、演算器１と同じ構成要素から
なる。即ち演算器２は、命令レジスタ２０１、データレ
ジスタ２０２、ＡＬＵ２０３、プレディケイトレジスタ
２０５、セレクタ２０６とから構成される。
なる。即ち演算器２は、命令レジスタ２０１、データレ
ジスタ２０２、ＡＬＵ２０３、プレディケイトレジスタ
２０５、セレクタ２０６とから構成される。
【００２４】ここで、データレジスタ１０２及び２０
２、プレディケイトレジスタ１０５及び２０５は、それ
ぞれが複数のレジスタ領域を持ち、それらを選択して利
用できる。例えば、３２個のデータレジスタ領域を持つ
場合、その中から一つのデータレジスタ領域を選択する
ために、５本のデータレジスタ領域選択信号を、データ
レジスタ１０２及び２０２にそれぞれ入力することにな
る。この場合、各データレジスタ領域を識別するため
に、例えば、ｒ０、ｒ１、ｒ２のように、データレジス
タ領域に番号を割り振ることが一般に行われている。な
お以上説明した内容は、データレジスタだけでなく、プ
レディケイトレジスタに対しても全く同じように適用さ
れる。
２、プレディケイトレジスタ１０５及び２０５は、それ
ぞれが複数のレジスタ領域を持ち、それらを選択して利
用できる。例えば、３２個のデータレジスタ領域を持つ
場合、その中から一つのデータレジスタ領域を選択する
ために、５本のデータレジスタ領域選択信号を、データ
レジスタ１０２及び２０２にそれぞれ入力することにな
る。この場合、各データレジスタ領域を識別するため
に、例えば、ｒ０、ｒ１、ｒ２のように、データレジス
タ領域に番号を割り振ることが一般に行われている。な
お以上説明した内容は、データレジスタだけでなく、プ
レディケイトレジスタに対しても全く同じように適用さ
れる。
【００２５】次に本実施の形態の動作について説明す
る。なお、ここで述べる以外の通常のＡＬＵを用いた演
算については、従来より周知の技術で実現できるため、
ここでは説明を省略する。
る。なお、ここで述べる以外の通常のＡＬＵを用いた演
算については、従来より周知の技術で実現できるため、
ここでは説明を省略する。
【００２６】初めに、図４に示す命令列を実行する際の
動作について説明する。図４は３語からなる命令列の例
であり、演算器を一つだけ用いる場合の例である。
動作について説明する。図４は３語からなる命令列の例
であり、演算器を一つだけ用いる場合の例である。
【００２７】第一の命令語は比較命令（cmp.gt）であっ
て、データレジスタ領域１（ｒ１）と即値”２”とを比
較し、データレジスタ領域１の方が大きい場合にプレデ
ィケイトレジスタ領域０（ｐ０）に「真」を、そうでな
い場合には「偽」を書き込む。ここで、プレディケイト
レジスタ１０５に含まれる複数のプレディケイトレジス
タ領域のうち、どのプレディケイトレジスタ領域に値を
書き込むかは、演算命令１フィールドのプレディケイト
レジスタ選択フィールド（Ｐフィールド）の一部を用い
て指定されている。また、どのプレディケイトレジスタ
領域に値を書き込むかの指定方法は、プレディケイトレ
ジスタ選択フィールド（Ｐフィールド）の一部を用いる
以外にも、例えば、命令フィールド（Ｉフィールド）の
一部を用いて指定しても良い。
て、データレジスタ領域１（ｒ１）と即値”２”とを比
較し、データレジスタ領域１の方が大きい場合にプレデ
ィケイトレジスタ領域０（ｐ０）に「真」を、そうでな
い場合には「偽」を書き込む。ここで、プレディケイト
レジスタ１０５に含まれる複数のプレディケイトレジス
タ領域のうち、どのプレディケイトレジスタ領域に値を
書き込むかは、演算命令１フィールドのプレディケイト
レジスタ選択フィールド（Ｐフィールド）の一部を用い
て指定されている。また、どのプレディケイトレジスタ
領域に値を書き込むかの指定方法は、プレディケイトレ
ジスタ選択フィールド（Ｐフィールド）の一部を用いる
以外にも、例えば、命令フィールド（Ｉフィールド）の
一部を用いて指定しても良い。
【００２８】第二の命令語は減算命令（sub）である。
この命令では、ｒ１から即値”１”を減じ、その結果を
ｒ１に書き戻す処理を行う。但し、この命令語には
「（ｐ０）」という修飾語が前置されているので、もし
ｐ０が「真」であればこの減算命令は実行されるが、も
しｐ０が「偽」であればこの減算命令は実行されない。
この命令では、ｒ１から即値”１”を減じ、その結果を
ｒ１に書き戻す処理を行う。但し、この命令語には
「（ｐ０）」という修飾語が前置されているので、もし
ｐ０が「真」であればこの減算命令は実行されるが、も
しｐ０が「偽」であればこの減算命令は実行されない。
【００２９】第三の命令語は加算命令（add）である。
この命令では、データレジスタ領域２（ｒ２）とｒ１と
を加算し、ｒ２に書き戻す処理を行う。
この命令では、データレジスタ領域２（ｒ２）とｒ１と
を加算し、ｒ２に書き戻す処理を行う。
【００３０】続いて、本実施の形態の別の動作の例につ
いて、図７、図８及び図９を用いて説明する。図７はＣ
言語による別のプログラム例を、図８は図７のプログラ
ムをプレディケイトレジスタ型の演算処理装置に与える
形式にコンパイルした命令語列の例を示す。図８におい
て、５０１は演算器１に与える命令語列、５０２は演算
器２に与える命令語列である。ここでは簡単のため、演
算器１と演算器２とが同じ速度で各命令語を処理するも
のとして説明する。
いて、図７、図８及び図９を用いて説明する。図７はＣ
言語による別のプログラム例を、図８は図７のプログラ
ムをプレディケイトレジスタ型の演算処理装置に与える
形式にコンパイルした命令語列の例を示す。図８におい
て、５０１は演算器１に与える命令語列、５０２は演算
器２に与える命令語列である。ここでは簡単のため、演
算器１と演算器２とが同じ速度で各命令語を処理するも
のとして説明する。
【００３１】まず、演算器２は第一の命令語（add）に
より、ｒ３とｒ４の加算を行い、結果をｒ５に格納す
る。この処理と同時に演算器１は第一の命令語（add）
により、ｒ１とｒ２の加算を行い、結果をｒ７に格納す
る。
より、ｒ３とｒ４の加算を行い、結果をｒ５に格納す
る。この処理と同時に演算器１は第一の命令語（add）
により、ｒ１とｒ２の加算を行い、結果をｒ７に格納す
る。
【００３２】続くステップで、演算器１は第二の命令語
（mul）により、ｒ７とｒ６の乗算を行い、結果をｒ７
に格納する。同時に、演算器２は第二の命令語（xfer）
により、データレジスタの値の転送を行う。この例で
は、データレジスタ２０２に含まれるデータレジスタ領
域５（ｒ５）が保持している値を、データレジスタ１０
２に含まれるデータレジスタ領域５（ｒ５）に書き込
む。
（mul）により、ｒ７とｒ６の乗算を行い、結果をｒ７
に格納する。同時に、演算器２は第二の命令語（xfer）
により、データレジスタの値の転送を行う。この例で
は、データレジスタ２０２に含まれるデータレジスタ領
域５（ｒ５）が保持している値を、データレジスタ１０
２に含まれるデータレジスタ領域５（ｒ５）に書き込
む。
【００３３】次のステップで、演算器１と演算器２はと
もに第三の命令語（cmp.gt）により、比較命令を実行
し、比較の結果をプレディケイトレジスタ領域０（ｐ
０）にそれぞれ格納する。
もに第三の命令語（cmp.gt）により、比較命令を実行
し、比較の結果をプレディケイトレジスタ領域０（ｐ
０）にそれぞれ格納する。
【００３４】さらに次のステップでは、演算器１は、ｐ
０の値が「真」である場合、第四の命令語（add）によ
りｒ７と即値１との加算を行い、結果をｒ７に格納す
る。また同時に、演算器２は、ｐ０の値が「真」である
場合、第四の命令語（add）によりｒ５と即値２との加
算を行い、結果をｒ５に格納する。
０の値が「真」である場合、第四の命令語（add）によ
りｒ７と即値１との加算を行い、結果をｒ７に格納す
る。また同時に、演算器２は、ｐ０の値が「真」である
場合、第四の命令語（add）によりｒ５と即値２との加
算を行い、結果をｒ５に格納する。
【００３５】次に、図９は、図７のプログラムを、本実
施の形態のプレディケイトレジスタ型の演算処理装置に
与える形式にコンパイルした命令語列の例を示す。図９
において、５１１は演算器１に与える命令語列、５１２
は演算器２に与える命令語列である。
施の形態のプレディケイトレジスタ型の演算処理装置に
与える形式にコンパイルした命令語列の例を示す。図９
において、５１１は演算器１に与える命令語列、５１２
は演算器２に与える命令語列である。
【００３６】この例の特徴は、命令語列５１２の第二命
令語（cmp.gt）に付加されているＢパラメータである。
このパラメータは、命令フィールドの中のプレディケイ
トレジスタ報知フィールド（Ｂフィールド）に対応して
おり、他の演算器に対してプレディケイトレジスタの更
新を報知（Ｂｒｏａｄｃａｓｔ）するかどうかを決定す
る。この第二命令語を実行すると、演算器２のプレディ
ケイトレジスタ領域０（ｐ０）が保持している値が更新
されるだけでなく、他の演算器、この例では演算器１、
のプレディケイトレジスタ領域０（ｐ０）の保持する値
も更新される。この動作は、演算器１及び演算器２が持
つセレクタ１０６及び２０６（図５）によって実現され
る。
令語（cmp.gt）に付加されているＢパラメータである。
このパラメータは、命令フィールドの中のプレディケイ
トレジスタ報知フィールド（Ｂフィールド）に対応して
おり、他の演算器に対してプレディケイトレジスタの更
新を報知（Ｂｒｏａｄｃａｓｔ）するかどうかを決定す
る。この第二命令語を実行すると、演算器２のプレディ
ケイトレジスタ領域０（ｐ０）が保持している値が更新
されるだけでなく、他の演算器、この例では演算器１、
のプレディケイトレジスタ領域０（ｐ０）の保持する値
も更新される。この動作は、演算器１及び演算器２が持
つセレクタ１０６及び２０６（図５）によって実現され
る。
【００３７】通常動作の場合、プレディケイトレジスタ
報知フィールド（Ｂフィールド）の値は「偽」であり、
この場合、セレクタは、同じ演算器内のＡＬＵが生成し
たプレディケイトレジスタへの書き込みデータを選択
し、プレディケイトレジスタへ格納する。しかし、命令
語にＢパラメータが指定された事によってプレディケイ
トレジスタ報知フィールド（Ｂフィールド）の値が
「真」であった場合、セレクタはＢフィールドが「真」
である演算器から出力される書き込みデータを選択し、
プレディケイトレジスタに格納する。
報知フィールド（Ｂフィールド）の値は「偽」であり、
この場合、セレクタは、同じ演算器内のＡＬＵが生成し
たプレディケイトレジスタへの書き込みデータを選択
し、プレディケイトレジスタへ格納する。しかし、命令
語にＢパラメータが指定された事によってプレディケイ
トレジスタ報知フィールド（Ｂフィールド）の値が
「真」であった場合、セレクタはＢフィールドが「真」
である演算器から出力される書き込みデータを選択し、
プレディケイトレジスタに格納する。
【００３８】このような他の演算器に対して報知する事
が可能な特徴を持つプレディケイトレジスタ更新手段を
持つことによって、データレジスタの不要な転送処理を
削減することが可能になる。
が可能な特徴を持つプレディケイトレジスタ更新手段を
持つことによって、データレジスタの不要な転送処理を
削減することが可能になる。
【００３９】続いて、本実施の形態の別の動作の例につ
いて、図１０、図１１及び図１２に示す。図１０はＣ言
語によるプログラム例を、図１１は図１０のプログラム
をプレディケイトレジスタ型の演算処理装置に与える形
式にコンパイルした命令語列の例を、図１２は図１０の
プログラムを報知可能なプレディケイトレジスタ型の演
算処理装置に与える形式にコンパイルした命令語列の例
を、それぞれ示す。
いて、図１０、図１１及び図１２に示す。図１０はＣ言
語によるプログラム例を、図１１は図１０のプログラム
をプレディケイトレジスタ型の演算処理装置に与える形
式にコンパイルした命令語列の例を、図１２は図１０の
プログラムを報知可能なプレディケイトレジスタ型の演
算処理装置に与える形式にコンパイルした命令語列の例
を、それぞれ示す。
【００４０】この例では、演算処理装置は３つ以上の演
算器を持つことを前提としている。図から判るように、
上で述べた例と同様、報知機能を有効に利用する命令語
列を生成することで、より簡単な命令語列とすることが
可能である。
算器を持つことを前提としている。図から判るように、
上で述べた例と同様、報知機能を有効に利用する命令語
列を生成することで、より簡単な命令語列とすることが
可能である。
【００４１】次に、図１は、本発明の別の一実施の形態
の演算処理装置の概略構成を示している。図１の実施の
形態は、図５の実施の形態に対して、一つの演算器が内
蔵しているＡＬＵの個数が異なる点（図５では１個、図
１では２個）と、プレディケイトレジスタへの書き込み
データを報知する際にセレクタではなくバス１００を介
する点が、構成上の主な相違点である。以下の説明で
は、第一の実施の形態に対して構成または動作が異なる
点について説明する。
の演算処理装置の概略構成を示している。図１の実施の
形態は、図５の実施の形態に対して、一つの演算器が内
蔵しているＡＬＵの個数が異なる点（図５では１個、図
１では２個）と、プレディケイトレジスタへの書き込み
データを報知する際にセレクタではなくバス１００を介
する点が、構成上の主な相違点である。以下の説明で
は、第一の実施の形態に対して構成または動作が異なる
点について説明する。
【００４２】本実施の形態では、命令語は演算命令１フ
ィールド、演算命令２フィールド、演算命令３フィール
ド、演算命令４フィールド、の４つから構成される。各
演算命令フィールドの構成要素は、第一の実施の形態と
同じである。これらの演算命令フィールドのうち、演算
命令１フィールドと演算命令２フィールドとは、第１の
演算命令フィールドグループとして演算器１へ、演算命
令３フィールドと演算命令４フィールドは、第２の演算
命令フィールドグループとして演算器２へ、それぞれ供
給される。各演算器はＡＬＵをそれぞれ２つ内蔵してい
るため、命令レジスタ１０１及び２０１は、各々、同時
にそれぞれ２つの命令フィールドを格納するように構成
されている。
ィールド、演算命令２フィールド、演算命令３フィール
ド、演算命令４フィールド、の４つから構成される。各
演算命令フィールドの構成要素は、第一の実施の形態と
同じである。これらの演算命令フィールドのうち、演算
命令１フィールドと演算命令２フィールドとは、第１の
演算命令フィールドグループとして演算器１へ、演算命
令３フィールドと演算命令４フィールドは、第２の演算
命令フィールドグループとして演算器２へ、それぞれ供
給される。各演算器はＡＬＵをそれぞれ２つ内蔵してい
るため、命令レジスタ１０１及び２０１は、各々、同時
にそれぞれ２つの命令フィールドを格納するように構成
されている。
【００４３】ＡＬＵからそれぞれ出力される、プレディ
ケイトレジスタへ書き込む値は、それぞれの演算器内部
のプレディケイトレジスタへ書き込まれる他に、プレデ
ィケイトレジスタ報知用のバスに出力することができる
構成になっている。このバスを経由して、各ＡＬＵによ
って出力されるプレディケイトレジスタへ書き込む値
を、全演算器の指定されたプレディケイトレジスタ領域
に同時に報知し、格納することができる。
ケイトレジスタへ書き込む値は、それぞれの演算器内部
のプレディケイトレジスタへ書き込まれる他に、プレデ
ィケイトレジスタ報知用のバスに出力することができる
構成になっている。このバスを経由して、各ＡＬＵによ
って出力されるプレディケイトレジスタへ書き込む値
を、全演算器の指定されたプレディケイトレジスタ領域
に同時に報知し、格納することができる。
【００４４】このような構成を採ることによって、演算
器の個数や、ＡＬＵの個数を増やした場合にも、多入力
セレクタによる信号遅延や、多くの信号線を独立に接続
する為の実装面積の増大を、最小限に抑えたうえで実現
することができる。
器の個数や、ＡＬＵの個数を増やした場合にも、多入力
セレクタによる信号遅延や、多くの信号線を独立に接続
する為の実装面積の増大を、最小限に抑えたうえで実現
することができる。
【００４５】次に図１３は、図１で示したプレディケイ
トレジスタ更新の手段について、詳しく示したものであ
る。図１３において、１１はどのＡＬＵからの結果出力
を報知するかを決定するプレディケイトレジスタ報知調
停回路、１２は１１で決定した結果出力を選択するプレ
ディケイトレジスタ報知セレクタ、１３は報知にかかわ
る例外発生回路、１４は例外発生回路から発生される例
外信号、１５は例外信号１４を受ける例外処理回路、１
６は例外処理回路１５から出力される演算停止信号、１
０７及び２０７はプレディケイトレジスタ１０５及び２
０５に格納されている値を元にしてＡＬＵ１０３及び２
０３を動作させるかどうかを決める命令マスク手段（論
理積回路）、１０８及び２０８はプレディケイトレジス
タ書き込み値が報知されている時にそれをプレディケイ
トレジスタに供給するプレディケイトレジスタ報知デー
タ供給手段（論理和回路）、である。なお、図中の点線
は、この説明には関係がないが、ＡＬＵとデータレジス
タとを接続する回路を示している。
トレジスタ更新の手段について、詳しく示したものであ
る。図１３において、１１はどのＡＬＵからの結果出力
を報知するかを決定するプレディケイトレジスタ報知調
停回路、１２は１１で決定した結果出力を選択するプレ
ディケイトレジスタ報知セレクタ、１３は報知にかかわ
る例外発生回路、１４は例外発生回路から発生される例
外信号、１５は例外信号１４を受ける例外処理回路、１
６は例外処理回路１５から出力される演算停止信号、１
０７及び２０７はプレディケイトレジスタ１０５及び２
０５に格納されている値を元にしてＡＬＵ１０３及び２
０３を動作させるかどうかを決める命令マスク手段（論
理積回路）、１０８及び２０８はプレディケイトレジス
タ書き込み値が報知されている時にそれをプレディケイ
トレジスタに供給するプレディケイトレジスタ報知デー
タ供給手段（論理和回路）、である。なお、図中の点線
は、この説明には関係がないが、ＡＬＵとデータレジス
タとを接続する回路を示している。
【００４６】プレディケイトレジスタ報知調停回路１１
は、命令レジスタ１０１及び２０１に含まれるＢフィー
ルドの値を元に、どのＡＬＵの演算結果を報知するかを
決定し、プレディケイトレジスタ報知セレクタ１２に伝
える。決定のための方法は任意の方法で構わないが、例
えば、演算器に予め設定した固定の優先順位によって決
定する方法や、複数の演算器からの同時報知は資源衝突
のエラーとして例外を発生する方法などが考えられる。
例外発生位回路１３は、そのような例外信号１４を発生
するための回路であり、この例外信号１４に応じて例外
処理回路１４は演算停止信号１６を各演算器に供給す
る。これにより、各演算器の演算が停止され、リセット
待ち状態となる。
は、命令レジスタ１０１及び２０１に含まれるＢフィー
ルドの値を元に、どのＡＬＵの演算結果を報知するかを
決定し、プレディケイトレジスタ報知セレクタ１２に伝
える。決定のための方法は任意の方法で構わないが、例
えば、演算器に予め設定した固定の優先順位によって決
定する方法や、複数の演算器からの同時報知は資源衝突
のエラーとして例外を発生する方法などが考えられる。
例外発生位回路１３は、そのような例外信号１４を発生
するための回路であり、この例外信号１４に応じて例外
処理回路１４は演算停止信号１６を各演算器に供給す
る。これにより、各演算器の演算が停止され、リセット
待ち状態となる。
【００４７】プレディケイトレジスタ報知セレクタ１２
は、調停回路１１の決定に基づき、必要なら各演算器か
らの演算結果を報知する。
は、調停回路１１の決定に基づき、必要なら各演算器か
らの演算結果を報知する。
【００４８】報知されたデータは、プレディケイトレジ
スタ報知データ供給手段１０８及び２０８によって、プ
レディケイトレジスタ１０５及び２０５に供給される。
プレディケイトレジスタ報知データ供給手段１０８及び
２０８は、単純な論理和を求める回路によって構成され
る。この回路は、必ずしも論理和を求める手段である必
要はなく、例えば、報知データが供給されているときに
は報知データを、供給されていないときには演算器内部
のＡＬＵからのデータを、選択的に供給する選択回路で
も良い。
スタ報知データ供給手段１０８及び２０８によって、プ
レディケイトレジスタ１０５及び２０５に供給される。
プレディケイトレジスタ報知データ供給手段１０８及び
２０８は、単純な論理和を求める回路によって構成され
る。この回路は、必ずしも論理和を求める手段である必
要はなく、例えば、報知データが供給されているときに
は報知データを、供給されていないときには演算器内部
のＡＬＵからのデータを、選択的に供給する選択回路で
も良い。
【００４９】プレディケイトレジスタ１０５及び２０５
は、複数の記憶領域を持つことを想定している。プレデ
ィケイトレジスタへの値の格納の際に、どのプレディケ
イトレジスタ領域に対して値を格納するかは、命令レジ
スタ１０１及び２０１に格納されているオペランドの値
によって、決定される。また、プレディケイトレジスタ
からの値の読み出しの際に、どのプレディケイトレジス
タ領域から値を読み出すかも、命令レジスタ１０１及び
２０１に格納されているオペランドの値によって、決定
される。これら、プレディケイトレジスタ領域の選択に
関わる情報は、命令レジスタのＰフィールド、もしくは
Ｉフィールドに格納される。
は、複数の記憶領域を持つことを想定している。プレデ
ィケイトレジスタへの値の格納の際に、どのプレディケ
イトレジスタ領域に対して値を格納するかは、命令レジ
スタ１０１及び２０１に格納されているオペランドの値
によって、決定される。また、プレディケイトレジスタ
からの値の読み出しの際に、どのプレディケイトレジス
タ領域から値を読み出すかも、命令レジスタ１０１及び
２０１に格納されているオペランドの値によって、決定
される。これら、プレディケイトレジスタ領域の選択に
関わる情報は、命令レジスタのＰフィールド、もしくは
Ｉフィールドに格納される。
【００５０】以上の実施の形態では、演算器相互間での
プレディケイトレジスタの値の選択は、プレディケイト
レジスタへの書き込みデータを選択する方法によって実
現していた。すなわち、どのＡＬＵの出力をプレディケ
イトレジスタに書き込むかを切り換えることにより、プ
レディケイトレジスタの値の選択を行っていた。しか
し、プレディケイトレジスタの値の選択は、プレディケ
イトレジスタからの読み出しデータを選択する方法を用
いて行うこともできる。
プレディケイトレジスタの値の選択は、プレディケイト
レジスタへの書き込みデータを選択する方法によって実
現していた。すなわち、どのＡＬＵの出力をプレディケ
イトレジスタに書き込むかを切り換えることにより、プ
レディケイトレジスタの値の選択を行っていた。しか
し、プレディケイトレジスタの値の選択は、プレディケ
イトレジスタからの読み出しデータを選択する方法を用
いて行うこともできる。
【００５１】この場合の動作の例について、図１５に示
す。図１５は、図１０のプログラムを、読み出し値を報
知可能なプレディケイトレジスタ型の演算処理装置に与
える形式にコンパイルした命令語列の例を示す。ここで
は、参照すべきプレディケイトレジスタを示すために、
プレディケイトレジスタを示す命令語に、演算器の番号
を指定する構成としている。すなわち、例えば、演算器
２の第三の命令語の先頭部の「（ｐ０：１）」は、演算
器１のプレイディケイトレジスタ領域１（ｐ１）を参照
すべきことを規定している。
す。図１５は、図１０のプログラムを、読み出し値を報
知可能なプレディケイトレジスタ型の演算処理装置に与
える形式にコンパイルした命令語列の例を示す。ここで
は、参照すべきプレディケイトレジスタを示すために、
プレディケイトレジスタを示す命令語に、演算器の番号
を指定する構成としている。すなわち、例えば、演算器
２の第三の命令語の先頭部の「（ｐ０：１）」は、演算
器１のプレイディケイトレジスタ領域１（ｐ１）を参照
すべきことを規定している。
【００５２】図１４は、このような機能を実現する本発
明のさらに別の実施の形態の演算処理装置の概略構成を
示している。すなわち、この実施の形態は、図１の実施
の形態に対して、プレディケイトレジスタの書込値を報
知するのではなく、プレディケイトレジスタからの読み
出し値を報知する点が、構成上の主な相違点である。以
下の説明では、主として、前出の実施例に対して構成ま
たは動作が異なる点について説明する。
明のさらに別の実施の形態の演算処理装置の概略構成を
示している。すなわち、この実施の形態は、図１の実施
の形態に対して、プレディケイトレジスタの書込値を報
知するのではなく、プレディケイトレジスタからの読み
出し値を報知する点が、構成上の主な相違点である。以
下の説明では、主として、前出の実施例に対して構成ま
たは動作が異なる点について説明する。
【００５３】各ＡＬＵから出力される、プレディケイト
レジスタへ書き込む値は、それぞれの演算器内部のプレ
ディケイトレジスタへ書き込まれる。各プレディケイト
レジスタから読み出される値は、プレディケイト報知用
のバス１４０に出力される。このバスを経由して、各Ａ
ＬＵはどの演算器が格納しているプレディケイトレジス
タの値も参照することができる。どのプレディケイトレ
ジスタの値を参照するかは、図１５で前述したように、
プレディケイトレジスタを参照する命令語の中に指定さ
れた演算器の番号により決定される。
レジスタへ書き込む値は、それぞれの演算器内部のプレ
ディケイトレジスタへ書き込まれる。各プレディケイト
レジスタから読み出される値は、プレディケイト報知用
のバス１４０に出力される。このバスを経由して、各Ａ
ＬＵはどの演算器が格納しているプレディケイトレジス
タの値も参照することができる。どのプレディケイトレ
ジスタの値を参照するかは、図１５で前述したように、
プレディケイトレジスタを参照する命令語の中に指定さ
れた演算器の番号により決定される。
【００５４】このような構成を取ることによって、演算
器の個数や、ＡＬＵの個数を増やした場合にも、多入力
セレクタによる信号遅延や、多くの信号線を独立に接続
するための実装面積の増大を、最小限に抑えた上で実現
することができる。
器の個数や、ＡＬＵの個数を増やした場合にも、多入力
セレクタによる信号遅延や、多くの信号線を独立に接続
するための実装面積の増大を、最小限に抑えた上で実現
することができる。
【００５５】プレディケイトレジスタの報知の方法を、
図１のような構成とするか、図１４のような構成とする
かは、ソフトウエアの構造に影響を与える点以外、任意
である。
図１のような構成とするか、図１４のような構成とする
かは、ソフトウエアの構造に影響を与える点以外、任意
である。
【００５６】また、本発明は上述した実施の形態のみに
限定されるものではなく、要旨を逸脱しない範囲で適宜
内容を変更して実施することができる。
限定されるものではなく、要旨を逸脱しない範囲で適宜
内容を変更して実施することができる。
【００５７】例えば、実施の形態中では、演算器は最大
２個、１演算器当たりのＡＬＵは最大２個、として記述
しているが、この値はなんら制約となるものではなく、
必要に応じて演算器やＡＬＵの数を増減することが可能
である。
２個、１演算器当たりのＡＬＵは最大２個、として記述
しているが、この値はなんら制約となるものではなく、
必要に応じて演算器やＡＬＵの数を増減することが可能
である。
【００５８】また実施の形態中では、命令語の構成や命
令フィールドの構成について示しているが、この構成自
体もここに示した例に限らず、自由な構成で実施可能で
ある。
令フィールドの構成について示しているが、この構成自
体もここに示した例に限らず、自由な構成で実施可能で
ある。
【００５９】また実施の形態中では、プレディケイトレ
ジスタは、特定のパスでのみ読み書きが行われるように
記述しているが、これは説明の簡単のためであり、例え
ば、任意のデータレジスタと任意のプレディケイトレジ
スタとの間で値を転送するといった構成となっても差し
支えない。
ジスタは、特定のパスでのみ読み書きが行われるように
記述しているが、これは説明の簡単のためであり、例え
ば、任意のデータレジスタと任意のプレディケイトレジ
スタとの間で値を転送するといった構成となっても差し
支えない。
【００６０】
【発明の効果】以上述べたように本発明によれば、１命
令語中に複数の演算命令フィールドを持ち、複数の演算
の処理を並列に実行する演算処理装置において、複数の
演算を実行するための複数の演算器の相互間での、演算
結果の転送処理の回数を削減することで、処理プログラ
ムのステップ数を小さくすることが可能になる。
令語中に複数の演算命令フィールドを持ち、複数の演算
の処理を並列に実行する演算処理装置において、複数の
演算を実行するための複数の演算器の相互間での、演算
結果の転送処理の回数を削減することで、処理プログラ
ムのステップ数を小さくすることが可能になる。
【００６１】また、演算器相互間で演算結果データを転
送するのに必要な信号線数は、データレジスタのビット
幅に対してプレディケイトレジスタのビット幅が小さい
ために、より狭い面積での回路実装が可能であり、演算
器相互間の転送をより高速に行うことが可能である。
送するのに必要な信号線数は、データレジスタのビット
幅に対してプレディケイトレジスタのビット幅が小さい
ために、より狭い面積での回路実装が可能であり、演算
器相互間の転送をより高速に行うことが可能である。
【００６２】以上の利点により、演算処理装置全体の実
性能を向上させることができるという効果がある。
性能を向上させることができるという効果がある。
【図１】 本発明の他の一実施の形態の演算処理装置の
概略構成を示すブロック図である。
概略構成を示すブロック図である。
【図２】 Ｃ言語によるプログラム例を示す説明図であ
る。
る。
【図３】 従来型の演算処理装置に与える形式にコンパ
イルした例を示す説明図である。
イルした例を示す説明図である。
【図４】 プレディケイトレジスタ型の演算処理装置に
与える形式にコンパイルした例を示す説明図である。
与える形式にコンパイルした例を示す説明図である。
【図５】 本発明の一実施の形態の演算処理装置の概略
構成を示すブロック図である。
構成を示すブロック図である。
【図６】 本発明の一実施の形態での命令語を示す説明
図である。
図である。
【図７】 Ｃ言語によるプログラム例を示す説明図であ
る。
る。
【図８】 プレディケイトレジスタ型の演算処理装置に
与える形式にコンパイルした命令語列の例を示す説明図
である。
与える形式にコンパイルした命令語列の例を示す説明図
である。
【図９】 実施の形態のプレディケイトレジスタ型の演
算処理装置に与える形式にコンパイルした命令語列の例
を示す説明図である。
算処理装置に与える形式にコンパイルした命令語列の例
を示す説明図である。
【図１０】 Ｃ言語によるプログラム例を示す説明図で
ある。
ある。
【図１１】 プレディケイトレジスタ型の演算処理装置
に与える形式にコンパイルした命令語列の例を示す説明
図である。
に与える形式にコンパイルした命令語列の例を示す説明
図である。
【図１２】 報知可能なプレディケイトレジスタ型の演
算処理装置に与える形式にコンパイルした命令語列の例
を示す説明図である。
算処理装置に与える形式にコンパイルした命令語列の例
を示す説明図である。
【図１３】 プレディケイトレジスタ更新手段の概略構
成を示すブロック図である。
成を示すブロック図である。
【図１４】 本発明のさらに他の実施の形態の演算処理
装置の概略構成を示すブロック図である。
装置の概略構成を示すブロック図である。
【図１５】 読み込み値を報知可能なプレディケイトレ
ジスタ型の演算処理装置に与える形式にコンパイルした
命令語列の例を示す説明図である。
ジスタ型の演算処理装置に与える形式にコンパイルした
命令語列の例を示す説明図である。
１…演算器１、２…演算器２、３…命令キャッシュ、４
…データキャッシュ、１１…プレディケイトレジスタ報
知調停回路、１２…プレディケイトレジスタ報知セレク
タ、１３…例外発生回路、１４…例外信号、１５…例外
処理回路、１６…演算停止信号、１００…バス、１０１
…命令レジスタ、１０２…データレジスタ、１０３…Ａ
ＬＵ、１０４…ＡＬＵ、１０５…プレディケイトレジス
タ、１０６…セレクタ、１０７…命令マスク手段、１０
８…プレディケイトレジスタ報知データ供給手段、１４
０…バス、２０１…命令レジスタ、２０２…データレジ
スタ、２０３…ＡＬＵ、２０４…ＡＬＵ、２０５…プレ
ディケイトレジスタ、２０６…セレクタ、２０７…命令
マスク手段、２０８…プレディケイトレジスタ報知デー
タ供給手段、５０１…演算器１向け命令列、５０２…演
算器２向け命令列、５１１…演算器１向け命令列、５１
２…演算器２向け命令列、６０１…命令語、６１１…演
算命令１フィールド、６１２…演算命令２フィールド、
６２１…プレディケイトレジスタ選択フィールド（Ｐフ
ィールド）、６２２…プレディケイトレジスタ報知フィ
ールド（Ｂフィールド）、６２３…命令フィールド（Ｉ
フィールド）、６３１…プレディケイトレジスタ選択フ
ィールド（Ｐフィールド）、６３２…プレディケイトレ
ジスタ報知フィールド（Ｂフィールド）、６３３…命令
フィールド（Ｉフィールド）。
…データキャッシュ、１１…プレディケイトレジスタ報
知調停回路、１２…プレディケイトレジスタ報知セレク
タ、１３…例外発生回路、１４…例外信号、１５…例外
処理回路、１６…演算停止信号、１００…バス、１０１
…命令レジスタ、１０２…データレジスタ、１０３…Ａ
ＬＵ、１０４…ＡＬＵ、１０５…プレディケイトレジス
タ、１０６…セレクタ、１０７…命令マスク手段、１０
８…プレディケイトレジスタ報知データ供給手段、１４
０…バス、２０１…命令レジスタ、２０２…データレジ
スタ、２０３…ＡＬＵ、２０４…ＡＬＵ、２０５…プレ
ディケイトレジスタ、２０６…セレクタ、２０７…命令
マスク手段、２０８…プレディケイトレジスタ報知デー
タ供給手段、５０１…演算器１向け命令列、５０２…演
算器２向け命令列、５１１…演算器１向け命令列、５１
２…演算器２向け命令列、６０１…命令語、６１１…演
算命令１フィールド、６１２…演算命令２フィールド、
６２１…プレディケイトレジスタ選択フィールド（Ｐフ
ィールド）、６２２…プレディケイトレジスタ報知フィ
ールド（Ｂフィールド）、６２３…命令フィールド（Ｉ
フィールド）、６３１…プレディケイトレジスタ選択フ
ィールド（Ｐフィールド）、６３２…プレディケイトレ
ジスタ報知フィールド（Ｂフィールド）、６３３…命令
フィールド（Ｉフィールド）。
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｇ０６Ｆ 9/34 ３３０ Ｇ０６Ｆ 9/34 ３３０
(72)発明者 藤川 義文
神奈川県川崎市麻生区王禅寺1099番地
株式会社日立製作所 システム開発研究
所内
(72)発明者 野尻 徹
神奈川県川崎市麻生区王禅寺1099番地
株式会社日立製作所 システム開発研究
所内
(72)発明者 西岡 清和
神奈川県川崎市麻生区王禅寺1099番地
株式会社日立製作所 システム開発研究
所内
(56)参考文献 特開 平５−233281（ＪＰ，Ａ)
特開 平７−253882（ＪＰ，Ａ)
特開 平４−230527（ＪＰ，Ａ)
特開 平５−274143（ＪＰ，Ａ)
特開 平８−328855（ＪＰ，Ａ)
特開 平６−161749（ＪＰ，Ａ)
国際公開96／29646（ＷＯ，Ａ１)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 9/30 - 9/42
Claims (4)
- 【請求項１】１命令語中に複数の演算命令フィールドを
持ち、複数の演算の処理を並列に実行する演算処理装置
において、 前記複数の演算命令フィールドを、それぞれが少なくと
も１つの演算命令フィールドを含む複数の演算命令フィ
ールドグループに分け、 これら複数の演算命令フィールドグループにそれぞれ対
応して設けられ、それぞれが対応する演算命令フィール
ドグループでのみ評価される複数のレジスタと、 前記複数のレジスタに格納されている値の評価に基づい
て演算を実行するかどうかを選択する演算回路と、 前記複数のレジスタに演算結果に基づいて値を格納する
手段とを具備し、 前記複数のレジスタに値を格納する手段は、 それぞれが対応する演算命令フィールドグループでの演
算結果を評価した値と、それぞれが対応する演算命令フ
ィールドグループ以外での演算結果を評価した値とを、
選択的に格納する手段であることを特徴とする演算処理
装置。 - 【請求項２】１命令語中に複数の演算命令フィールドを
持ち、前記複数の演算の処理を並列に実行する演算処理
装置において、 前記複数の演算命令フィールドを、それぞれが少なくと
も１つの演算命令フィールドを含む複数の演算命令フィ
ールドグループに分け、 これら複数の演算命令フィールドグループにそれぞれ対
応して設けられ、いずれかの演算命令フィールドグルー
プで評価される複数のレジスタと、 前 記複数のレジスタに格納されている値に基づいて演算
を実行するかどうかを決定する演算回路とを具備し、前記演算回路は、 演算命令で特定された前記複数のレジスタのうちのいず
れかのレジスタを選択し、 前記選択したレジスタに格納されている真偽を示す値に
基づいて、前記演算を 実行するか否かを決定することを
特徴とする演算処理装置 。 - 【請求項３】請求項１に記載の演算処理装置であって、 前記複数のレジスタに値を格納する手段は、 前記複数の演算命令フィールドグループの全てに向けて
演算結果を評価した値が報知されている場合には、該報
知されている値を選択して格納し、 そうでない場合には、それぞれが対応する演算命令フィ
ールドグループでの演算結果を評価した値を選択して格
納する手段であることを特徴とする演算処理装置。 - 【請求項４】１命令語中に複数の演算命令フィールドを
持ち、複数の演算の処理を並列に実行する演算処理装置
において、 それぞれ、前記複数の演算命令フィールドの少なくとも
１つの演算命令フィールドに対応して設けられた複数の
演算器を備え、 各演算器は、 前記少なくとも１つの演算命令フィールドを保持する命
令レジスタと、 前記少なくとも１つの演算命令フィールドに対応して演
算を行う演算回路と、 該演算回路の演算を実行するか否かを決定する値を格納
するレジスタとを有し、 予め定められた命令について、その命令の演算結果を評
価した値を、すべての前記演算器内の、前記レジスタに
書き込む手段をさらに備え、 前記各演算器内の演算回路は、前記レジスタを指定され
た演算命令について、当該レジスタに書き込まれた値に
応じて当該演算命令を実行するか否かを決定することを
特徴とする演算処理装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18214196A JP3442225B2 (ja) | 1996-07-11 | 1996-07-11 | 演算処理装置 |
| US08/884,667 US6041399A (en) | 1996-07-11 | 1997-06-27 | VLIW system with predicated instruction execution for individual instruction fields |
| TW086109502A TW390991B (en) | 1996-07-11 | 1997-07-05 | Arithmetic processing unit |
| KR1019970031776A KR100279784B1 (ko) | 1996-07-11 | 1997-07-09 | 연산처리장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18214196A JP3442225B2 (ja) | 1996-07-11 | 1996-07-11 | 演算処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1027102A JPH1027102A (ja) | 1998-01-27 |
| JP3442225B2 true JP3442225B2 (ja) | 2003-09-02 |
Family
ID=16113074
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18214196A Expired - Fee Related JP3442225B2 (ja) | 1996-07-11 | 1996-07-11 | 演算処理装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6041399A (ja) |
| JP (1) | JP3442225B2 (ja) |
| KR (1) | KR100279784B1 (ja) |
| TW (1) | TW390991B (ja) |
Families Citing this family (50)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3790607B2 (ja) * | 1997-06-16 | 2006-06-28 | 松下電器産業株式会社 | Ｖｌｉｗプロセッサ |
| US6366999B1 (en) * | 1998-01-28 | 2002-04-02 | Bops, Inc. | Methods and apparatus to support conditional execution in a VLIW-based array processor with subword execution |
| JP2000222218A (ja) * | 1999-02-01 | 2000-08-11 | Fujitsu Ltd | コンパイル装置および記録媒体 |
| US6405300B1 (en) * | 1999-03-22 | 2002-06-11 | Sun Microsystems, Inc. | Combining results of selectively executed remaining sub-instructions with that of emulated sub-instruction causing exception in VLIW processor |
| US20040158695A1 (en) * | 1999-05-03 | 2004-08-12 | Laurent Ugen | Method and apparatus for handling transfer of guarded instructions in a computer system |
| GB2352308B (en) * | 1999-07-21 | 2004-06-30 | Element 14 Ltd | Accessing a test condition |
| GB2352536A (en) * | 1999-07-21 | 2001-01-31 | Element 14 Ltd | Conditional instruction execution |
| US6728865B1 (en) | 1999-10-20 | 2004-04-27 | Transmeta Corporation | Pipeline replay support for unaligned memory operations |
| US6604188B1 (en) | 1999-10-20 | 2003-08-05 | Transmeta Corporation | Pipeline replay support for multi-cycle operations wherein all VLIW instructions are flushed upon detection of a multi-cycle atom operation in a VLIW instruction |
| US6738892B1 (en) * | 1999-10-20 | 2004-05-18 | Transmeta Corporation | Use of enable bits to control execution of selected instructions |
| US7210025B1 (en) * | 2000-04-19 | 2007-04-24 | Uht Augustus K | Automatic and transparent hardware conversion of traditional control flow to predicates |
| US6886094B1 (en) * | 2000-09-28 | 2005-04-26 | International Business Machines Corporation | Apparatus and method for detecting and handling exceptions |
| US6912647B1 (en) | 2000-09-28 | 2005-06-28 | International Business Machines Corportion | Apparatus and method for creating instruction bundles in an explicitly parallel architecture |
| US6799262B1 (en) | 2000-09-28 | 2004-09-28 | International Business Machines Corporation | Apparatus and method for creating instruction groups for explicity parallel architectures |
| US6883165B1 (en) | 2000-09-28 | 2005-04-19 | International Business Machines Corporation | Apparatus and method for avoiding deadlocks in a multithreaded environment |
| US6823448B2 (en) * | 2000-12-15 | 2004-11-23 | Intel Corporation | Exception handling using an exception pipeline in a pipelined processor |
| US7861071B2 (en) * | 2001-06-11 | 2010-12-28 | Broadcom Corporation | Conditional branch instruction capable of testing a plurality of indicators in a predicate register |
| JP3564445B2 (ja) | 2001-09-20 | 2004-09-08 | 松下電器産業株式会社 | プロセッサ、コンパイル装置及びコンパイル方法 |
| JP3851228B2 (ja) * | 2002-06-14 | 2006-11-29 | 松下電器産業株式会社 | プロセッサ、プログラム変換装置及びプログラム変換方法、並びにコンピュータプログラム |
| EP1387254B1 (en) * | 2002-07-31 | 2012-12-12 | Texas Instruments Incorporated | Skip instruction carrying out a test with immediate value |
| JP4828409B2 (ja) * | 2003-04-16 | 2011-11-30 | シリコン ハイブ ビー・ヴィー | タイムステーショナリプロセッサにおける条件動作のためのサポート |
| CN1826583A (zh) * | 2003-04-29 | 2006-08-30 | 皇家飞利浦电子股份有限公司 | 时间－固定处理器中零开销的分支和循环 |
| GB2402510A (en) | 2003-06-05 | 2004-12-08 | Advanced Risc Mach Ltd | Predication instruction within a data processing system |
| US7698539B1 (en) * | 2003-07-16 | 2010-04-13 | Banning John P | System and method of instruction modification |
| US7606997B1 (en) | 2003-07-18 | 2009-10-20 | Guillermo Rozas | Method and system for using one or more address bits and an instruction to increase an instruction set |
| CN101124539A (zh) * | 2004-05-13 | 2008-02-13 | 皇家飞利浦电子股份有限公司 | 低功率汇编器 |
| US8427490B1 (en) | 2004-05-14 | 2013-04-23 | Nvidia Corporation | Validating a graphics pipeline using pre-determined schedules |
| US7734898B2 (en) * | 2004-09-17 | 2010-06-08 | Freescale Semiconductor, Inc. | System and method for specifying an immediate value in an instruction |
| US8624906B2 (en) * | 2004-09-29 | 2014-01-07 | Nvidia Corporation | Method and system for non stalling pipeline instruction fetching from memory |
| US8687008B2 (en) | 2004-11-15 | 2014-04-01 | Nvidia Corporation | Latency tolerant system for executing video processing operations |
| US7219213B2 (en) * | 2004-12-17 | 2007-05-15 | Intel Corporation | Flag bits evaluation for multiple vector SIMD channels execution |
| EP1870803A4 (en) | 2005-03-31 | 2008-04-30 | Matsushita Electric Ind Co Ltd | PROCESSOR |
| JP2006012185A (ja) * | 2005-08-02 | 2006-01-12 | Matsushita Electric Ind Co Ltd | プロセッサ |
| US9092170B1 (en) | 2005-10-18 | 2015-07-28 | Nvidia Corporation | Method and system for implementing fragment operation processing across a graphics bus interconnect |
| JP4873546B2 (ja) * | 2006-06-20 | 2012-02-08 | ルネサスエレクトロニクス株式会社 | データ処理装置、データ処理方法 |
| US8683126B2 (en) * | 2007-07-30 | 2014-03-25 | Nvidia Corporation | Optimal use of buffer space by a storage controller which writes retrieved data directly to a memory |
| US9024957B1 (en) | 2007-08-15 | 2015-05-05 | Nvidia Corporation | Address independent shader program loading |
| US8698819B1 (en) | 2007-08-15 | 2014-04-15 | Nvidia Corporation | Software assisted shader merging |
| US8659601B1 (en) | 2007-08-15 | 2014-02-25 | Nvidia Corporation | Program sequencer for generating indeterminant length shader programs for a graphics processor |
| US8411096B1 (en) | 2007-08-15 | 2013-04-02 | Nvidia Corporation | Shader program instruction fetch |
| US9064333B2 (en) | 2007-12-17 | 2015-06-23 | Nvidia Corporation | Interrupt handling techniques in the rasterizer of a GPU |
| US8780123B2 (en) | 2007-12-17 | 2014-07-15 | Nvidia Corporation | Interrupt handling techniques in the rasterizer of a GPU |
| US8990543B2 (en) * | 2008-03-11 | 2015-03-24 | Qualcomm Incorporated | System and method for generating and using predicates within a single instruction packet |
| US8681861B2 (en) | 2008-05-01 | 2014-03-25 | Nvidia Corporation | Multistandard hardware video encoder |
| US8923385B2 (en) | 2008-05-01 | 2014-12-30 | Nvidia Corporation | Rewind-enabled hardware encoder |
| US8489851B2 (en) * | 2008-12-11 | 2013-07-16 | Nvidia Corporation | Processing of read requests in a memory controller using pre-fetch mechanism |
| JP5358287B2 (ja) * | 2009-05-19 | 2013-12-04 | 本田技研工業株式会社 | 並列計算装置 |
| JP5463799B2 (ja) * | 2009-08-28 | 2014-04-09 | 株式会社リコー | Ｓｉｍｄ型マイクロプロセッサ |
| JP5813484B2 (ja) | 2011-11-30 | 2015-11-17 | ルネサスエレクトロニクス株式会社 | Ｖｌｉｗプロセッサと命令構造と命令実行方法 |
| US10318293B2 (en) * | 2013-07-09 | 2019-06-11 | Texas Instruments Incorporated | Predication methods for vector processors |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0474297B1 (en) * | 1990-09-05 | 1998-06-10 | Koninklijke Philips Electronics N.V. | Very long instruction word machine for efficient execution of programs with conditional branches |
| JPH05233281A (ja) * | 1992-02-21 | 1993-09-10 | Toshiba Corp | 電子計算機 |
| GB2273377A (en) * | 1992-12-11 | 1994-06-15 | Hughes Aircraft Co | Multiple masks for array processors |
-
1996
- 1996-07-11 JP JP18214196A patent/JP3442225B2/ja not_active Expired - Fee Related
-
1997
- 1997-06-27 US US08/884,667 patent/US6041399A/en not_active Expired - Lifetime
- 1997-07-05 TW TW086109502A patent/TW390991B/zh not_active IP Right Cessation
- 1997-07-09 KR KR1019970031776A patent/KR100279784B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1027102A (ja) | 1998-01-27 |
| KR100279784B1 (ko) | 2001-02-01 |
| TW390991B (en) | 2000-05-21 |
| KR980010763A (ko) | 1998-04-30 |
| US6041399A (en) | 2000-03-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3442225B2 (ja) | 演算処理装置 | |
| KR102413832B1 (ko) | 벡터 곱셈 덧셈 명령 | |
| US5710902A (en) | Instruction dependency chain indentifier | |
| JP4277042B2 (ja) | 演算処理装置 | |
| US6185668B1 (en) | Method and apparatus for speculative execution of instructions | |
| RU2109333C1 (ru) | Цифровой компьютер с возможностью параллельного выполнения двух и более команд | |
| US7383421B2 (en) | Cellular engine for a data processing system | |
| US7418575B2 (en) | Long instruction word processing with instruction extensions | |
| JP2002024011A (ja) | プロセッサにおける命令の叙述された実行 | |
| US20060294344A1 (en) | Computer processor pipeline with shadow registers for context switching, and method | |
| US6795908B1 (en) | Method and apparatus for instruction execution in a data processing system | |
| JPH0766329B2 (ja) | 情報処理装置 | |
| JP2002333978A (ja) | Ｖｌｉｗ型プロセッサ | |
| US20110302394A1 (en) | System and method for processing regular expressions using simd and parallel streams | |
| JPH06242954A (ja) | 独立にアクセスされる中間記憶域を利用してスーパースカラ・プロセッサ・システムにおける命令ディスパッチを改善する方法およびシステム | |
| JP4002554B2 (ja) | 拡張命令エンコーディングのシステムおよびその方法 | |
| JPH1165844A (ja) | パイプラインバイパス機能を有するデータ処理装置 | |
| US20030120882A1 (en) | Apparatus and method for exiting from a software pipeline loop procedure in a digital signal processor | |
| JP3573506B2 (ja) | 述語、及びブール式を解くためのコンピュータ・システム、及び方法 | |
| US5872989A (en) | Processor having a register configuration suited for parallel execution control of loop processing | |
| JPH1185513A (ja) | プロセッサ | |
| EP1499956B1 (en) | Method and apparatus for swapping the contents of address registers | |
| JP2003241960A (ja) | プロセッサ、該プロセッサにおける演算命令処理方法及び演算制御方法 | |
| US20030120899A1 (en) | Apparatus and method for processing an interrupt in a software pipeline loop procedure in a digital signal processor | |
| JP2503984B2 (ja) | 情報処理装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080620 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080620 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090620 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100620 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100620 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110620 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110620 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120620 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120620 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130620 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |