JPH1185513A - プロセッサ - Google Patents

Abstract

(57)【要約】 【課題】依存関係がある命令を含む複数の命令を同時に
発行可能とする。 【解決手段】命令発行部１２は実行すべき５つの命令を
それらの間の依存関係の有無に依らないで同時に発行
し、第１の命令は演算器１６ａに直ちに送られ、パイプ
ラインレジスタ１７ａ〜１７ｊは第２の命令以降を１マ
シンサイクル遅れで順次演算器１６ｂ〜１６ｅに供給す
る。命令発行部１２はそれらの命令の間の依存関係に基
づいて制御信号１２２ｂ等を生成する。制御回路１９ｂ
は、演算器１６ｂに送付された命令が指定する二つのデ
ータをレジスタファイル１５から読み出し、その演算器
の演算結果をその命令が指定するレジスタに書き込む。
スイッチ回路１４ｂは、制御信号１２２ｂに応答して、
読み出された二つのデータおよび先行する演算器１６ａ
の演算結果の内の二つを選択して演算器１６ｂに供給す
る。分岐制御部２０は上記５つの命令の中に含まれた分
岐命令を実行する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数の命令を同時
に発行し、並列に実行するプロセッサに係り、とくに概
念的な順序に従って順次実行されるように構成された複
数の命令を並列に実行するスーパースカラプロセッサあ
るいはそれぞれ複数の小命令よりなる複数の長語長命令
（ＶＬＩＷ（Ｖｅｒｙ Ｌｏｎｇ Ｉｎｓｔｒｕｃｔｉｏ
ｎ Ｗｏｒｄ））を順次実行するプロセッサ（以下、Ｖ
ＬＩＷプロセッサと呼ぶ）に関する。

【０００２】

【従来の技術】スーパースカラプロセッサは、順次実行
されるように構成された複数の独立の命令を並列に実行
する。各命令はパイプライン的に実行され、先行して実
行中の命令と並列に実行される。スーパースカラプロセ
ッサで実行される命令は、元来順次実行するように構成
されているために、並列に実行できない場合もある。そ
のため、スーパースカラプロセッサは、並列に実行しよ
うとする複数の命令が並列に実行可能であるか否かを判
別する回路を有する。もし、それらの命令が並列に実行
できないときには、それらの命令は順次実行される。そ
れらの命令が並列に実行できないときとは、それらの複
数の命令の中に依存関係がある少なくとも２つの命令が
含まれていることである。すなわち、ある命令の実行結
果データを演算に使用する他の命令がそれらの命令の中
に含まれているときである。このような２つの命令の間
にはオペランドコンフリクトがあるとも呼ばれる。依存
関係があるために並列に実行できない複数の命令の組が
発生するのを減少させるために、従来ではコンパイラに
より命令の配置を最適化することが行われてきた。

【０００３】ＶＬＩＷプロセッサでは、各長語長命令
は、複数の小命令を含み、大命令とも呼ばれる。各大命
令内の複数の小命令は同時に発行され、互いに並列に実
行され、各大命令はパイプライン的に実行され、先行し
て実行中の大命令と並列に実行される。各大命令内の複
数の小命令が並列に実行可能なためには、同じ大命令中
の複数の小命令間に依存関係があってはならない。した
がって、複数の小命令をいずれの大命令に配置するかに
関する小命令の配置の最適化がコンパイラにより行われ
ている。例えば情報処理Ｖｏｌ．３１ Ｎｏ．６ ｐｐ．
７６３−７７２の解説「ＶＬＩＷ計算機のためのコンパ
イラ技術」（中谷登志男、情報処理学会、１９９０年６
月）参照。よく知られているこのようなコンパイラの最
適化手法としては、ループにおけるループ展開及びソフ
トウェア・パイプライニングという手法がある。これら
はループの繰り返しの間で依存関係のない命令を探そう
とするものである。

【０００４】

【発明が解決しようとする課題】しかしそのような最適
化がどのくらい可能であるかはプログラムの性質にもよ
り、常に大きな効果があるとは限らない。さらに、最も
大きな問題は、ループ中に条件文を含むプログラムであ
る。例えば、上記ソフトウェア・パイプライニングで
は、ループで繰り返し実行される命令列が静的に決定さ
れている必要がある。しかし、ループ中に条件文を含む
ような場合では、条件分岐の結果により実行される命令
列が動的に変化してしまうので、上記ソフトウェア・パ
イプライニングを適用することが困難である。

【０００５】このように従来技術では、スーパスカラプ
ロセッサあるいはＶＬＩＷプロセッサで実行するプログ
ラムに対して、静的に確定できる命令列中の命令間で依
存関係による性能低下を解消するように、命令の配置の
最適化をコンパイラによって実施していた。しかし、実
行命令列に動的な変動があると、そのようにして最適化
したプログラムも充分最適とは言えず、命令間の依存関
係がかなり残存するという場合が多かった。また、その
ような動的な変動を考慮して命令の配置を最適化するこ
とも難しい。したがって、スーパスカラプロセッサ用の
プログラムでは、相前後する位置にある複数の命令の間
に依存関係が残存することが生じる。その場合、それら
の命令はスーパスカラプロセッサでは同時に発行されな
いで、順次発行される。このために、並列に実行される
命令の割合が減少し、その結果、プログラムの実行時間
が増大する。

【０００６】一方、ＶＬＩＷプロセッサ用のＶＬＩＷ命
令の場合、一つのＶＬＩＷ命令中の複数の小命令は相互
に依存関係がないように定められる。あるＶＬＩＷ命令
中の小命令に対して依存関係がある他の小命令は他のＶ
ＬＩＷ命令中に含まれるように、小命令の配置が定めら
れる。あるＶＬＩＷ命令中の格納可能な小命令の最大数
より少ない小命令がそのＶＬＩＷ命令に格納される場
合、この最大数と実際に配置された小命令の総数との差
に相当する数のＮＯＰ命令がそのＶＬＩＷ命令に埋め込
まれる。ＶＬＩＷ命令からなるプログラムの場合、でき
るだけ少ない数のＶＬＩＷ命令によりプログラムが構成
されるように、上記スーパスカラープロセッサ用のプロ
グラムと同様にして、小命令の配置が最適化される。し
かし、同一のＶＬＩＷ命令中の小命令が相互に依存関係
があってはならないという制約のために、小命令の最適
化は必ずしも十分でないことが生じる。

【０００７】本発明の目的は、依存関係が存在する複数
の命令を含む一群の命令を同時に発行し、しかも多数の
命令群をパイプライン的に並列に実行可能なプロセッサ
を提供することである。

【０００８】本発明のより具体的な目的は、条件文によ
り動的に実行される命令列が変わる場合でも、依存関係
が存在する複数の命令を含む一群の命令を同時に発行
し、しかも多数の命令群をパイプライン的に並列に実行
可能なプロセッサを提供することである。

【０００９】本発明のより具体的な目的は、上記条件文
により動的に実行される命令列が変わる場合でも、依存
関係が存在する複数の命令を含む一群の命令を同時に発
行し、しかも多数の命令群をパイプライン的に並列に実
行可能なスーパスカラプロセッサを提供することであ
る。

【００１０】本発明の他のより具体的な目的は、上記条
件文により動的に実行される命令列が変わる場合でも、
依存関係が存在する複数の命令を含む一群の命令を同時
に発行し、しかも多数の命令群をパイプライン的に並列
に実行可能な、ＶＬＩＷ命令用のプロセッサを提供する
ことである。

【００１１】

【課題を解決するための手段】上記目的を達成するため
に、本発明によるプロセッサは、命令で指定可能な複数
のレジスタからなるレジスタファイルと、複数（ｎ）個
の順序付けられた演算器と、上記複数の演算器に対応し
て設けられた複数のオペランド制御回路と、次に実行す
べきｎ個の命令を並列に発行する命令発行回路と、上記
ｎ個の発行された命令をそれぞれ上記複数の演算器の内
の一つおよびその演算器に対応するオペランド制御回路
に順次異なる時間差を付けて供給する命令情報供給回路
とを有する。

【００１２】より具体的には、上記命令発行回路は、上
記ｎ個の命令の内の先頭の命令以外の命令の一つと、そ
のｎ個の命令の内の先行する命令との間のレジスタオペ
ランドのコンフリクトの有無を検出する複数のコンフリ
クト検出回路を有し、上記命令情報供給回路は、各コン
フリクト検出回路により上記他の複数の命令の一つに対
して検出されたコンフリクト検出結果信号を、対応する
命令とともに上記複数の演算器の内の一つに対応するオ
ペランド制御回路に供給する。

【００１３】各オペランド制御回路は、レジスタ読み書
き制御回路と、スイッチ回路とを有する。上記レジスタ
読み書き制御回路は、上記命令情報供給回路により供給
された命令に応答して、その命令が指定するレジスタの
データを上記レジスタファイルから読み出し、上記スイ
ッチ回路は、上記命令情報供給回路により供給されたコ
ンフリクト検出結果信号に応答して、そのオペランド制
御回路に対応する演算器に先行するいずれかの演算器の
出力データもしくは上記レジスタ読み書き制御回路によ
り読み出されたデータを選択して上記対応する演算器に
供給する。上記レジスタ読み書き制御回路は、上記命令
情報供給回路により供給された上記命令に応答して、上
記対応する演算器による演算結果データを上記レジスタ
ファイル内の、上記命令が指定するレジスタに書き込
む。

【００１４】本発明の望ましい実施の形態では、上記プ
ロセッサは、スーパスカラプロセッサであり、この場合
には、上記ｎ個の命令は、プログラムが想定する概念的
順序にしたがって逐次実行されるべきスカラ命令であ
る。

【００１５】本発明の他の望ましい実施の形態では、上
記プロセッサは、ＶＬＩＷプロセッサであり、この場合
には、 上記ｎ個の命令は、一つの大命令に含まれた同
時に実行されるべきｎ個の小命令である。

【００１６】

【発明の実施の形態】以下、本発明に係るプロセッサを
図面に示したいくつかの実施の形態を参照してさらに詳
細に説明する。なお、以下においては、同じ参照番号は
同じものもしくは類似のものを表わすものとする。ま
た、発明の第２の実施の形態以降においては、発明の第
１の実施の形態との相違点を主に説明するに止める。

【００１７】＜発明の実施の形態１＞図１に示すスーパ
スカラプロセッサにおいて、第１の演算器１３ａから第
５の演算器１３ｅが設けられ、命令で指定可能な複数の
レジスタからなるレジスタファイル１５がそれらの演算
器に共通に設けられている。命令フェッチ部１１はメモ
リ２より命令を読み込み、一度に複数の命令を命令発行
部１２へ送る。命令発行部１２は、次に実行すべき命令
として、演算器の総数に等しい５つの命令の中に分岐命
令が含んでいないときには、それらの５つの命令を第１
の演算器１３ａから第５の演算器１３ｅに対して線１２
１ａから１２１ｅを介して発行する。発行された最初の
命令は直接線１２１ａを介して第１の演算器１６ａに直
ちに供給される。発行された第２の命令は、一つのパイ
プラインレジスタ１７ａを介して１マシンクロック後に
第２の演算器１６ｂに供給される。発行された第３の命
令は、２つのパイプラインレジスタ１７ｂ、１７ｅを介
して２マシンクロック後に第３の演算器１６ｃに供給さ
れる。発行された第４の命令は、３つのパイプラインレ
ジスタ１７ｃ、１７ｆ、１７ｈを介して３マシンクロッ
ク後に第４の演算器１６ｄに供給される。発行された第
５の命令は、４つのパイプラインレジスタ１７ｄ、１７
ｇ、１７ｉ、１７ｊを介して４マシンクロック後に第５
の演算器１６ｅに供給される。

【００１８】パイプラインレジスタ１７ａから１７ｊの
各々は、クロックに応答してそのレジスタに保持された
データを後続のパイプラインレジスタに転送する。した
がって、これらのレジスタは、それぞれパイプライン径
路を構成する。これらのパイプライン径路は、命令およ
び後に説明する、その命令の実行に使用されるスイッチ
制御信号等の命令情報を演算器に供給する命令供給回路
として機能する。本実施の形態では、第２の演算器以降
の演算器に命令を転送する４つのパイプライン径路が使
用される。これらのパイプライン径路を構成するパイプ
ラインレジスタの数は、一つづつ異なる。この結果、５
個の命令の内、先頭の命令以外の他の命令は、先頭の命
令が先頭の演算器に供給されるタイミングよりも順次１
マシーンサイクル遅れで、第２の演算器以降の演算器１
６ｂ、１６ｃ、１６ｄ、１６ｅに順次供給される。命令
発行部１２は、次に実行すべき５つの命令の中に分岐命
令が含まれているときには、その分岐命令より前の命令
を同時に発行するとともに、その分岐命令を分岐制御部
２０に対して発行する。この分岐制御部２０には演算器
１６ａから１６ｅの出力が供給されている。

【００１９】各演算器に対応してＲ／Ｗ制御回路１９
ａ、１９ｂ、１９ｃ、１９ｄまたは１９ｅが設けられて
いる。各Ｒ／Ｗ制御回路１９ａは、対応する演算器に対
して発行された命令が指定する２つのレジスタオペラン
ドをレジスタファイル１５から読み出し、その演算器で
の演算結果データを、レジスタファイル１５内の、その
命令が指定するレジスタに格納する。各演算器に対応し
て入力データを選択するためのスイッチ回路１４ａ、１
４ｂ、１４ｃまたは１４ｄが設けられている。各スイッ
チ回路は、それに対応する演算器の先行する一つまたは
複数の演算器の出力とレジスタファイルから読み出され
た２つのレジスタオペランドの内、その対応する演算器
に供給する２つのオペランドを選択する。もし、そのス
イッチ回路に対応する演算器に対して発行された命令
が、先行する命令の演算結果を使用するとき、その先行
する命令の演算を実行した演算器の出力を選択する。こ
のように、各演算器に対応して設けられたＲ／Ｗ制御回
路およびスイッチ回路との組が、その演算器に供給する
データを選択しあるいはその演算器の演算結果データを
出力するオペランド制御回路として機能する。

【００２０】このように、本実施の形態では、複数の命
令を同時に発行しながら、それぞれの命令の演算の実行
サイクルを順次遅延している。これにより、いずれかの
命令が先行する命令の演算結果を利用する命令であると
きでも、複数の命令を毎サイクル発行可能にしている。
さらに、スイッチ回路１４ａから１４ｄの利用により、
先行する命令の演算結果データをレジスタファイル１５
を介することなく直接後続の命令が利用可能にしてい
る。

【００２１】図２において、命令発行部１２では、命令
バッファ制御回路１２５は、命令フェッチ部１１によっ
てメモリ２から読み込まれた複数の命令を命令バッファ
１２４に順次格納する。命令バッファ制御回路１２５
は、命令バッファ１２４に格納されている複数の命令を
先頭から５命令だけ毎サイクル切り出す。分岐命令判定
回路１２６は、切り出された５つの命令の中に分岐命令
があるか否かを検出する。もし、分岐命令が含まれてい
ないときには、後に説明するようにＡＮＤゲート１２９
ａから１２９ｅがオンとされ、切り出された５命令は、
線１２１ａ、１２１ｂ、１２１ｃ、１２１ｄ、１２１ｅ
を介して前述の演算器に対して発行される。

【００２２】もし分岐命令が切り出された５命令の中に
含まれているときには、セレクタ１２７によりその分岐
命令を選択させ、分岐制御部２０に線１２３を介して転
送するとともに、切り出された５つの命令内の、分岐命
令の番号より１小さい番号を線３０１により分岐制御部
２０と命令バッファ制御回路１２５に通知する。さら
に、その分岐命令より前に位置する一つまたは複数の命
令だけを演算器群に対して発行するように、上記ＡＮＤ
ゲート１２９ａから１２９ｅを制御する。なお、命令バ
ッファ制御回路１２５は、信号３０１に応答して、その
後に切り出す命令を決定する。

【００２３】スイッチ制御回路１２３ｂから１２３ｅ
は、それぞれ切り出された第２の命令以降の命令の一つ
に対応して設けられ、対応する命令と先行する一つまた
は複数の命令の各々との間のオペランドコンフリクトを
検出するコンフリクト検出回路（図示せず）を有し、コ
ンフリクト検出結果を表す信号として、その対応する命
令が発行される演算器に対応して設けられたスイッチ回
路１４ａ、１４ｂ、、を制御するスイッチ制御信号１２
１ａ、１２１ｂ、、１２１ｄを生成する。本実施の形態
で使用する演算命令は、図５（ａ）に示すように、２つ
の読み出しレジスタ番号Ｓ０、Ｓ１と一つの書き込みレ
ジスタ番号Ｔ０を指定する。

【００２４】同様にスイッチ制御回路１２３ｂは、切り
出された第１の命令の書き込みレジスタＴ０と切り出さ
れた第２の命令の２つの読み出しレジスタ番号Ｓ０、Ｓ
１を比較し、その結果、第１の命令の書き込みレジスタ
番号Ｔ０と第２の命令の読み出しレジスタ番号Ｓ０また
はＳ１のいずれかが等しい時には、第２の演算器に対応
して設けられたスイッチ回路１４ａにおいて、読み出し
レジスタ番号Ｓ０またはＳ１の代りに第１の演算器１６
ａによる演算結果データを入力データとして用いるよう
に、スイッチ回路１４ａのスイッチ制御信号１２２ｂを
生成する。上記比較の結果、第１の命令の書き込みレジ
スタ番号Ｔ０と第２の命令の読み出しレジスタ番号Ｓ０
またはＳ１のいずれとも一致しないことが検出されたと
きには、レジスタファイルから線１５ｂに読み出される
レジスタ番号Ｓ０、Ｓ１のデータをそのまま入力データ
として選択するように、スイッチ制御信号１２２ｂを生
成する。

【００２５】同様にスイッチ制御回路１２３ｃは、切り
出された第１及び第２の命令の書き込みレジスタ番号Ｔ
０と切り出された第３の命令の２つの読み出しレジスタ
番号Ｓ０、Ｓ１を比較し、第３の命令の入力データを選
択するスイッチ回路１４ｂを制御するスイッチ制御信号
１２２ｃを生成する。スイッチ制御回路１２３ｄは、切
り出された第１〜第３の命令の書き込みレジスタ番号Ｔ
０と切り出された第４の命令の２つの読み出しレジスタ
番号Ｓ０、Ｓ１を比較し、第３の命令の入力データを選
択するスイッチ回路１４ｃを制御するスイッチ制御信号
１２２ｄを生成する。スイッチ制御回路１２３ｅは、切
り出された第１〜第４の命令の書き込みレジスタ番号Ｔ
０と切り出された第５の命令の２つの読み出しレジスタ
番号Ｓ０、Ｓ１を比較し、第３の命令の入力データを選
択するスイッチ回路１４ｄを制御するスイッチ制御信号
１２２ｅを生成する。

【００２６】各スイッチ制御回路が生成したスイッチ制
御信号は、対応する命令と一緒に、その命令が発行され
る演算器に供給される。すなわち、切り出された第２の
命令に対するスイッチ制御信号１２２ｂは、パイプライ
ンレジスタ１７ａを介して第２の演算器１６ｂに供給さ
れる。同様に第３の命令に対応するスイッチ制御信号１
２２ｃは、パイプラインレジスタ１７ｂ、１７ｅを介し
て第３の演算器１６ｃに転送される。他のスイッチ制御
信号１２２ｄ、１２２ｅも同様である。各スイッチ回路
１４ａ、１４ｂ、、はクロスバスイッチからなる。した
がって、スイッチ制御信号１２２ｂ、１２２ｃ、１１２
ｄ、１２２ｅは、対応するスイッチ回路の、それに対応
する演算器に接続された二つの出力端に接続されるべき
二つの入力端を指定する信号よりなる。

【００２７】図１において、第１の演算器１６ａに対応
して設けられたレジスタ読み書き制御回路（以下、Ｒ／
Ｗ制御回路と呼ぶ）１９ａは、線１２１ａを介して供給
された第１の命令が指定する読み出しレジスタ番号Ｓ
０、Ｓ１をレジスタファイル１５に送り、それらの番号
のレジスタを線１５ａに読み出す。演算器１６ａは、線
１２１ａを介して入力された第１の命令のオペコードお
よび線１５ａを介して入力された二つの読み出しレジス
タからの入力データをクロック毎に保持するラッチ機能
の付いた演算器である。さらに、この演算器は種々の演
算を実行できる演算器であり、それらの演算の内、第１
の命令で指定される演算を実行する。さらにいずれの演
算も１マシーンサイクル以内で実行される。以上のこと
は他の演算器についても同様である。さらにＲ／Ｗ制御
回路１９ａは、第１の演算器１６ａによる演算結果デー
タが確定した時点で、第１の命令が指定した書き込みレ
ジスタ番号Ｔ０をレジスタファイル１５に送り、この演
算結果データをその番号のレジスタに書き込む。

【００２８】図３に示すように、Ｒ／Ｗ制御回路１９ａ
は、より具体的には、Ｓ０読み出し命令検出回路１９１
により、読み出しレジスタ番号Ｓ０に基づいてレジスタ
を読み出す命令が送られて来たことを検出し、読み出し
番号Ｓ０取り出し回路１９２により読み出しレジスタ番
号Ｓ０を取り出して、レジスタファイル１５に送る。同
様に、Ｓ１読み出し命令検出回路１９３により、読み出
しレジスタ番号Ｓ１に基づいてレジスタを読み出す命令
が送られて来たことを検出し、読み出し番号Ｓ１取り出
し回路１９４により読み出しレジスタ番号Ｓ０を取り出
す。書き込みレジスタ番号Ｔ０については、Ｔ０書き込
み命令検出・タイミング生成回路１９５によりレジスタ
番号Ｔ０に書き込む命令が送られて来たことを検出する
とともに、演算器１６ａにおいて結果が生成されるタイ
ミングに合わせた信号を生成し、これに基づき書き込み
番号Ｔ０取り出し回路１９６により書き込みレジスタ番
号Ｔ０を取り出して、レジスタファイル１５に送出す
る。他のＲ／Ｗ制御回路１９ｂ〜ｅも同じ構造である。

【００２９】命令発行部１２より発行された第２の命令
１２１ｂは、パイプラインレジスタ１７ａを介して第２
の演算器１６ｂに供給され、この演算器に対応するＲ／
Ｗ制御回路１９ｂは、Ｒ／Ｗ制御回路１９ａと同様にし
て、第２の命令が指定する二つの読み出しレジスタ番号
Ｓ０、Ｓ１のレジスタ内の二つのデータをレジスタファ
イル１５から線１５ｂに読み出す。第２の命令に対応す
るスイッチ制御信号１２２ｂは、パイプラインレジスタ
１７ａを介してスイッチ回路１４ａに供給される。スイ
ッチ回路１４ａは、このスイッチ制御信号１２２ｂに応
答して演算器に供給すべき二つの入力データを選択す
る。もし、第２の命令が第１の命令の演算結果を利用す
るときには、第１の演算器１６ａの出力が選択されるこ
とになる。この結果、第１の演算器１６ａの出力がレジ
スタファイル１５に書き込まれた後に、その書き込まれ
たデータを読み出し演算器１６ｂに供給するよりも速く
なる。Ｒ／Ｗ制御回路１９ｂは、演算器１６ｂによる演
算結果データをレジスタファイル１５内に書き込むの
は、Ｒ／Ｗ制御回路１９ａと同じである。こうして、第
２の演算器１６ｂは、第１の演算器１６ａより１マシン
サイクル遅れて第２の命令の演算を実行する。他の第３
から第５の命令も同様に実行される。

【００３０】本実施の形態で使用される分岐命令の例を
図５（ｂ）から（ｄ）に示す。図５（ｂ）は条件付き分
岐命令を示し、図中の”ｃｏｎｄｉｔｉｏｎ”で指定す
る条件が満たされたときに分岐を行う。図５（ｃ）はル
ープを行うためのループ分岐命令で、ループカウントの
値を１減じ、０にならなければ分岐する。また図５
（ｄ）は図５（ｃ）の命令のためにループカウントの初
期値、即ちループの回数を設定するループカウンタ設定
命令である。分岐制御部２０の詳細は以下に述べる命令
の実行態様の説明の中で行う。

【００３１】本プロセッサの具体的な動作の例を、簡単
なプログラムで説明する。図７（ａ）はＦＯＲＴＲＡＮ
言語で記述したソースプログラムの例である。これを機
械語プログラムに変換した例を図７（ｂ）に示す。この
機械語プログラムは、プログラムが想定する概念的な順
序に従って逐次実行されるべきスカラ命令列からなる。
図７（ｂ）はループの本体部分を示す。図７（ｂ）に示
した命令の間では、１番目のＬＤ命令の結果を３番目の
ＭＵＬ命令が用いるなど依存関係がある。

【００３２】図７（ｂ）の機械語を従来のプロセッサで
動作させると図８のようになる。図８では図７（ｂ）に
示した５命令以上を一度に実行できる、充分な並列度の
あるスーパースカラプロセッサを想定している。しか
し、上記依存関係により、５命令をすべて同時に実行す
ることはできない。結果として図８に示したようにルー
プを一回実行するのに４クロックかかることになる。

【００３３】これに対し本実施の形態によるプロセッサ
での上記５命令の実行態様を図９に示す。図９では、各
命令を発行するサイクルとその命令の演算を実行するサ
イクルとを同じ命令の名称で示している。最初に５つの
命令が同時に発行されると、次のサイクル以降では、最
初のＬＤ命令から第４のストア命令ＳＴＲ４までが順次
実行される。一方、第５の分岐命令は、ループ分岐命令
である。この分岐命令は、後に説明するように、分岐制
御部２０により、これらの５つの命令が発行されたサイ
クルの次のサイクルで実行され、再度同じ命令列が再度
発行される。本実施の形態では、ループ分岐命令の実行
サイクルと同じサイクルに、新たに５つの命令が再発行
されると仮定している。この結果、図９に示したよう
に、本プロセッサでは、依存関係のある命令を含む複数
の命令を一度に発行できるので、分岐命令を実行し次
第、すぐ次のクロックで２回目のループを始めることが
できる。結果として図に示したように、ループ１回の実
行を１クロックで行うことができる。このように、本実
施の形態によれば、依存関係のある命令を含むループを
繰り返し実行するときでも、その依存関係の影響を受け
ないで、従来より高速に実行できる。

【００３４】さて、上記ループ分岐命令は以下のように
して実行される。図４に示すように、分岐制御部２０で
は、図１の命令発行部１２より発行された５つの命令の
中に分岐命令があるときには、その分岐命令は命令発行
部１２内のセレクタ１２７より線１２３を介して命令レ
ジスタ３０に設定される。この命令レジスタ３０に前述
のループ分岐命令がセットされたときには、分岐命令デ
コーダ３６は、ループカウンタ減算信号３０９を出力
し、ループカウンタレジスタ３４の内容を１だけ減じ、
さらに、セレクタ３５に非ゼロ検出回路３７の出力を選
択するようにセレクト信号３０８を供給する。非ゼロ検
出回路３７は、ループカウンタレジスタ３４の新たな値
が０にならなければループ分岐生起信号３０３を出力す
る。このループ分岐生起信号３０３はセレクタ３５によ
り選択された分岐生起信号３０４として命令フェッチ部
１１に、命令レジスタ３０内のループ先頭アドレス３０
６とともに命令フェッチ部１１へ送られてフェッチ先が
分岐先に切り替わり、分岐が行われる。なお、ループカ
ウンタ３４の減算の結果、その値が０の時はループ分岐
生起信号３０３は出力されず、分岐は行われない。

【００３５】命令フェッチ部１１は、それ自体公知のよ
うに、分岐予測を行って、１サイクルで次の命令の読み
出しを行っている。すなわち、メモリ２からフェッチし
た命令列の中に分岐命令が含まれているか否かを検出
し、分岐命令が検出されたときには、その命令が指定す
る分岐先の命令列を予めメモリ２よりフェッチし、命令
発行部１２内の命令バッファ１２４に転送する回路を有
する。

【００３６】より具体的には、図６に示すように、命令
フェッチ部１１では、命令フェッチアドレスレジスタ４
０１は、命令を読み出すアドレスが格納されている。分
岐予測・次読み出し命令アドレス生成回路４０４は、命
令フェッチアドレスレジスタ４０１の内容から分岐命令
の有無及び分岐の生起を予測し、次の読み出しアドレス
を生成する。このために、メモリ２より命令を読み出し
ている間に、次の読み出しアドレスを生成することがで
きる。また読み出した命令中に分岐命令が含まれている
かどうかを分岐命令検出回路４０５により判定し、判定
結果を分岐予測・次読み出し命令アドレス生成回路４０
４に送る。分岐予測・次読み出し命令アドレス生成回路
４０４では、その判定結果を記録して、分岐命令の有無
を予測する。また分岐制御部２０より、実際に分岐が生
起したことが通知された時は、分岐予測正誤判定回路４
０３により、分岐予測が正しかったどうか判定され、誤
っていた時にはセレクタ４０２により正しい分岐アドレ
スが命令フェッチアドレスレジスタ４０１に設定され
て、正しいアドレスより命令の読み込みが行われる。

【００３７】したがって、命令フェッチ部１１は、そこ
に条件分岐生起信号３０４が供給されたときには、分岐
先の命令列の読み出しを命令バッファ制御回路１２５に
通知するのみでよい。命令バッファ制御回路１２５はこ
の通知に基づいて、分岐先の命令列の先頭の５つの命令
を切り出し、すでに述べたと同じようにこれらの命令を
実行する。この結果、図９に示したように、本実施の形
態では、分岐命令が実行されたサイクルと同じサイクル
に分岐先の５つの命令が発行可能であると仮定してい
る。

【００３８】なお、実行された分岐命令が図５（ｃ）の
ループカウンタ設定命令の場合には、命令中で指定され
た値が命令レジスタ３０よりループカウンタ設定信号３
０５に出力されて、ループカウンタレジスタ３４に設定
される。本実施の形態では、図示した命令列にはこのよ
うな命令が示されていないが、このループに先立つ図示
していない命令列にこのループカウント設定命令が含ま
れていると仮定している。

【００３９】図７のような例ではプログラムが簡単なた
め、従来のプロセッサでもコンパイラによる最適化を行
うことは可能である。しかしループ中にＩＦ文を含むな
どプログラムが複雑になるとコンパイラでの最適化は困
難になる。本プロセッサではそのような場合にも効果を
あげることが可能である。次に図１０にそのプログラム
の例を示す。

【００４０】今、図１０（ａ）に示すようにループ中に
ＩＦ文を含むようなプログラムがあったとする。これを
機械語へ変換した命令列の例は、図１０（ｂ）に示すよ
うに途中に条件分岐命令ＢＬＥ Ｌ２とループ分岐命令
ＢＲ Ｌ１とを含み、後者の命令と先頭のロード命令Ｌ
Ｄ以外の全ての命令が先行するいずれかの命令に対して
依存関係を有する。図１０（ｂ）に示した命令列を図８
の場合と同じく５命令以上を一度に実行できる従来のス
ーパースカラプロセッサで実行した様子を図１１に示
す。図１１では、ループ１回目にＩＦ文が成立し、ルー
プ２回目にＩＦ文が不成立であった場合について示して
いる。

【００４１】従来のスーパースカラプロセッサは、図１
１に示したように、ＳＴ命令とＣＭＰ命令のように相互
に依存関係のない命令は同時に実行することができる
が、その他の互いに依存関係のある命令は同時に実行す
ることはできない。しかも、ＩＦ文のためにＢＬＥ命令
が存在し、この命令が条件が成立するか不成立かで、動
的に実行される命令列が変更されている。図１１では、
１回目のループでは条件が成立したためＩＦ文の本体を
含む全１０命令が実行されているが、２回目のループで
は条件が不成立のため、実行される命令数は６命令であ
る。このように動的に実行される命令列が変更されるた
め、コンパイラによる静的な最適化は適用することが困
難である。このため、図１１では、６命令以上のスーパ
ースカラプロセッサとしているにも拘わらず、ループ２
回の全実行サイクル数が１５サイクル、ループ１回当た
り７．５サイクルとなっている。

【００４２】これに対し、本プロセッサでの図１０の命
令列の実行態様は、図１２のようになる。本プロセッサ
での条件付き分岐命令の実行は後に説明する。本プロセ
ッサでは、図１２のように、分岐命令毎に、依存関係が
ある複数の命令を１度に発行することが可能である。Ｂ
ＬＥ命令により動的に実行される命令列が変更されて
も、その都度それに対応した命令発行を行うことができ
る。これにより図１２ではループ１回目の後半、条件分
岐命令ＢＬＥ Ｌ２の後続の命令からループ２回目の命
令がオーバーラップして同時に実行されている。オーバ
ーラップは図１２では４サイクルとなり、ループ２回の
全実行サイクル数が１１サイクル、ループ１回当たり
５．５サイクルとなっている。

【００４３】上記条件付き分岐命令ＢＬＥは以下のよう
にして実行される。図４の分岐制御部２０において、命
令発行部１２の分岐命令判定回路１２６により分岐命令
が検出されたときには、その命令が命令レジスタ３０に
セットされるとともに、分岐命令判定回路１２６より線
３０１を介して、切り出された５つの命令の中での、そ
の分岐命令の番号より１小さい番号がセレクタ３４に供
給される。セレクタ３４には５つの演算器１６ａから１
６ｅの出力が供給され、セレクタ３４は、線３０１によ
り指定された番号に対応する演算器の出力を選択する。
すなわち、分岐命令の直前の命令を実行した演算器の出
力が選択される。条件コード生成部３１はセレクタ３４
により選択された演算器の出力データにより複数の条件
コードを生成する。例えば、その演算結果が０に等しい
（＝０）か、正である（＞０）か、負である（＜０）
か、演算結果がオーバーフロー（Ｏｖｅｒｆｌｏｗ）し
たか等が判定され、それぞれを表す条件コードを生成す
る。条件コード判定部３２は、条件付き分岐が成功した
か否かを判定する。

【００４４】分岐命令デコーダ３６は、命令レジスタ３
０にセットされた分岐命令が条件付き分岐命令と判定し
たときには、その命令が指定するｃｏｎｄｉｔｉｏｎフ
ィールドの値に依存して、条件コード判定部３２に判定
すべき条件コードとそれが有すべき値を指定する。さら
に、セレクタ３５に条件コード判定部３２の出力を選択
させる。条件コード判定部３２は、この指定された条件
コードが指定された値を有するか否かを判別する。も
し、この指定された条件コードが指定された値を有する
ときには、分岐が成功したと判断し、条件分岐生起信号
３０２を出力する。この条件分岐生起信号３０２は、セ
レクタ３５を介して命令フェッチ部１１へ供給され、分
岐先の命令のフェッチを指示する。その後は、先にルー
プ分岐命令について説明したと同様にして、分岐先の５
つの命令列がこの条件分岐命令の実行サイクルに発行さ
れることになる。図１２に示すように、第１回目のルー
プでは、分岐が成功しないので、この分岐先の命令列に
代えてＬＤ命令からＢＲ命令までである。第２回目のル
ープでは、分岐が成功し、分岐先の命令列としてＬＤ命
令からＢＬＥ命令までが実行される。

【００４５】＜発明の実施の形態２＞図１３に示すスー
パスカラプロセッサでは、演算器の個数を４として、各
演算器１６ａ〜１６ｄの演算結果出力にパイプラインレ
ジスタ１８ａ〜１８ｆが設けられている。さらに各演算
器１６ａ〜１６ｄに対応して設けられたスイッチ回路１
４ａ〜１４ｃは、その演算器のデータ入力に、その演算
器に対して発行された命令が指定する二つの読み出しレ
ジスタ番号Ｓ０、Ｓ１の出力か、他の演算器１６ａ〜１
６ｄの演算結果出力か、あるいは、パイプラインレジス
タ１８ａ〜１８ｆに格納された内容かのいずれかを選ぶ
ようになっている。

【００４６】これを実現するために、命令により読み出
しレジスタとしてパイプラインレジスタ１８ａ〜１８ｆ
を指定可能にしている。さらに、命令が指定した演算の
演算器１６ａ〜１６ｄによる演算結果出力をパイプライ
ンレジスタ１８ａ〜１８ｆにのみ格納し、レジスタファ
イル１５に書き戻さないように、命令が指定ができるよ
うにしている。こうすることにより、レジスタファイル
１５の中のレジスタ数を節約することができる。図１４
（ｂ）にそのような命令の例を示す。図１４（ａ）は、
一般的なレジスタ指定方法を採る、図１４（ｂ）の命令
列に対応する命令列の例を示す。図１４（ｂ）の各命令
において、命令の第１オペランドが演算結果の書き込み
を行うレジスタ、第２オペランド以降が演算に用いるデ
ータの読み出しを行うレジスタの指定である。図１４
（ａ）では全部でＲ１からＲ８の８個のレジスタが用い
られている。

【００４７】これに対し、図１４（ｂ）の命令列では、
ｔ１、ｔ２、ｔ１（０）、ｔ２（０）はそれぞれ第１及
び第２の演算器１６ａ、１６ｂの演算結果出力及びこれ
らに接続されたパイプラインレジスタ１８ａ〜ｃ及び１
８ｄ、ｅを指定する。即ち、第１のＡＤＤ命令及び第２
のＳＵＢ命令において、演算結果を書き込むレジスタｔ
１、ｔ２は、それぞれ第１、第２の演算器１６ａ、１６
ｂの演算結果データはレジスタファイル１５には書き戻
されないことを指定している。また、第２のＳＵＢ命令
及び第３のＭＵＬ命令において、演算に用いるデータを
読み出すレジスタｔ１（０）、ｔ２（０）の指定は、そ
れぞれ第１の演算器１６ａの出力そのもの及び第２の演
算器１６ｂの演算結果出力そのものを読み出しレジスタ
として使用することを指定する。より一般的には、書き
込みレジスタｔｎは第ｎ演算器の演算結果をレジスタフ
ァイルに書き戻さないことを指定し、読み出しレジスタ
ｔｎ（ｍ）は、第ｎ演算器の演算結果出力及びそれに接
続されたパイプラインレジスタのうち、演算器の演算結
果出力からｍ個目のパイプラインレジスタを読み出しレ
ジスタとして指定する。とくにｔｎ（０）は、第ｎ演算
器の出力を読み出しレジスタとして指定する。以上のよ
うな指定を使用すれば、レジスタファイル１５の中に必
要なレジスタ数を減らすことができる。図１４（ｂ）の
例ではレジスタファイル１５の中で必要なレジスタは６
個となる。

【００４８】本実施の形態では、命令発行部１２は、図
１５に示すように構成される。スイッチ回路１４ａ〜ｃ
によって選択されるべき、レジスタファイル１５中のレ
ジスタ及びパイプラインレジスタ１８ａ〜ｆはすでに図
１２に示した命令でもって指定される。このためスイッ
チ制御回路１３０ｂ〜ｄは、それぞれ第２から第４の命
令中の読み出しレジスタ番号を調べて、レジスタファイ
ル１５中のレジスタの代わりにパイプラインレジスタ１
８ａ〜ｆの内容を用いるかどうかを判定し、その結果を
スイッチ制御信号１２２ｂ〜ｄとして出力する。スイッ
チ制御回路ｂ〜ｄは、第１の実施の形態のように命令中
のレジスタ番号を比較する必要はない。

【００４９】＜発明の実施の形態３＞発明の実施の形態
１に示したプロセッサは、ＶＬＩＷ命令用のプロセッサ
としても使用できる。すなわち、発明の実施の形態１に
おいて、メモリ２には、それぞれ複数の小命令からなる
複数のＶＬＩＷ命令の列を記憶しておき、各ＶＬＩＷ命
令を命令フェッチ部１１によりフェッチさせる。命令発
行部１２は、毎サイクル一つのＶＬＩＷ命令を発行する
ように構成される。従来のＶＬＩＷプロセッサでは、同
じＶＬＩＷ命令中の複数の小命令間に依存関係があって
はならない。したがって、一つのＶＬＩＷ命令中の小命
令の間の依存関係を検出するための回路は使用されな
い。しかし、本実施の形態では、同じＶＬＩＷ命令中の
複数の小命令は時間差をもって実行されるので、それら
の小命令の間に依存関係があることが許される。また、
そのようなＶＬＩＷ命令を実行するために、従来のＶＬ
ＩＷプロセッサと異なり、図２に示したスイッチ制御回
路１２３ｂのように依存関係を検出する回路が使用され
ている。このＶＬＩＷ命令内の小命令の総数が、図１の
演算器の総数＋１であると仮定すると、上記発明の実施
の形態１に示したプロセッサがそのままこれらのＶＬＩ
Ｗ命令列にも使用できる。但し、いずれかのＶＬＩＷ命
令が、小命令として分岐命令を含んでいるときには、そ
の分岐命令より後には有効な小命令は含まれず、代わり
にＮＯＰ命令が含まれる。したがって、図２に示された
分岐命令判定回路１２６、およびＡＮＤゲート１２９ａ
〜１２９ｅは本実施の形態では使用する必要はない。

【００５０】本実施の形態でのＶＬＩＷ命令の実行形態
は、ＶＬＩＷ命令内の小命令の総数が、図１の演算器の
総数＋１であると仮定し、図９あるいは図１２に示した
同時に発行される複数の命令が同一のＶＬＩＷ命令中に
含まれる小命令であると仮定すると、これらの小命令お
よび後続の小命令の実行の様子は図９あるいは図１２に
示したものと同じとなる。実施の形態１と異なる点は、
命令のフェッチあるいは発行が大命令を単位として実行
されることである。たとえば、いずれかの大命令に分岐
命令が含まれ、その分岐命令による分岐が成功したとき
には、分岐先の大命令が次に発行される。したがって、
本実施の形態によるプロセッサでは、相互に依存関係を
有する複数の小命令を含むＶＬＩＷ命令を実行できる。

【００５１】＜発明の実施の形態４＞発明の実施の形態
２に示したプロセッサも、ＶＬＩＷ命令用のプロセッサ
としても使用できる。この際、発明の実施の形態１に示
したプロセッサを発明の実施の形態３に使用するときに
行ったのと同じ変更を行う必要があるのは言うまでもな
い。

【００５２】

【発明の効果】以上のように本発明によるプロセッサで
は、ある命令とその結果を使う命令があってもその２命
令を含むより多くの命令を同時に発行できる。さらにそ
れらの命令の実行がすべて終了する前に後続の複数の命
令を発行できる。

【００５３】さらに、本発明のより具体的な態様では、
条件分岐命令を含み、プログラムの実行時に実行される
命令が動的に変化する場合でも、同時に多くの命令を発
行できる。

【図面の簡単な説明】

【図１】本発明に係るスーパスカラプロセッサの概略ブ
ロック図。

【図２】図１の装置に使用する命令発行部（１２）の概
略ブロック図。

【図３】図１の装置に使用するＲ／Ｗ制御回路（１９
ａ）の概略ブロック図。

【図４】図１の装置に使用する分岐制御部（２０）の概
略ブロック図。

【図５】図１の装置に使用するいくつかの命令のフォー
マットを示す図。

【図６】図１の装置に使用する命令フェッチ部（１１）
の概略ブロック図。

【図７】図１の装置で実行するプログラムと命令列を示
す図。

【図８】図７の命令列の、従来のプロセッサでの実行態
様を示す図。

【図９】図７の命令列の、図１のプロセッサでの実行態
様を示す図。

【図１０】図１の装置で実行する他のプログラムと命令
列を示す図。

【図１１】図１０の命令列の従来のプロセッサでの実行
態様を示す図。

【図１２】図１０の命令列の図１のプロセッサでの実行
態様を示す図。

【図１３】本発明に係る他のスーパスカラプロセッサの
概略ブロック図。

【図１４】図１３の装置で実行する命令列を示す図。

【図１５】図１３の装置で使用する命令発行部（１２）
の概略ブロック図。

【符号の説明】

１６ａ〜１６ｅ … 演算器 １４ａ〜１４ｄ … スイッチ回路 １７ａ〜１７ｊ、１８ａ〜１８ｆ … パイプラインレ
ジスタ

Claims (9)

【特許請求の範囲】
1. 【請求項１】命令で指定可能な複数のレジスタからなる
   レジスタファイルと、 複数（ｎ）個の順序付けられた演算器と、 上記複数の演算器に対応して設けられ、それぞれ対応す
   る演算器にオペランドを上記レジスタファイルもしくは
   その対応する演算器に先行する演算器から供給し、それ
   ぞれ対応する演算器から供給される演算結果データを上
   記レジスタファイルに格納するための複数のオペランド
   制御回路と、 次に実行すべきｎ個の命令を並列に発行する命令発行回
   路と、 上記ｎ個の発行された命令をそれぞれ上記複数の演算器
   の内の一つおよびその演算器に対応するオペランド制御
   回路に順次異なる時間差を付けて供給する命令情報供給
   回路とを有するプロセッサ。
2. 【請求項２】上記命令発行回路は、上記ｎ個の命令の内
   の先頭の命令以外の命令の一つと、そのｎ個の命令の内
   の先行する命令との間のレジスタオペランドのコンフリ
   クトの有無を検出する複数のコンフリクト検出回路を有
   し、 上記命令情報供給回路は、各コンフリクト検出回路によ
   り上記他の複数の命令の一つに対して検出されたコンフ
   リクト検出結果信号を、対応する命令とともに上記複数
   の演算器の内の一つに対応するオペランド制御回路に供
   給し、 各オペランド制御回路は、 レジスタ読み書き制御回路と、 スイッチ回路とを有し、 上記レジスタ読み書き制御回路は、上記命令情報供給回
   路により供給された命令に応答して、その命令が指定す
   るレジスタのデータを上記レジスタファイルから読み出
   し、 上記スイッチ回路は、上記命令情報供給回路により供給
   されたコンフリクト検出結果信号に応答して、そのオペ
   ランド制御回路に対応する演算器に先行するいずれかの
   演算器の出力データもしくは上記レジスタ読み書き制御
   回路により読み出されたデータを選択して上記対応する
   演算器に供給し、 上記レジスタ読み書き制御回路は、上記命令情報供給回
   路により供給された上記命令に応答して、上記対応する
   演算器による演算結果データを上記レジスタファイル内
   の、上記命令が指定するレジスタに書き込む請求項１記
   載のプロセッサ。
3. 【請求項３】上記命令情報供給回路は、上記先頭の演算
   器以外の他の複数の演算器に対応して設けられ、順次異
   なる段数のレジスタからなる複数のパイプライン径路を
   有し、 各パイプライン径路は、上記先頭の命令以外の命令の一
   つをクロック信号に応答して転送する請求項２載のプロ
   セッサ。
4. 【請求項４】上記複数の演算器の内の最後の演算器以外
   の演算器に対応して設けられ、順次異なる段数のレジス
   タからなり、対応する演算器の出力データをクロック信
   号に応答して転送する複数のデータ転送パイプライン径
   路をさらに有し、 各オペランド制御回路は、そのオペランド制御回路に対
   応する演算器に先行するいずれかの演算器から供給され
   る演算結果データもしくはその演算器に接続されたデー
   タ転送パイプライン径路上のいずれかのレジスタに保持
   されたデータもしくは上記レジスタファイルに保持され
   たデータの一つを選択して、そのオペランド制御回路に
   対応する演算器に供給する請求項１載のプロセッサ。
5. 【請求項５】上記命令情報供給回路は、上記複数の演算
   器の内の先頭の演算器以外の他の複数の演算器に対応し
   て設けられ、順次異なる段数のレジスタからなる複数の
   パイプライン径路を有し、 各パイプライン径路は、上記ｎ個の命令の内の先頭の命
   令以外の命令の一つをクロック信号に応答して転送する
   請求項４載のプロセッサ。
6. 【請求項６】上記プロセッサはスーパスカラプロセッサ
   であり、 上記ｎ個の命令は、プログラムが想定する概念的順序に
   したがって逐次実行されるべきスカラ命令である請求項
   ２または４記載のプロセッサ。
7. 【請求項７】上記ｎ個の命令の中に分岐命令が含まれて
   いるか否かを検出する回路と、 上記ｎ個の命令の中に分岐命令が含まれているときに
   は、その分岐命令が指定する分岐条件が満たされたか否
   かを判定する判定回路とをさらに有し、 上記命令発行回路は、 上記ｎ個の命令の中に分岐命令が含まれているときに
   は、上記ｎ個の命令の中の、その分岐命令の後続の命令
   の発行を抑止する回路と、 その分岐命令が指定する分岐条件が満たされたことが上
   記判定回路により判定されたときには、その分岐命令が
   指定する分岐先のｎ個の命令を、上記分岐命令を含む上
   記ｎ個の命令の次に実行すべき命令群として並行して発
   行する回路とを有する請求項６記載のプロセッサ。
8. 【請求項８】上記プロセッサは長語長命令を実行するＶ
   ＬＩＷプロセッサであり、 上記ｎ個の命令は、一つの大命令に含まれた同時に実行
   されるべきｎ個の小命令である請求項２または４記載の
   プロセッサ。
9. 【請求項９】上記ｎ個の小命令の中に分岐命令が含まれ
   ているか否かを検出する回路と、 上記ｎ個の小命令の中に分岐命令が含まれているときに
   は、その分岐命令が指定する分岐条件が満たされたか否
   かを判定する判定回路とをさらに有し、 上記ｎ個の小命令の中に分岐命令が含まれているときに
   は、上記分岐命令より後の小命令は、演算の実行を要求
   しない非演算命令であり、 上記命令発行回路は、 その分岐命令が指定する分岐条件が満たされたことが上
   記判定回路により判定されたときには、その分岐命令が
   指定する分岐先の大命令に含まれるｎ個の小命令を、上
   記分岐命令を含む大命令の次に実行すべき命令として並
   行して発行する回路とを有する請求項８記載のプロセッ
   サ。