JP2007213578A - データ・キャッシュ・ミス予測およびスケジューリング - Google Patents
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Abstract
【解決手段】一実施形態では、プロセッサでの命令の実行がスケジューリングされる。プロセッサは、共通発行グループ内の命令を互いに対して遅延式に実行する2つ以上の実行パイプラインを有する少なくとも1つのカスケード式遅延実行パイプライン・ユニットを有することができる。この方法は、命令の発行グループを受け取ること、発行グループ内の第1命令が第1命令の以前の実行中にキャッシュ・ミスとなったかどうかを判定すること、および、そうである場合、カスケード式遅延実行パイプライン・ユニット内の別のパイプラインに対して実行が遅延されるパイプラインで実行するように第1命令をスケジューリングすることを含む。
【選択図】図1
Description
本発明の一実施形態によれば、キャッシュ・ミスによるパイプライン停止は、最小遅延パイプライン(例えば、上述の例ではパイプラインP0)でロード命令を実行することによって低減することができる。ロード命令がDキャッシュ・ミスとなった場合、ロード命令の後に発行された命令を無効にすることができ、データを求める要求をL2キャッシュ112に送ることができる。所望のデータをL2キャッシュ112からフェッチ中に、実行における遅延が最も大きいパイプライン(例えばパイプラインP3)に対してロード命令を再発行することができ、無効にされた命令を、再発行した命令と同じ発行グループ、または後続の発行グループで発行することができる。
ある場合には、キャッシュ・ミス予測および履歴情報を使用して、命令が実行されるようにスケジューリングされる(カスケード式遅延実行パイプライン・コア内の)パイプラインを変更することができる。例えば、一実施形態では、発行すべき1群の命令を受け取ることができる。グループ内の命令が、その命令の以前の実行中にキャッシュ・ミスとなった場合、遅延実行パイプライン・ユニット内の別のパイプラインに対して実行が遅延されるパイプラインで実行するように命令をスケジューリングすることができる。遅延パイプラインで実行するように命令をスケジューリングすることにより、(例えば、Dキャッシュ・ミスとなった場合にそれから生じる)上位レベル・キャッシュへのアクセスが実施される間、ロード命令の実行を延期することができる。
本発明の一実施形態では、MISビットまたはHISビットあるいはその両方がセットされる場合、ロード命令がDキャッシュ・ミスとはならないことをMISビットまたはHISビットあるいはその両方が予測する場合、あるいはロード命令に対するターゲット・アドレスの計算または格納あるいはその両方を行っていない場合、あるいはそれらの組合せである場合、最小遅延パイプライン(例えばP0)で実行するようにロード命令をスケジューリングすることができ、その結果、命令の結果(例えば、命令がDキャッシュ・ミスまたは命令のターゲット・アドレスあるいはその両方となるかどうか)を迅速に解決することができ、プロセッサ・コア114で生じる停止または命令無効化(それが存在する場合)を最小限に抑えることができる。あるいは、Dキャッシュ・ミスが予測され、かつ有効なターゲット・アドレスが利用可能である場合、上述のように、最大遅延パイプラインに対して命令を発行することができ、L2キャッシュ・アクセスを開始することができる。
102 システム・メモリ
104 グラフィックス処理装置
108 記憶装置
110 プロセッサ
112 L2キャッシュ
114 プロセッサ・コア
116 L1キャッシュ
112 L2キャッシュ
210 L2アクセス回路
220 プリデコーダおよびスケジューラ
222 Iキャッシュ
223 Iキャッシュ・ディレクトリ
224 Dキャッシュ
225 Dキャッシュ・ディレクトリ
232 Iライン・バッファ
234 発行およびディスパッチ回路
236 命令フェッチング回路
238 ライトバック回路
240 レジスタ・ファイル
250 キャッシュ・ロードおよびストア回路
310 実行ユニット
320 遅延キュー
330 ターゲット遅延キュー
602 アドレス生成用ステージ(AGEN)
702 Iライン
704 再符号化ロード命令
1014 プロセッサ・コア
Claims (16)
- 共通発行グループ内の命令を互いに対して遅延式に実行する2つ以上の実行パイプラインを有する少なくとも1つのカスケード式遅延実行パイプライン・ユニットを有するプロセッサでの命令の実行をスケジューリングする方法であって、
命令の発行グループを受け取るステップと、
前記発行グループ内の第1命令が前記第1命令の以前の実行中にキャッシュ・ミスとなったかどうかを判定するステップと、
そうである場合、前記カスケード式遅延実行パイプライン・ユニット内の1つのパイプラインに対して実行が遅延される別のパイプラインで実行するように前記第1命令をスケジューリングするステップと
を含む方法。 - 前記発行グループ内の第1命令がキャッシュ・ミスとなったかどうかを判定するステップが、
前記第1命令が前記以前の実行中に前記キャッシュ・ミスとなったかどうかを示すミス予測ビットの値を求めるステップ、
を含む請求項1に記載の方法。 - 前記ミス予測ビットが、前記第1命令の前記以前の実行中に前記第1命令の中に符号化される請求項2に記載の方法。
- 前記ミス予測ビットの前記値が、初期トレーニング段階中に修正され、前記ミス予測ビットの前記値が、前記初期トレーニング段階の満了後に一定となる請求項2に記載の方法。
- 前記発行グループ内の前記第1命令が前記キャッシュ・ミスとなったと判定したことに応答して、前記第1命令が対象とするデータを求める要求がレベル2キャッシュに送られる請求項1に記載の方法。
- 前記第1命令が対象とするデータを求める前記要求が、前記データのターゲット・アドレスを含み、前記データの前記ターゲット・アドレスが、前記第1命令の以前の実行中に計算され、前記第1命令を含む命令ラインに付加される請求項5に記載の方法。
- 前記発行グループ内の前記第1命令が前記キャッシュ・ミスとなったかどうかについての判定が、前記第1命令がレベル2キャッシュから取り出された後、かつ前記第1命令がレベル1キャッシュ内に配置される前に実施される請求項1に記載の方法。
- 共通発行グループ内の命令を互いに対して遅延式に実行する2つ以上の実行パイプラインを有するカスケード式遅延実行パイプライン・ユニットと、
命令の発行グループを受け取り、
前記発行グループ内の第1命令が前記第1命令の以前の実行中にキャッシュ・ミスとなったかどうかを判定し、
そうである場合、前記カスケード式遅延実行パイプライン・ユニット内の1つのパイプラインに対して実行が遅延される別のパイプラインで実行するように前記第1命令をスケジューリングする
ように構成された回路と
を備える集積回路デバイス。 - レベル2キャッシュをさらに備え、
前記回路が、前記発行グループ内の前記第1命令が前記キャッシュ・ミスとなったと判定したことに応答して、前記第1命令が対象とするデータを求める要求をレベル2キャッシュに対して発行するようにさらに構成される請求項8に記載の集積回路デバイス。 - レベル2キャッシュと、
レベル1キャッシュと
をさらに備え、
前記発行グループ内の前記第1命令が前記キャッシュ・ミスとなったかどうかについての判定が、前記第1命令がレベル2キャッシュから取り出された後、かつ前記第1命令がレベル1キャッシュ内に配置される前に実施される請求項8に記載の集積回路デバイス。 - 共通発行グループ内の命令を互いに対して遅延式に実行する2つ以上の実行パイプラインを有するカスケード式遅延実行パイプライン・ユニットと、
命令の発行グループを受け取り、
前記発行グループ内の第1命令が前記第1命令の以前の実行中にキャッシュ・ミスとなったかどうかを判定し、
そうである場合、
前記カスケード式遅延実行パイプライン・ユニット内の第2パイプラインに対して実行の遅延が小さい第1パイプラインで実行するように前記第1命令をスケジューリングする
ように構成された回路と
を備える集積回路デバイス。 - 前記回路が、前記第1命令に関するデータを前記第1パイプラインから前記第2パイプラインに転送するようにさらに構成される請求項11に記載の集積回路デバイス。
- 前記データが、前記第1パイプライン内の実行ユニット内のステージから前記第2パイプラインに転送される請求項12に記載の集積回路デバイス。
- 前記データが、前記第1パイプライン内の遅延ターゲット・キューから第2パイプラインに転送される請求項13に記載の集積回路デバイス。
- 前記回路が、
前記第1命令が発行されるときに、前記第1命令が要求するデータがレベル1データ・キャッシュ内にあるかどうかを判定し、
そうでない場合、前記第1命令がキャッシュ・ミスとなったことを示すカウンタを増分し、
そうである場合、前記第1命令がキャッシュ・ミスとなったことを示すカウンタを減分する
ようにさらに構成される請求項11に記載の集積回路デバイス。 - 前記回路が、
前記カウンタがしきい値未満である場合、停止なしで前記第1命令をスケジューリングすることができる場合にのみ、前記第1パイプラインで実行するように前記第1命令をスケジューリングする
ようにさらに構成される請求項15に記載の集積回路デバイス。
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