JP5084280B2 - データ・ラインのための自己プリフェッチl2キャッシュ機構 - Google Patents
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- 230000007246 mechanism Effects 0.000 title description 5
- 238000000034 method Methods 0.000 claims description 39
- 238000012549 training Methods 0.000 claims description 15
- 230000008685 targeting Effects 0.000 claims description 3
- 238000000605 extraction Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 16
- 230000008569 process Effects 0.000 description 15
- 238000012545 processing Methods 0.000 description 10
- 239000000872 buffer Substances 0.000 description 6
- 238000012937 correction Methods 0.000 description 4
- 101000941628 Canis lupus familiaris Cytochrome P450 1A1 Proteins 0.000 description 3
- 101000855338 Canis lupus familiaris Cytochrome P450 1A2 Proteins 0.000 description 3
- 238000012360 testing method Methods 0.000 description 3
- 241000252185 Cobitidae Species 0.000 description 1
- 101150039239 LOC1 gene Proteins 0.000 description 1
- 230000032683 aging Effects 0.000 description 1
- 230000003466 anti-cipated effect Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000008439 repair process Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 238000013519 translation Methods 0.000 description 1
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- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
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- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
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Description
図1は、本発明の実施形態によるシステム100を図示するブロック図である。システム100は、命令およびデータを格納するためのシステム・メモリ102、グラフィックス処理のためのグラフィックス処理装置104、外部デバイスと通信するためのI/Oインターフェース、命令およびデータを長期格納するためのストレージ・デバイス108、および、命令およびデータを処理するためのプロセッサ110を含むことができる。
図3は、本発明の実施形態による、データ・ラインにあるデータ(D41)をターゲットとするデータ・アクセス命令(I51)を格納している例示的な命令ラインを示す図である。ある実施形態においては、命令ライン(命令ライン1)は、複数の命令(例えば、I11、I21、I31、など)、並びに、有効アドレスおよび制御ビットなどの制御情報を格納することができる。同様にして、データ・ライン(データ・ライン1)は、複数のデータ・ワード(例えば、D11、D21、D31、など)を格納することができる。ある規模においては、命令ラインの各々にある命令は順番に実行され、それにより、命令I11が第一に実行され、I21が第二に実行され、以下続くことになる。命令が順番に実行されるので、一般的に命令ラインもまた順番に実行される。したがって、命令ラインがL2キャッシュ112から命令キャッシュ222に移動されるたびに、プリデコーダおよびスケジューラ220は、命令ライン(例えば命令ライン1)を検査して、次の逐次的な命令ライン(例えば命令ライン2)をプリフェッチし、そのことにより、次の命令ラインが命令キャッシュ222に配置され、プロセッサ・コア114によりアクセスできるようにすることができる場合がある。
図6は、本発明の実施形態による、命令およびデータ・ラインをプリフェッチするための回路を図示するブロック図である。本発明の実施形態においては、回路は、データ・ラインのみをプリフェッチすることができる。本発明の別の実施形態においては、回路は、命令ラインとデータ・ラインの両方をプリフェッチすることができる。
本発明の実施形態により、データ・アクセス命令を実行してデータ・ターゲット・アドレスを格納するデータ・ラインを要求することがデータ・キャッシュ・ミスにつながる時に、そのデータ・アクセス命令のデータ・ターゲット・アドレスを抽出して命令ラインに格納することができる。
本発明の別の実施形態においては、データ・アクセス命令を実行することなしに、データ・ターゲット・アドレスを判定することができる。例えば、L2キャッシュ112からデータ・ラインがフェッチされる際に、フェッチされたデータ・ラインにあるデータ・アクセス命令から、データ・ターゲット・アドレスを抽出することができる。
112:L2キャッシュ
220:プリデコーダおよびスケジューラ
222:L1 命令キャッシュ
224:L1 データ・キャッシュ
226:命令ライン・バッファ
114:プロセッサ・コア
Claims (25)
- レベル2キャッシュと、各々が1以上の命令を含む命令ラインを前記レベル2キャッシュから受信するように構成されたレベル1キャッシュと、前記レベル1キャッシュから取り出された命令を実行するように構成されたプロセッサ・コアとを備えているプロセッサにおいて、データ・ラインをプリフェッチする方法であって、
(a)複数の命令を含む第1の命令ラインを前記レベル2キャッシュからフェッチするステップと、
(b)前記第1の命令ラインまたは異なる命令ラインに含まれているデータ・アクセス命令によってターゲットとされるデータを含む第1のデータ・ラインの識別アドレスを前記第1の命令ラインから抽出するステップと、
(c)前記抽出された識別アドレスを用いて、前記第1のデータ・ラインを前記レベル2キャッシュからプリフェッチするステップと
を含む、前記方法。 - 前記第1の命令ラインの外部にある命令をターゲットとする分岐命令を前記第1の命令ラインにおいて識別するステップと、
前記識別された分岐命令に対応する出口アドレスを抽出するステップと、
前記抽出された出口アドレスを用いて、前記ターゲットとされる命令を含む第2の命令ラインを前記レベル2キャッシュからプリフェッチするステップと
をさらに含む、請求項1に記載の方法。 - 前記第2の命令ラインについて前記(a)から前記(c)のステップを繰り返し、第2のデータ・アクセス命令のターゲットとされる第2のデータを含む第2のデータ・ラインをプリフェッチするステップをさらに含む、請求項2に記載の方法。
- 前記第2のデータ・アクセス命令が前記第2の命令ラインに存在する、請求項3に記載の方法。
- 前記第2のデータ・アクセス命令が前記第1の命令ラインに存在する、請求項3に記載の方法。
- 所定の数のデータ・ラインがプリフェッチされるまで前記(a)から前記(c)のステップを繰り返すステップをさらに含む、請求項1〜5のいずれか一項に記載の方法。
- 第2のデータをターゲットとする第2のデータ・アクセス命令を前記第1の命令ラインにおいて識別するステップと、
前記識別された第2のデータ・アクセス命令から第2のアドレスを抽出するステップと、
前記抽出された第2のアドレスを用いて、前記ターゲットとされる第2のデータを含む第2のデータ・ラインを前記レベル2キャッシュからプリフェッチするステップと
をさらに含む、請求項2に記載の方法。 - 前記抽出されたアドレスが、命令ラインに含まれる有効アドレスとして格納される、請求項1に記載の方法。
- 前記命令ラインが第1の命令ラインである、請求項8に記載の方法。
- 前記有効アドレスが、前の識別された分岐命令の実行の間、又は、トレーニング・フェーズの間に算出される、請求項8又は9に記載の方法。
- 前記第1の命令ラインが、2以上のデータをターゲットとする2以上のデータ・アクセス命令を含み、前記第1の命令ラインに格納されているデータ・アクセス履歴値が、識別されたデータ・アクセス命令がキャッシュ・ミスを引き起こすと予測されることを示す、請求項1〜10のいずれか一項に記載の方法。
- 第1のデータをターゲットとするデータ・アクセス命令を前記第1の命令ラインにおいて識別することをさらに含む、請求項1〜11のいずれか一項に記載の方法。
- プロセッサであって、
レベル2キャッシュと、
各々が1以上の命令を含む命令ラインを前記レベル2キャッシュから受信するように構成されたレベル1キャッシュと、
前記レベル1キャッシュから取り出された命令を実行するように構成されたプロセッサ・コアと、
(a)複数の命令を含む第1の命令ラインを前記レベル2キャッシュからフェッチし、
(b)前記第1の命令ラインまたは異なる命令ラインに含まれているデータ・アクセス命令のターゲットとされるデータを含む第1のデータ・ラインの識別アドレスを前記第1の命令ラインから抽出し、
(c)前記抽出された識別アドレスを用いて、第1のデータ・ラインを前記レベル2キャッシュからプリフェッチするように構成された回路と
を備えている、前記プロセッサ。 - 前記回路が、
前記第1の命令ラインの外部にある命令をターゲットとする分岐命令を前記第1の命令ラインにおいて識別し、
前記識別された分岐命令に対応する出口アドレスを抽出し、
前記抽出された出口アドレスを用いて、前記ターゲットとされる命令を含む第2の命令ラインを前記レベル2キャッシュからプリフェッチするようにさらに構成されている、請求項13に記載のプロセッサ。 - 前記回路が、
前記第2の命令ラインについて前記(a)から前記(c)のステップを繰り返し、第2のデータ・アクセス命令のターゲットとされる第2のデータを含む第2のデータ・ラインをプリフェッチするようにさらに構成されている、請求項14に記載のプロセッサ。 - 前記第2のデータ・アクセス命令が前記第2の命令ラインに存在する、請求項15に記載のプロセッサ。
- 前記第2のデータ・アクセス命令が前記第1の命令ラインに存在する、請求項14に記載のプロセッサ。
- 前記回路が、
所定の数のデータ・ラインがプリフェッチされるまで前記(a)から前記(c)のステップを繰り返すようにさらに構成されている、請求項13〜17のいずれか一項に記載のプロセッサ。 - 前記回路が、
第2のデータをターゲットとする第2のデータ・アクセス命令を前記第1の命令ラインにおいて識別し、
前記識別された第2のデータ・アクセス命令から第2のアドレスを抽出し、
前記抽出された第2のアドレスを用いて、前記ターゲットとされる第2のデータを含む第2のデータ・ラインを前記レベル2キャッシュからプリフェッチするようにさらに構成されている、請求項14に記載のプロセッサ。 - 前記抽出されたアドレスが、命令ラインに含まれる有効アドレスとして格納される、請求項13に記載のプロセッサ。
- 前記命令ラインが第1の命令ラインである、請求項20に記載のプロセッサ。
- 前記有効アドレスが、前の識別された分岐命令の実行の間、又は、トレーニング・フェーズの間に算出される、請求項20又は21に記載のプロセッサ。
- 前記第1の命令ラインが、2以上のデータをターゲットとする2以上のデータ・アクセス命令を含み、前記第1の命令ラインに格納されているデータ・アクセス履歴値が、識別されたデータ・アクセス命令がキャッシュ・ミスを引き起こすと予測されることを示す、請求項13〜22のいずれか一項に記載のプロセッサ。
- 前記回路が、
第1のデータをターゲットとするデータ・アクセス命令を前記第1の命令ラインにおいて識別するようにさらに構成されている、請求項13〜23のいずれか一項に記載のプロセッサ。 - 請求項13〜24のいずれか一項に記載のプロセッサを備えている集積回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/347414 | 2006-02-03 | ||
US11/347,414 US20070186050A1 (en) | 2006-02-03 | 2006-02-03 | Self prefetching L2 cache mechanism for data lines |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007207240A JP2007207240A (ja) | 2007-08-16 |
JP5084280B2 true JP5084280B2 (ja) | 2012-11-28 |
Family
ID=38335339
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007019613A Expired - Fee Related JP5084280B2 (ja) | 2006-02-03 | 2007-01-30 | データ・ラインのための自己プリフェッチl2キャッシュ機構 |
Country Status (4)
Country | Link |
---|---|
US (1) | US20070186050A1 (ja) |
JP (1) | JP5084280B2 (ja) |
CN (1) | CN101013401A (ja) |
TW (1) | TW200745854A (ja) |
Families Citing this family (32)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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CN101627365B (zh) | 2006-11-14 | 2017-03-29 | 索夫特机械公司 | 多线程架构 |
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- 2006-02-03 US US11/347,414 patent/US20070186050A1/en not_active Abandoned
-
2007
- 2007-01-30 JP JP2007019613A patent/JP5084280B2/ja not_active Expired - Fee Related
- 2007-02-01 TW TW096103718A patent/TW200745854A/zh unknown
- 2007-02-05 CN CNA2007100080078A patent/CN101013401A/zh active Pending
Also Published As
Publication number | Publication date |
---|---|
JP2007207240A (ja) | 2007-08-16 |
TW200745854A (en) | 2007-12-16 |
CN101013401A (zh) | 2007-08-08 |
US20070186050A1 (en) | 2007-08-09 |
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Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20091030 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120412 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120417 |
|
A521 | Request for written amendment filed |
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|
RD12 | Notification of acceptance of power of sub attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7432 Effective date: 20120612 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20120614 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20120816 |
|
RD14 | Notification of resignation of power of sub attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7434 Effective date: 20120816 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120904 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150914 Year of fee payment: 3 |
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LAPS | Cancellation because of no payment of annual fees |