JPH04205448A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、階層記憶装置を備えた情報処理装置に関す
るものである。

（従来の技術） 計算機システムでは、命令は主記憶装置におかれ、プロ
セッサは主記憶装置から命令を逐次読み出して処理を行
なう。そして、階層記憶装置においては、ｎ階層目記憶
装置はｎ＋］階層目記憶装置よりも高速に読み書きか実
行でき、よりプロセッサに近い場所に設定される。例と
して、ｎ階層目記憶装置をキャッシュメモリ、ｎ＋１階
層目記憶装置を主記憶装置とする。キャッシュメモリは
主記憶装置とプロセッサの間に位置し、主記憶装置より
も高速に読み書きかできる記憶装置であって、プロセッ
サか実行する命令がキャッシュメモリにある場合には、
命令か高速に読み出されてプロセッサか命令待ち状態に
入ることなく処理が高速に実行できる。

しかしながら、キャッシュメモリは主記憶装置よりも高
価である。そのため、キャッシュメモリの容量は主記憶
装置より少なく、命令を高速に実行するためには、でき
るだけキャッシュメモリにある命令を利用することか重
要である。

第５図は、従来の情報処理装置を示すブロック図である
。第５図において、１１はプロセッサ、］２はキャッシ
ュメモリ、１３は主記憶装置、５１はアドレスバス、５
２は命令ハスである。

以下、従来の情報処理装置の動作を説明する。

キャンシュメモリｌｑ＜ｎ階層記憶装置）１はプロセッ
サ１１と主記憶装置１３　（ｎ＋１階層目記憶装置）と
の間に位置する。プロセッサ１１は命令アドレスをアド
レスバス５１を経由してキャッシュメモリ１２と主記憶
装置１３とに出力する。

キャッシュメモリ１２の方か主記憶装置１３よりも高速
に読み書きできるため、出力されたアドレスの命令がキ
ャッシュメモリ１２にある場合（キャツシュヒツト）に
は、キャッシュメモリ１２にある命令か命令バス５２を
経由してプロセッサ］１に送られる。この場合は、命令
読み出しか高速に実行され、プロセッサ１１か命令待ち
状態に入ることなく処理が実行される。実行すべき命令
かキャッシュメモリ１２にない場合（キャッンユミス）
には、プロセッサ１１は主記憶装置１３からの命令待ち
状態になり、命令が届いた後に実行を再開する。その際
、読み出した命令は、２回目以降高速に読み出すことが
できるように、キャッシュメモリ１２に書き込まれる。

その時、キャッシュメモリ１２に書き込まれる命令は１
個たけてはなく、キャツシュヒツトを増加させることを
目的として数個の連続するアドレスの命令も同時に書き
込まれる。

（発明が解決しようとする課題） しかしながら前記のような構成では、プロセッサが実行
する命令を読み出すためにキャッシュメモリの内容を調
べてキャッシュミスが発生した後、主記憶装置からキャ
ッシュメモリに命令か書き込まれる。例えば、連続した
アドレスの命令をプロセッサが実行する場合でも、キャ
ッシュメモリに書き込まれた連続する次のアドレスの命
令を読み出そうとするとキャッシュミスか発生する。

さらに、分岐命令により離れたアドレスの命令を初めて
読み出す場合にはキャッシュミスが発生する。そのため
、プロセッサか主記憶装置からの命令待ち状態になり、
処理実行の高速化か妨げられる。

前記に鑑み、本発明は、プロセッサか主記憶装置からの
命令待ち状態になることを防止し、高速に処理を行える
ようにするものである。

（課題を解決するための手段） 前記の目的を達成するため、請求項（１）及び（２）の
発明は、プロセッサか次に実行する可能性のある命令を
プロセッサか読み出す前に予めプロセッサに近い記憶装
置に転送しておくことにより、プロセッサか近い記憶装
置からの命令の待ち状態になることを防止するものであ
る。

具体的に請求項（１）の発明が講じた解決手段は、情報
処理装置を、ｎ階層記憶装置或いはｎ＋１階層目記憶装
置から命令を取り出すためプロセッサから出力される第
１のアドレスを取り込むアドレス取り込み部と、前記第
１のアドレスに特定の値を加算して第２のアドレスを生
成するアドレス加算部と、前記第２のアドレスの命令が
前記ｎ階層目記憶装置に存在するか否かを判断するメモ
リ判断部と、前記第２のアドレスの命令が前記１階層目
記憶装置にない場合に前記第２のアドレスの命令を前記
ｎ＋１階層目記憶装置から前記１階層目記憶装置に転送
する命令転送部とを備えた構成にす・るものである。

また、請求項（２）の発明か講した解決手段は、情報処
理装置を、プロセッサから出力された第１のアドレスに
従ってｎ階層目記憶装置或いはｎ＋１階層目記憶装置か
ら前記プロセッサに転送される第１の命令を取り込む命
令取り込み部と、前記第１の命令が分岐命令であるか否
かを判断する分岐判断部と、前記第１の命令か分岐命令
である場合に分岐先の第２のアドレスを解読するアドレ
ス解読部と、前記アドレス解読部により解読された前記
第２のアドレスにある第２の命令か前記１階層目記憶装
置に存在するか否かを判断するメモリ判断部と、前記第
２の命令か前記１階層目記憶装置にない場合に前記第２
の命令を前記ｎ＋１階層目記憶装置から前記１階層目記
憶装置に転送する命令転送部とを備えた構成とするもの
である。

さらに、請求項（３）の発明は、請求項（２）の構成に
、命令取り込み部は前記第１の命令と共に第１のアドレ
スを取り込み、アドレス解読部は前記第１のアドレスと
前記第１の命令の相対分岐アドレスとから分岐先のアド
レスを求める構成を付加するものである。

（作用） 請求項（１）の発明の構成により、ｎ階層目記憶装置或
いはｎ＋１階層目記憶装置から命令を取り出すためプロ
セッサから出力される第１のアドレスを取り込むアドレ
ス取り込み部と、第１のアドレスに特定の値を加算して
第２のアドレスを生成するアドレス加算部と、第２のア
ドレスの命令か１階層目記憶装置に存在するか否かを判
断するメモリ判断部と、第２のアドレスの命令が１階層
目記憶装置にない場合に第２のアドレスの命令をｎ＋１
階層目記憶装置から１階層目記憶装置に転送す、る命令
転送部とを備えているため、第２のアドレスの命令か１
階層目記憶装置に存在しない場合には、プロセッサが次
に実行する可能性のある第２のアドレスの命令は、予め
命令転送装置によってｎ＋１階層目記憶装置がら１階層
目記憶装置に転送されているので、プロセッサは近い記
憶装置っまり１階層目記憶装置からの命令待ち状態にな
ることがなくなる。

請求項（２）の発明の構成により、プロセッサから出力
された第１のアドレスに従ってｎ階層目記憶装置或いは
ｎ＋１階層目記憶装置からプロセッサに転送される第１
の命令を取り込む命令取り込み部と、第１の命令が分岐
命令であるが否がを判断する分岐判断部と、第１の命令
が分岐命令である場合に分岐先の第２のアドレスを解読
するアドレス解読部と、アドレス解読部により解読され
た第２のアドレスにある第２の命令が１階層目記憶装置
に存在するか否かを判断するメモリ判断部と、第２の命
令が１階層目記憶装置にない場合に第２の命令をｎ＋１
１ｖ層目記憶装置がら１階層目記憶装置に転送する命令
転送部とを備えているため、アドレス解読部により解読
された第２のアドレスにある第２の命令かね階層目記憶
装置に存在しない場合には、プロセッサが次に実行する
可能性のある第２の命令は、予め命令転送装置によって
ｎ＋１階層目記憶装置から１階層目記憶装置に転送され
ているので、請求項（１）の発明と同様、プロセッサは
近い記憶装置からの命令待ち状懇になることかなくなる
。

（実施例） 以下、本発明の詳細な説明するが、以下の実施例におい
ては、１階層目記憶装置はキャッシュメモリとし、ｎ＋
１階層目記憶装置は主記憶装置とする。

第１図は本発明に係る情報処理装置の第１実施例のブロ
ック図である。

第１図において、１１はプロセッサ、１２はキャッシュ
メモリ、１３は主記憶装置、１４はアドレス取り込み部
、１５はアドレス加算部、１６はメモリ判断部、１７は
命令転送部、５１はアドレスバス、５２は命令バス、５
３は命令転送バスを示している。そして、プロセッサ１
１と、キャッシュメモリ１２及び主記憶装置１３とはア
ドレスバス５１及び命令バス５２て各々接続されており
、キャッシュメモリ１２と主記憶装置１３とは命令転送
バス５３で接続されている。

以下、本実施例に係る情報処理装置の動作を第２図に基
づいて説明する。

第２図は第１実施例に係る情報処理装置のアルゴリズム
を示す図であって、同図において２１゜２２．２３．２
４は各々処理を示している。

プロセッサ１１は、実行する命令Ａを取り出すために、
アドレスバス５１を経由して命令Ａのアドレスａをキャ
ッシュメモリ１２と主記憶装置１３とに送る。そのとき
、処理２１において、アドレスバス５１に接続されたア
ドレス取り込み部１４が、プロセッサ１１から出力され
るアドレスａをアドレス取り込み部１４に取り込む。

次に、処理２２において、アドレス加算部１５で、アド
レス取り込み部１４に取り込まれたアドレスａに、次の
アドレスまでの値（例として１）を加算してアドレスｂ
（分岐しないで実行される場合の次のアドレス）を生成
し、生成されたアドレスｂをメモリ判断部１６に送る。

次に、処理２３において、メモリ判断部１６かキャッシ
ュメモリ１２の内容を調へてアドレスｂの命令Ｂかキャ
ッシュメモリ１２に存在するか否かを調べる。そして、
命令Ｂか存在する場合には処理を終了し、命令Ｂかキャ
ッシュメモリ１２に存在しない場合には、処理２４にお
いて、命令転送部１７か命令Ｂを主記憶装置１３から命
令転送バス５３を経由してキャッシュメモリ１２に転送
する。以上の処理を、プロセッサ１１が命令Ａを実行し
、次に実行すべき命令を読み出すためにアドレスバス５
１にアドレスを出力する前に行なう。

以上のように第１実施例によれば、次に実行される可能
性のある命令（加算されたアドレスの命令）は、プロセ
ッサ１１が読み出す前に予めキャッシュメモリ１２に格
納されているため、プロセッサ１１が連続して次のアド
レスの命令を実行する場合に主記憶装置からの命令待ち
状態になることなく高速に処理を実行できる。

第３図は本発明に係る情報処理装置の第２実施例のブロ
ック図である。

第３図において、１１はプロセッサ、１２はキャッシュ
メモリ、１３は主記憶装置、３４は命令取り込み部、３
５は分岐判断部、３６はアドレス解読部、３７はメモリ
判断部、３８は命令転送部、５１はアドレスバス、５２
は命令バス、５３は命令転送バスを示している。そして
、プロセッサ１１と、キャッシュメモリ１２及び主記憶
装置１３とはアドレスバス５１と命令バス５２とで接続
されており、キャッシュメモリ１２と主記憶装置１３と
は命令転送バス５３で接続されている。

以下、第２実施例に係る情報処理装置の動作を第４図に
基づいて説明する。

第４図は本実施例の情報処理装置のアルゴリズムを示す
図であって、同図において４１，４２゜４３．４４．４
５は各々処理を示している。

プロセッサ１１は実行すべき命令Ａを読み出すためにア
ドレスバス５１にアドレスａを出力し、キャッシュメモ
リ１２或いは主記憶装置１３から命令バス５２を経由し
て命令Ａを受は取る。そのとき、処理４１において、命
令バス５２に接続された命令取り込み部３４が命令バス
５２から命令Ａを取り込む。

次に処理４２において、分岐判断部３５が命令取り込み
部３４に取り込まれた命令Ａが分岐命令であるか否かを
判断する。そして、命令Ａか分岐命令でない場合は処理
を終了する一方、分岐命令である場合には、処理４３に
進み、アドレス解読部３６によって命令Ａの分岐先のア
ドレスｂを求める。求められた分岐先のアドレスｂはメ
モリ判断部３７に送られる。

次に、処理４４において、メモリ判断部３７かキャッシ
ュメモリ１２の内容を調べ、キャッシュメモリ１２に分
岐先のアドレスｂの命令Ｂがあるか否かを調べる。そし
て、キャッシュメモリ１２に分岐先の命令Ｂがある場合
には処理を終了する一方、命令Ｂが無い場合には処理４
５において、命令転送部３８は命令Ｂを主記憶装置１３
から命令転送バス５３を経由してキャッシュメモリ１２
に転送する。以上の処理を、プロセッサ１１が命令Ａを
実行し、次に実行すべき命令を読み出すためにアドレス
バス５１にアドレスを出力する前に行なう。

以上のように本実施例によれば、プロセッサ１１により
分岐命令か実行されてアドレスか変化した場合でも、分
岐先命令かキャッシュメモリ１２に存在し、プロセッサ
１１か主記憶装置１３からの命令待ち状態になることな
く処理が高速に実行される。

なお、命令取り込み部３４はアドレスバス５１からアド
レスを同時に取り込み、取り込まれたアドレスに命令に
よって記述された相対的なアトレースを解読部３６て加
算することにより、相対的な分岐先のアドレスを求めて
処理することができる。

（発明の効果） 以上説明したように、請求項（１）の発明に係る情報処
理装置によると、第２のアドレスの命令が０階層目記憶
装置に存在しない場合には、プロセッサが次に実行する
可能性のある第２のアドレスの命令は、予め命令転送装
置によってｎ−１−，１階層目記憶装置から０階層目記
憶装置に転送されているので、プロセッサは近い記憶装
置からの命令待ち状態になることがなくなる。

また、請求項（２）の発明に係る情報処理装置によると
、アドレス解読部により解読された第２のアドレスにあ
る第２の命令が０階層目記憶装置に存在しない場合には
、プロセッサか次に実行する可能性のある第２の命令は
、予め命令転送装置によってｎ＋１階層目記憶装置から
０階層目記憶装置に転送されているので、請求項（１）
の発明と同様、プロセッサは近い記憶装置からの命令待
ち状態になることがなくなる。

このため、プロセッサが近い記憶装置からの命令待ち状
態になることがなくなるので、本発明の情報処理装置に
よると高速処理か可能になる。特に、０階層目記憶装置
としてキャッシュメモリを用い、ｎ＋１階層目記憶装置
として主記憶装置を用いると、プロセッサが実行する可
能性のある命令１マプロセツサが読み出す前に予めキャ
ッシュメモリに格納されているため、プロセッサが主記
憶装置からの命令待ち状態になることなく処理を高速に
実行できるので、本発明は実用的に極めて有用である。

【図面の簡単な説明】

第１図は本発明の第１実施例に係る情報処理装置のブロ
ック図、第２図は前記第１実施例に係る情報処理装置の
アルゴリズムを示す図、第３図は本発明の第２実施例に
係る情報処理装置のブロック図、第４図は前記第２実施
例に係る情報処理装置のアルゴリズムを示す図、第５図
は従来の情報処理装置のブロック図である。 １１・・・プロセッサ １２・・・キャッシュメモリ （０階層目記憶装置） １３・・・主記憶装置 （ｎ＋１階層目記憶装置） １４・・・アドレス取り込み部 １５・・・アドレス加算部 １６・・・メモリ判断部 １７・・・命令転送部 ２１．２２，２３．２４・・・処理 ３４・・・命令取り込み部 ３５・・・分岐判断部 ３６・・・アドレス解読部 ３７・・・メモリ判断部 ３８・・・命令転送部 ４１．４２，４３，４４．４５・・・処理５１・・・ア
ドレスバス ５２・・・命令バス ５３・・・命令転送バス 特許出願人　　松下電器産業株式会社　−。 代　理　人　　弁理士　　前　１）　弘　　１．。 −」 １１・・・プロセッサ １２・・キャッンユメモリ （１階層口記憶装置） １３・−主記憶装置 （ｎ＋１階層目記憶装置） １４・・アドレス取り込み部 １５・アドレス加算部 １６・・メモリ判断部 １７・・命令転送部 ２１．２２．２３．２４・・・処理 ３４・・・命令取り込み部 ３５・分岐判Ｉｆｒ部 ３６・・・アドレス解読部 ３７・・メモリ判断部 ３８・−・命令転送部 ４１．４２．４３，４４．４５・処理 ５１・・・アドレスバス ５２・・・命令バス ５３・・・命令転送バス 第１回 第２図 第３図 第４図 第５図

Claims (3)

【特許請求の範囲】
1. （１）ｎ階層目記憶装置或いはｎ＋１階層目記憶装置か
   ら命令を取り出すためプロセッサから出力される第１の
   アドレスを取り込むアドレス取り込み部と、前記第１の
   アドレスに特定の値を加算して第２のアドレスを生成す
   るアドレス加算部と、前記第２のアドレスの命令が前記
   ｎ階層目記憶装置に存在するか否かを判断するメモリ判
   断部と、前記第２のアドレスの命令が前記ｎ階層目記憶
   装置にない場合に前記第２のアドレスの命令を前記ｎ＋
   １階層目記憶装置から前記ｎ階層目記憶装置に転送する
   命令転送部とを備えたことを特徴とする情報処理装置。
2. （２）プロセッサから出力された第１のアドレスに従っ
   てｎ階層目記憶装置或いはｎ＋１階層目記憶装置から前
   記プロセッサに転送される第１の命令を取り込む命令取
   り込み部と、前記第１の命令が分岐命令であるか否かを
   判断する分岐判断部と、前記第１の命令が分岐命令であ
   る場合に分岐先の第２のアドレスを解読するアドレス解
   読部と、前記アドレス解読部により解読された前記第２
   のアドレスにある第２の命令が前記ｎ階層目記憶装置に
   存在するか否かを判断するメモリ判断部と、前記第２の
   命令が前記ｎ階層目記憶装置にない場合に前記第２の命
   令を前記ｎ＋１階層目記憶装置から前記ｎ階層目記憶装
   置に転送する命令転送部とを備えたことを特徴とする情
   報処理装置。
3. （３）前記命令取り込み部は前記第１の命令と共に前記
   第１のアドレスを取り込み、前記アドレス解読部は前記
   第１のアドレスと前記第１の命令の相対分岐アドレスと
   から前記第２のアドレスを求めることを特徴とする請求
   項（２）記載の情報処理装置。