JPH08212068A

JPH08212068A - 情報処理装置

Info

Publication number: JPH08212068A
Application number: JP7020048A
Authority: JP
Inventors: Hiromitsu Imori; 弘充位守; Kenji Matsubara; 健二松原
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1995-02-08
Filing date: 1995-02-08
Publication date: 1996-08-20

Abstract

(57)【要約】（修正有）【目的】先行命令がキャッシュミスした場合の後続命
令のパイプラインの乱れを防止する。【構成】命令キャッシュ７から先行命令を読み出し、
命令選択回路１３を介して命令保持回路１６に保持す
る。同時に、命令アドレスタグ８、命令ＴＬＢ９からア
ドレスを読み出す。キャッシュヒット判定回路１７は、
命令アドレスタブ８及び令名ＴＢＬ９のアドレスよりキ
ャッシュヒット判定を行う。後続命令の読み出し結果
は、各保持回路１０，１１，１２に保持する。同一ブロ
ック判定回路５は、先行命令及び後続命令が同一ライン
か判定する。先行命令がキャッシュミスの場合、主記憶
６からライン読出しを行い、該当命令を命令選択回路１
３及び命令保護回路１６に転送する。該命令と後続命令
とが同一ラインの場合、引き続き同ラインの命令を転送
する。同一ラインでない場合は、キャッシュデータ保持
回路１０の命令を転送する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、各命令を複数のステー
ジに分割してパイプライン処理し、かつ、キャッシュメ
モリを有する情報処理装置に係り、特に先行する命令が
キャッシュミスした際に、その後続の命令の後続パイプ
ラインステージへの転送を高速に行う情報処理装置に関
するものである。

【０００２】

【従来の技術】情報処理装置の処理能力を向上させる方
式にパイプライン方式（先行制御方式）とキャッシュ方
式がある。パイプライン方式は、命令の実行を複数のス
テージ（命令の読み出し、命令のデコード、アドレス変
換、オペランド読み出し、命令の実行など）に分割し、
複数の命令をそれぞれオーバラップさせてパイプライン
処理することで、トータルな命令処理時間を短縮する方
式である。一方、キャッシュ方式は、主記憶内の使用頻
度の高い命令やデータを比較的小容量の高速メモリ（キ
ャッシュメモリ）に格納し、該キャッシュメモリをアク
セスすることで、主記憶の実効的アクセス時間を短縮す
る方式である。目的の命令やデータがキャッシュメモリ
に存在することをキャッシュヒット、存在しないことを
キャッシュミスと称す。なお、キャッシュ方式は、主記
憶とキャッシュメモリ（１次キャッシュ）の間に更に中
間のメモリ（２次キャッシュ）が存在することもある。

【０００３】近年、パイプライン方式の情報処理装置は
さらに高速化が求められているが、パイプライン処理を
高速化すると、各ステージの実行サイクル時間は短くな
る傾向がある。一方、パイプライン方式の情報処理装置
（以下、パイプライン処理装置という）は、同時にキャ
ッシュ方式を採用しているのがほとんどであり、各ステ
ージの実行サイクル時間が短かくなると、キャッシュメ
モリを参照し、かつ、ヒット判定結果を出力すること
を、１サイクルで実現することは難しくなってきてい
る。このため、キャッシュメモリを具備するパイプライ
ン処理装置では、キャッシュメモリを読むステージとヒ
ット判定を行うステージを別ステージにするのが主流と
なっている。この場合、一般には命令の読み出しステー
ジ（ＩＦステージという）でキャッシュメモリから命令
の読み出し、命令デコードステージ（Ｄステージ）で、
ＩＦステージで読み出した結果が正しいか、すなわちキ
ャッシュヒット判定を行い、キャッシュヒットしていれ
ば、命令のデコードを実施して、後続のパイプラインス
テージに該命令を転送している。

【０００４】図２に、従来のキャッシュメモリを具備す
るパイプライン処理装置の構成例を示す。便宜上、図２
では、命命読み出し処理にかかわるＩＦステージとＤス
テージに関係する部分の構成のみを示している。

【０００５】プログラムカウンタ１は、アドレス選択回
路２で選択されるアドレスを入力して、次の命令のアド
レスを求める回路である。ここでは、命令読み出しアド
レスは論理アドレスとする。アドレス選択回路２は、プ
ログラムカウンタ１、ＩＦステージアドレス保持回路
３、Ｄステージアドレス保持回路４のアドレスあるいは
分岐ターゲートアドレスのいずれかを選択し、次の命令
読出しアドレスとしてアドレス線１０１に出力する回路
である。該アドレス選択回路２では、通常、プログラム
カウンタ１の出力を選択する。ＩＦステージアドレス保
持回路３、Ｄステージアドレス保持回路４は、各々、パ
イプライン処理のＩＦステージの命令のアドレス、Ｄス
テージの命令のアドレスを保持する回路である。これら
アドレス保持回路３，４の出力のアドレス選択回路２へ
の入力は、命令フェッチ制御回路１８の制御線１０６，
１０７で指示される。

【０００６】６は主記憶もしくは２次キャッシュメモリ
であるが、以下の説明では主記憶とする。該主記憶６か
らの命令読出しは、命令フェッチ制御回路１８の制御線
１２１で指示される。命命キャッシュ７は主記憶６の命
令を格納し、命令アドレスタグ８は、該命令キャッシュ
７に格納されている命令の主記憶上のアドレス（物理ア
ドレス）を格納している。命令ＴＬＢ（アドレス変換バ
ッファ）９は論理アドレスと物理アドレスの対応を格納
している。

【０００７】命令選択回路１３は、命令キャッシュ７か
ら読み出された命令、主記憶６から読み出された命令の
いずれかを選択する回路である。該命令選択回路１３で
は、通常は命令キャッシュ７の命令を選択し、命令フェ
ッチ制御回路１８から制御線１０８を介して指示がある
と主記憶６の命令を選択する。Ｄステージ命令保持回路
１６は命令選択回路１３で選択された命令を保持する回
路である。キャッシュヒット判定回路１７は、命令アド
レスタグ８と命令ＴＬＢ９から読み出される物理アドレ
スを比較し、キャッシュヒットを判定する回路である。
キャッシュヒット判定回路１７の判定情報は制御線１０
５で命令フェッチ制御回路１８に送られる。命令フェッ
チ制御回路１８はＩＦステージとＤステージの両方にか
かわり、命令のフェッチ動作を制御する回路である。該
命令フェッチ制御回路１８は、制御線１０５よりキャッ
シュミスの判定情報を受け取ると、制御線１０６，１０
７，１０８，１２１を介して各部位に所望の指示を行
う。ステージ制御回路１００はステージ動作全体の制御
を司どる回路である。

【０００８】まず、ＩＦステージにおいて、プログラム
カウンタ１により求められたアドレス（論理アドレス）
をアドレス選択回路２で選択し、アドレス線１０１を介
して命令キャッシュ７をアクセスすることで、命令が命
令キャッシュ７から読み出される。該読み出された命令
は、データ線１０２、命令選択回路１３を介してＤステ
ージ命令保持回路１６に格納される。この命令キャッシ
ュ７からの命令読み出しと並行に、命令アドレスタグ８
と命令ＴＬＢ９からそれぞれ物理アドレスがデータ線１
０３，１０４に読み出される。次のＤステージにおい
て、このデータ線１０３，１０４の物理アドレスを用い
て、キャッシュヒット判定回路１７によりキャッシュヒ
ット判定を行い、その判定情報が制御線１０５を介して
命令フェッチ制御回路１８に送られる。キャッシュヒッ
トの場合、そのままＤステージ命令保持回路１６より後
続パイプラインステージに命令が転送される。このＤス
テージに並行して、次の命令のＩＦステージが開始し、
アドレス選択回路２により選択されたアドレスで、命令
キャッシュ７から次の命令が読み出される。

【０００９】アドレス選択回路２で選択されたアドレス
は、ＩＦステージアドレス保持回路３、Ｄステージアド
レス保持回路４と順次遷移していく。そして、キャッシ
ュヒットの場合には、Ｄステージ命令保持回路１６の命
令が後続パイプラインステージに転送されるのに伴っ
て、Ｄステージアドレス保持回路４の当該命令のアドレ
スはそのままシフトアウトし、次の命令のアドレスがＩ
Ｆステージアドレス保持回路３から該Ｄステージアドレ
ス保持回路４に入力される。

【００１０】一方、キャッシュヒット判定回路１７によ
りキャッシュミスが判明した場合、命令フェッチ制御回
路１８は、制御線１０６，１０７を介してＩＦステージ
アドレス保持回路３内の次命令（後続命令）のアドレ
ス、Ｄステージアドレス保持回路４内の当該キャッシュ
ミスの命令（先行命令）のアドレスを保持状態とする。
その後、命令フェッチ制御回路１８は、主記憶６に対し
て制御線１２１を用いて命令読み出し要求を発行する。
主記憶６から読み出された命令は、命令フェッチ制御回
路１８による制御線１０８の指示により、データ線１１
１から命令選択回路１３を介してＤステージ命令保持回
路１６、そして、後続パイプラインステージへと転送さ
れる。この処理と並行に、Ｄステージアドレス保持回路
４に保持されているアドレスが、信号線１１２よりアド
レス選択回路２を介してアドレス線１０１に送られる。
このアドレス線１０１のアドレスを用いて、主記憶６か
らの命令がデータ線１１３より命令キャッシュ７に書き
込まれる。同時に、命令アドレスタグ８に物理アドレス
が登録されるが、この処理については省略する。

【００１１】次に読み出すべき命令（後続命令）のアド
レスは、ＩＦステージアドレス保持回路３に保持されて
いる。そこで、先行命令を命令キャッシュ７に書き込ん
だ後、再度ＩＦステージにおいて、ＩＦステージアドレ
ス保持回路３のアドレスをアドレス選択回路２からアド
レス線１０１を通じて命令キャッシュ７に与え、該命令
キャッシュ７から読み出した命令を命令選択回路１３を
介してＤステージ命令保持回路１６に転送する。そし
て、次のＤステージにおいて、キャッシュヒット判定回
路１７により該命令のキャッシュヒットの判定を行う。

【００１２】以下、図３のタイムチャートにより、先行
の命令がキャッシュミスした際の、その後続の命令の従
来の読み出し処理を、該後続の命令がキャッシュヒット
する場合とキャッシュミスする場合について詳述する。

【００１３】図３（Ａ）は，先行の命令１がキャッシュ
ミスし、後続の命令２がキャッシュヒットと判定される
場合の、従来のタイムチャートである。サイクル１でＩ
Ｆステージにより命令１のキャッシュ読み出しが行われ
（イ）、サイクル２でＤステージにより命令１のキャッ
シュミスが判定されると（ロ）、サイクル３〜５の３サ
イクルかけて主記憶６から命令１が読み出される。この
主記憶６から読み出された命令１は、サイクル６でＤス
テージ命令保持回路１６に保持され（ハ）、次のサイク
ル７で後続パイプラインステージに転送され（ニ）、同
時に命令キャッシュ７への書き込みが行われる（ホ）。
後続の命令２は、サイクル２でＩＦステージによりキャ
ッシュ読み出しが起動するが（ヘ）、先行の命令１のキ
ャッシュミスに伴ない、アドレスがＩＦステージアドレ
ス保持回路３に保持されて、命令２の読み出しは、一た
ん中断する。そして、サイクル７で命令１が命令キャッ
シュ７へ書き込まれた後（ホ）、次のサイクル８で再度
ＩＦステージにより、アドレス保持回路３のアドレスを
用いて、命令２のキャッシュ読み出しが行われ（ト）、
サイクル９でＤステージにより命令２のキャッシュヒッ
トが判定され（チ）、サイクル１０で後続パイプライン
ステージに転送される（リ）。図３（Ａ）より、命令２
の２回のキャッシュ参照により、先行の命令１が後続パ
イプラインステージに転送されてから、後続の命令２が
転送されるまで、２サイクルのペナルティーが生じる。

【００１４】図３（Ｂ）は、先行の命令１がキャッシュ
ミスし、後続の命令２もキャッシュミスした場合の、従
来のタイムチャートである。サイクル８で、再度命令２
のキャッシュ読み出しが行われ（ト）、サイクル９で該
命令２のキャッシュミスが判定されると（チ）、サイク
ル１０〜１２の３サイクルで主記憶６から命令２が読み
出される。この命令が、サイクル１３でＤステージ命令
保持回路１６に保持されて（リ）、次のサイクル１４で
後続パイプラインステージに転送され（ヌ）、同時に命
令キャッシュ７へ書き込まれる（ル）。このケースの場
合、図３（Ｂ）より、命令２の２回のキャッシュ参照に
よる２サイクルのペナルティーに加えて、命令の主記憶
６からの転送による３サイクルのペナルティーが生じて
しまう。

【００１５】

【発明が解決しようとする課題】上記したように、従来
のキャッシュを具備するパイプライン処理装置において
は、キャッシュミスを起こして主記憶もしくは２次キャ
ッシュから読み出して後続パイプラインステージに転送
された先行の命令をキャッシュに書き込んだ後、その命
令の後続命令については再度キャッシュを参照している
ため、パイプライン処理に乱れを生じ、該情報処理装置
の性能が低下する問題があった。

【００１６】本発明の目的は、キャッシュを具備するパ
イプライン処理装置において、キャッシュミスした先行
命令を後続パイプラインステージに転送した次のサイク
ルに後続命令を同じく後続パイプラインステージに転送
できるようにして、パイプライン処理の乱れを排除する
ことにある。

【００１７】本発明の他の目的は、キャッシュミスした
先行命令の後続命令もキャッシュミスした場合でも、従
来のパイプライン処理装置に比べてパイプライン処理の
乱れを軽減することにある。

【００１８】

【課題を解決するための手段】上記目的を達成するため
に、本発明のパイプライン処理装置は、先行の第１の命
令とその後続の第２の命令とのアドレスの依存関係を判
定する判定手段を備え、命令フェッチ制御手段では、先
行の第１の命令がキャッシュミスし、かつ、前記判定手
段で該第１の命令とその後続の第２の命令が同一ライン
であると判定された場合、前記第１の命令に対して主記
憶あるいは２次キャッシュから読み出されたラインの第
１の命令を後続パイプラインステージに転送後、引き続
いて前記ラインの第２の命令を後続パイプラインステー
ジに転送することを特徴とする。

【００１９】また、本発明のパイプライン処理装置は、
さらに、後続の命令のキャッシュからの読み出し結果を
保持する保持手段を備え、命令フェッチ制御手段では、
先行の第１の命令がキャッシュミスし、その後続の第２
の命令がキャッシュヒットし、かつ、判定手段で第１の
命令と第２の命令が同一ラインでないと判定された場合
には、前記第１の命令に対して主記憶あるいは２次キャ
ッシュから読み出されたラインの第１の命令を後続パイ
プラインステージに転送後、前記保持手段に保持されて
いる命令読み出し結果を第２の命令として後続パイプラ
インステージに転送することを特徴とする。

【００２０】また、本発明のパイプライン処理装置で
は、命令フェッチ制御手段は、先行の第１の命令および
その後続の第２の命令がともにキャッシュミスし、か
つ、判定手段で第１の命令と第２の命令が同一ラインで
ないと判定された場合は、前記第１の命令に対して主記
憶あるいは２次キャッシュから読み出されたラインの第
１の命令を後続パイプラインステージに転送するのと並
行に、前記第２の命令に対する前記主記憶あるいは２次
キャッシュの読み出しを開始することを特徴とする。

【００２１】

【作用】命令読み出しがキャッシュミスした場合、主記
憶もしくは２次キャッシュからは、キャッシュミスを起
こした命令だけでなく、該命令を含むライン単位（もし
くはブロック単位）で１次キャッシュに転送するのが一
般的である。本発明は、このライン単位でのデータ転送
を利用し、キャッシュミスした命令とその後続命令が同
一ラインであることが判明された場合、後続命令の読み
出しにキャッシュを利用せず、キャッシュミスした先行
の命令に対して主記憶もしくは２次キャッシュから読み
出されたラインを利用して、後続命令を直接後続パイプ
ラインステージに転送する。これにより、先行の命令を
後続パイプラインステージに転送した次のサイクルに後
続命令を同じく後続パイプラインステージに転送するこ
とが可能になる。

【００２２】また、本発明は、パイプラインの命令読み
出しステージ（ＩＦステージ）でキャッシュから読み出
される命令を一時的に保持する手段を設け、先行の命令
がキャッシュミスを起こした場合、該先行の命令に対す
る主記憶もしくは２次キャッシュからの読み出し処理が
終わるまで、その後続命令を保持しておく。そして、後
続命令のヒット判定も行っておく。これにより、該後続
命令がキャッシュヒットで、かつ、キャッシュミスした
先行の命令と該後続命令が同一ラインでない場合、先行
の命令を主記憶もしくは２次キャッシュから読み出して
後続パイプラインステージに転送した次のサイクルにお
いて、再度キャッシュを参照することなく保持しておい
た後続命令を後続パイプラインステージに転送すること
が可能になる。

【００２３】また、本発明では、先行の命令がキャッシ
ュミスを起こした場合、その後続命令がキャッシュヒッ
トかキャッシュミスかは、先行の命令に対する主記憶も
しくは２次キャッシュからの読み出しが終わるまでに判
明している。したがって、後続命令を再度読み出してヒ
ット判定する必要はない。これにより、キャッシュミス
した先行の命令と後続命令が同一ラインでなく、かつ、
後続命令もキャッシュミスの場合、主記憶あるいは２次
キャッシュから読み出した先行の命令を後続パイプライ
ンステージに転送するのと並行して、主記憶あるいは２
次キャッシュに対して該後続命令の読み出し要求を発す
ることができる。

【００２４】

【実施例】以下、本発明の一実施例について図面により
説明する。

【００２５】図１に、本発明に係るパイプライン処理装
置の一実施例の構成図を示す。図２と同様に、図１でも
命令の読み出し処理にかかわるＩＦステージとＤステー
ジに関係する部分の構成のみを示し、図２と同一部分に
は同一の符号を用いる。同一ブロック判定回路５はＤス
テージアドレス保持回路４内の先行命令のアドレスとＩ
Ｆステージアドレス保持回路３内の後続命令のアドレス
の依存関係を検出する回路である。該同一ブロック判定
回路５の判定情報は制御線１１４より命令フェッチ制御
回路１８へ送られる。キャッシュデータ保持回路１０、
アドレスタグデータ保持回路１１、ＴＬＢデータ保持回
路１２は、各々、命令キャッシュ７、命令アドレスタグ
８、命令ＴＬＢ９から読み出される命令、物理アドレス
を保持する回路である。命命選択回路１３は、図１の場
合、命令キャッシュ７から読み出された命令、キャッシ
ュデータ保持回路１０に保持されている命令、あるいは
主記憶６から読み出された命令のいずれかを選択する回
路となる。該命令選択回路１３では、通常は命令キャッ
シュ７の出力を選択し、命令フェッチ制御回路１８から
の制御線１０８による指示でキャッシュデータ保持回路
１０あるいは主記憶６の出力を選択する。アドレスタグ
選択回路１４は、命令アドレスタグ８あるいはアドレス
タグデータ保持回路１１の物理アドレスを選択する回路
であり、通常は命令アドレスタグ８の方を選択し、命令
フェッチ制御回路１８からの制御線１０９による指示で
アドレスタグデータ保持回路１１の方を選択する。ＴＬ
Ｂ選択回路１５は命令ＴＬＢ９あるいはＴＬＢデータ保
持回路１２の物理アドレスを選択する回路であり、通常
は命令ＴＬＢ９の方を選択し、命令フェッチ制御回路１
８からの制御線１１０による指示でＴＬＢデータ保持回
路１２の方を選択する。

【００２６】ＩＦステージにおいて、プログラムカウン
タ１により求めたアドレスを、アドレス選択回路２及び
ＩＦステージアドレス保持回路３を介してアドレス線１
０１に出力することにより、命令キャッシュ７からの命
令読み出しが行われる。命令キャッシュ７から読み出さ
れた命令は、データ線１０２、命令選択回路１３よりＤ
ステージ命令保持回路１６に格納される。この命令キャ
ッシュ７からの命令読み出しと並行して、命令アドレス
タグ８と命令ＴＬＢ９からそれぞれ物理アドレスがデー
タ線１０３，１０４に読み出される。なお、命令キャッ
シュ７、命令アドレスタグ８、命令ＴＬＢ９から読み出
された命令、物理アドレスは、データ線１１７，１１
８，１１９を介してキャッシュデータ保持回路１０、ア
ドレスタグデータ保持回路１１、ＴＬＢデータ保持回路
１２にも保持されるが、これら保持回路１０，１１，１
２の働きについては後述する。

【００２７】命令アドレスタグ８、命令ＴＬＢ９からデ
ータ線１０３，１０４に読み出された物理アドレスは、
それぞれアドレスタグ選択回路１４、ＴＬＢ選択回路１
５を介してキャッシュヒット判定回路１７に送られ、Ｄ
ステージにおいてキャッシュのヒット判定が行われ、そ
の判定情報が制御線１０５より命令フェッチ制御回路１
８に送られる。キャッシュヒットの場合には、そのまま
Ｄステージ命令保持回路１６より後続パイプラインステ
ージに命令が転送される。

【００２８】一方、キャッシュヒット判定回路１７によ
りキャッシュミスが判明した場合、命令フェッチ制御回
路１８は、制御線１０６，１０７を介してその時点のＩ
Ｆステージアドレス保持回路３、Ｄステージ命令保持回
路４のアドレスを保持する。即ち、Ｄステージ命令保持
回路４にはキャッシュミスした命令のアドレスが保持さ
れ、ＩＦステージアドレス保持回路３には該キャッシュ
ミスした命令の次の命令（後続命令）のアドレスが保持
される。また、この時、データ線１１７，１１８，１１
９を介して、キャッシュデータ保持回路１０には、該キ
ャッシュミスした命令の後続命令の命令キャッシュ７の
参照結果、アドレスタグデータ保持回路１１には命令ア
ドレスタグ８からの物理アドレス、ＴＬＢデータ保持回
路１２には命令ＴＬＢ９からの物理アドレスがそれぞれ
保持されることになる。

【００２９】キャッシュミスの場合、命令フェッチ制御
回路１８は制御線１２１を用いて主記憶６に命令読み出
し要求を発行する。主記憶６からの読み出しはライン単
位（これはブロック単位でもよい）で行われ、キャッシ
ュミスした命令のラインがデータ線１１１に出力され
る。この主記憶６の読み出し中に、ＩＦステージアドレ
ス保持回路３およびＤステージアドレス保持回路４に保
持されているアドレスを用いて、同一ブロック（ライ
ン）判定回路５によりキャッシュミスした命令とその後
続命令が同一ラインであるか判定する。判定結果は制御
線１１４により命令フェッチ制御回路１８に送られる。
また、先行命令がキャッシュミスの場合、命令フェッチ
制御回路１８からの制御線１０９，１１０による指示
で、アドレスタグ選択回路１４はアドレスタグデータ保
持回路１１の物理アドレスを選択し、ＴＬＢ選択回路１
５はＴＬＢデータ保持回路１２の物理アドレスを選択す
る。キャッシュヒット判定回路１７は、該選択回路１
５，１６で選択された物理アドレスのキャッシュヒット
判定を行い、判定情報を制御線１０５により命令フェッ
チ制御回路１８に送る。この時の判定情報は、キャッシ
ュミスした命令の後続命令のキャッシュヒット判定を示
している。

【００３０】主記憶６から読み出されたライン中のキャ
ッシュミスに対応した命令は、命令フェッチ制御回路１
８からの制御線１０８による指示で、データ線１１１か
ら命令選択回路１３を介してデータ線１２０、Ｄステー
ジ命令保持回路１６、そして、後続パイプラインステー
ジに転送される。この処理と並行に、Ｄステージアドレ
ス保持回路４に保持されているキャッシュミスした命令
のアドレスが、アドレス線１１２よりアドレス選択回路
２、ＩＦステージアドレス保持回路３を介してアドレス
線１０１に送られる。このアドレス線１０１のアドレス
を用いて、主記憶６から読み出されたラインがデータ線
１１３より命令キャッシュ７に書き込まれる。

【００３１】キャッシュミスした命令（先行命令）を後
続パイプラインステージに転送した後、次の命令（後続
命令）を後続パイプラインステージに転送することにな
るが、この時、命令フェッチ制御回路１８での制御は、
同一ブロック判定回路５およびキャッシュヒット判定回
路１７の判定結果により３つのケースに分かれる。図４
に、判定回路５，１７の判定結果と命令フェッチ制御回
路１８が行う処理との対応関係を示す。

【００３２】図５（Ａ），（Ｂ），（Ｃ）は各ケースの
タイムチャートを示したもので、以下、これに従って図
１の実施例の各ケースの動作を説明する。

【００３３】図５（Ａ）は、同一ブロック判定回路５に
より、キャッシュミスした命令（先行命令）とその後続
命令が同一ラインであることが判明した場合（図４のケ
ース１）のタイムチャートである。図５（Ａ）におい
て、キャッシュミスした先行の命令１に対応するサイク
ル７までの動作は、図３（Ａ）と同じである。このサイ
クル７のＩＦステージにおいて、主記憶６から読み出さ
れた命令１のラインが命令キャッシュ７に書き込まれる
のと並行して（ホ）、同一のサイクル７のＤステージ
で、命令フェッチ制御回路１８は制御線１０８により、
命令選択回路１３に対してデータ線１１１の選択を指示
する。これにより、主記憶６から読み出された命令１
（先行命令）と同一ラインの命令２（後続命令）が、直
接データ線１１１から命令選択回路１３、データ線１２
０を介してＤステージ命令保持回路１６に転送される
（ト）。即ち、サイクル２における命令キャッシュ７か
らの命令２の読み出し結果は無視する。Ｄステージ命令
保持回路１６の命令２は、次のサイクル８において後続
パイプラインステージに転送される（チ）。このように
して、キャッシュミスを起こした先行命令の命令１が後
続パイプラインステージに転送されるサイクルの次のサ
イクルに、後続の命令２を同様に後続パイプラインステ
ージに転送でき、パイプラインの乱れが排除される。

【００３４】図５（Ｂ）は、同一ブロック判定回路５に
より、キャッシュミスした先行命令とその後続命令が同
一ラインでないことが判明し、かつ、キャッシュヒット
判定回路１７により、後続命令がキャッシュヒットして
いることが判明した場合（図４のケース２）のタイムチ
ャートである。図５（Ｂ）において、キャッシュミスし
た先行の命令１に対応する動作は、図３（Ａ）や図５
（Ａ）と同じである。後続の命令２は、サイクル２で命
令キャッシュ７から読み出されるが（ヘ）、先行の命令
１がキャッシュミスということでキャッシュデータ保持
回路１０に保持されたままとなる。同様に、命令アドレ
スタグ８および命令ＴＬＢ９から読み出された物理アド
レスは、それぞれアドレスタグデータ保持回路１１、Ｔ
ＬＢデータ保持回路１２に保持される。次のサイクル３
において、アドレスタグデータ保持回路１１およびＴＬ
Ｂデータ保持回路１２の物理アドレスがアドレスタグ選
択回路１４、ＴＬＢ選択回路１５を介してキャッシュヒ
ット判定回路１７に送られ、命令２のキャッシュヒット
が判明する（ト）。また、このサイクル３では、同一ブ
ロック判定回路５により、命令２が先行の命令１と同一
ラインでないことが判明する。その後、サイクル７にお
いて、命令１が後続パイプラインステージに転送される
と共に（ニ）、命令キャッシュ７に書き込まれる
（ホ）。このサイクル７において、命令フェッチ制御回
路１８は、制御線１０８により、命令選択回路１３に対
してキャッシュデータ保持回路１０の選択を指示する。
これにより、キャッシュデータ保持回路１０に保持され
ていた命令２が、命令選択回路１３、データ線１２０を
介してＤステージ命令保持回路１６に転送され（チ）、
次のサイクル８で後続パイプラインステージに転送され
る（リ）。この場合も、ケース１と同様に、キャッシミ
スを起こした先行命令の命令１が後続パイプラインステ
ージに転送されるサイクルの次のサイクルに、後続命令
の命令２を後続パイプラインステージに転送でき、パイ
プラインの乱れが排除される。

【００３５】図５（Ｃ）は、同一ブロック判定回路５に
より、キャッシュミスした先行命令とその後続命令が同
一ラインでないことが判明し、かつ、キャッシュヒット
判定回路１７により、後続命令もキャッシュミスしてい
ることが判明した場合（図４のケース３）のタイムチャ
ートである。図５（Ｂ）と同様に、サイクル２で、命令
キャッシュ７から命令２に対する読み出しが行われる
（ヘ）。次のサイクル３で、キャッシュヒット判定回路
１７により、この命令２のキャッシュミスが判明する
（ト）。判定のやり方は図５（Ｂ）の場合と同様であ
る。また、このサイクル３では、同一ブロック判定回路
５により、命令２が先行の命令１と同一ラインでないこ
とも判明する。その後、キャッシュミスした先行の命令
１に対する処理が行われる間、後続の命令２に対する処
理は待たされる。サイクル７において、命令１が後続パ
イプラインステージに転送され（ニ）、かつ、命令キャ
ッシュ７に書き込まれる（ホ）。この同じサイクル７に
おいて、命令フェッチ制御回路１８は制御線１２１によ
り、主記憶６に対して後続命令２の読み出し要求を発行
する（チ）。これは、既に後続命令２のキャッシュミス
が判明していることにより可能となるものである。サイ
クル８〜１０の３サイクルかける主記憶６から命令２の
ラインが読み出され、サイクル１１で命令２がデータ線
１１１、命令選択回路１３、データ線１２０を介してＤ
ステージ命令保持回路１６に設定され（リ）、サイクル
１２で、後続パイプラインステージに転送される
（ヌ）。また、このサイクル１２では、主記憶６から読
み出された命令２のラインがデータ線１１３を介して命
令キャッシュ７に書き込まれる（ル）。

【００３６】図３と図５を比較すれば明らかなように、
図５の（Ａ），（Ｂ），（Ｃ）いずれにおいても、図３
の場合のように、キャッシュミスを起こして主記憶（も
しくは２次キャッシュ）から転送された先行命令をキャ
ッシュに書き込んだ後、後続命令について再度キャッシ
ュを参照するために生じていた２サイクルのペナルティ
が排除されている。

【００３７】以上、本発明の実施例を説明した。そこで
は、命令フェッチアドレスを論理アドレスとしたが、こ
れは実アドレスであってもよい。この場合、図１の命令
ＴＬＢ９は不要となり、ＴＬＢデータ保持回路１２を命
令フェッチアドレス保持回路として、アドレス線１０１
のアドレス（実アドレス）を該命令フェッチアドレス保
持回路の入力とし、その出力とアドレス線１０１の直接
のアドレスとを選択回路１５の入力とすればよい。

【００３８】また、実施例の説明では、命令フェッチ論
理アドレスに対応する実アドレスが命令ＴＬＢ９に登録
されていない場合の処理は省略した。この場合は、いわ
ゆるアドレス変換処理を行うことになるが、これは本発
明に直接関係するところではない。

【００３９】

【発明の効果】以上の説明から明らかなように、本発明
のキャッシュを具備するパイプライン処理装置において
は、次のような効果が得られる。

【００４０】(１) 命令の読み出しがキャッシュミスし
た場合、主記憶等からはキャッシュミスを起こした命令
だけでなく、該命令を含むライン（ブロック）が読み出
されることを利用して、キャッシュミスした先行の命令
と後続命令が同一ラインの場合、該先行の命令のために
主記憶等から読み出されたラインを後続命令の転送にも
用いることにより、キャッシュミスした先行の命令を後
続パイプラインステージに転送した次のサイクルに後続
命令を同じく後続パイプラインステージに転送すること
が可能になり、パイプラインを乱すことなく処理を続行
することができる。

【００４１】(２) パイプラインの命令読み出しステー
ジで、既に後続命令のアドレスによりキャッシュから読
み出された命令を保持し、引き続くステージで該命令の
ヒット判定をしておくことにより、キャッシュミスした
先行の命令と後続命令が同一ラインでなく、かつ、後続
命令がキャッシュヒットの場合、キャッシュミスした先
行の命令を後続パイプラインステージに転送した次のサ
イクルに、保持しておいた後続命令を同じく後続パイプ
ラインステージに転送することが可能になり、パイプラ
インの乱れを排除することができる。

【００４２】また、キャッシュミスした先行の命令と後
続命令のキャッシュ参照のアドレスが一致している場合
には、主記憶等からライン単位でキャッシュに書き込む
時、後続命令は上書きされキャッシュから失われる。そ
のため、従来の方式では必ず後続命令もキャッシュミス
し、後続命令によるライン転送が発生する。しかし、本
発明の構成では、既にキャッシュから読み出した後続命
令を保持する手段を有し、保持した後続命令を後続パイ
プラインステージに転送するため、従来のような後続命
令によるライン転送は生ぜず、性能低下を防ぐことがで
きる。

【００４３】(３) キャッシュミスした先行の命令に対
する主記憶等からのライン転送の終了時点では、後続命
令がキャッシュヒットかどうか判明していることを利用
し、キャッシュミスした先行の命令と後続命令が同一ラ
インでなく、かつ、後続命令もキャッシュミスの場合、
先行の命令を後続パイプラインステージに転送するのに
並行して、主記憶等に該後続命令に対する読み出し要求
を発することが可能になり、パイプラインの乱れを必要
最小限にとどめることができる。

【図面の簡単な説明】

【図１】本発明による情報処理装置の主要部の一実施例
の構成図を示す図である。

【図２】従来技術における情報処理装置の主要部の構成
図である。

【図３】図２の動作を説明するタイムチャートである。

【図４】図１における命令フェッチ制御回路が行う処理
の組合せを示す図である。

【図５】図１の動作を説明するタイムチャートである。

【符号の説明】

１プログラムカウンタ２，１３，１４，１５選択回路３，４ステージ保持回路５同一ブロック判定回路６主記憶もしくは２次キャッシュ７命令キャッシュ８命令アドレスタグ９命令ＴＬＢ１０，１１，１２データ保持回路１６Ｄステージ命令保持回路１７キャッシュヒット判定回路１８命令フェッチ制御回路１００ステージ制御回路

Claims

【特許請求の範囲】

【請求項１】命令の実行を複数のステージに分割し、
複数の命令をオーバラップさせてパイプライン処理し、
かつ、命令の読み出しを１次キャッシュメモリ（以下、
単にキャッシュという）から行い、キャッシュミスの場
合に主記憶あるいは２次キャッシュメモリ（以下、単に
主記憶という）から該当ラインを読み出す情報処理装置
において、先行の第１の命令とその後続の第２の命令とのアドレス
の依存関係を判定する判定手段と、先行の第１の命令がキャッシュミスし、かつ、前記判定
手段で該第１の命令とその後続の第２の命令が同一ライ
ンであると判定された場合、前記第１の命令に対して主
記憶から読み出されたラインの第１の命令を後続パイプ
ラインステージに転送後、引き続いて前記ラインの第２
の命令を後続パイプラインステージに転送する制御手段
と、を有することを特徴とする情報処理装置。
【請求項２】請求項１記載の情報処理装置において、後続の命令のキャッシュからの読み出し結果を保持する
保持手段を備え、前記制御手段は、先行の第１の命令がキャッシュミス
し、その後続の第２の命令がキャッシュヒットし、か
つ、前記判定手段で第１の命令と第２の命令が同一ライ
ンでないと判定された場合には、前記第１の命令に対し
て主記憶から読み出されたラインの第１の命令を後続パ
イプラインステージに転送後、前記保持手段に保持され
ている命令読み出し結果を第２の命令として後続パイプ
ラインステージに転送することを特徴とする情報処理装
置。
【請求項３】請求項１、２記載の情報処理装置におい
て、前記制御手段は、先行の第１の命令およびその後続の第
２の命令がともにキャッシュミスし、かつ、前記判定手
段で第１の命令と第２の命令が同一ラインでないと判定
された場合は、前記第１の命令に対して主記憶から読み
出されたラインの第１の命令を後続パイプラインステー
ジに転送するのと並行に、前記第２の命令に対する前記
主記憶の読み出しを開始することを特徴とする情報処理
装置。