JP2596639B2 - 先行制御方式 - Google Patents
先行制御方式Info
- Publication number
- JP2596639B2 JP2596639B2 JP2326499A JP32649990A JP2596639B2 JP 2596639 B2 JP2596639 B2 JP 2596639B2 JP 2326499 A JP2326499 A JP 2326499A JP 32649990 A JP32649990 A JP 32649990A JP 2596639 B2 JP2596639 B2 JP 2596639B2
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- condition code
- branch
- control
- cycle
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Advance Control (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、先行制御方式に関し、特に、パイプライン
制御方式の情報処理装置において、条件付分岐命令がパ
イプラインに投入された場合にも、先行制御で効率よく
命令の処理を続行させる先行制御方式に関するものであ
る。
制御方式の情報処理装置において、条件付分岐命令がパ
イプラインに投入された場合にも、先行制御で効率よく
命令の処理を続行させる先行制御方式に関するものであ
る。
従来、命令の処理を高速に行うため、情報処理装置に
おいては、パイプライン制御方式による先行制御で命令
処理が行なわれる。この場合、分岐命令の処理では、先
行制御の流れが乱れて処理性能が低下する。
おいては、パイプライン制御方式による先行制御で命令
処理が行なわれる。この場合、分岐命令の処理では、先
行制御の流れが乱れて処理性能が低下する。
第３図は、パイプライン制御方式の情報処理装置の要
部の構成を示すブロック図である。第３図において、31
は命令レジスタ、32はアドレス計算回路、33はメモリ、
34は演算ユニット、35は演算結果コンディションコード
格納レジスタ（GCC）、36は先行制御コンディションコ
ード生成回路、37はセレクタ、38はコンディションコー
ド格納レジスタ（ICC）、39は条件比較回路、40は命令
デコーダ、41は命令制御回路である。
部の構成を示すブロック図である。第３図において、31
は命令レジスタ、32はアドレス計算回路、33はメモリ、
34は演算ユニット、35は演算結果コンディションコード
格納レジスタ（GCC）、36は先行制御コンディションコ
ード生成回路、37はセレクタ、38はコンディションコー
ド格納レジスタ（ICC）、39は条件比較回路、40は命令
デコーダ、41は命令制御回路である。
命令レジスタ31から供給される命令によって、アドレ
ス計算回路32は、アドレス計算が必要な命令ではアドレ
ス計算を行ない、アドレス計算が不要なレジスタ間演算
命令ではレジスタ間の演算を行う。命令によりメモリ33
から読み出された演算データが演算ユニット34に供給さ
れ、演算ユニット34により演算が行なわれる。演算ユニ
ット34により求められた演算結果からのコンディション
コードは、演算結果コンディションコード格納レジスタ
（GCC）35に格納される。また、先行制御コンディショ
ンコード生成回路（CC生成回路）36は、条件付分岐命令
に必要なコンディションコードの生成を、前記コンディ
ションコードを生成する命令の演算ユニット34で実行に
先行して行う回路である。すなわち、前記コンディショ
ンコードを生成する命令がアクセスするアドレスの値を
計算することが可能であると共に前記のアドレスに読み
出すべきデータが既に格納されており、先行制御により
前記コンディションコードを求めることができる場合
に、CC生成回路36は、アドレス計算回路32で求められた
計算結果およびメモリ33からの読み出しデータより先行
制御のコンディションコードを求める。求められた先行
制御コンディションコードは、GCC35に格納されたコン
ディションコードと共にセレクタ37に供給され、セレク
タ37によって、いずれかのコンディションコードが選択
される。セレクタ37により選択されたコンディションコ
ードは、コンディションコード格納レジスタ（ICC）38
に格納される。
ス計算回路32は、アドレス計算が必要な命令ではアドレ
ス計算を行ない、アドレス計算が不要なレジスタ間演算
命令ではレジスタ間の演算を行う。命令によりメモリ33
から読み出された演算データが演算ユニット34に供給さ
れ、演算ユニット34により演算が行なわれる。演算ユニ
ット34により求められた演算結果からのコンディション
コードは、演算結果コンディションコード格納レジスタ
（GCC）35に格納される。また、先行制御コンディショ
ンコード生成回路（CC生成回路）36は、条件付分岐命令
に必要なコンディションコードの生成を、前記コンディ
ションコードを生成する命令の演算ユニット34で実行に
先行して行う回路である。すなわち、前記コンディショ
ンコードを生成する命令がアクセスするアドレスの値を
計算することが可能であると共に前記のアドレスに読み
出すべきデータが既に格納されており、先行制御により
前記コンディションコードを求めることができる場合
に、CC生成回路36は、アドレス計算回路32で求められた
計算結果およびメモリ33からの読み出しデータより先行
制御のコンディションコードを求める。求められた先行
制御コンディションコードは、GCC35に格納されたコン
ディションコードと共にセレクタ37に供給され、セレク
タ37によって、いずれかのコンディションコードが選択
される。セレクタ37により選択されたコンディションコ
ードは、コンディションコード格納レジスタ（ICC）38
に格納される。
一方、命令レジスタ31からの命令は、命令デコーダ40
に供給されており、命令デコーダ40は、命令レジスタ31
の命令内容を解読する。命令デコーダ40で解読された命
令の条件判定の制御情報は条件比較回路39に供給され、
条件比較回路39は、ICC38に格納されたコンディション
コードを制御情報により判定し、条件付分岐命令の分岐
成功／分岐不成功を判断する。条件比較回路39で求めら
れた分岐成功／分岐不成功の判定信号は、命令制御回路
41に送出され、命令制御回路41は判定信号により、命令
レジスタ31に格納する次の命令を決定する。
に供給されており、命令デコーダ40は、命令レジスタ31
の命令内容を解読する。命令デコーダ40で解読された命
令の条件判定の制御情報は条件比較回路39に供給され、
条件比較回路39は、ICC38に格納されたコンディション
コードを制御情報により判定し、条件付分岐命令の分岐
成功／分岐不成功を判断する。条件比較回路39で求めら
れた分岐成功／分岐不成功の判定信号は、命令制御回路
41に送出され、命令制御回路41は判定信号により、命令
レジスタ31に格納する次の命令を決定する。
第４図は、情報処理装置の動作を説明するパイプライ
ン制御フローのタイムチャートである。
ン制御フローのタイムチャートである。
第４図を参照して、パイプライン制御フローを説明す
る。図において、上部の横軸はパイプラインの実行サイ
クルを示しており、１〜14までの順次のサイクルを参照
可能にするため便宜上番号付けしたサイクル番号であ
る。パイプライン制御による命令列の先行制御処理は、
命令1,分岐命令2,命令3,分岐命令4,命令5,命令6,命令7,
命令8,命令9,および命令10と続く命令列を処理するもの
とする。
る。図において、上部の横軸はパイプラインの実行サイ
クルを示しており、１〜14までの順次のサイクルを参照
可能にするため便宜上番号付けしたサイクル番号であ
る。パイプライン制御による命令列の先行制御処理は、
命令1,分岐命令2,命令3,分岐命令4,命令5,命令6,命令7,
命令8,命令9,および命令10と続く命令列を処理するもの
とする。
図示の例は先行制御によりコンディションコードを求
めることのできない命令１に続いて、条件付分岐命令２
が実行され、更に先行制御によりコンディションコード
を求めることのできる命令３に続いて、条件付分岐命令
４が実行され、更に後続命令となっている命令5,命令6,
命令7,命令8,および命令９の命令列、あるいは分岐先命
令となっている命令10が実行される場合のものである。
命令10は先取り命令となって処理される。命令１がサイ
クル１でパイプラインステージに投入されて命令レジス
タ31に命令フェッチされ、サイクル２で命令デコーダ40
により解読され、さらにアドレス計算回路32によりアク
セスするアドレスの計算が行われ、サイクル３でメモリ
33にアクセスし、サイクル４でメモリアクセスデータを
演算ユニット34に転送し、サイクル５で演算ユニット34
により演算を実行し、その結果によりサイクル６で、GC
C35に命令１の演算結果のコンディションコードが設定
され、更に次のサイクル７において、GCC35からICC38に
コンディションコードが設定される。
めることのできない命令１に続いて、条件付分岐命令２
が実行され、更に先行制御によりコンディションコード
を求めることのできる命令３に続いて、条件付分岐命令
４が実行され、更に後続命令となっている命令5,命令6,
命令7,命令8,および命令９の命令列、あるいは分岐先命
令となっている命令10が実行される場合のものである。
命令10は先取り命令となって処理される。命令１がサイ
クル１でパイプラインステージに投入されて命令レジス
タ31に命令フェッチされ、サイクル２で命令デコーダ40
により解読され、さらにアドレス計算回路32によりアク
セスするアドレスの計算が行われ、サイクル３でメモリ
33にアクセスし、サイクル４でメモリアクセスデータを
演算ユニット34に転送し、サイクル５で演算ユニット34
により演算を実行し、その結果によりサイクル６で、GC
C35に命令１の演算結果のコンディションコードが設定
され、更に次のサイクル７において、GCC35からICC38に
コンディションコードが設定される。
分岐命令２は命令１よりも１サイクル後のサイクル２
において、パイプラインステージに投入される。分岐命
令２はサイクル２で分岐命令のアドレス計算を行い、サ
イクル６でメモリから分岐先命令を読み出す。続いて、
サイクル７で命令１の演算で設定されたコンディション
コードの値を参照し、条件比較回路39により条件判定を
行って、次に実行する命令が分岐命令２の後続命令で良
いのか、あるいは分岐先命令の先取り命令に変更するか
否かを命令制御回路41で決定する。
において、パイプラインステージに投入される。分岐命
令２はサイクル２で分岐命令のアドレス計算を行い、サ
イクル６でメモリから分岐先命令を読み出す。続いて、
サイクル７で命令１の演算で設定されたコンディション
コードの値を参照し、条件比較回路39により条件判定を
行って、次に実行する命令が分岐命令２の後続命令で良
いのか、あるいは分岐先命令の先取り命令に変更するか
否かを命令制御回路41で決定する。
命令３は分岐命令２が分岐不成功の場合を考えて、順
次パイプラインステージに投入する方法がとられている
ため、サイクル３においてパイプラインステージに投入
される。命令３はサイクル３で命令レジスタ31に命令フ
ェッチされ、サイクル４で命令デコーダ40により解読さ
れ、さらにアドレス計算回路32によりアクセスするアド
レスの計算が行われ、サイクル５でメモリ33をアクセス
する。サイクル５でCC生成回路36がメモリ33上の命令３
のアスセスアドレスにアクセスすることにより、サイク
ル６で先行制御コンディションコードが求まるが、サイ
クル６においては、GCC35の命令１の演算結果のコンデ
ィションコードと競合するためICC38に設定することは
できない。したがって、命令３のコンディションコード
はサイクル８で演算結果のコンディションコードとして
求められて、GCC35に設定され、サイクル９でICC38に設
定される。
次パイプラインステージに投入する方法がとられている
ため、サイクル３においてパイプラインステージに投入
される。命令３はサイクル３で命令レジスタ31に命令フ
ェッチされ、サイクル４で命令デコーダ40により解読さ
れ、さらにアドレス計算回路32によりアクセスするアド
レスの計算が行われ、サイクル５でメモリ33をアクセス
する。サイクル５でCC生成回路36がメモリ33上の命令３
のアスセスアドレスにアクセスすることにより、サイク
ル６で先行制御コンディションコードが求まるが、サイ
クル６においては、GCC35の命令１の演算結果のコンデ
ィションコードと競合するためICC38に設定することは
できない。したがって、命令３のコンディションコード
はサイクル８で演算結果のコンディションコードとして
求められて、GCC35に設定され、サイクル９でICC38に設
定される。
また、分岐命令４はサイクル４にパイプラインステー
ジに投入される。分岐命令４はサイクル９で命令３によ
り設定されたコンディションコードの値を参照し、条件
比較回路により条件判定を行って、次に実行する命令が
分岐命令４の後続命令で良いのか、あるいは分岐先の先
取り命令に変更するのかどうかを命令制御回路41で判定
する。
ジに投入される。分岐命令４はサイクル９で命令３によ
り設定されたコンディションコードの値を参照し、条件
比較回路により条件判定を行って、次に実行する命令が
分岐命令４の後続命令で良いのか、あるいは分岐先の先
取り命令に変更するのかどうかを命令制御回路41で判定
する。
もし、分岐が成功した場合には、先取り命令は分岐命
令４の投入から６サイクル遅れたサイクル10でパイプラ
インステージに投入される。
令４の投入から６サイクル遅れたサイクル10でパイプラ
インステージに投入される。
他方、分岐が成功しない場合については、予じめ分岐
が成功しない場合を考えて分岐命令４からの後続命令を
順次にパイプラインステージに投入しておく方法がとら
れているので、特別な遅れは生じない。なお、分岐が成
功した場合、予めパイプラインステージに投入されてい
たこれらの後続命令は無効化されるので不都合は生じな
い。
が成功しない場合を考えて分岐命令４からの後続命令を
順次にパイプラインステージに投入しておく方法がとら
れているので、特別な遅れは生じない。なお、分岐が成
功した場合、予めパイプラインステージに投入されてい
たこれらの後続命令は無効化されるので不都合は生じな
い。
なお、この種の先行制御方式に関連する公知例として
は、特開昭63−231672号公報が挙げられる。
は、特開昭63−231672号公報が挙げられる。
ところで、上述の従来の技術のパイプライン制御方式
の情報処理装置においては、先行制御により求められる
先行制御コンディションコードが演算結果のコンディシ
ョンコードと競合したときのICCの制御方法についての
配慮がされておらず、後続命令のコンディションコード
のICC確定が遅れることになる。このため、条件付分岐
命令の分岐成功／不成功の判定が遅れ、ひいては分岐先
の先取り命令の解読および実行などが遅れることがある
という問題がある。
の情報処理装置においては、先行制御により求められる
先行制御コンディションコードが演算結果のコンディシ
ョンコードと競合したときのICCの制御方法についての
配慮がされておらず、後続命令のコンディションコード
のICC確定が遅れることになる。このため、条件付分岐
命令の分岐成功／不成功の判定が遅れ、ひいては分岐先
の先取り命令の解読および実行などが遅れることがある
という問題がある。
本発明は、上記問題点を解決するためになされたもの
である。
である。
本発明の目的は、パイプライン制御方式の情報処理装
置において、条件付分岐命令がパイプラインに投入され
た場合にも、先行制御で効率よく命令の処理を続行させ
る先行制御方式を提供することにある。
置において、条件付分岐命令がパイプラインに投入され
た場合にも、先行制御で効率よく命令の処理を続行させ
る先行制御方式を提供することにある。
本発明の他の目的は、先行制御により求められる先行
制御コンディションコードが先行制御によらずに求めら
れるコンディションコードと競合したときに発生する前
記先行制御コンディションコードのICC確定の遅延を防
止し、前記先行制御コンディションコードによる条件付
分岐命令の分岐成功／不成功の判定が遅れるのを防ぐこ
とにある。
制御コンディションコードが先行制御によらずに求めら
れるコンディションコードと競合したときに発生する前
記先行制御コンディションコードのICC確定の遅延を防
止し、前記先行制御コンディションコードによる条件付
分岐命令の分岐成功／不成功の判定が遅れるのを防ぐこ
とにある。
上記目的を達成するため、本発明の先行制御方式は、
先行演算可能な演算結果を先行して求める先行演算回路
と、命令処理の演算結果を求める演算ユニットと、先行
制御により求めた演算結果および演算ユニットにより求
めた演算結果のいづれかを選択する選択回路と、選択回
路により選択された演算結果を格納する結果記憶回路と
を備え、結果記憶回路に記憶した演算結果を判定して処
理すべき内容を決定するパイプライン制御方式の情報処
理装置において、前記結果記憶回路を複数個設け、複数
個の各々の結果記憶回路に先行制御により演算された演
算結果を順次に格納し、結果記憶回路に記憶した演算結
果を順次に判定して処理すべき内容を決定することを特
徴とする。
先行演算可能な演算結果を先行して求める先行演算回路
と、命令処理の演算結果を求める演算ユニットと、先行
制御により求めた演算結果および演算ユニットにより求
めた演算結果のいづれかを選択する選択回路と、選択回
路により選択された演算結果を格納する結果記憶回路と
を備え、結果記憶回路に記憶した演算結果を判定して処
理すべき内容を決定するパイプライン制御方式の情報処
理装置において、前記結果記憶回路を複数個設け、複数
個の各々の結果記憶回路に先行制御により演算された演
算結果を順次に格納し、結果記憶回路に記憶した演算結
果を順次に判定して処理すべき内容を決定することを特
徴とする。
これによれば、先行制御により求めた演算結果および
演算ユニットにより求めた演算結果のいづれかが選択さ
れて格納される結果記憶回路が、複数個設けられ、複数
個の各々の結果記憶回路に先行制御により演算された演
算結果を順次に格納し、結果記憶回路に記憶した演算結
果を順次に判定して処理すべき内容を決定する。
演算ユニットにより求めた演算結果のいづれかが選択さ
れて格納される結果記憶回路が、複数個設けられ、複数
個の各々の結果記憶回路に先行制御により演算された演
算結果を順次に格納し、結果記憶回路に記憶した演算結
果を順次に判定して処理すべき内容を決定する。
すなわち、具体的には複数のICC（結果記憶回路）
と、複数のICCを選択するICC選択回路と、ICC選択回路
を制御するICC制御回路とが設けられ、条件付分岐命令
が解読される毎に、当該条件付分岐命令に複数のICCの
１つのICCを割り当て、当該条件付分岐命令が所望する
コンディションコードのICCの格納を行う。例えば、第
１の条件付分岐命令が解読されると、その条件付分岐命
令の必要とするコンディションコードを格納するための
第１のICCを割り当てる。次に第２の条件付分岐命令が
解読されると、同様に第２のICCを割り当てる。第１の
条件付分岐命令の必要とするコンディションコードが確
定すると、第１のICCに格納し、第２の条件付分岐命令
が確定すると、第２のICCに格納する。また、ICC制御回
路からの制御情報によりICC選択回路で任意のICCを選択
し、その選択されたICCの値を参照することにより、条
件比較回路で分岐成功／不成功の判定を行う。分岐成功
／不成功の判定が行なわれると、その判定により不要と
なったICCを解放し、第３の条件付分岐命令が解読され
たときに割り当てる。
と、複数のICCを選択するICC選択回路と、ICC選択回路
を制御するICC制御回路とが設けられ、条件付分岐命令
が解読される毎に、当該条件付分岐命令に複数のICCの
１つのICCを割り当て、当該条件付分岐命令が所望する
コンディションコードのICCの格納を行う。例えば、第
１の条件付分岐命令が解読されると、その条件付分岐命
令の必要とするコンディションコードを格納するための
第１のICCを割り当てる。次に第２の条件付分岐命令が
解読されると、同様に第２のICCを割り当てる。第１の
条件付分岐命令の必要とするコンディションコードが確
定すると、第１のICCに格納し、第２の条件付分岐命令
が確定すると、第２のICCに格納する。また、ICC制御回
路からの制御情報によりICC選択回路で任意のICCを選択
し、その選択されたICCの値を参照することにより、条
件比較回路で分岐成功／不成功の判定を行う。分岐成功
／不成功の判定が行なわれると、その判定により不要と
なったICCを解放し、第３の条件付分岐命令が解読され
たときに割り当てる。
また、１つまたは複数の条件付分岐命令がパイプライ
ンステージに投入されていて、先行の条件付分岐命令の
分岐成功判定が行われるとき、後続命令の先行制御によ
りICCがオーバランしていた場合には、先行の条件付分
岐命令に割当てられているICCを回復する。
ンステージに投入されていて、先行の条件付分岐命令の
分岐成功判定が行われるとき、後続命令の先行制御によ
りICCがオーバランしていた場合には、先行の条件付分
岐命令に割当てられているICCを回復する。
このように、条件付分岐命令が解読される毎に逐次IC
Cが割り当てられ、当該条件付分岐命令の分岐成功／不
成功判定が行われる毎に当該ICCは解放される。このた
めに特に制御が乱れることなく、誤動作することはな
い。
Cが割り当てられ、当該条件付分岐命令の分岐成功／不
成功判定が行われる毎に当該ICCは解放される。このた
めに特に制御が乱れることなく、誤動作することはな
い。
これにより、先行制御による先行制御コンディション
コードのICCの格納が競合することなく、ICCへの格納が
早められ、このため、当該条件付分岐命令の分岐成功／
不成功の判定が早められる。
コードのICCの格納が競合することなく、ICCへの格納が
早められ、このため、当該条件付分岐命令の分岐成功／
不成功の判定が早められる。
以下、本発明の一実施例を図面を用いて具体的に説明
する。
する。
第１図は、本発明の一実施例にかかる先行制御方式を
一態様で実施するパイプライン制御方式の情報処理装置
の要部の構成を示すブロック図である。第１図におい
て、１は命令レジスタ、２はアドレス計算回路、３はメ
モリ、４は演算ユニット、５は演算結果コンディション
コード格納レジスタ、６は先行制御コンディションコー
ド生成回路である。７は第１セレクタ、８は第２セレク
タ、９は第１コンディションコード格納レジスタ、10は
第２コンディションコード格納レジスタ、11は第３セレ
クタ、12はICC制御回路、16は条件比較回路、15は命令
デコーダ、17は命令制御回路である。
一態様で実施するパイプライン制御方式の情報処理装置
の要部の構成を示すブロック図である。第１図におい
て、１は命令レジスタ、２はアドレス計算回路、３はメ
モリ、４は演算ユニット、５は演算結果コンディション
コード格納レジスタ、６は先行制御コンディションコー
ド生成回路である。７は第１セレクタ、８は第２セレク
タ、９は第１コンディションコード格納レジスタ、10は
第２コンディションコード格納レジスタ、11は第３セレ
クタ、12はICC制御回路、16は条件比較回路、15は命令
デコーダ、17は命令制御回路である。
命令レジスタ１から供給される命令によって、アドレ
ス計算回路２は、アドレス計算が必要な命令ではアドレ
ス計算を行ない、アドレス計算が不要なレジスタ間演算
命令ではレジスタ間の演算を行う。命令によりメモリ３
から読み出された演算データが演算ユニット４に供給さ
れ、演算ユニット４により演算が行なれる。演算ユニッ
ト４により求められた演算結果のコンディションコード
は、演算結果コンディションコード格納レジスタ（GC
C）５に格納される。また、先行制御コンディションコ
ード生成回路（CC生成回路）６は、アドレス計算回路２
で求められた演算結果およびメモリ３からの読み出しデ
ータより先行制御コンディションコードを求める。求め
られた先行制御コンディションコードは、GCC5に格納さ
れたコンディションコードと共に第１セレクタ７および
第２セレクタ８に供給される。また、第１セレクタ７お
よび第２セレクタ８には、第３セレクタ11から出力され
たコンディションコードが供給される。第１セレクタ７
および第２セレクタ８は、供給されたコンディションコ
ードのいずれかをそれぞれ選択する。第１セレクタ７に
より選択されたコンディションコードは、第１コンディ
ションコード格納レジスタ（ICC0）９に格納される。第
２セレクタ８により選択されたコンディションコード
は、第２コンディションコード格納レジスタ（ICC1）10
に格納される。第１コンディションコード格納レジスタ
９に格納されたコンディションコードおよび第２コンデ
ィションコード格納レジスタ10に格納されたコンディシ
ョンコードは、第３セレクタ11に供給され、第３セレク
タ11はいずれかのコンディションコードを選択して条件
比較回路16に送出する。
ス計算回路２は、アドレス計算が必要な命令ではアドレ
ス計算を行ない、アドレス計算が不要なレジスタ間演算
命令ではレジスタ間の演算を行う。命令によりメモリ３
から読み出された演算データが演算ユニット４に供給さ
れ、演算ユニット４により演算が行なれる。演算ユニッ
ト４により求められた演算結果のコンディションコード
は、演算結果コンディションコード格納レジスタ（GC
C）５に格納される。また、先行制御コンディションコ
ード生成回路（CC生成回路）６は、アドレス計算回路２
で求められた演算結果およびメモリ３からの読み出しデ
ータより先行制御コンディションコードを求める。求め
られた先行制御コンディションコードは、GCC5に格納さ
れたコンディションコードと共に第１セレクタ７および
第２セレクタ８に供給される。また、第１セレクタ７お
よび第２セレクタ８には、第３セレクタ11から出力され
たコンディションコードが供給される。第１セレクタ７
および第２セレクタ８は、供給されたコンディションコ
ードのいずれかをそれぞれ選択する。第１セレクタ７に
より選択されたコンディションコードは、第１コンディ
ションコード格納レジスタ（ICC0）９に格納される。第
２セレクタ８により選択されたコンディションコード
は、第２コンディションコード格納レジスタ（ICC1）10
に格納される。第１コンディションコード格納レジスタ
９に格納されたコンディションコードおよび第２コンデ
ィションコード格納レジスタ10に格納されたコンディシ
ョンコードは、第３セレクタ11に供給され、第３セレク
タ11はいずれかのコンディションコードを選択して条件
比較回路16に送出する。
一方、命令レジスタ１からの命令は、命令デコーダ15
に供給されており、命令デコーダ15は、命令レジスタ１
の命令内容を解読する。命令デコーダ15から解読された
命令の条件判定の制御情報は条件比較回路16に供給さ
れ、また、第３セレクタ11に選択を指示するICC制御回
路12に供給される。条件比較回路16は、第３セレクタ11
で選択され供給されたコンディションコードを制御情報
により判定し、条件付分岐命令の分岐成功／分岐不成功
を判断する。条件比較回路16で求められた分岐成功／分
岐不成功の判定信号は、ICC制御回路12および命令制御
回路17に送出される。ICC制御回路12は判定信号により
次のコンディションコードを選択する指示を第３セレク
タ11に送出する。また命令制御回路17は判定信号によ
り、命令レジスタ１に格納する次の命令を決定する。
に供給されており、命令デコーダ15は、命令レジスタ１
の命令内容を解読する。命令デコーダ15から解読された
命令の条件判定の制御情報は条件比較回路16に供給さ
れ、また、第３セレクタ11に選択を指示するICC制御回
路12に供給される。条件比較回路16は、第３セレクタ11
で選択され供給されたコンディションコードを制御情報
により判定し、条件付分岐命令の分岐成功／分岐不成功
を判断する。条件比較回路16で求められた分岐成功／分
岐不成功の判定信号は、ICC制御回路12および命令制御
回路17に送出される。ICC制御回路12は判定信号により
次のコンディションコードを選択する指示を第３セレク
タ11に送出する。また命令制御回路17は判定信号によ
り、命令レジスタ１に格納する次の命令を決定する。
第２図は、本実施例にかかる情報処理装置の動作を説
明するパイプライン制御フローのタイムチャートであ
る。
明するパイプライン制御フローのタイムチャートであ
る。
第２図を参照して、パイプライン制御フローを説明す
る。第２図において、上部の横軸はパイプラインの実行
サイクルを示しており、１〜14までの順次のサイクルを
参照可能にするため便宜上番号付けしたサイクル番号で
ある。パイプライン制御による命令列の先行制御処理
は、命令1,分岐命令2,命令3,分岐命令4,命令5,命令6,命
令7,命令8,および命令９と続く命令列を処理するものと
する。
る。第２図において、上部の横軸はパイプラインの実行
サイクルを示しており、１〜14までの順次のサイクルを
参照可能にするため便宜上番号付けしたサイクル番号で
ある。パイプライン制御による命令列の先行制御処理
は、命令1,分岐命令2,命令3,分岐命令4,命令5,命令6,命
令7,命令8,および命令９と続く命令列を処理するものと
する。
図示の例は先行制御によりコンディションコードを求
めることのできない命令１に続いて、条件付分岐命令２
が実行され、更に先行制御によりコンディションコード
を求めることのできる命令３に続いて、条件付分岐命令
４が実行され、更に後続命令となっている命令5,命令6,
命令7,および命令８の命令列、あるいは分岐先命令とな
っている命令９が実行される場合のものである。
めることのできない命令１に続いて、条件付分岐命令２
が実行され、更に先行制御によりコンディションコード
を求めることのできる命令３に続いて、条件付分岐命令
４が実行され、更に後続命令となっている命令5,命令6,
命令7,および命令８の命令列、あるいは分岐先命令とな
っている命令９が実行される場合のものである。
命令１がサイクル１でパイプラインステージに投入さ
れて命令レジスタ１に命令フェッチされ、サイクル２で
命令デコーダ15により解読され、さらにアドレス計算回
路２によりアクセスするアドレスの計算が行われ、サイ
クル３でメモリ３にアクセスし、サイクル４でメモリア
クセスデータを演算ユニット４に転送し、サイクル５で
演算ユニット４により演算を実行し、その結果によりサ
イクル６で、GCC5に命令１のコンディションコードが設
定される。
れて命令レジスタ１に命令フェッチされ、サイクル２で
命令デコーダ15により解読され、さらにアドレス計算回
路２によりアクセスするアドレスの計算が行われ、サイ
クル３でメモリ３にアクセスし、サイクル４でメモリア
クセスデータを演算ユニット４に転送し、サイクル５で
演算ユニット４により演算を実行し、その結果によりサ
イクル６で、GCC5に命令１のコンディションコードが設
定される。
分岐命令２は命令１よりも１サイクル後のサイクル２
において、パイプラインステージに投入される。分岐命
令２が解読されると、当該分岐命令２の分岐成功／不成
功の判定に必要なコンディションコードを格納するた
め、ICC0が割り当てられる。ICC0には、サイクル６で設
定された命令１のコンディションコードがサイクル７で
当該ICC0に格納される。一方、サイクル７でICC0にコン
ディションコードが格納されると、同時にICC制御回路1
2からの制御信号により選択されたICC0のコンディショ
ンコードと分岐命令２の命令解読情報により条件比較回
路がサイクル７で分岐成功／不成功の判定を行い、この
場合には分岐不成功と判定する。
において、パイプラインステージに投入される。分岐命
令２が解読されると、当該分岐命令２の分岐成功／不成
功の判定に必要なコンディションコードを格納するた
め、ICC0が割り当てられる。ICC0には、サイクル６で設
定された命令１のコンディションコードがサイクル７で
当該ICC0に格納される。一方、サイクル７でICC0にコン
ディションコードが格納されると、同時にICC制御回路1
2からの制御信号により選択されたICC0のコンディショ
ンコードと分岐命令２の命令解読情報により条件比較回
路がサイクル７で分岐成功／不成功の判定を行い、この
場合には分岐不成功と判定する。
命令３は分岐命令２が分岐不成功の場合を考えて、順
次パイプラインスデージに投入する方法がとられている
ため、サイクル３にパイプラインステージに投入され
る。命令３はサイクル３で命令レジスタ１に命令フェッ
チされ、サイクル４で命令デコーダ15により解読され、
さらにアドレス計算回路２によりアクセスするアドレス
の計算が行われ、サイクル５でメモリ３をアクセスす
る。サイクル５でCC生成回路６がメモリ３上の命令３の
アクセスアドレスにアクセスすることにより、サイクル
６で先行制御コンディションコードが求まり、サイクル
７で演算を実行し、その結果により、サイクル８でGCC5
にコンディションコードが設定される。
次パイプラインスデージに投入する方法がとられている
ため、サイクル３にパイプラインステージに投入され
る。命令３はサイクル３で命令レジスタ１に命令フェッ
チされ、サイクル４で命令デコーダ15により解読され、
さらにアドレス計算回路２によりアクセスするアドレス
の計算が行われ、サイクル５でメモリ３をアクセスす
る。サイクル５でCC生成回路６がメモリ３上の命令３の
アクセスアドレスにアクセスすることにより、サイクル
６で先行制御コンディションコードが求まり、サイクル
７で演算を実行し、その結果により、サイクル８でGCC5
にコンディションコードが設定される。
また、分岐命令４はサイクル４にパイプラインステー
ジに投入される。分岐命令４が解読されると、当該分岐
命令の分岐成功／不成功の判定に必要なコンディション
コードを格納するため、ICC1が割り当てられる。ICC1に
は、サイクル６で設定された命令３のコンディションコ
ードがサイクル７で当該ICC1に格納される。このとき、
命令１のGCC15と命令３の先行制御CC（CC制御回路によ
り先行演算されたコンディションコード）は競合する
が、それぞれ格納先レジスタがICC0,ICC1と異なってい
るため、問題はない。一方、ICC制御回路12からの制御
信号により選択されたICC1のコンディションコードと分
岐命令４の命令解読情報より、サイクル８で分岐判定を
行う。このとき、分岐命令４の先取り命令（命令９）は
分岐命令４の投入から５サイクル遅れたサイクル９にパ
イプラインステージに投入される。
ジに投入される。分岐命令４が解読されると、当該分岐
命令の分岐成功／不成功の判定に必要なコンディション
コードを格納するため、ICC1が割り当てられる。ICC1に
は、サイクル６で設定された命令３のコンディションコ
ードがサイクル７で当該ICC1に格納される。このとき、
命令１のGCC15と命令３の先行制御CC（CC制御回路によ
り先行演算されたコンディションコード）は競合する
が、それぞれ格納先レジスタがICC0,ICC1と異なってい
るため、問題はない。一方、ICC制御回路12からの制御
信号により選択されたICC1のコンディションコードと分
岐命令４の命令解読情報より、サイクル８で分岐判定を
行う。このとき、分岐命令４の先取り命令（命令９）は
分岐命令４の投入から５サイクル遅れたサイクル９にパ
イプラインステージに投入される。
以上説明したように、本実施例によれば、複数のICC
（ICC0,ICC1）と、複数のICCを選択するICC選択回路
と、複数のICCの選択制御を行うICC制御回路を備えるこ
とにより、条件付分岐命令が解読される毎に、当該条件
付分岐命令の１つにICCを割り当て、当該条件付分岐命
令での先行制御で必要とするコンディションコードのIC
Cへの格納を行う。
（ICC0,ICC1）と、複数のICCを選択するICC選択回路
と、複数のICCの選択制御を行うICC制御回路を備えるこ
とにより、条件付分岐命令が解読される毎に、当該条件
付分岐命令の１つにICCを割り当て、当該条件付分岐命
令での先行制御で必要とするコンディションコードのIC
Cへの格納を行う。
これにより、先行制御により求められた先行制御コン
ディションコードが競合することなく、ICCに格納さ
れ、ICCへの格納が早められる。このため、結果的に当
該条件分岐命令の分岐成功／不成功の判定が早められ
る。
ディションコードが競合することなく、ICCに格納さ
れ、ICCへの格納が早められる。このため、結果的に当
該条件分岐命令の分岐成功／不成功の判定が早められ
る。
また、この実施例においては、条件比較回路は１つし
か設けていないが、複数のICCに対応して複数の条件比
較回路を設けることにより、同時に複数の条件付分岐命
令の分岐成功／不成功の判定を行うようにできる。これ
により、例えば、前述の動作例において、分岐命令４の
先取り命令は分岐命令４の投入から４サイクル遅れたサ
イクル８において、パイプラインステージに投入できる
ことになり、更に早められる。
か設けていないが、複数のICCに対応して複数の条件比
較回路を設けることにより、同時に複数の条件付分岐命
令の分岐成功／不成功の判定を行うようにできる。これ
により、例えば、前述の動作例において、分岐命令４の
先取り命令は分岐命令４の投入から４サイクル遅れたサ
イクル８において、パイプラインステージに投入できる
ことになり、更に早められる。
また、サイクル７で分岐命令２の分岐成功判定が行な
われた場合は、ICC1にICC0を回復し、予じめパイプライ
ンステージに投入されていた後続命令を無効化する。
われた場合は、ICC1にICC0を回復し、予じめパイプライ
ンステージに投入されていた後続命令を無効化する。
このように、本実施例によれば、条件付分岐命令の分
岐成功／不成功判定を早めることが可能となり、さらに
分岐先の先取り命令の解読，実行を早めることができ
る。このため、パイプラインの効率が向上し、情報処理
装置の処理速度が改善される。
岐成功／不成功判定を早めることが可能となり、さらに
分岐先の先取り命令の解読，実行を早めることができ
る。このため、パイプラインの効率が向上し、情報処理
装置の処理速度が改善される。
以上、本発明を実施例にもとづき具体的に説明した
が、本発明は、前記実施例に限定されるものではなく、
その要旨を逸脱しない範囲において種々変更可能である
ことは言うまでもない。
が、本発明は、前記実施例に限定されるものではなく、
その要旨を逸脱しない範囲において種々変更可能である
ことは言うまでもない。
以上、説明したように、本発明によれば、条件付分岐
命令の分岐成功／不成功判定を早めることができるの
で、分岐先の先取り命令の解読、実行を早める効果があ
る。また、このため、パイプラインの効率が向上し、情
報処理装置の処理速度が改善される効果がある。
命令の分岐成功／不成功判定を早めることができるの
で、分岐先の先取り命令の解読、実行を早める効果があ
る。また、このため、パイプラインの効率が向上し、情
報処理装置の処理速度が改善される効果がある。
第１図は、本発明の一実施例にかかる先行制御方式を一
態様で実施するパイプライン制御方式の情報処理装置の
要部の構成を示すブロック図、 第２図は、本実施例にかかる情報処理装置の動作を説明
するパイプライン制御フローのタイムチャート、第３図
は、パイプライン制御方式の情報処理装置の要部の構成
を示すブロック図、 第４図は、情報処理装置の動作を説明するパイプライン
制御のフローのタイムチャートである。 図中、１……命令レジスタ、２……アドレス計算回路、
３……メモリ、４……演算ユニット、５……演算結果コ
ンディションコード格納レジスタ、６……先行制御コン
ディションコード生成回路、７……第１セレクタ、８…
…第２セレクタ、９……第１コンディションコード格納
レジスタ、10……第２コンディションコード格納レジス
タ、11……第３セレクタ、12……ICC制御回路、16……
条件比較回路、15……命令デコーダ、17……命令制御回
路、31……命令レジスタ、32……アドレス計算回路、33
……メモリ、34……演算ユニット、35……演算結果コン
ディションコード格納レジスタ（GCC）、36……先行制
御コンディションコード生成回路、37……セレクタ、38
……コンディションコード格納レジスタ（ICC）、39…
…条件比較回路、40……命令デコーダ、41……命令制御
回路。
態様で実施するパイプライン制御方式の情報処理装置の
要部の構成を示すブロック図、 第２図は、本実施例にかかる情報処理装置の動作を説明
するパイプライン制御フローのタイムチャート、第３図
は、パイプライン制御方式の情報処理装置の要部の構成
を示すブロック図、 第４図は、情報処理装置の動作を説明するパイプライン
制御のフローのタイムチャートである。 図中、１……命令レジスタ、２……アドレス計算回路、
３……メモリ、４……演算ユニット、５……演算結果コ
ンディションコード格納レジスタ、６……先行制御コン
ディションコード生成回路、７……第１セレクタ、８…
…第２セレクタ、９……第１コンディションコード格納
レジスタ、10……第２コンディションコード格納レジス
タ、11……第３セレクタ、12……ICC制御回路、16……
条件比較回路、15……命令デコーダ、17……命令制御回
路、31……命令レジスタ、32……アドレス計算回路、33
……メモリ、34……演算ユニット、35……演算結果コン
ディションコード格納レジスタ（GCC）、36……先行制
御コンディションコード生成回路、37……セレクタ、38
……コンディションコード格納レジスタ（ICC）、39…
…条件比較回路、40……命令デコーダ、41……命令制御
回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 庄内 亨 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 平１−199233（ＪＰ，Ａ) 特開 昭58−96345（ＪＰ，Ａ) 情報処理学会第40回（平成２年前期) 全国大会講演論文集（▲ＩＩＩ▼）、 （平２−３−14）ＰＰ．1271−1272
Claims (3)
- 【請求項１】パイプラインに投入する命令を先行して決
定する先行制御方式において、前記パイプラインで実行
させる命令を解読する命令解読手段と、前記パイプライ
ンで実行される命令の演算結果を格納する複数の結果記
憶手段と、該複数の結果記憶手段に格納された複数の演
算結果を順次判定してパイプラインに投入する命令を決
定する条件比較手段とを備え、前記命令解読手段で条件
付分岐命令が解読される毎に前記複数の結果記憶手段の
１つを割り当てコンディション情報を記憶し、前記コン
ディション情報の記憶手段への割り当てタイミングは先
行演算可能な命令／不可能な命令のそれぞれの確定した
タイミングにより決めることを特徴とする先行制御方
式。 - 【請求項２】前記複数の結果記憶手段のいずれかを選択
する第２の選択手段を備え、該第２の選択手段によって
選択されたコンディション情報を使って条件付分岐命令
の分岐成功／不成功を判定してパイプラインに投入する
命令を決定することを特徴とする請求項１に記載される
先行制御方式。 - 【請求項３】前記第２の選択手段及び条件比較手段を複
数個備えたことを特徴とする請求項２に記載される先行
制御方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2326499A JP2596639B2 (ja) | 1990-11-28 | 1990-11-28 | 先行制御方式 |
| US07/797,892 US5317703A (en) | 1990-06-29 | 1991-11-26 | Information processing apparatus using an advanced pipeline control method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2326499A JP2596639B2 (ja) | 1990-11-28 | 1990-11-28 | 先行制御方式 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8226282A Division JP3070035B2 (ja) | 1996-08-28 | 1996-08-28 | 演算処理方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04195429A JPH04195429A (ja) | 1992-07-15 |
| JP2596639B2 true JP2596639B2 (ja) | 1997-04-02 |
Family
ID=18188513
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2326499A Expired - Lifetime JP2596639B2 (ja) | 1990-06-29 | 1990-11-28 | 先行制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2596639B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8133652B2 (en) | 2006-12-26 | 2012-03-13 | Ricoh Company, Ltd. | Image processing method, and image processor |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5896345A (ja) * | 1981-12-02 | 1983-06-08 | Hitachi Ltd | 階層型演算方式 |
| JP2513765B2 (ja) * | 1988-02-03 | 1996-07-03 | 富士通株式会社 | パイプライン処理における条件分岐制御方式 |
-
1990
- 1990-11-28 JP JP2326499A patent/JP2596639B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| 情報処理学会第４０回（平成２年前期）全国大会講演論文集（▲ＩＩＩ▼）、（平２−３−１４）ＰＰ．１２７１−１２７２ |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8133652B2 (en) | 2006-12-26 | 2012-03-13 | Ricoh Company, Ltd. | Image processing method, and image processor |
| US8633958B2 (en) | 2006-12-26 | 2014-01-21 | Ricoh Company, Ltd. | Image processing method, and image processor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04195429A (ja) | 1992-07-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4409654A (en) | Data processor adapted for interruption to an instruction stream | |
| EP0208870B1 (en) | Vector data processor | |
| JPS5927935B2 (ja) | 情報処理装置 | |
| JPH0650465B2 (ja) | 分岐制御回路 | |
| JP2596639B2 (ja) | 先行制御方式 | |
| US5142630A (en) | System for calculating branch destination address based upon address mode bit in operand before executing an instruction which changes the address mode and branching | |
| US5542061A (en) | Arrangement of controlling issue timing of a read instruction to a common block in a vector processor | |
| US5317703A (en) | Information processing apparatus using an advanced pipeline control method | |
| US5802384A (en) | Vector data bypass mechanism for vector computer | |
| JP3534987B2 (ja) | 情報処理装置 | |
| US5050076A (en) | Prefetching queue control system | |
| JP3070035B2 (ja) | 演算処理方法 | |
| JP2812610B2 (ja) | パイプライン制御方式 | |
| JP3558481B2 (ja) | データ処理装置 | |
| JPH08212068A (ja) | 情報処理装置 | |
| EP0607487B1 (en) | Arrangement and method of controlling issue timing of an instruction in a vector processor | |
| US7711926B2 (en) | Mapping system and method for instruction set processing | |
| JPS60105050A (ja) | パイプライン制御方式 | |
| JPH09274566A (ja) | 情報処理装置 | |
| JPH07111683B2 (ja) | タスク切換機能付プロセッサ | |
| JPH03288228A (ja) | 情報処理装置 | |
| JPH02217924A (ja) | データ処理装置のストア処理方式 | |
| JPS5896346A (ja) | 階層型演算方式 | |
| JPH08297583A (ja) | 割り込み処理装置およびその方法 | |
| JPH0348535B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080109 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080109 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090109 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090109 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100109 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110109 Year of fee payment: 14 |
|
| EXPY | Cancellation because of completion of term |