JPS60105050A - パイプライン制御方式 - Google Patents
パイプライン制御方式Info
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- JPS60105050A JPS60105050A JP58212021A JP21202183A JPS60105050A JP S60105050 A JPS60105050 A JP S60105050A JP 58212021 A JP58212021 A JP 58212021A JP 21202183 A JP21202183 A JP 21202183A JP S60105050 A JPS60105050 A JP S60105050A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａｌ 発明の技術分野
本発明は、パイプライン制御のデータ処理装置において
、分岐命令を高速化する制御方式に関する。
、分岐命令を高速化する制御方式に関する。
（ｂ） 技術の背景
パイプライン制御のデータ処理装置においては、キャッ
シュメモリにデータ又は命令が存在しなかった時に生じ
る「待ち」を如何に少なくするかという事と、命令のシ
ーケンスが分岐条件の成立、或いは割り込みによって変
更される場合、如何に円滑に該変更処理を行うかという
問題がある。
シュメモリにデータ又は命令が存在しなかった時に生じ
る「待ち」を如何に少なくするかという事と、命令のシ
ーケンスが分岐条件の成立、或いは割り込みによって変
更される場合、如何に円滑に該変更処理を行うかという
問題がある。
上記「待ち」の問題に対しては・キャッシュメモリの容
量を増加させることで、ある程度解決できるが、命令の
シーケンスの変更処理に関しては、分岐命令における分
岐先命令の読み出しを如何に早い時点で行うかがポイン
トとなる。
量を増加させることで、ある程度解決できるが、命令の
シーケンスの変更処理に関しては、分岐命令における分
岐先命令の読み出しを如何に早い時点で行うかがポイン
トとなる。
一方、最近の論理回路の高集積化動向に伴って、ある論
理機能を構成する場合、論理素子の数は多少増加しても
、該論理ブロックの入出力端子が少なくできるハードウ
ェア構成が実現できれば、システム全体のバーフォマン
スは向上する動向にある。
理機能を構成する場合、論理素子の数は多少増加しても
、該論理ブロックの入出力端子が少なくできるハードウ
ェア構成が実現できれば、システム全体のバーフォマン
スは向上する動向にある。
本発明は、この点に着目して、バイブライン制御のデー
タ処理装置における分岐命令の高速化を考えようとする
ものである。
タ処理装置における分岐命令の高速化を考えようとする
ものである。
ｆｃｌ 従来技術と問題点
第１図は、従来方式、のバイブライン制御のデータ処理
装置におけるバイブライン動作を模式的に示した図であ
って、■１〜Ｉ３は命令フェッチの為のパイプラインの
各ステージを示し、Ｐ１〜Ｐ６はオペランドフェッチ及
び演算に関するバイブラインの各ステージを示している
。
装置におけるバイブライン動作を模式的に示した図であ
って、■１〜Ｉ３は命令フェッチの為のパイプラインの
各ステージを示し、Ｐ１〜Ｐ６はオペランドフェッチ及
び演算に関するバイブラインの各ステージを示している
。
この図によって、先ずバイブライン制御のデータ処理装
置における一般的な動作を説明する。
置における一般的な動作を説明する。
最初、本データ処理装置のパイプラインの１１ステージ
において、サービスプロセンサー（図示せず）から命令
アドレスレジスタ（以下ＪＡＲという）ＩＡに、これか
ら実行するプログラムの先頭アドレスがセットされる。
において、サービスプロセンサー（図示せず）から命令
アドレスレジスタ（以下ＪＡＲという）ＩＡに、これか
ら実行するプログラムの先頭アドレスがセットされる。
この時、命令フェッチコンスタントレジスタ（以下７Ｆ
ＩＲという） ＩＢには０”が設定されているので、Ｊ
ＡＲ１１の内容はその侭、Ｉ２ステージにおいて、加算
器（Ａ）２Ａを通して、実行アドレスレジスタ（以下Ｅ
ＡＲという）３にセントされ’、 ＥＡＲ３によってキ
ャッシュメモリ４がアクセスされて、Ｉ３ステージの終
わりのタイミングで、当該命令が命令語レジスタ（以下
ＩＷＲという）５に読み出される。
ＩＲという） ＩＢには０”が設定されているので、Ｊ
ＡＲ１１の内容はその侭、Ｉ２ステージにおいて、加算
器（Ａ）２Ａを通して、実行アドレスレジスタ（以下Ｅ
ＡＲという）３にセントされ’、 ＥＡＲ３によってキ
ャッシュメモリ４がアクセスされて、Ｉ３ステージの終
わりのタイミングで、当該命令が命令語レジスタ（以下
ＩＷＲという）５に読み出される。
上記、最初の命令読み出し以降については、命令フェッ
チ制御部（Ｉｐｃ ） １より固定値“８”がＩＰＫＲ
ＩＢに設定され、ＩＡＲＩＡと加算器（Ａ）２Δで加算
され、実行アドレスが計算され、ＦＡＩ？ ３にセ・ソ
トされるように動作する。この結果、ＩＷＲ５への命令
読み出しば８ハイド単位で行われる。
チ制御部（Ｉｐｃ ） １より固定値“８”がＩＰＫＲ
ＩＢに設定され、ＩＡＲＩＡと加算器（Ａ）２Δで加算
され、実行アドレスが計算され、ＦＡＩ？ ３にセ・ソ
トされるように動作する。この結果、ＩＷＲ５への命令
読み出しば８ハイド単位で行われる。
上記のＩＷＲ５は、一般には多段のシフトレジスタで構
成されていて、ポインタレジスタ（図示せず）によって
、ＩＷＲ５に蓄積されている複数の命令の境界アドレス
を知ることができる。
成されていて、ポインタレジスタ（図示せず）によって
、ＩＷＲ５に蓄積されている複数の命令の境界アドレス
を知ることができる。
上記ポインタレジスタが示すアドレスによって、これか
らパイプラインにおいて実行する命令を選択するのがセ
レクタ（ＳＥＬ ） ６である。。
らパイプラインにおいて実行する命令を選択するのがセ
レクタ（ＳＥＬ ） ６である。。
パイプラインのＰ１ステージにおいて、セレクタ（ＳＥ
Ｌ ） ６によって、当該命令がセレクトされると、該
命令の操作部は、各Ｐ２ステージ〜Ｐ６ステージに対応
して、それぞれ操作部レジスタ＋１２ ｏｐ〜Ｐ６０Ｐ
（８）にシフトされ、それぞれのステージでの命令実行
時に使用される。
Ｌ ） ６によって、当該命令がセレクトされると、該
命令の操作部は、各Ｐ２ステージ〜Ｐ６ステージに対応
して、それぞれ操作部レジスタ＋１２ ｏｐ〜Ｐ６０Ｐ
（８）にシフトされ、それぞれのステージでの命令実行
時に使用される。
該命令の各レジスタ指定部は、デコードされ、ぞのデコ
ードアドレスによって、汎用レジスタがアクセスされ、
それぞれペースレジスタ（ＢＲ） ９゜インデックスレ
ジスタ（ＸＲ） １０に読み出される。
ードアドレスによって、汎用レジスタがアクセスされ、
それぞれペースレジスタ（ＢＲ） ９゜インデックスレ
ジスタ（ＸＲ） １０に読み出される。
該命令のディスプレイスメント指定部は、ディスプレイ
スメントレジスタ（ＤＲ） １１に読み出される。
スメントレジスタ（ＤＲ） １１に読み出される。
次に、Ｐ２ステージにおいて、上記ペースレジスタ（Ｂ
Ｒ） ９と、インデックスレジスタ（ＸＲ）１０と、デ
ィスプレイスメントレジスタ（ＤＲ） １１とが、加Ｋ
Ｗ （Ｂ）１２において演算され、オペランドフェッチ
が計算され、Ｐ３ステージのターゲットレジスタ（Ｐ３
ＴＡＲ） １３にストアされ、キャッシュメモリ４をア
クセスして、オペランドフェッチを行う。
Ｒ） ９と、インデックスレジスタ（ＸＲ）１０と、デ
ィスプレイスメントレジスタ（ＤＲ） １１とが、加Ｋ
Ｗ （Ｂ）１２において演算され、オペランドフェッチ
が計算され、Ｐ３ステージのターゲットレジスタ（Ｐ３
ＴＡＲ） １３にストアされ、キャッシュメモリ４をア
クセスして、オペランドフェッチを行う。
該オペランドフェッチの結果は、Ｐ４ステージの終わり
のタイミングにおいて、オペランド語レジスタ（ＯＷＲ
） １５に読み出され、次のＰ５ステージにおいて、演
算回路１６で演算され、演算結果はＰ６ステージの最初
のタイミングでリザルトレジスク（ＩＩＲ） １７にセ
ントされ、同じＰ６ステージで汎用レジスタ７にストア
される。
のタイミングにおいて、オペランド語レジスタ（ＯＷＲ
） １５に読み出され、次のＰ５ステージにおいて、演
算回路１６で演算され、演算結果はＰ６ステージの最初
のタイミングでリザルトレジスク（ＩＩＲ） １７にセ
ントされ、同じＰ６ステージで汎用レジスタ７にストア
される。
又、前述のＩ１ステージにおいては、前記命令実行アド
レス計算の他に、以下の動作を行う。
レス計算の他に、以下の動作を行う。
即ち、命令実行アドレスを計算する時に、加算ＪＳ（Ａ
＞２Ａの１つの入力レジスタである命令フエソチコンス
タントレジスク（ＩＦＫＲ） ＩＢに、固定値（例えば
、“８″）を設定する毎に、カウンタ（ＣＴＲ）ＩＣに
も同し値をセットする。
＞２Ａの１つの入力レジスタである命令フエソチコンス
タントレジスク（ＩＦＫＲ） ＩＢに、固定値（例えば
、“８″）を設定する毎に、カウンタ（ＣＴＲ）ＩＣに
も同し値をセットする。
そして、パイプラインを抜けた命令コードを、Ｐ６ステ
ージにおける、命令操作部レジスタ’（Ｐ６０Ｐ）によ
って検出し、命令フェッチ制御部（ＩＦＣ）１に送出す
ることにより、該パイプラインを抜けた命令の長さくハ
イド数）を知って、加算器（Ｃ）２Ｂで、上記カウンタ
（ＣＴＲ） ＩＧから減算を行うように動作する。
ージにおける、命令操作部レジスタ’（Ｐ６０Ｐ）によ
って検出し、命令フェッチ制御部（ＩＦＣ）１に送出す
ることにより、該パイプラインを抜けた命令の長さくハ
イド数）を知って、加算器（Ｃ）２Ｂで、上記カウンタ
（ＣＴＲ） ＩＧから減算を行うように動作する。
この結果、上記カウンタ（ＣＴＲ）ＩＣには、現在パイ
プライン中で処理されている全命令長が入っていること
になり、 （ＩＡＲＩＡ）−（カウンタ（ＣＴＲ） ＩＣ） −Ｐ
６ステージにある命令のアドレス を意味することになる。
プライン中で処理されている全命令長が入っていること
になり、 （ＩＡＲＩＡ）−（カウンタ（ＣＴＲ） ＩＣ） −Ｐ
６ステージにある命令のアドレス を意味することになる。
この演算が必要な場合、ＩＡＲＩＡからカウンタ（ＣＴ
Ｒ） ＩＣの値を、加算器（Ａ）２Ａで減算することに
よって実行する。
Ｒ） ＩＣの値を、加算器（Ａ）２Ａで減算することに
よって実行する。
このように、従来方式においては、命令を読み出す為の
命令アドレスレジスタと、パイプラインで実行中の命令
のアドレスを示す命令アドレスレジスフとが共用されて
いる所に一つの特徴がある。
命令アドレスレジスタと、パイプラインで実行中の命令
のアドレスを示す命令アドレスレジスフとが共用されて
いる所に一つの特徴がある。
以上が、一般命令の動作であるが、本発明に関連する分
岐命令の場合の動作を、第３図のタイムチャートを参照
しながら、次に説明する。
岐命令の場合の動作を、第３図のタイムチャートを参照
しながら、次に説明する。
今、ＩＷＲ５に読み出された命令（ｎで示す）が分岐命
令であると、加算器（Ｂ）１２で計算されたオペランド
アドレスが分岐先のアドレスを示すことになり、該アド
レスがＰ３〜Ｐ６の各ステージのターゲットレジろりＰ
３ＴＡＲ〜Ｐ６ＴＡＩｌに蓄積、シフトされると共に、
Ｐ２ステージ（該分岐先命令については、１１ステージ
）において、オア回路２Ｃを通してＥＡＲ３にセントさ
れ、キャッシュメモリ４をアクセスして、分岐先命令（
ｍ、ｍ＋ｌ−で示す）が読み出される。
令であると、加算器（Ｂ）１２で計算されたオペランド
アドレスが分岐先のアドレスを示すことになり、該アド
レスがＰ３〜Ｐ６の各ステージのターゲットレジろりＰ
３ＴＡＲ〜Ｐ６ＴＡＩｌに蓄積、シフトされると共に、
Ｐ２ステージ（該分岐先命令については、１１ステージ
）において、オア回路２Ｃを通してＥＡＲ３にセントさ
れ、キャッシュメモリ４をアクセスして、分岐先命令（
ｍ、ｍ＋ｌ−で示す）が読み出される。
このＰ４ステージにおいて、該分岐命令の一つ前の命令
（ｎ−１で示す）の演算が行われており（ｎ−１の命令
に対してはＰ５ステージ）、その演算結果によって、分
岐条件が成立すると、上記アクセスされている分岐命令
が、ＩＷＩ？ ５に読み出され、該分岐先命令のＰ１〜
Ｐ６の各ステージの実行が行われる。
（ｎ−１で示す）の演算が行われており（ｎ−１の命令
に対してはＰ５ステージ）、その演算結果によって、分
岐条件が成立すると、上記アクセスされている分岐命令
が、ＩＷＩ？ ５に読み出され、該分岐先命令のＰ１〜
Ｐ６の各ステージの実行が行われる。
第３図のタイムチャートにおいて、該分岐先命令（但し
、この時読み出された命令は、２個の４ハイド命令とす
る）のパイプラインでの動作（ＰＩ〜Ｐ６ステージ）を
ｍ、ｍ＋１で示している。
、この時読み出された命令は、２個の４ハイド命令とす
る）のパイプラインでの動作（ＰＩ〜Ｐ６ステージ）を
ｍ、ｍ＋１で示している。
この従来方式において、続く分岐先命令ｍ＋２を読み出
す時は、分岐命令ｎのＰ６ステージにおいて、ターゲッ
トレジスタＰ６ ＴＡＲに蓄積されている分岐先アドレ
スが、オア回路１９を通してＪＡＲＩＡにセントされ、
該分岐命令ｍ−１７２の１１ステージにおいて加算器（
Ａ）２ＡでＩＦＫＲＩＢの値じ８″）が加算され、分岐
命令ｍのアドレスの８バイト先の実行アドレスが、１２
ステージでＥＡＲ３にセントされ、キャッシュメモリ４
をアクセスして、ｍ＋２の命令が読み出される。
す時は、分岐命令ｎのＰ６ステージにおいて、ターゲッ
トレジスタＰ６ ＴＡＲに蓄積されている分岐先アドレ
スが、オア回路１９を通してＪＡＲＩＡにセントされ、
該分岐命令ｍ−１７２の１１ステージにおいて加算器（
Ａ）２ＡでＩＦＫＲＩＢの値じ８″）が加算され、分岐
命令ｍのアドレスの８バイト先の実行アドレスが、１２
ステージでＥＡＲ３にセントされ、キャッシュメモリ４
をアクセスして、ｍ＋２の命令が読み出される。
結局、従来方式においては、分岐命令ｎのＰ６ステージ
が終了してから、ｍ＋２の分岐先命令を読み出す為の１
１〜Ｉ３ステージが実行されることになる。この後に、
該ｍ＋２命令のＰ１〜Ｐ６のステージが実行されるので
、第３図のタイムチャートから明らかな如く、ｌ＋ｌの
命令から３サイクル遅れてしまうことになる。
が終了してから、ｍ＋２の分岐先命令を読み出す為の１
１〜Ｉ３ステージが実行されることになる。この後に、
該ｍ＋２命令のＰ１〜Ｐ６のステージが実行されるので
、第３図のタイムチャートから明らかな如く、ｌ＋ｌの
命令から３サイクル遅れてしまうことになる。
従来方式は、分岐命令を実行して、分岐条件が成立し、
先行して読み出している分岐先命令の実行タイミングに
ついては問題ないが、キャッシュメモリから、後続する
８バイ１−先の分岐先命令を読み出すタイミングが遅れ
る（具体的には、前述のように、分岐命令の実行がＰ６
ステーシに達してから、■１ステージがスタートする）
所に問題がある。
先行して読み出している分岐先命令の実行タイミングに
ついては問題ないが、キャッシュメモリから、後続する
８バイ１−先の分岐先命令を読み出すタイミングが遅れ
る（具体的には、前述のように、分岐命令の実行がＰ６
ステーシに達してから、■１ステージがスタートする）
所に問題がある。
上記のように、分岐先アドレスを分岐命令のＰ６ステー
ジ迄、ターゲットレジスタＰ３ ＴＡＲ−Ｐ６ ＴＡＲ
によって保持する必要があるのは、Ｐ６ステージにおい
て、該分岐命令実行中に割り込みがあったかどうかとか
、演算結果のエラーチェックを行っているので、少なく
とも該分岐命令がパイプラインを抜ける迄は、■＾ＲＩ
Ａの内容を変えることができないことによる。
ジ迄、ターゲットレジスタＰ３ ＴＡＲ−Ｐ６ ＴＡＲ
によって保持する必要があるのは、Ｐ６ステージにおい
て、該分岐命令実行中に割り込みがあったかどうかとか
、演算結果のエラーチェックを行っているので、少なく
とも該分岐命令がパイプラインを抜ける迄は、■＾ＲＩ
Ａの内容を変えることができないことによる。
このことは例えば、Ｐ６ステージでエラーが検出された
場合を考えると、該分岐命令の実行は無効となるので、
該命令をリトライするａ・要があり、リトライアドレス
をＪＡＲＩＡから得ることが必須条件となるからである
。
場合を考えると、該分岐命令の実行は無効となるので、
該命令をリトライするａ・要があり、リトライアドレス
をＪＡＲＩＡから得ることが必須条件となるからである
。
以上、従来方式の問題点を要約すると、従来方式におい
ては、命令の読み出しの為の命令アドレスレジスタと、
パイプラインで実行中の命令のアドレスを示す命令アド
レスレジスフとを共用していること、又パイプライン処
理中に割り込み、エラーが生じる可能性があるため、分
岐命令の分岐が決定した後でも、該分岐命令が完了する
迄、何等かの手段で、該分岐命令のアドレスを保持して
いなければならない為、分岐先の８バイト先の命令の読
み出しに時間遅れを生じることにある。
ては、命令の読み出しの為の命令アドレスレジスタと、
パイプラインで実行中の命令のアドレスを示す命令アド
レスレジスフとを共用していること、又パイプライン処
理中に割り込み、エラーが生じる可能性があるため、分
岐命令の分岐が決定した後でも、該分岐命令が完了する
迄、何等かの手段で、該分岐命令のアドレスを保持して
いなければならない為、分岐先の８バイト先の命令の読
み出しに時間遅れを生じることにある。
尚、リザルトレジスタ（ＲＲ） １７からオア回路１９
のルートは、例えばロードＰＳｌｌｌ（プログラムステ
ータス語）命令で分岐する時に用いられる。
のルートは、例えばロードＰＳｌｌｌ（プログラムステ
ータス語）命令で分岐する時に用いられる。
（ｄ） 発明の目的
本発明は上記従来の欠点に鑑み、パイプライン制御のデ
ータ処理装置において、分岐命令を実行した時に生じる
、分岐先アドレスの８バイト先の命令を高速に読み出す
方法を提供することを目的とするものである。
ータ処理装置において、分岐命令を実行した時に生じる
、分岐先アドレスの８バイト先の命令を高速に読み出す
方法を提供することを目的とするものである。
ｔｅｌ 発明の構成
そしてこの目的は、本発明によれば、パイプライン制御
のデータ処理装置入出力おいて、命令を読み出す為のＮ
（［ｌ１ｌ（≧１）の命令アドレスを保持する第１の手
段と、パイプラインで実行中のＭ個（≧１）の命令のア
ドレスを保持する第２の手段と、上記第２の手段で保持
している命令のアドレスを各命令の実行完了時点で更新
する第３の手段とを備え、パイプラインに供給された最
も古い命令の実行完了前に、命令シーケンスが変更され
た時点で、最も古い命令のアドレスを保持している上記
第１の手段を、新たな命令シーケンスの命令を読み出す
為の命令保持手段として用いて、命令シーケンスの変更
を高速化する方法を提供することによって達成され、命
令の読み出しの為の命令アドレスレジスタＩと、パイプ
ラインで実行中の命令のアドレスを示す命令アドレスレ
ジスタ■とを独立して持つ為、分岐命令の分岐が決定し
た時点で、命令アドレスレジスタＩを更新することがで
き、分岐先の８バイト先の命令の読み出しに対する遅れ
をなくすることができる利点がある。
のデータ処理装置入出力おいて、命令を読み出す為のＮ
（［ｌ１ｌ（≧１）の命令アドレスを保持する第１の手
段と、パイプラインで実行中のＭ個（≧１）の命令のア
ドレスを保持する第２の手段と、上記第２の手段で保持
している命令のアドレスを各命令の実行完了時点で更新
する第３の手段とを備え、パイプラインに供給された最
も古い命令の実行完了前に、命令シーケンスが変更され
た時点で、最も古い命令のアドレスを保持している上記
第１の手段を、新たな命令シーケンスの命令を読み出す
為の命令保持手段として用いて、命令シーケンスの変更
を高速化する方法を提供することによって達成され、命
令の読み出しの為の命令アドレスレジスタＩと、パイプ
ラインで実行中の命令のアドレスを示す命令アドレスレ
ジスタ■とを独立して持つ為、分岐命令の分岐が決定し
た時点で、命令アドレスレジスタＩを更新することがで
き、分岐先の８バイト先の命令の読み出しに対する遅れ
をなくすることができる利点がある。
（［１発明の実施例
本発明の主旨を要約すると、本発明は命令の読み出しの
為の命令アドレスレジスタＩと、パイプラインで実行中
の命令のアドレスを示す命令アドレスレジスタ■とを独
立して持たせ、分岐命令のアドレスは、該命令がパイプ
ラインを抜は出す迄、命令アドレスレジスタ■で保持し
ておき、該分岐命令の分岐が決定した時点で、命令アド
レスレジメタ■を更新することができるようにし、分岐
先の８バイト先の命令の読み出しに対する遅れをなくす
るようにしたものである。
為の命令アドレスレジスタＩと、パイプラインで実行中
の命令のアドレスを示す命令アドレスレジスタ■とを独
立して持たせ、分岐命令のアドレスは、該命令がパイプ
ラインを抜は出す迄、命令アドレスレジスタ■で保持し
ておき、該分岐命令の分岐が決定した時点で、命令アド
レスレジメタ■を更新することができるようにし、分岐
先の８バイト先の命令の読み出しに対する遅れをなくす
るようにしたものである。
以下本発明の実施例を図面によって詳述する。
第２図が本発明の一実施例をブロック図で示した図であ
り、第４図が第２図の実施例で、分岐命令を実行した場
合の動作をタイムチャートで示した図である。
り、第４図が第２図の実施例で、分岐命令を実行した場
合の動作をタイムチャートで示した図である。
第２図において、ＩＡ、 ＩＢ、 ２八、 ２Ｃ，３〜
１９は第１図で説明したものと同じものであり、２０〜
２２が本発明を実施するのに必要な論理ブロックで、上
記のパイプラインで実行中の命令のアドレスを示す命令
アドレスレジスタ■を構成する。即ち、２０は命令長生
成回路（ＩＬＣ） 、 ２１は命令アドレスレジスタＩ
Ｉ （ＪＡＲＩ［） 、 ２２は加算器りである。
１９は第１図で説明したものと同じものであり、２０〜
２２が本発明を実施するのに必要な論理ブロックで、上
記のパイプラインで実行中の命令のアドレスを示す命令
アドレスレジスタ■を構成する。即ち、２０は命令長生
成回路（ＩＬＣ） 、 ２１は命令アドレスレジスタＩ
Ｉ （ＪＡＲＩ［） 、 ２２は加算器りである。
本発明を実施した場合の、他の特徴となる上記命令の読
み出しの為の命令アドレスレジスタ■ （ＩＡＲＩ）は
、第１図で説明したＩＡ、 １８．２八で構成されてい
る。
み出しの為の命令アドレスレジスタ■ （ＩＡＲＩ）は
、第１図で説明したＩＡ、 １８．２八で構成されてい
る。
このように、本発明を実施した場合、命令アドレスレジ
スフ■と、命令アドレスレジスフ■とが独立に構成され
ている所にポイントがある。
スフ■と、命令アドレスレジスフ■とが独立に構成され
ている所にポイントがある。
本発明を実施した場合の一般的なパイプライン動作につ
いては、従来と同じであるので、説明は省略し、分岐命
令を実行した場合の効果を中心に、第４図のタイムチャ
ートを参照しながら実施例の説明を行う。
いては、従来と同じであるので、説明は省略し、分岐命
令を実行した場合の効果を中心に、第４図のタイムチャ
ートを参照しながら実施例の説明を行う。
本発明を実施した場合においても、最初本データ処理装
置のパイプラインの１１ステージにおいて、ザービスプ
ロセソザ−（図示せず）から、２つの命令アドレスレジ
スタＩ、ｎ （ＪＡＲ（１） ＬＡ、 ＩへＲ（ＩＩ）
２１）に、これから実行するプログラムの先頭アドレス
がセントされる。
置のパイプラインの１１ステージにおいて、ザービスプ
ロセソザ−（図示せず）から、２つの命令アドレスレジ
スタＩ、ｎ （ＪＡＲ（１） ＬＡ、 ＩへＲ（ＩＩ）
２１）に、これから実行するプログラムの先頭アドレス
がセントされる。
そして、命令アドレスレジスタＩ （ＩＡＲＩ） ＩＡ
は従来方式と同じ動作となるが、命令アドレスレジスタ
■（ＩＡＲ１１） ２１においては、パイプラインンの
Ｐ６ステージにおいて、１つの命令の実行が完了する毎
に、該命令の命令長が命令長生成回路＜ＩＬＣ）２０に
おいて生成され、命令アドレスレジスタＵ （ＩＡＲＩ
Ｉ）に加算されるように動作するので、この加算動作が
行われる迄は、該パイプラインで実行される命令の最も
古い命令のアドレスを保持していることになる。
は従来方式と同じ動作となるが、命令アドレスレジスタ
■（ＩＡＲ１１） ２１においては、パイプラインンの
Ｐ６ステージにおいて、１つの命令の実行が完了する毎
に、該命令の命令長が命令長生成回路＜ＩＬＣ）２０に
おいて生成され、命令アドレスレジスタＵ （ＩＡＲＩ
Ｉ）に加算されるように動作するので、この加算動作が
行われる迄は、該パイプラインで実行される命令の最も
古い命令のアドレスを保持していることになる。
従って、分岐命令が実行される場合においても、該分岐
命令がパイプラインを抜は出す迄、命令アドレスレジス
タｎ （ＩＡＲＩＩ） ２１に該分岐命令のアドレスが
保持されている。
命令がパイプラインを抜は出す迄、命令アドレスレジス
タｎ （ＩＡＲＩＩ） ２１に該分岐命令のアドレスが
保持されている。
以下、第１図、第３図での説明と同じように、分岐命令
をｎ２分岐先命令をｍ、ｍ＋ｌ 、ｍ−１４として説明
する。
をｎ２分岐先命令をｍ、ｍ＋ｌ 、ｍ−１４として説明
する。
先ず、ＩＷＲ５に読み出された命令（ｎで示す）が分岐
命令であると、加算器（Ｂ）１２で計算されたオペラン
ドアドレスが分岐先のアドレスを示すことになり、Ｐ３
〜Ｐ６の各ステージのターゲットレジスタＰ３ＴＡＲ−
Ｐ６ＴＡＲに蓄積、シフトされると共に、Ｐ２ステージ
（該分岐先命令については、■１ステージ）において、
オア回路２ｃを通してＥＡＲ３に七７１−され、キャッ
シュメモリ４をアクセスして、分岐先命令（ｍ、ｍ＋ｌ
−・−−−−一−−で示す）が読み出される。
命令であると、加算器（Ｂ）１２で計算されたオペラン
ドアドレスが分岐先のアドレスを示すことになり、Ｐ３
〜Ｐ６の各ステージのターゲットレジスタＰ３ＴＡＲ−
Ｐ６ＴＡＲに蓄積、シフトされると共に、Ｐ２ステージ
（該分岐先命令については、■１ステージ）において、
オア回路２ｃを通してＥＡＲ３に七７１−され、キャッ
シュメモリ４をアクセスして、分岐先命令（ｍ、ｍ＋ｌ
−・−−−−一−−で示す）が読み出される。
そして、Ｐ４ステージにおいて、該分岐命令の一つ前の
命令（ｎ−１）の演算が行われており （即ち、Ｐ５ス
テージ）、その演算結果によって、分岐条件が成立する
と、上記アクセスされている分岐命令が、Ｉ３ステージ
の終わりのタイミングで、ＩＷＲ５に読み出され、続い
て該分岐先命令のＰ１〜Ｐ６の各ステージの実行が行わ
れる。
命令（ｎ−１）の演算が行われており （即ち、Ｐ５ス
テージ）、その演算結果によって、分岐条件が成立する
と、上記アクセスされている分岐命令が、Ｉ３ステージ
の終わりのタイミングで、ＩＷＲ５に読み出され、続い
て該分岐先命令のＰ１〜Ｐ６の各ステージの実行が行わ
れる。
第４図のタイムチャートにおいて、該分岐先命令（但し
、この時読み出された命令は、２個の４バイト命令とす
る）のパイプラインでの動作（ＰＩ〜Ｐ６ステージ）を
ｍ、ｍ＋ｌで示している。
、この時読み出された命令は、２個の４バイト命令とす
る）のパイプラインでの動作（ＰＩ〜Ｐ６ステージ）を
ｍ、ｍ＋ｌで示している。
本図から明らかな如く、ここ迄の動作は従来方式と同じ
である。
である。
後続する分岐先命令ｍ＋２を読み出す場合、本発明にお
いては、分岐命令ｎのＰ４ステージにおいて、ターゲッ
トレジスタＰ４ ＴＡＩ＋に蓄積されている分岐先アド
レスが、オア回路２３を通してＩＡＲ（１）■八にセッ
トされ、分岐先命令ｍ＋２の１１ステージにおいて加算
器（Ａ）２八でＩＦＫＲＩＢの値（“′８”）が加算さ
れ、分岐先命令Ｔｎのアドレスの８ノくイト先の実行ア
ドレスが、１２ステージでＥＡＲ３にセットされるよう
に動作する。
いては、分岐命令ｎのＰ４ステージにおいて、ターゲッ
トレジスタＰ４ ＴＡＩ＋に蓄積されている分岐先アド
レスが、オア回路２３を通してＩＡＲ（１）■八にセッ
トされ、分岐先命令ｍ＋２の１１ステージにおいて加算
器（Ａ）２八でＩＦＫＲＩＢの値（“′８”）が加算さ
れ、分岐先命令Ｔｎのアドレスの８ノくイト先の実行ア
ドレスが、１２ステージでＥＡＲ３にセットされるよう
に動作する。
従って、本発明を実施した場合、分岐命令のＰ４ステー
ジが終了した時点において、ｍ＋２の分岐先命令を読み
出す為の１１−１３ステージの実行が開始されるので、
分岐先命令ｍ、ｍ＋１の読み出し動作（即ら、■１〜■
３ステージ）と、該分岐先命令ｍの８バイト先の命令ｍ
＋２の読み出し動作（１１〜Ｉ３ステージ）との間に遅
れを生しない。そして、この後該ｍ＋２命令のＰ１〜Ｐ
６のステージが実行されるので、第４図のタイムチャー
トから明らかな如く、ｒｎ＋１の命令からの遅れは、１
サイクルに削減されることになる。
ジが終了した時点において、ｍ＋２の分岐先命令を読み
出す為の１１−１３ステージの実行が開始されるので、
分岐先命令ｍ、ｍ＋１の読み出し動作（即ら、■１〜■
３ステージ）と、該分岐先命令ｍの８バイト先の命令ｍ
＋２の読み出し動作（１１〜Ｉ３ステージ）との間に遅
れを生しない。そして、この後該ｍ＋２命令のＰ１〜Ｐ
６のステージが実行されるので、第４図のタイムチャー
トから明らかな如く、ｒｎ＋１の命令からの遅れは、１
サイクルに削減されることになる。
上記のように、本発明を実施した場合、分岐命令ｎのＰ
４ステージで、分岐先命令ｍ＋２を読み出す為の１１〜
Ｉ３ステージを実行を開始する為に、ＩＡＲ（Ｉ）１Δ
にｍ＋２命令のアドレスをセントし、分岐命令ｎのアド
レスを壊しているが、前述のように該分岐命令がＰ６ス
テージを抜は出す迄、該分岐命令のアドレスが、命令ア
ドレスレジスタ■ （ＩＡＲＩＩ） ２１に保持されて
いるので、従来方式において説明したように、上記Ｐ６
ステージでエラーが検出され、該分岐命令をリトライす
る必要が生しても、上記命令アドレスレジスタＩＩ （
ＩＡＲＩＩ） ２１の内容を、加算器（Ｄ）２２．オア
回路１９．２３を通して、命令アドレスレジスフＩ （
Ｉ＾Ｒ１）ＩＡに再セットすることにより、該命令の再
読み出しができるので問題は起こらない。ここに、本発
明のポイントがある。
４ステージで、分岐先命令ｍ＋２を読み出す為の１１〜
Ｉ３ステージを実行を開始する為に、ＩＡＲ（Ｉ）１Δ
にｍ＋２命令のアドレスをセントし、分岐命令ｎのアド
レスを壊しているが、前述のように該分岐命令がＰ６ス
テージを抜は出す迄、該分岐命令のアドレスが、命令ア
ドレスレジスタ■ （ＩＡＲＩＩ） ２１に保持されて
いるので、従来方式において説明したように、上記Ｐ６
ステージでエラーが検出され、該分岐命令をリトライす
る必要が生しても、上記命令アドレスレジスタＩＩ （
ＩＡＲＩＩ） ２１の内容を、加算器（Ｄ）２２．オア
回路１９．２３を通して、命令アドレスレジスフＩ （
Ｉ＾Ｒ１）ＩＡに再セットすることにより、該命令の再
読み出しができるので問題は起こらない。ここに、本発
明のポイントがある。
（ｇｌ 発明の効果
以上、詳細に説明したように、本発明の）々イブライン
制御方式は、命令の読み出しの為の命令アドレスレジス
タＩと、パイプラインで実行中の命令のアドレスを示す
命令アドレスレジスタ■とを独立して持たせ、分岐命令
のアドレスは、該命令がパイプラインを抜は出す迄、命
令アドレスレジスタ■に保持しておき、該分岐命令の分
岐が決定した時点で、命令アドレスレジスタＩを更新す
ることができるようにし、分岐先の８バイト先の命令の
読み出しに対する遅れをなくするように制御されるので
、分岐命令を実行し、分岐条件が成立した時でも、パイ
プライン中で発生するサイクルロスを少なくすることが
でき、分岐命令を高速化できる効果がある。
制御方式は、命令の読み出しの為の命令アドレスレジス
タＩと、パイプラインで実行中の命令のアドレスを示す
命令アドレスレジスタ■とを独立して持たせ、分岐命令
のアドレスは、該命令がパイプラインを抜は出す迄、命
令アドレスレジスタ■に保持しておき、該分岐命令の分
岐が決定した時点で、命令アドレスレジスタＩを更新す
ることができるようにし、分岐先の８バイト先の命令の
読み出しに対する遅れをなくするように制御されるので
、分岐命令を実行し、分岐条件が成立した時でも、パイ
プライン中で発生するサイクルロスを少なくすることが
でき、分岐命令を高速化できる効果がある。
第１図は従来方式のパイプライン動作を模式的に示した
図、第２図は本発明を実施した場合のパイプライン動作
を模式的に示した図、第３図は従来方式のパイプライン
において２分岐命令を実行した場合の動作をタイムチャ
ートで示した図、第４図は本発明を実施したパイプライ
ンにおいて、分岐命令を実行した場合の動作をタイムチ
ャートで示した図である。 図面において、１は命令フェッチ制御部（ＩＦＣ）、Ｉ
Ａは命令アドレスレジスタ（ＪＡＲ） 、命令アドレス
レジスタＩ （ＩＡＩＩ １） 、 １Ｂは命令フェッ
チコンスタントレジスタ（ＩＦＫＲ） 、 ＩＧはカウ
ンタ（ＣＴＲ） 、 ２Ａ、 ２．Ｂ、’ １２．２２
は加算器（Ａ、Ｃ，Ｂ。 Ｄ）、３は実行アドレスレジスタ（ＥＡＲ）、 ４はキ
ャッシュメモリ、５は命令語レジスタ（ＩＷＲ’） 。 ６はセレクタ、７は汎用レジスタ、８は操作部レジスタ
（Ｐ２０Ｐ −Ｐ６０Ｐ ） 、 １８はクーゲットレ
ジスタ（Ｐ３ ＴＡＲ−Ｐ６ ＴＡＲ） 、 ２０は命
令長生成回路（ＩＬＣ） 、 ２１は命令アドレスレジ
スフＩＩ （ＩへＲＩＩ）。 をそれぞれ示す。
図、第２図は本発明を実施した場合のパイプライン動作
を模式的に示した図、第３図は従来方式のパイプライン
において２分岐命令を実行した場合の動作をタイムチャ
ートで示した図、第４図は本発明を実施したパイプライ
ンにおいて、分岐命令を実行した場合の動作をタイムチ
ャートで示した図である。 図面において、１は命令フェッチ制御部（ＩＦＣ）、Ｉ
Ａは命令アドレスレジスタ（ＪＡＲ） 、命令アドレス
レジスタＩ （ＩＡＩＩ １） 、 １Ｂは命令フェッ
チコンスタントレジスタ（ＩＦＫＲ） 、 ＩＧはカウ
ンタ（ＣＴＲ） 、 ２Ａ、 ２．Ｂ、’ １２．２２
は加算器（Ａ、Ｃ，Ｂ。 Ｄ）、３は実行アドレスレジスタ（ＥＡＲ）、 ４はキ
ャッシュメモリ、５は命令語レジスタ（ＩＷＲ’） 。 ６はセレクタ、７は汎用レジスタ、８は操作部レジスタ
（Ｐ２０Ｐ −Ｐ６０Ｐ ） 、 １８はクーゲットレ
ジスタ（Ｐ３ ＴＡＲ−Ｐ６ ＴＡＲ） 、 ２０は命
令長生成回路（ＩＬＣ） 、 ２１は命令アドレスレジ
スフＩＩ （ＩへＲＩＩ）。 をそれぞれ示す。
Claims (1)
- パイプライン制御のデータ処理装置において、命令を読
み出す為のＮ個（≧１）の命令アドレスを保持する第１
の手段と、パイプラインで実行中のＭｉＶＪ＜≧１）の
命令のアドレスを保持する第２の手段と、上記第２の手
段で保持している命令のアドレスを各命令の実行完了時
点で更新する第３の手段とを備え、パイプラインに供給
された最も古い命令の実行完了前に、命令シーケンスが
変更された時点で、最も古い命令のアドレスを保持して
いる上記第１の手段を、新たな命令シーケンスの命令を
読み出す為の命令保持手段として用いて、命令シーケン
スの変更を高速化することを特徴とするパイプライン制
御方式。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58212021A JPS60105050A (ja) | 1983-11-11 | 1983-11-11 | パイプライン制御方式 |
| PCT/JP1984/000535 WO1985002279A1 (en) | 1983-11-11 | 1984-11-08 | Method of controlling pipeline |
| AU36122/84A AU560378B2 (en) | 1983-11-11 | 1984-11-08 | Method of controlling pipeline |
| DE8484904162T DE3478157D1 (en) | 1983-11-11 | 1984-11-08 | Pipeline control system |
| EP84904162A EP0163740B1 (en) | 1983-11-11 | 1984-11-08 | Pipeline control system |
| BR8407165A BR8407165A (pt) | 1983-11-11 | 1984-11-08 | Sistema de controle de canalizacao |
| US06/758,665 US4802113A (en) | 1983-11-11 | 1984-11-08 | Pipeline control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58212021A JPS60105050A (ja) | 1983-11-11 | 1983-11-11 | パイプライン制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60105050A true JPS60105050A (ja) | 1985-06-10 |
| JPS638492B2 JPS638492B2 (ja) | 1988-02-23 |
Family
ID=16615557
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58212021A Granted JPS60105050A (ja) | 1983-11-11 | 1983-11-11 | パイプライン制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60105050A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62224829A (ja) * | 1986-03-25 | 1987-10-02 | Nec Corp | 命令キヤツシユ制御方式 |
| US6631464B1 (en) | 1988-12-27 | 2003-10-07 | Fujitsu Limited | Instruction pipeline with a branch prefetch when the branch is certain |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0534999Y2 (ja) * | 1986-12-26 | 1993-09-06 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5731052A (en) * | 1980-07-31 | 1982-02-19 | Fujitsu Ltd | Job control system |
| JPS5731050A (en) * | 1980-07-31 | 1982-02-19 | Fujitsu Ltd | Advance control system for branch instruction |
| JPS5848144A (ja) * | 1981-09-16 | 1983-03-22 | Nec Corp | デ−タ処理装置の分岐命令制御方式 |
-
1983
- 1983-11-11 JP JP58212021A patent/JPS60105050A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5731052A (en) * | 1980-07-31 | 1982-02-19 | Fujitsu Ltd | Job control system |
| JPS5731050A (en) * | 1980-07-31 | 1982-02-19 | Fujitsu Ltd | Advance control system for branch instruction |
| JPS5848144A (ja) * | 1981-09-16 | 1983-03-22 | Nec Corp | デ−タ処理装置の分岐命令制御方式 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62224829A (ja) * | 1986-03-25 | 1987-10-02 | Nec Corp | 命令キヤツシユ制御方式 |
| US6631464B1 (en) | 1988-12-27 | 2003-10-07 | Fujitsu Limited | Instruction pipeline with a branch prefetch when the branch is certain |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS638492B2 (ja) | 1988-02-23 |
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