JPS62224829A - 命令キヤツシユ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、命令キャッシュメモリの制御方式に関し、特
に、分岐先アドレスキャッシュへの先行フェッチを制御
する方式に関する。。

〔従来の技術〕

分岐先アドレスキャッシュ機構は、既に実行された実行
された実績のある分岐命令について、その命令アドレス
と、その分岐先アドレスとを対にして連想メモリの形で
記憶するキャッシュメモリを持ち、次に７エツチされる
命令が分岐命令か否かを予測するために用いら几ている
。従来の分岐先アドレスキャッシュ機構の最大の使用目
的は、パイプライン処理における命令７ヱツチステージ
より前で命令予測を行ない、次に７エツチされる命令が
分岐命令と予測さｎた場合は、分岐先の命令についても
パイプライン処理を並列に開始・実行することにより、
分岐命令によるパイプライン処理中の内容の破棄に伴う
処理性能の著しい低下を抑えるととくある。この方式は
、各種類の分岐命令に対して適用される必要性から、条
件分岐命令に対しては、過去の条件の成立／不成立の履
歴管理およ♂その履歴情報に基づく分岐予測、およびイ
ンデクス指定形分岐命令に対しては、予測分岐先アドレ
スとアドレス計算結果による確定分岐先アドレスとの比
較およびその更新などの機構が必要である。しかも、実
効性能の向上のためには、数多くの分岐命令に対して、
確度の高い予測情報を提供する必要があるため、キャッ
シュ・エントリ数の増大と履歴情報部の複雑化とが必至
となる。

さらに１複数の連続する分岐命令への対処のためＫは複
雑な制御が必要となる場合がある。

以上述べたように、分岐先アドレスキャッシュ機構の技
術は、処理装置のパイプライン処理の乱れを少なくする
ために１全ての分岐命令に対する的確な予測と、それら
に対するパイプライン処理の重複を目的として用いられ
てきた。

しかし、パイプ２イ／処理の定常性を崩す原因としては
、分岐命令の実行によるパイプラインの破壊の他に、低
速である外部メモリに対するアクセスの問題がある。特
に、外部メモリのアクセスが性能の上限を決定するよう
な、いわゆる「パス・ネック」のシステムにおいては、
後者のほうがパイプライン処理の性能を決めるよシ重要
な要因になると考えられる。

従来の計算機技術では、これらを解決する方法として、
キャッシュメモリなどの記憶の階層化手法が用いられて
いる。命令コードおよびデータのアクセス時には、最初
にキャッシュメモリへの参照が生じ、キャッシュメモリ
内にアクセスされるべき内容が存在しなかった場合には
、キャッシュメモリの入れ換え動作が駆動さｎｌこのと
きのみ外部メモリの参照が発生する。

外部メモリのアクセスが性能の上限を決定するような、
いわゆる「バス・ネック」のシステムにおいては、その
性能向上のためのキャッシュメモリ導入が必須となる。

しかし、特に命令コードに関するキャッシュ管理におい
て、従来のキャッシュの入れ換え動作方式は、分岐命令
に関する情報を利用していないため、分岐命令のデコー
ド終了後分岐が確定して初めて、分岐先アドレスによる
キャッシュ検索を行なうことＫなり、そのときにキャッ
シュ・ミスが発生すると性能は大きく低下することにな
る。

〔発明が解決しようとする問題点３ 以上のように、従来の分岐先アドレスキャッシュは、分
岐命令に関する命令キャッシュの制御のために用いるこ
とが可能ではあるが、全ての分岐命令に対する分岐先ア
ドレスキャッシュの入れ換えを行なうと、分岐先アドレ
スキャッシュより入れ換え頻度の少ない命令キャッシュ
を制御するためには、命令キャッシュに対して十分大き
なエントリ・サイズを持つ必要があること、および分岐
予測が前回の分岐先アドレスに基づいているため、予想
される分岐先と確定した分岐先との比較手段を用いて二
ントリ更新作業を行なう必要があること、並びに分岐先
アドレスキャッシュの更新頻度は、全ての新たな分岐命
令で発生することによりハードウェア量の多大な増加、
およびスイッチングの増大によるシステム消費電力の増
加を伴うという欠点を有している。

本発明の目的は、従来の分岐先アドレスキャッシュと比
較して、同等もしくはそれ以下のエントリ・サイズであ
る分岐先アドレスキャッシュを用い、分岐予測のための
付加ハードウェア量を削減し、分岐先アドレスキャッシ
ュの、不必要な更新作業を除くことで回路のスイッチン
グ回数を低減することが可能な命令キャッシュ制御方式
を提供することにある。

〔問題点ｔＳ決するだめの手段〕

本発明の分岐先アドレスキャッシュ機構による命令キャ
ッシュ制御方式は、分岐命令の分岐先に存在する命令コ
ードを予め命令キャッシュ機構に７エツチするように制
御する分岐先アドレス・キャッシュ機構による命令キャ
ッシュ制御方式であって、前記命令が分岐命令であるこ
とをデコード手段により確定した後における該分岐命令
の分岐先アドレスによって前記命令キャッシュ機構の検
索を行なった時の検索結果を用いて前記分岐先アドレス
・キャッシュ機構の内容の入几換えを行なうことを特徴
としている。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図は本発明の一実施例のブロック図である。

第１図において、１０１は次にフェッチすべき命令の先
頭アドレスを保持する命令フェッチアドレスレジスタ、
１０２は分岐命令アドレスとを対にして保持する分岐先
アドレスキャッジ、、１０３は命令アドレスと命令コー
ドとを対にして保持する命令キャッシュ、１０４はデコ
ードを持つ命令の待機用バッファ、１０５は命令デコー
ダ、１０６はデコードされた分岐命令の待機用バッファ
、１０７は分岐先アドレスキャッシュ１０２に対する分
岐命令登録用ラッチ、１０８は命令キャッジ、１０３に
対する命令コード登録用ラッチ、１０９は命令キャッシ
ュ１０３に対する検索要求を調停する命令キャッシュア
クセスアービタを各々表わす。

第２図は第１図における分岐先アドレスキャッジ為１０
２の構成図で、２０１は分岐命令そのものが存在するア
ドレスを保持する分岐命令アドレスバッファ、２０２は
２０１で保持されるアドレスに対応づけられた分岐命令
の分岐先アドレスを保持する分岐先アドレスバッファで
ある。

第３図は第１図における命令キャッシュ１０３の構成図
で、３０１は命令の存在するアドレスを保持する命令ア
ドレスバッファ、３０２は３０１で保持されるアドレス
に対応づけられた命令のコードを含むメモリ部分を保持
する命令コードバッファである。

次に本実施例を第４図に示てれた流れ図にもとづいて説
明する（第４図は動作の概要のみを示す流れ図である）
。

まず、次にフェッチされる命令の先頭アドレスが命令ア
ドレスレジスタ１０１にロードされる（４０１）。この
アドレスは命令コードのアクセスに使用さｎろが、その
ためキャッシュアクセスアービタ１０９を通じて命令キ
ャッシュ１０３の検索が行なわ几る（４０２）。それと
並行して分岐先アドレスキャッシュ１０２の検索が行な
われる（４０３）。　１０１にラッチされたアドレスが
分岐命令アドレスバッファ２０１内に存在した場合は、
１０１に基づきフェッチされる命令が分岐命令だと予想
さｎるため、対応する分岐先予想アドレスを分岐先アド
レスバッファ２０２かう得る（４０４）。

このアドレスはアービタ１０９を通じて、次に命令キャ
ッシユ１０３の検索に用いられる（４０５）。

特に、分岐先アドレスが命令アドレスバッファ３０１内
に存在しない場合には、命令キャッシュ１０３の入れか
えを実行する（４０６）。

これらの動作の結果として、命令アドレス、命令コード
及びその命令が分岐先アドレスキャッジ具にあったか否
かを示す情報の３つ組が、命令待機用バッファ１０４に
集められる。処理４０３において、１０１にラッチされ
たアドレスが分岐アドレスバッファ２０１内に存在しな
かった場合は、以上述べた分岐先予想に関する処理４０
４〜４０６は実行されず、命令待機用バッファ１０４に
杜上記と同様の情報が染められる。その上で命令デコー
ドが行なわれ（４０７）　、その命令が分岐命令であり
（４０８）、かつ処理４０９でその分岐が確定した場合
′（無条件分岐命令、サブルーチンコール命令などでは
必ず分岐が確定する。条件分岐命令などでは、それ以前
の命令実行でその条件が成立したときのみ分岐が確定す
る。）その分岐命令の分岐先アドレスを１０７及び１０
１に格納する（４１０）。

デコードにより確定した真の分岐先アドレスに対応する
命令コードが命令キャッジ５１０３に存在するか否かが
次に検証さ几る。処理４０３において分岐命令と予想さ
れなかった命令でかつデコード結果が分岐命令であった
場合（４１１）において、確定分岐先アドレスが命令ア
ドレスバク７ア３０１に存在した場合は何もしない。こ
几に対し、確定分岐先アドレスが命令アドレスバク７ア
３０１に存在しなかりた場合は、１０７に待機させであ
る命令とアドレスと分岐先アドレスとのベアを分岐先ア
ドレスキャッジ為に登録する入れかえを実施し、かつ命
令キャッシュにおいて分岐先命令コードを登録する入れ
かえを実施する（４１２）。２つの入れかえは独立故、
その順序関係や並列性の如何を問わない。処理終了後は
次命令の７エツチ処理に移る。

処理４０３において分岐命令と予想された命令でも、確
定分岐先が命令キャシュにあるかどうかがテストさｎる
（４１３）。確定分岐先アドレスが命令アドレスバッフ
ァ３０１に存在した場合は何もしない。これに対し、確
定分岐先アドレスが命令アドレス比較手段３０１に存在
しなかった場合は、１０２での予想アドレスが誤ってい
た（例えばインデクスアドレシングなどのように動的に
分岐アドレスが決定される場合はこのようなことが発生
し得る）ことＫなり、１０２の当該エントリを更新する
と共に、命令キャッシュにおいて分岐先命令コードを登
録する入れかえを実施する（４１４）。

２つの処理は独立故、その順序関係や並列性の如何を問
わない。処理終了後は次命令の７エツチ処理に移る。

〔発明の効果〕

以上述べたように本実施例では、処理４１１〜４１２ン
で示さ几る通り、新たにデコードされた分岐命令のうち
、命令キャッシュに存在しなかりたもののみを分岐先ア
ドレスバッファに登録している。これは、従来の「全分
岐命令を登録する」方式に比べて次の利点がある。すな
わち、本発明の目的は効率よいキャッシュ制御であり、
分岐予測による分岐先命令コードの早期フェッチである
。よって、分岐先アドレスキャッシュ検索の成功（ヒツ
ト）／不成功（ミス）にかかわらず、命令キャッシュに
命令コードが存在すればそれが最適な制御となる。従来
のように命令キャッシュに存在する命令アドレスを含め
て分岐命令キャッシュに登録することは、命令キャッシ
ュ制御としては冗長な情報を持つことになる。本発明の
ように命令キャッシュに既に存在している分岐命令を分
岐先アドレスキャッシュに登録しないことで、分岐先ア
ドレスキャッシュは従来より少ないエントリ数でより多
くのキャッシュサイズに応じた分岐履歴情報をより長時
間の量大ｎかえられることなしに保持することが可能と
なるという効果がある。

本実施例によれば、さらに分岐先が誤まっていたときの
処置に効果がある。従来は、処理４１３でもし分岐先が
予想と異なった場合は、分岐先アドレスバッファの分岐
先アドレスを変更しなけ几ばならない。しかし、本発明
では命令キャッシュに分岐先アドレスがヒツトする限り
上記変更を行なわないし、分岐は６成功″シていると見
なすことができる。こ几は分岐先アドレスがインデクス
修飾されたアドレシングであっても、それが命令キャッ
シュのブロックサイズ以内（あるいはいくつかのブロッ
クサイズの合計）の範囲を超えなければ厳密な分岐先ア
ドレスで制御を行なう必要はないという考えに基づいて
いる。これにより、分岐先アドレスバッファで得られた
予想分岐先アドレス及びデコード後の確定分岐先アドレ
スに対するアドレス比較手段をすべて命令キャッシュで
代行できることになり、従来に比べて明らかに小規模な
回路を構成することができるという効果がある。

以上述べたように、本発明を用いｎば小規模な分岐先ア
ドレスキャッシュ機構によって、分岐予測に関する制御
を含めたキャッシュ制御を実現することが可能となり、
特にメモリアクセスが性能の上限を決定するようなシス
テムにおいて有効である。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブ目ツク図、第２図は
アドレスキャッシュ１０２の構成図、第３図は命令キャ
ッシュ１０３の構成図、第４図（ａ）。 （′ｂ）はフローチャートである。 １０１・・・・・・命令７エツチアドレスレジスタ、１
０２・・・・・・分岐先アドレスキャッシュ、１０３・
・・・・・命令キャッシュ、１０４・・・・・・命令待
機用バッファ、１０５・・・・・・命令デコーダ、１０
６・・・・・・デコードされた分岐命令待機用バッファ
、１０７・・・・・・分岐命令登録用ラッチ、１０８・
・・・−・命令コード登録用ラッチ、１０９−・・・・
・命令キャッシュアクセスアービタ、２０１・・・・・
・分岐命令アドレスバッファ、２０２・・・・・・分岐
先アドレスバッファ、３０１・・・・・・命令アドレス
バッファ、３０２・・・・・・命令コードバッファ。 ・・Ｔ、°゛＼

Claims (1)

【特許請求の範囲】
1. 分岐命令の分岐先に存在する命令コードを予め命令キャ
   ッシュ機構にフェッチするように制御する分岐先アドレ
   ス・キャッシュ機構による命令キャッシュ制御方式であ
   って、前記命令が分岐命令であることをデコード手段に
   より確定した後における該分岐命令の分岐先アドレスに
   よって前記命令キャッシュ機構の検索を行なった時の検
   索結果を用いて、前記分岐先アドレス・キャッシュ機構
   の内容の入れ換えを行なうことを特徴とする命令キャッ
   シュ制御方式。