JPH08320788A - パイプライン方式プロセッサ - Google Patents

Abstract

(57)【要約】 【目的】 パイプライン方式プロセッサの分岐予測ヒッ
ト率を向上させる。 【構成】 命令キャッシュ１６およびＢＴＢ２０を有す
るパイプライン方式プロセッサにおいて、命令キャッシ
ュ１６のミスヒット時に主記憶１２からラインフェッチ
される命令をデコードし、分岐命令である場合にはＢＴ
Ｂ２０に分岐情報を登録するためのＢＴＢ登録判別器１
４を設ける。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はパイプライン方式プロ
セッサに関し、特に、分岐先バッファ（ＢＴＢ（Branch
Target Bugger））と呼ばれるハードウェアを用いて分
岐予測を行なうパイプライン方式のプロセッサに関す
る。

【０００２】

【従来の技術】パイプライン方式のプロセッサにおい
て、分岐によるパイプラインの乱れは性能向上を阻む大
きな原因となっている。この分岐ペナルティを低減させ
るために、通常のパイプライン方式プロセッサでは、分
岐予測を導入している。

【０００３】分岐予測の一方式として、分岐先バッファ
と呼ばれるハードウェアを用いて、この分岐先バッファ
に、予測に必要な情報を保持するための分岐予測方式が
ある。この方式では以下のような手順で分岐予測を行な
う。

【０００４】（１） 登録・更新 分岐命令が実行されると、分岐先アドレス、分岐方向な
どの分岐命令の実行結果を、その分岐命令の命令アドレ
スの下位何ビットかでアドレス指定されるＢＴＢエント
リに登録し、または更新する。

【０００５】（２） 予測 命令フェッチ指定時において、命令キャッシュをアクセ
スすると同時に、同じアドレスでＢＴＢのアクセスを行
なう。この場合ＢＴＢのアドレス指定は、上述の（１）
で行なわれた下位何ビットかを用いて行なわれる。ＢＴ
Ｂの当該アドレスに有効な命令に関する履歴情報が登録
されていれば、その履歴情報に基づいて分岐方向の予測
を行なう。この場合予測がテークン予測であれば分岐先
アドレスをプログラムカウンタ（ＰＣ）に設定する。

【０００６】（３） 予測のチェック 分岐命令が実行されると、その実行結果と分岐予測とを
照らし合わせて予測のチェックを行なう。予測が誤って
いた場合には、分岐命令のフェッチから分岐命令の実行
の終了までにパイプラインに投入された命令を無効化
し、正しい命令流を再フェッチする。

【０００７】上述のように分岐予測と、予測のチェック
と、予測のチェック結果に基づいてＢＴＢに分岐命令の
分岐情報を登録することとにより、ＢＴＢに分岐情報が
登録されている限り、分岐予測が有効に行なわれる。

【０００８】

【発明が解決しようとする課題】しかし、上述のＢＴＢ
による予測分岐方式には次のような問題点がある。ＢＴ
Ｂは、命令キャッシュと類似の構造を有しており、命令
キャッシュと同様にその初期状態が空であり、分岐命令
が実行されることによって初めてそのエントリの登録が
行なわれる。したがって、各分岐命令が最初に実行され
るときには、ＢＴＢにはその分岐情報は必ず登録されて
いない。ＢＴＢに当該分岐命令の分岐情報が登録されて
いない場合には、通常分岐が発生しないものとして予測
が行なわれる。そのため分岐命令が実際には分岐する場
合には、最初の実行では必ず予測が外れてしまう。その
ため最初の実行の場合にも、分岐命令の分岐予測を有効
に行なうことができれば分岐予測ヒット率を向上させる
ことができる。またそうした分岐予測ヒット率の向上
は、数種類の分岐命令に対して行なえることが望まし
く、特にプログラムカウンタ相対方式の分岐先アドレス
指定を行なう分岐命令についても有効であることが望ま
しい。また分岐予測のヒット率を向上させるにあたっ
て、ハードウェアはできるだけ簡単であることが望まし
い。

【０００９】したがって、請求項１記載の発明の目的
は、ＢＴＢを有するパイプライン方式プロセッサの分岐
予測ヒット率を向上させることである。

【００１０】請求項２記載の発明の目的は、ＢＴＢを有
するパイプライン方式プロセッサの分岐予測ヒット率
を、種々の分岐命令について向上させることである。

【００１１】請求項３記載の発明の目的は、ＢＴＢを有
するパイプライン方式プロセッサの分岐予測ヒット率
を、プログラムカウンタの内容により分岐先アドレスが
変化するような分岐先命令を含む種々の分岐命令につい
て向上させることである。

【００１２】請求項４記載の発明の目的は、ＢＴＢを有
するパイプライン方式プロセッサの分岐予測ヒット率
を、複数種類の分岐命令に対して、比較的簡単な回路で
もって向上させることである。

【００１３】

【課題を解決するための手段】請求項１記載のパイプラ
イン方式プロセッサは、主記憶と、主記憶中の、実行す
べき命令のアドレスを指定するプログラムカウンタと、
プログラムカウンタにより指定されるアドレスの命令を
主記憶から読出して実行する命令実行手段と、命令実行
手段により読出が要求された命令を記憶していない場合
には、当該命令を含む一群の命令を主記憶から読出し記
憶して、次に同じアドレスからの読出要求があったとき
に主記憶へのアクセスなしに命令実行手段に与える、高
速アクセス可能な命令キャッシュメモリと、命令実行手
段が実行する分岐命令に関する分岐情報を記憶し、分岐
情報に基づいて分岐予測を行なって、分岐命令の次に読
出すべき命令のアドレスをプログラムカウンタに設定す
る分岐先バッファと、主記憶から命令キャッシュメモリ
に読出される命令を解読し、その命令が分岐命令である
場合には、当該分岐命令に関する分岐情報を分岐先バッ
ファに登録するための分岐先バッファ登録判別手段とを
含む。

【００１４】請求項２記載のパイプライン方式プロセッ
サは、請求項１記載のプロセッサであって、分岐先バッ
ファ登録判別手段は、主記憶から命令キャッシュメモリ
に読出される命令を解読して、分岐先バッファに対し
て、分岐情報を登録すべきことを指令する登録指令信号
を出力するための解読手段と、解読手段により解読され
た命令の種類に従って必要な分岐情報を生成して分岐先
バッファに与えるための分岐情報生成手段とを含む。

【００１５】請求項３記載のパイプライン方式プロセッ
サは、請求項２記載のプロセッサであって、解読手段
は、主記憶から命令キャッシュメモリに読出される命令
を解読して、当該命令が予め定める複数種類の分岐命令
のうちの１つであるときに登録指令信号を出力し、か
つ、当該命令が、予め定める複数種類の分岐命令のいず
れであるかを示す命令判別信号を出力するためのデコー
ダを含み、分岐情報生成手段は、主記憶から命令キャッ
シュメモリに読出される命令のオペランドと、プログラ
ムカウンタの内容とから、予め定める複数種類の命令の
各々に対する分岐先アドレスを生成する分岐先アドレス
手段と、命令判別信号に応答して、分岐先アドレス生成
手段の出力のいずれか１つを選択して分岐先バッファに
与えるための選択手段とを含む。

【００１６】請求項４記載のパイプライン方式プロセッ
サは、請求項１記載のプロセッサであって、分岐命令内
には、当該分岐命令に関する分岐情報を分岐先バッファ
に登録すべきか否かを指定するための登録指定情報が予
め設定されており、分岐先バッファ登録判別手段は、主
記憶から命令キャッシュメモリに読出される命令を解読
する解読手段と、解読手段により解読された命令の種類
に従って必要な分岐情報を生成して分岐先バッファに与
えるための分岐情報生成手段と、登録指定情報に従って
分岐先バッファに対して、分岐情報を登録すべきことを
指令するための登録指令手段とを含む。

【００１７】

【作用】請求項１記載のパイプライン方式プロセッサに
おいては、命令実行手段により読出が要求された命令が
命令キャッシュメモリに存在しないとき、当該命令を含
む一群の命令が主記憶から読出されて命令キャッシュメ
モリ内に記憶される。このとき、分岐先バッファ登録判
別手段が、これらの命令を解読し、その命令が分岐命令
である場合には、当該分岐命令に関する分岐情報を分岐
先バッファに登録する。

【００１８】請求項２記載のパイプライン方式プロセッ
サにおいては、請求項１記載のプロセッサの作用に加
え、解読手段が命令を解読して、分岐先バッファに対し
て、分岐情報を登録すべきことを指令する登録指令信号
を出力し、分岐情報生成手段が、解読手段により解読さ
れた命令の種類に従って必要な分岐情報を生成して分岐
先バッファに与える。

【００１９】請求項３記載のパイプライン方式プロセッ
サにおいては、請求項２記載のプロセッサの作用に加
え、デコーダが、主記憶から命令キャッシュメモリに読
出される命令を解読して、当該命令が予め定める複数種
類の分岐命令のうちの１つであるときに登録指令信号を
出力し、かつ、当該命令が、予め定める複数種類の分岐
命令のいずれであるかを示す命令判別信号を出力する。
分岐先アドレス生成手段は、主記憶から命令キャッシュ
メモリに読出される命令のオペランドと、プログラムカ
ウンタの内容とから、予め定める複数種類の命令の各々
に対する分岐先アドレスを生成する。選択手段は、命令
判別信号に応答して、分岐先アドレス生成手段の出力の
いずれか１つを選択して分岐先バッファに与える。

【００２０】請求項４記載のパイプライン方式プロセッ
サにおいては、請求項１記載のプロセッサの作用に加
え、分岐命令内には、当該分岐命令に関する分岐情報を
分岐先バッファに登録すべきか否かを指定するための登
録指定情報が予め設定されている。分岐先バッファ登録
判別手段においては、解読手段が、主記憶から命令キャ
ッシュメモリに読出される命令を解読する。分岐情報生
成手段は、解読手段により解読された命令の種類に従っ
て必要な分岐情報を生成して分岐先バッファに与える。
登録指令手段が、登録指定情報に従って分岐先バッファ
に対して、分岐情報を登録すべきことを指令する。

【００２１】

【実施例】

第１の実施例 図１を参照して、本発明の第１の実施例のパイプライン
方式プロセッサ１０は、プログラムカウンタ２２と、実
行すべきプログラムなどを記憶する主記憶１２と、プロ
グラムカウンタ２２により指定される命令を主記憶１２
からフェッチしてパイプライン方式で実行するための実
行ユニット１８と、主記憶１２から読出された命令を含
む一群の命令を記憶し、実行ユニット１８から当該命令
の読出が再度要求されたときに、主記憶１２にアクセス
することなく実行ユニット１８に与えるための、高速ア
クセス可能な命令キャッシュ１６と、分岐命令の分岐情
報を記憶するためのＢＴＢ２０と、主記憶１２から命令
キャッシュ１６に読出される命令が分岐命令であるか否
かを判別し、判別結果に従ってＢＴＢ２０に、当該分岐
命令に関する分岐情報を登録させるためのＢＴＢ登録判
別器１４とを含む。

【００２２】なお命令キャッシュ１６およびＢＴＢ２０
は、いずれもプログラムカウンタ２２により出力される
命令のアドレスの下位何ビットかを、それぞれの格納し
ている情報の読出の際のアドレス指定に利用する。ま
た、命令キャッシュ１６による主記憶１２からの命令の
読出はラインフェッチと呼ばれ、一度に複数の命令が読
出される。

【００２３】図２を参照して、命令キャッシュ１６は、
主記憶から読出された命令を格納するための命令アレイ
３２と、命令アレイ３２の各エントリに記憶された命令
の、主記憶内のアドレスの上位何ビットかを示すタグを
記憶するタグアレイ３６と、命令アレイ３２内の各エン
トリが有効か否かを示す有効フラグを記憶する有効フラ
グ領域３４と、プログラムカウンタ２２から与えられる
アドレスの下位何ビットかを使用して、タグアレイ３６
と、有効フラグ３４と、命令アレイ３２とのそれぞれの
１エントリを選択するためのデコーダ３８と、プログラ
ムカウンタ２２から与えられるアドレスのタグ部分と、
タグアレイ３６から出力されるタグとを比較して一致信
号を出力するための比較回路４０と、比較回路４０の出
力と、有効フラグ領域３４から出力される有効フラグの
値と、実行ユニット１８から与えられる分岐命令の実行
結果に従って主記憶１２から命令を再フェッチし、タグ
アレイ３６と、有効フラグ３４と、命令アレイ３２とを
更新するためのミスヒット処理制御回路４２とを含む。

【００２４】なお、実行ユニット１８から命令の読出要
求があり、かつプログラムカウンタ２２から与えられる
アドレスの下位何ビットかで指定されるアドレスの有効
フラグが「有効」を示す値であり、かつ当該アドレスに
記憶されているタグが、プログラムカウンタから出力さ
れるアドレスのタグと一致する場合には、命令アレイ３
２の当該エントリの内容が実行ユニット１８に与えられ
る。

【００２５】図３を参照して、図１のＢＴＢ登録判別器
１４は、デコーダ５０と、ＡＮＤ回路５２と、ＯＲ回路
５４と、セレクタ５６とを含む。

【００２６】デコーダ５０は、主記憶１２から命令キャ
ッシュ１６に読出される命令のオペコードを受ける入力
を有する。デコーダ５０は２つの出力を有し、その一方
はＯＲ回路５４の一方の入力に接続される。デコーダ５
０の他方の出力は、ＡＮＤ回路５２の一方の入力と、セ
レクタ５６の制御端子とに接続される。

【００２７】ＡＮＤ回路５２の他方の入力には、主記憶
１２から命令キャッシュ１６に読出される命令内のオペ
ランドのうち、プログラムカウンタ相対分岐命令のオフ
セット部分に相当する部分の符号ビットが与えられる。
ＡＮＤ回路５２の出力は、ＯＲ回路５４の２つの入力の
うち、デコーダ５０の出力に接続されていない方の出力
に接続されている。

【００２８】ＯＲ回路５４の出力は登録指令信号であ
り、図１に示すＢＴＢ２０に与えられる。

【００２９】セレクタ５６は本実施例では２つの入力を
有しており、一方入力にはプログラムカウンタ２２の出
力と、主記憶１２から命令キャッシュ１６に読出される
命令のオペランドのうち、ＰＣ相対分岐命令のオフセッ
ト部分とが加算された値が与えられる。セレクタ５６の
他方入力には、ＰＣの上位何ビットかと、主記憶１２か
ら命令キャッシュ１６に読出される命令のオペランド内
の即値とを連接したものが与えられる。セレクタ５６の
出力はＢＴＢ２０に与えられる。なおセレクタ５６は、
デコーダ５０から与えられる制御信号がハイレベルであ
るときにはＰＣ＋オフセットを、ローレベルである場合
にはＰＣの上位何ビットかと即値とを連接したものを、
それぞれ選択して出力する。

【００３０】デコーダ５０は、オペコードが無条件分岐
命令である場合にはハイレベルの信号をＯＲ回路５４に
与え、それ以外の場合にはローレベルの信号をＯＲ回路
５４に与える。デコーダ５０はまた、オペコードがＰＣ
相対分岐命令である場合にはハイレベルの信号をＡＮＤ
回路５２およびセレクタ５６に与え、それ以外の場合に
はローレベルの信号をＡＮＤ回路５２およびセレクタ５
６に与える。

【００３１】図４にＢＴＢ２０のブロック回路図を示
す。図２０を参照してＢＴＢ２０は、ＢＴＢ制御回路７
０と、デコーダ７２と、セレクタ７４と、有効フラグア
レイ７６と、タグアレイ７８と、分岐先情報領域８０
と、予測情報領域８２と、セレクタ８３および８４と、
比較回路８６と、分岐予測回路８８と、インクリメンタ
９０と、セレクタ９２とを含む。

【００３２】ＢＴＢ制御回路７０は、実行ユニット１８
からのミスヒット情報と、ＢＴＢ登録判別器１４からの
登録指令信号とに応答して、有効フラグアレイ７６と、
タグアレイ７８と、分岐先情報領域８０と、予測情報領
域８２との内容を更新するためのものである。ＢＴＢ制
御回路７０はまた、後述するようにセレクタ７４，８３
および８４をも制御して、ＢＴＢ２０からの分岐情報の
読出と、ＢＴＢ２０への分岐情報の書込とを制御する。

【００３３】セレクタ７４の一方入力はプログラムカウ
ンタ２２に接続されている。セレクタ７４の他方入力は
実行ユニット１８の出力に接続されており、実行ユニッ
ト１８から分岐命令のアドレスを受ける。セレクタ７４
は、ＢＴＢ制御回路７０の制御に従って、分岐情報の読
出時にはプログラムカウンタ２２の出力を、分岐情報の
書込時には実行ユニット１８の出力をそれぞれ選択して
デコーダ７２に与える。セレクタ７４は、登録指令信号
がハイレベルである場合にも、ＢＴＢ制御回路７０の制
御によりプログラムカウンタ２２の出力を選択する。な
お、セレクタ７４への入力および出力は、いずれもプロ
グラムカウンタ２２の出力するアドレスのうちの下位何
ビットかに相当するものである。これは、ＢＴＢ２０の
ハードウェア量が限られており、すべてのアドレスに対
してＢＴＢエントリを用意することができないためであ
る。実際にＢＴＢに格納されている情報が、どの命令に
対応するものであるかは、タグアレイ７８の内容と有効
フラグ７６の内容とによって判断される。すなわちタグ
アレイ７８は、分岐先情報領域８０の各エントリに格納
されている情報に対応するアドレスの上位何ビットか
（タグ）を格納している。有効フラグアレイ７６は、対
応する分岐先情報領域８０および予測情報領域８２のエ
ントリの内容が有効か否かを示すフラグを格納する。

【００３４】セレクタ８３の一方入力はプログラムカウ
ンタに接続され、その出力のタグ部分を受ける。他方入
力は、実行ユニット１８の出力を受け、分岐命令のアド
レスのタグ部分を受ける。セレクタ８３はＢＴＢ制御回
路７０に制御され、予測ミス時には実行ユニット１８の
出力を選択し、それ以外の場合にはＰＣの出力を選択し
てタグアレイ７８に与える。

【００３５】セレクタ８４の一方入力は実行ユニット１
８の出力に接続されており、予測ミス時の分岐先アドレ
スを受ける。セレクタ８４の他方入力には、ＢＴＢ登録
判別器１４からの分岐先情報が与えられる。セレクタ８
４は、ＢＴＢ制御７０の制御に従って、主記憶１２から
命令キャッシュ１６に読出される分岐命令の分岐情報を
登録する場合には分岐先情報を、実行ユニット１８によ
る分岐命令の実行の結果予測ミスが発生した場合には実
行ユニット１８の出力を、それぞれ選択して分岐先情報
領域８０に与えるためのものである。

【００３６】比較回路８６は、デコーダ７２により選択
されたタグアレイ７８のエントリと、プログラムカウン
タ２２の出力アドレスの上位何ビットか（タグ）とを比
較し、比較結果を分岐予測回路８８に与えるためのもの
である。

【００３７】分岐予測回路８８は、デコーダ７２により
選択された有効フラグ７６のエントリの内容と、比較回
路８６の出力と、デコーダ７２により選択された予測情
報８２のエントリとから、インクリメンタ９０の出力
と、デコーダ７２により選択された分岐先情報８０のエ
ントリとのいずれを選択すべきかを判定し（分岐予
測）、分岐予測信号をセレクタ９２に与えるためのもの
である。なお命令アクセスは、３２ビットアーキテクチ
ャのプロセッサの場合、通常アドレスの下位２ビットを
「００」とした部分を境界とするブロック単位で行なわ
れるので、インクリメンタ９０は次のアクセス先のアド
レスとして、プログラムカウンタ２２の出力に４を加算
する。

【００３８】セレクタ９２は、３つの入力を有してい
る。１つの入力は前述のとおりインクリメンタ９０の出
力に接続されている。２番目の入力は分岐先情報領域８
０の出力に接続されている。３番目の入力は実行ユニッ
ト１８の出力に接続されており、予測ミス時の分岐命令
の実際の分岐先アドレスを受ける。セレクタ９２は、分
岐予測回路８８の出力と実行ユニット１８の出力とによ
って制御され、分岐予測時には分岐予測回路８８からの
制御信号に従ってインクリメンタ９０の出力または分岐
先情報領域８０の出力のいずれかを出力してプログラム
カウンタ２２に設定する。一方セレクタ９２は、予測ミ
ス時には、実行ユニット１８から与えられる実際の分岐
先アドレスを選択してプログラムカウンタ２２に設定す
る。

【００３９】図１〜図４を参照して、この第１の実施例
のパイプライン方式プロセッサは以下のように動作す
る。

【００４０】実行ユニット１８は、プログラムカウンタ
２２により指定されるアドレスからの命令の読出を命令
キャッシュ１６に対して与える。命令キャッシュ１６
は、プログラムカウンタの値のうち下位何ビットかをデ
コードし、タグアレイ３６と、有効フラグアレイ３４
と、命令アレイ３２との対応エントリを選択する。タグ
アレイ３６と、有効フラグアレイ３４と、命令アレイ３
２とからは、対応のタグと、有効フラグと、命令とが出
力される。

【００４１】図２を参照して、比較回路４０は、プログ
ラムカウンタ２２から与えられたアドレスのタグ部分
と、タグアレイ３６の出力とを比較し、一致するか否か
を示す信号をミスヒット処理制御回路４２に与える。ミ
スヒット処理制御回路４２は、比較回路４０の出力が、
不一致を示す値である場合と、有効フラグアレイ３４の
出力する有効フラグが無効を示す値である場合とは、キ
ャッシュミスの発生であると判断して、主記憶１２（図
１参照）に対して当該アドレスからの読出を要求する。

【００４２】主記憶１２からは、該当のアドレスの命令
を含む一群の命令がラインフェッチされ、命令アレイ３
２に与えられる。命令アレイ３２は、デコーダ３８によ
り選択されたエントリにこの命令を格納する。同時にタ
グアレイ３６には、主記憶１２の読出に使用されたアド
レスのタグ部分が格納される。このときのエントリは、
デコーダ３８によって選択されたエントリである。この
エントリに対応する有効フラグアレイ３４内の有効フラ
グは「有効」を示す値に設定される。

【００４３】上述のように一旦命令アレイ３２内に当該
命令が格納されると、比較回路４０の出力は「一致」を
示し、有効フラグアレイ３４の出力する有効フラグは
「有効」を示す値となる。この場合にはミスヒット処理
制御回路４２は実行ユニット１８に対して、命令アレイ
３２の出力が有効であることを示し、実行ユニット１８
は命令アレイ３２の出力を受取り実行する。

【００４４】図１を参照して、上述のキャッシュミスが
生じた場合、要求された命令を含む命令流（これをキャ
ッシュラインと呼び、通常は８から３２命令である。）
を主記憶１２からフェッチする。このキャッシュライン
のフェッチは、１サイクルに１〜２命令が処理される。

【００４５】主記憶１２から命令キャッシュ１６に命令
が読出されるとき、ＢＴＢ登録判別器１４にもこの命令
が与えられる。

【００４６】図３を参照して、デコーダ５０は、与えら
れた命令のオペコードが無条件分岐命令であるか否かを
判断し、無条件分岐命令である場合にはハイレベルの信
号をＯＲ回路５４の一方入力に与え、無条件分岐命令で
ない場合にはローレベルの信号を与える。デコーダ５０
はまた、オペコードがＰＣ相対分岐命令である場合には
ＡＮＤ回路５２およびセレクタ５６に対してハイレベル
の信号を、それ以外はローレベルの信号をそれぞれ与え
る。

【００４７】プログラムカウンタの値と、与えられた命
令内のオペランド内の、ＰＣ相対分岐命令のオフセット
部分に相当する値とが図示されない回路で生成され、セ
レクタ５６の一方入力に与えられる。同様にプログラム
カウンタの上位何ビットかと、オペランド内の即値とを
連接した値がセレクタ５６の他方入力に与えられる。セ
レクタ５６は、デコーダ５０からの信号がハイレベルで
ある場合にはＰＣ＋オフセットを、ローレベルである場
合にはＰＣの上位ビットと即値とを連接したものを選択
して分岐先情報としてＢＴＢ２０（図１参照）に与え
る。

【００４８】ＡＮＤ回路５２の他方入力には、オペラン
ドのうち、ＰＣ相対分岐命令のオフセットに相当する部
分の符号ビットが与えられる。この符号ビットは正の場
合には０、負の場合には１であるものとする。したがっ
てＡＮＤ回路５２は、デコードされた命令がＰＣ相対分
岐命令であり、かつオフセットの符号が負である場合に
ハイレベルの信号をＯＲ回路５４の他方入力に与える。

【００４９】ＯＲ回路５４の機能により、デコーダ５０
がデコードした命令が無条件分岐命令である場合と、Ｐ
Ｃ相対分岐命令であってかつそのオフセットの符号が負
である場合には、登録指令信号がＢＴＢ２０に与えられ
る。ＰＣ相対分岐命令であってかつオフセットの符号が
負である場合とは、いわゆる後方分岐の場合である。こ
れは、後方分岐の場合には一般に高い確率で分岐が発生
することがわかっているためである。たとえば所定の条
件が繰返すまで何回かループ処理を実行する場合の最後
の分岐命令がこの後方分岐の一例である。

【００５０】図４を参照して、ＢＴＢ２０は次のように
動作する。まず、登録指令信号がＢＴＢ登録判別器１４
から与えられた場合を考える。この場合ＢＴＢ制御回路
７０はセレクタ７４を制御して、プログラムカウンタ２
２の出力のうちの下位ビットを選択してデコーダ７２に
与える。これにより有効フラグアレイ７６と、タグアレ
イ７８と、分岐先情報領域８０と、予測情報領域８２と
の対応するエントリが選択される。タグアレイ７８に
は、セレクタ８３を介してプログラムカウンタ２２の出
力の上位ビット（タグ）が与えられる。分岐先情報領域
８０には、セレクタ８４を介してＢＴＢ登録判別器１４
からの分岐先情報が与えられる。これら情報はいずれも
タグアレイ７８と分岐先情報領域８０との選択されたエ
ントリに格納される。同時に有効フラグアレイ７６の対
応するエントリの値が「有効」を示す値に設定される。

【００５１】ＢＴＢ２０からの分岐情報の読出および分
岐予測は次のようにして行なわれる。ＢＴＢ制御回路７
０は、セレクタ７４を制御してプログラムカウンタ２２
の下位ビットを選択してデコーダ７２に与える。デコー
ダ７２は、有効フラグアレイ７６と、タグアレイ７８
と、分岐先情報領域８０と、予測情報領域８２との対応
エントリを選択する。したがって有効フラグアレイ７６
からは対応エントリの有効フラグが、タグアレイ７８か
らは、対応エントリのタグが、分岐先情報領域８０から
は、対応エントリに格納されている予測分岐先アドレス
が、予測情報領域８２からは、対応するエントリに格納
されている予測情報がそれぞれ出力される。

【００５２】比較回路８６は、プログラムカウンタ２２
から与えられるアドレスの上位ビット（タグ部分）とタ
グアレイ７８の出力とを比較し、一致する場合にはハイ
レベルの信号を分岐予測回路８２に与える。比較回路８
６は、２つの入力が一致しない場合にはローレベルの信
号を分岐予測回路８８に与える。

【００５３】分岐予測回路８８は、有効フラグが「有
効」を示す値であって、比較回路８６の出力が「一致」
を示す値である場合に、予測情報領域８２の出力に基づ
いて、その分岐命令において分岐が発生するか否かを予
測する。分岐が発生すると予測された場合には分岐予測
回路８８はセレクタ９２を制御して分岐先情報領域８０
の出力を選択させる。したがって分岐先情報領域８０か
ら出力された予測分岐先アドレスがプログラムカウンタ
２２に設定される。

【００５４】分岐が発生しないと予測された場合、分岐
予測回路８８はセレクタ９２を制御して、インクリメン
タ９０の出力を選択させる。したがってプログラムカウ
ンタ２２には、直前のプログラムカウンタの値に４加算
されたものが設定される。

【００５５】以上のようにして分岐予測に従って次命令
のフェッチが行なわれることになる。

【００５６】次に、分岐予測ミスが発生した場合のＢＴ
Ｂ２０の動作について説明する。このとき実行ユニット
１８からＢＴＢ制御回路７０に対して、予測ミスが発生
したことを示す信号が与えられる。また実際の分岐命令
の実行結果に従って、分岐先アドレスがセレクタ９２
と、セレクタ８４とに実行ユニット１８から与えられ
る。また実行履歴に関する情報が予測情報領域８２に対
して与えられる。実行ユニット１８が実行した分岐命令
のアドレスの下位ビットがセレクタ７４に与えられる。
分岐命令の上位ビット（タグ）がセレクタ８３に与えら
れる。

【００５７】セレクタ７４は、ＢＴＢ制御回路７０の制
御に従って、実行ユニット１８から与えられるアドレス
をデコーダ７２に与える。デコーダ７２は、したがっ
て、実行ユニット１８が実行し、かつ予測ミスが発生し
た分岐命令のアドレスの下位ビットで指定されるアドレ
スのエントリを、有効フラグアレイ７６と、タグアレイ
７８と、分岐先情報領域８０と、予測情報領域８２とに
おいて選択する。

【００５８】セレクタ８３も同様に、ＢＴＢ制御回路７
０の制御に従って、実行ユニット１８が実行した分岐命
令のアドレスの上位ビット（タグ）を選択し、タグアレ
イ７８に与える。タグアレイ７８の、選択されたエント
リがこのタグを格納する。

【００５９】セレクタ８４も、ＢＴＢ制御回路７０の制
御に従って、実行ユニット１８から出力された分岐先ア
ドレスを選択して分岐先情報領域８０に与える。分岐先
情報領域８０の、選択されたエントリが、この分岐先ア
ドレスを格納する。

【００６０】予測情報領域８２の、選択されたエントリ
が、実行ユニット１８から与えられる予測情報を格納す
る。

【００６１】有効フラグアレイ７６の、選択されたエン
トリに「有効」を示す値が設定される。

【００６２】セレクタ９２は、実行ユニット１８から与
えられた、ミスヒットの発生を示す信号に応答して、実
行ユニット１８から出力された分岐先アドレスを選択し
てプログラムカウンタ２２に与える。したがってプログ
ラムカウンタ２２の値は、分岐命令の実際の実行結果に
従った分岐先アドレスとなる。

【００６３】なおこのとき、図示していないが既にパイ
プラインに投入された命令は無効化される。

【００６４】以上のようにこの発明の第１の実施例で
は、従来方式では予測が行なえなかった、分岐命令の第
１回目の実行時でも、ＢＴＢの対応エントリにその分岐
命令の分岐予測情報（分岐先アドレスなど）が登録され
ている。したがって分岐命令の第１回目の実行時でも有
効な予測を行なうことができ、分岐予測ヒット率の向上
が期待できるという効果がある。

【００６５】第２の実施例 以上の第１の実施例では、分岐命令の第１回目の実行時
でも有効な予測を行なうことができる。またそうした有
効な予測を行なうことができる命令の例としてＰＣ相対
分岐命令と、無条件分岐命令とを扱っている。

【００６６】既に述べたように、一般に後方分岐が分岐
する確率は高いと言える。しかし命令によってはほとん
ど分岐しないものもあり得る。また、前方分岐であって
も非常に高い確率で分岐する場合もあり得る。第１の実
施例で述べた方法では、分岐確率が低い後方分岐や、分
岐確率が高い前方分岐が存在していても、これらを判別
することができない。そのためそれらの分岐命令の予測
時には、実際の分岐方向とは逆方向に予測されることが
多くなる。それら命令について、そうした傾向が予め知
られているならばそうした予測ミスの発生は予防できる
はずである。

【００６７】さらに、分岐確率が低い後方分岐をＢＴＢ
に登録すると次のような弊害が生ずる。前述のようにＢ
ＴＢは、比較的少ないハードウェア量を有効に使用する
ために、命令キャッシュ内のすべての命令に対してエン
トリを用意することはなく、数命令で１エントリを共有
するのが一般的である。したがって、ある命令をＢＴＢ
に登録することによって、そのエントリに登録されてい
た他の命令がＢＴＢから追い出されることがある。仮に
新たに登録される命令の分岐確率が低く、既に登録され
ていた命令の分岐確率が高い場合を考えると、そのよう
な分岐確率が低い命令をＢＴＢに登録しても予測ヒット
率の向上は期待できず、かえって既に登録されていた分
岐確率が高い命令の分岐予測が有効に行なえなくなって
しまう。そのため分岐予測ヒット率が低下してしまう恐
れがある。

【００６８】以下に述べる第２の実施例は、そうした問
題点を解決でき、しかも比較的少ないハードウェア量で
そうした問題点を解決できるものである。

【００６９】本実施例では、プログラムのコンパイル時
に、コンパイラによって分岐成立と予測する分岐命令を
予め指定しておく。そして主記憶から命令キャッシュへ
のラインフェッチ時に、それらの分岐情報をＢＴＢに登
録することとする。なおコンパイル時の予測手法として
は、命令の種類（無条件分岐か、後方分岐か）による予
測や、命令のフローグラフから判断する手法や、当該プ
ログラムを実行したトレース結果からの予測手法など、
何通りかの手法が考えられる。

【００７０】この第２の実施例のパイプライン方式プロ
セッサの構成は概略図１に示した第１の実施例のものと
同様であるが、第１の実施例のＢＴＢ登録判別器１４に
代えて、命令の内容からＢＴＢに分岐予測情報を登録す
べきか否かを判別するためのＢＴＢ登録判別器１１４を
用いる点のみが異なっている。したがってここでは、第
１の実施例と同様の部分については詳細な説明は繰返さ
ない。

【００７１】本実施例では、分岐命令の命令フィールド
にＢＴＢに登録を行なうか否かを示すＢＴＢ登録ビット
を１ビット設ける。前述のようにコンパイラは、静的分
岐予測の結果に基づいて、分岐確率が高い命令のＢＴＢ
登録ビットをセットし、分岐確率が低い命令のＢＴＢ登
録ビットをリセットしておく。

【００７２】図５を参照して、ＢＴＢ登録判別器１１４
は、主記憶１２（図１参照）から命令キャッシュ１６に
読出される命令のオペコードをデコードし、その命令が
ＰＣ相対分岐命令である場合にはハイレベルの信号を、
それ以外の場合にはローレベルの信号を出力するための
デコーダ１２２と、オペコードのうち、ＢＴＢ登録ビッ
トを登録指令信号として抽出するための配線１２０と、
一方入力にはプログラムカウンタの値と命令のオペラン
ド内のオフセット量に相当する部分との和を受け、他方
入力にはプログラムカウンタの出力の上位ビットとオペ
ランド内の即値とを連接したものをそれぞれ受け、デコ
ーダ１２２の出力に応じていずれか一方の入力の値を選
択して分岐先情報として出力するためのセレクタ１２４
とを含む。

【００７３】セレクタ１２４への入力は、図示されない
回路によって生成されるが、それらは、プログラムカウ
ンタ２２の出力と、主記憶１２から読出された命令の内
容とから用意に生成することが可能である。

【００７４】この第２の実施例のパイプライン方式プロ
セッサは次のように動作する。以下の説明ではＢＴＢ登
録判別器１１４についてのみ説明する。

【００７５】まず、与えられた命令がＰＣ相対分岐命令
であり、かつＢＴＢ登録ビットがセットされている場合
を考える。この場合配線１２０によって抽出された登録
指令信号はハイレベルである。したがってＢＴＢ２０に
分岐予測情報の登録が行なわれる。登録される情報の内
容は次のようにして定められる。

【００７６】デコーダ１２２は、オペコードをデコード
し、この場合ハイレベルの信号をセレクタ１２４に与え
る。セレクタ１２４はこのハイレベルの信号に応答し
て、ＰＣ＋オフセットを選択して分岐先情報としてＢＴ
Ｂ２０に与える。したがってＢＴＢ２０には、このＰＣ
＋オフセットが、当該ＰＣ相対分岐命令の分岐先情報と
して格納される。

【００７７】次に、命令がＰＣ相対分岐命令であるが、
ＢＴＢ登録ビットがリセットされている場合を考える。
この場合登録指令信号はローレベルとなる。したがって
ＢＴＢ２０への分岐予測情報の登録は行なわれない。

【００７８】次に、主記憶１２から読出される命令が無
条件分岐命令である場合を考える。この場合にはコンパ
イラは、予めＢＴＢ登録ビットをセットしておくのは上
述のとおりである。

【００７９】デコーダ１２２は、オペコードをデコード
し、この場合ローレベルの信号をセレクタ１２４に与え
る。セレクタ１２４はこのローレベルの信号に応答し
て、プログラムカウンタの上位ビットと即値フィールド
の値とを連接したものを選択し分岐先情報としてＢＴＢ
２０に与える。したがってＢＴＢ２０には、無条件分岐
命令の飛び先の絶対アドレスが格納されることになる。

【００８０】以上のように、キャッシュラインフェッチ
時に、ＢＴＢ登録判別器で各命令のデコードを行ない、
分岐命令の場合にはそのＢＴＢ登録ビットを参照して、
セットされている分岐命令はその予測情報をＢＴＢに登
録する。一方、分岐命令でもＢＴＢ登録ビットがリセッ
トされているものはＢＴＢへの登録は行なわない。

【００８１】分岐命令の種類にかかわらず分岐確率が高
い分岐命令のみをキャッシュラインフェッチ時にＢＴＢ
に登録することができる。前方分岐であっても分岐確率
が高い分岐命令は第１回目の実行時にテークン予測をで
きる。後方分岐であっても分岐確率が低い命令はＢＴＢ
への登録は行なわないので、分岐成立予測を行なわな
い。分岐確率が低い命令をＢＴＢに登録しないので、Ｂ
ＴＢの各エントリには、予測のために有効な情報のみが
格納されることになり、ＢＴＢを効率よく使用すること
ができる。

【００８２】

【発明の効果】以上のように請求項１記載のパイプライ
ン方式プロセッサによれば、主記憶から命令キャッシュ
メモリ内に読出される命令は、分岐先バッファ登録判別
手段により解読され、その命令が分岐命令である場合に
は、当該分岐命令に関する分岐情報を分岐先バッファに
登録する。命令キャッシュメモリに当該分岐命令が初め
て記憶され実行されるときにも、分岐先バッファには有
効な分岐情報が登録されていることになり、命令の初回
実行時にも有効な分岐予測を行なうことが可能になる。
そのため、分岐予測ヒット率の向上が期待できる。請求
項２記載のパイプライン方式プロセッサによれば、請求
項１記載のプロセッサの効果に加え、分岐命令の種類に
従って必要な分岐情報を分岐先バッファに登録すること
ができる。種々の分岐命令について、分岐予測ヒット率
の向上が期待できる。

【００８３】請求項３記載のパイプライン方式プロセッ
サによれば、請求項２記載のプロセッサの効果に加え、
当該命令が予め定める複数種類の分岐命令のうちの１つ
であるときに、主記憶から命令キャッシュメモリに読出
される命令のオペランドと、プログラムカウンタの内容
とから、予め定める複数種類の命令の各々に対する分岐
先アドレスが生成され、当該命令の種類に応じていずれ
か１つを選択して分岐先バッファに与える。そのため、
プログラムカウンタの内容により分岐先アドレスが変化
するような分岐命令に対しても、分岐予測ヒット率の向
上が期待できる。

【００８４】請求項４記載のパイプライン方式プロセッ
サによれば、請求項１記載のプロセッサの効果に加え、
主記憶から命令キャッシュメモリに読出された命令が解
読され、解読された命令の種類に従って必要な分岐情報
を生成して分岐先バッファに与える。登録指令手段は、
命令内に含まれる登録指定情報に従って、分岐先バッフ
ァに対して、分岐情報を登録すべきことを指令するの
で、複数種類の分岐命令に対して、比較的簡単な回路で
もって分岐予測ヒット率の向上を実現することができ
る。

【図面の簡単な説明】

【図１】 本発明の第１の実施例のパイプライン方式プ
ロセッサの概略ブロック図である。

【図２】 第１の実施例の命令キャッシュのブロック図
である。

【図３】 第１の実施例のＢＴＢ登録判別器のブロック
図である。

【図４】 第１の実施例のＢＴＢのブロック図である。

【図５】 第２の実施例のＢＴＢ登録判別器のブロック
図である。

【符号の説明】

１０ パイプライン方式プロセッサ、１２ 主記憶、１
４，１１４ ＢＴＢ登録判別器、１６ 命令キャッシ
ュ、１８ 実行ユニット、２０ 分岐先バッファ、２２
プログラムカウンタ、５０，１２２ デコーダ、５
６，１２４ セレクタ。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 主記憶と、 主記憶中の、実行すべき命令のアドレスを指定するプロ
   グラムカウンタと、 前記プログラムカウンタにより指定されるアドレスの命
   令を前記主記憶から読出して実行する命令実行手段と、 前記命令実行手段により読出が要求された命令を記憶し
   ていない場合に前記主記憶から当該命令を含む一群の命
   令を読出し記憶して、次に同じアドレスからの読出要求
   があったときに前記主記憶へのアクセスなしに前記命令
   実行手段に与える、高速アクセス可能な命令キャッシュ
   メモリと、 前記命令実行手段が実行する分岐命令に関する分岐情報
   を記憶し、前記分岐情報に基づいて分岐予測を行なっ
   て、分岐命令の次に読出すべき命令のアドレスを前記プ
   ログラムカウンタに設定する分岐先バッファと、 前記主記憶から前記命令キャッシュメモリに読出される
   命令を解読し、その命令が分岐命令である場合には、当
   該分岐命令に関する分岐情報を前記分岐先バッファに登
   録するための分岐先バッファ登録判別手段とを含む、パ
   イプライン方式プロセッサ。
2. 【請求項２】 前記分岐先バッファ登録判別手段は、 前記主記憶から前記命令キャッシュメモリに読出される
   命令を解読して、前記分岐先バッファに対して、分岐情
   報を登録すべきことを指令する登録指令信号を出力する
   ための解読手段と、 前記解読手段により解読された命令の種類に従って必要
   な分岐情報を生成して前記分岐先バッファに与えるため
   の分岐情報生成手段とを含む、請求項１記載のパイプラ
   イン方式プロセッサ。
3. 【請求項３】 前記解読手段は、 前記主記憶から前記命令キャッシュメモリに読出される
   命令を解読して、当該命令が予め定める複数種類の分岐
   命令のうちの１つであるときに前記登録指令信号を出力
   し、かつ、当該命令が、前記予め定める複数種類の分岐
   命令のいずれであるかを示す命令判別信号を出力するた
   めのデコーダを含み、 前記分岐情報生成手段は、 前記主記憶から前記命令キャッシュメモリに読出される
   命令のオペランドと、前記プログラムカウンタの内容と
   から、前記予め定める複数種類の命令の各々に対する分
   岐先アドレスを生成する分岐先アドレス手段と、 前記命令判別信号に応答して、前記分岐先アドレス生成
   手段の出力のいずれか１つを選択して前記分岐先バッフ
   ァに与えるための選択手段とを含む、請求項２記載のパ
   イプライン方式プロセッサ。
4. 【請求項４】 分岐命令内には、当該分岐命令に関する
   分岐情報を分岐先バッファに登録すべきか否かを指定す
   るための登録指定情報が予め設定されており、 前記分岐先バッファ登録判別手段は、 前記主記憶から前記命令キャッシュメモリに読出される
   命令を解読する解読手段と、 前記解読手段により解読された命令の種類に従って必要
   な分岐情報を生成して前記分岐先バッファに与えるため
   の分岐情報生成手段と、 前記登録指定情報に従って前記分岐先バッファに対し
   て、分岐情報を登録すべきことを指令するための登録指
   令手段とを含む、請求項１記載のパイプライン方式プロ
   セッサ。