JPS6027945A - 命令取出装置 - Google Patents
命令取出装置Info
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- JPS6027945A JPS6027945A JP58138583A JP13858383A JPS6027945A JP S6027945 A JPS6027945 A JP S6027945A JP 58138583 A JP58138583 A JP 58138583A JP 13858383 A JP13858383 A JP 13858383A JP S6027945 A JPS6027945 A JP S6027945A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は高速の情報処理装置に適する命令取出装置に
関するものである。
関するものである。
く背 景〉
近年、高速の情報処理装置においては、命令の実−行と
並行して、実行中の命令シーケンスの後続の命令シーケ
ンスをキャツンユメモリより脱出し、これを一時記憶す
るための命令バッファを持つことが多い。まだ命令バッ
ファからの命令の取出し、命令のデコード、オペランド
の準（ｒｆＮ削算の各過程に７Ｊ応した一連の処理ステ
ージを備え、マンンサイクルの周期で順次命令を前記一
連のステージに流して処理するパイプライン処理が行な
われることが多い。
並行して、実行中の命令シーケンスの後続の命令シーケ
ンスをキャツンユメモリより脱出し、これを一時記憶す
るための命令バッファを持つことが多い。まだ命令バッ
ファからの命令の取出し、命令のデコード、オペランド
の準（ｒｆＮ削算の各過程に７Ｊ応した一連の処理ステ
ージを備え、マンンサイクルの周期で順次命令を前記一
連のステージに流して処理するパイプライン処理が行な
われることが多い。
ところで科学技術計算プログラムでは、プログラムの同
一シーケンスを多数回ループさせることが多く、和学技
術計算の専用処理装置においては同一の命令シーケンス
をデータを変えて多数回実行することが多い。従来科学
技術訓わ、専用の処理装置り、における命令取出方式の
１つとし７て、命令バッファの容計を例えば数にバイト
程＋ｙに大きくし、これを複数個のブロックに分割し、
記憶装置の命令語エリア内の実行中の命令語をブロック
単位に、前記命令バッファ上のブロックに転記し、同時
に命令バッファの各ブロック毎にそのブロックに保持さ
れている命令語の命令アドレスを保持する手段を設け、
デコードすべき命令語の命令アドレスで、前記アドレス
保持手段のアドレスを探すことによシ、命令バッファ上
のブロック番号をめ、そのブロックから順次命令をデコ
ードステージに取出す方式がある。
一シーケンスを多数回ループさせることが多く、和学技
術計算の専用処理装置においては同一の命令シーケンス
をデータを変えて多数回実行することが多い。従来科学
技術訓わ、専用の処理装置り、における命令取出方式の
１つとし７て、命令バッファの容計を例えば数にバイト
程＋ｙに大きくし、これを複数個のブロックに分割し、
記憶装置の命令語エリア内の実行中の命令語をブロック
単位に、前記命令バッファ上のブロックに転記し、同時
に命令バッファの各ブロック毎にそのブロックに保持さ
れている命令語の命令アドレスを保持する手段を設け、
デコードすべき命令語の命令アドレスで、前記アドレス
保持手段のアドレスを探すことによシ、命令バッファ上
のブロック番号をめ、そのブロックから順次命令をデコ
ードステージに取出す方式がある。
この方式では分岐命令をデコードし、分岐条件を検出す
ると、その分岐命令語が指定するペースレジスタ及びイ
ンテックスレジスタのそれぞれの値と、命令語内のディ
スプレイスメントとを加算し分岐アドレスをめ、その分
岐アドレスで前記アドレス派持手段を探して分岐先命令
語の存在する命令バッファ（以下ＩＢと記す）上のブロ
ック番号をめ、そのブロックより分岐先の命令を順次読
出す。従ってこの方式では分岐命令の処理は大半がＩＢ
上で分岐することにな９前記ル一プ回数の多いプログラ
ムに適しているといえる。
ると、その分岐命令語が指定するペースレジスタ及びイ
ンテックスレジスタのそれぞれの値と、命令語内のディ
スプレイスメントとを加算し分岐アドレスをめ、その分
岐アドレスで前記アドレス派持手段を探して分岐先命令
語の存在する命令バッファ（以下ＩＢと記す）上のブロ
ック番号をめ、そのブロックより分岐先の命令を順次読
出す。従ってこの方式では分岐命令の処理は大半がＩＢ
上で分岐することにな９前記ル一プ回数の多いプログラ
ムに適しているといえる。
しかしながら、それでも分岐命令をＩＢＪＪ取出し、分
岐先の命令語をＩＢより取出す捷でには以下の処理が必
要である。
岐先の命令語をＩＢより取出す捷でには以下の処理が必
要である。
（１）分岐命令のデコード
（２）命令語の指定に従った分岐アドレスの計算（３）
分岐成功／不成功の判定 （４） 分岐アドレスによる前記アドレス保持手段のザ
ーチ（探索） こメで上記（３）と（４）は並列に処理できるが、それ
以外は遂次的に処理される。そのだめ分岐命令を取出し
、分岐先命令を取出す丑てにかなり時間がかかり、この
間演算ステージを有効に利用できないという欠点がある
。
分岐成功／不成功の判定 （４） 分岐アドレスによる前記アドレス保持手段のザ
ーチ（探索） こメで上記（３）と（４）は並列に処理できるが、それ
以外は遂次的に処理される。そのだめ分岐命令を取出し
、分岐先命令を取出す丑てにかなり時間がかかり、この
間演算ステージを有効に利用できないという欠点がある
。
〈発明の目的〉
この発明の目的は前記従来方式の命令取出方式において
、ＩＢ内の命令語の１乃至数語刀に］エンｉ・リーを有
し、その対応する命令語群内に分岐「［δ令かある場合
、その分岐の分岐成立／不成立履ＨｙＨ及び）−ト岐先
命令語の存在するＩ １３上のアドレスを保持する分岐
１援歴テーブル（以下１３ ＨＴと記す）を設け、１Ｂ
からデコードステージに命令を取出す際にｉ３ ＩＩ
Ｔの対応エントリーから」＝記分岐情報を取出し、命令
語が分岐命令て゛あり、その分岐情報の分岐成立／不成
立履歴が分岐成立を示してぃれば、その分岐情報内の分
岐先のＩＢアドレスにより即、坐に分岐先の命令語をＩ
Ｂより取出すことにより、上記欠点を解決した命令取出
装置を提供することにある。。
、ＩＢ内の命令語の１乃至数語刀に］エンｉ・リーを有
し、その対応する命令語群内に分岐「［δ令かある場合
、その分岐の分岐成立／不成立履ＨｙＨ及び）−ト岐先
命令語の存在するＩ １３上のアドレスを保持する分岐
１援歴テーブル（以下１３ ＨＴと記す）を設け、１Ｂ
からデコードステージに命令を取出す際にｉ３ ＩＩ
Ｔの対応エントリーから」＝記分岐情報を取出し、命令
語が分岐命令て゛あり、その分岐情報の分岐成立／不成
立履歴が分岐成立を示してぃれば、その分岐情報内の分
岐先のＩＢアドレスにより即、坐に分岐先の命令語をＩ
Ｂより取出すことにより、上記欠点を解決した命令取出
装置を提供することにある。。
〈発明の概要〉
この発明による命令取出装置は記憶装置から読出された
８令語をブロック単位に保持する命令バッファと、その
命令バッファ上のブロックの１乃至数個に対応して、そ
のブロック群に保持される命令語のアドレスを保持する
アドレス保持手段と、前記命令バッファから読出された
命令語を保持する命令レジスタと、前記命令バッファ上
の命令語の１乃至数語毎に１エントリを有し、その命令
語群内に分岐命令がある場合、その分岐命令の分岐成立
／不成立履歴及び分岐先命令語が格納されてあシ、前記
命令バッファ上のアドレスを保持する分岐履歴テーブル
とにより構成される。
８令語をブロック単位に保持する命令バッファと、その
命令バッファ上のブロックの１乃至数個に対応して、そ
のブロック群に保持される命令語のアドレスを保持する
アドレス保持手段と、前記命令バッファから読出された
命令語を保持する命令レジスタと、前記命令バッファ上
の命令語の１乃至数語毎に１エントリを有し、その命令
語群内に分岐命令がある場合、その分岐命令の分岐成立
／不成立履歴及び分岐先命令語が格納されてあシ、前記
命令バッファ上のアドレスを保持する分岐履歴テーブル
とにより構成される。
〈実施例〉
構成
次にこの発明の一実施例について図面を参照して説、明
する。第Ｊ図ＵＪ：この発明による命令取出装 １置を
示すブロック１ン１である。この実施例では命令しく″
Ｊ］４バイト、叩ら３２ビットであり、命令の論 （哩
アドレスは３０ビツトの語アドレスである。命令・くツ
ノア（丁１３）３は１６バイト×６４ワードの４’ｉ／
７成で、読出、招込が同時に可能な記憶素子により実現
され、１６ワード毎にブロック０，１゜２．３として使
用する。各ブロックには記憶装置にある命令語情・ト１
φの１ブロック即ち２５６バイト １境界から始捷る２
５６バイトの情報がロードされる１、レジスタ２（弓：
これに対するロード時に記憶装置１グからの情報を一度
受け、Ｉｎ２に書込むだめのレジスタで１６バイトであ
る０、切替回路４けＩｎ２から読出された４語の内の１
つを選択し、その選択した１語を４バイトの命令レジス
タ５（（スト「」−ブする３、 レジスタ２０及び２１はそれぞれＩｎ２のブロック０及
びブロック３に保持されている命令語のアドレス上位２
６ビツトを保持するだめの先頭アドレスレジスタである
。第１図では一部省略してのるが先頭アドレスレジスタ
はＩｎ２の各ブロック対応にあり計４個用意されている
。レジスタ１９は分岐命令により決定される分岐アドレ
ス及びインストラクションカウンタのイ刀只月１直がセ
ットされる分岐゛アドレスレジスタである。分岐゛アド
レスレジスタ１９の値の上位２６ビツトを先頭アドレス
レジスタ２０．・・・、２１と比較回路２２．・・・・
２３でそれぞれ比較し、一致出力により分岐先の命令語
のあるブロック番号を決める。
する。第Ｊ図ＵＪ：この発明による命令取出装 １置を
示すブロック１ン１である。この実施例では命令しく″
Ｊ］４バイト、叩ら３２ビットであり、命令の論 （哩
アドレスは３０ビツトの語アドレスである。命令・くツ
ノア（丁１３）３は１６バイト×６４ワードの４’ｉ／
７成で、読出、招込が同時に可能な記憶素子により実現
され、１６ワード毎にブロック０，１゜２．３として使
用する。各ブロックには記憶装置にある命令語情・ト１
φの１ブロック即ち２５６バイト １境界から始捷る２
５６バイトの情報がロードされる１、レジスタ２（弓：
これに対するロード時に記憶装置１グからの情報を一度
受け、Ｉｎ２に書込むだめのレジスタで１６バイトであ
る０、切替回路４けＩｎ２から読出された４語の内の１
つを選択し、その選択した１語を４バイトの命令レジス
タ５（（スト「」−ブする３、 レジスタ２０及び２１はそれぞれＩｎ２のブロック０及
びブロック３に保持されている命令語のアドレス上位２
６ビツトを保持するだめの先頭アドレスレジスタである
。第１図では一部省略してのるが先頭アドレスレジスタ
はＩｎ２の各ブロック対応にあり計４個用意されている
。レジスタ１９は分岐命令により決定される分岐アドレ
ス及びインストラクションカウンタのイ刀只月１直がセ
ットされる分岐゛アドレスレジスタである。分岐゛アド
レスレジスタ１９の値の上位２６ビツトを先頭アドレス
レジスタ２０．・・・、２１と比較回路２２．・・・・
２３でそれぞれ比較し、一致出力により分岐先の命令語
のあるブロック番号を決める。
分岐履歴テーブル（以下ＢＩＴと省略）１１けＩｎ２の
４バイトに対応して１エンｌ−１）−即ち９ビツトを有
し、３６ビツト×６４ワードの構成である。ＢＨＴＩＩ
もＩ １３３と同様の記憶素子により実現される。Ｂ
Ｉ−Ｉ Ｔ １１の１エントリーの形式を第２ ｉ７Ｊ
Ａに示す。ビット０のＶビット（竹そのエントリーに
対応するＩｎ２の命令語が無条件分岐若しくは分岐成立
の条件分岐であったことを示し、ビット１〜８はその分
岐の分岐先命令語のあるＩｎ３上のアドレスを示す。
４バイトに対応して１エンｌ−１）−即ち９ビツトを有
し、３６ビツト×６４ワードの構成である。ＢＨＴＩＩ
もＩ １３３と同様の記憶素子により実現される。Ｂ
Ｉ−Ｉ Ｔ １１の１エントリーの形式を第２ ｉ７Ｊ
Ａに示す。ビット０のＶビット（竹そのエントリーに
対応するＩｎ２の命令語が無条件分岐若しくは分岐成立
の条件分岐であったことを示し、ビット１〜８はその分
岐の分岐先命令語のあるＩｎ３上のアドレスを示す。
Ｉｎ２及びＢＨＴＩＩの読出アドレスカウンタ７の形式
を第２ ｉｌｌ Ｂに示す。ビット０，１はブロック１
Ｊ１゛号、ビット２〜５はブロック内のワード番 号、
ピッｌ−６、７はワード内網番号をそれぞれ示す。、ビ
ット２〜７は）山常ｉｄ＋１さノしる。、１Ｂ３の１１
１１へアドレスカウンタ１及びＢＨＴＩＬの俵込ア １
ドレスカウンタ１０の形式は同一でこれを第２図ＣＫ示
す１．ビット０，１ｌＩ−１ニブロツク甫弓でビット
′２〜５けワード番号である。ピッｌ−２・〜５が＋１
されることがある。
を第２ ｉｌｌ Ｂに示す。ビット０，１はブロック１
Ｊ１゛号、ビット２〜５はブロック内のワード番 号、
ピッｌ−６、７はワード内網番号をそれぞれ示す。、ビ
ット２〜７は）山常ｉｄ＋１さノしる。、１Ｂ３の１１
１１へアドレスカウンタ１及びＢＨＴＩＬの俵込ア １
ドレスカウンタ１０の形式は同一でこれを第２図ＣＫ示
す１．ビット０，１ｌＩ−１ニブロツク甫弓でビット
′２〜５けワード番号である。ピッｌ−２・〜５が＋１
されることがある。
制御回路２５は上記のバッファの、１ノ゛１“１出、書
込、レジスタのスＩ・ローブ及びレジスタの人力切替等
の信号を発生ずるｉｉｌ、ｌ ＠ｊ回路である。
込、レジスタのスＩ・ローブ及びレジスタの人力切替等
の信号を発生ずるｉｉｌ、ｌ ＠ｊ回路である。
動 作
次に第１図を参照ｉ〜でとの命令取出装置の動作を説明
する。、制御回路２５は命令取出の開始指示を受けると
初＋ｃ＋＋ Ｉ Ｃ（インストラクションカウンタ）を
［Ｊ）替回路１８を介して分岐アドレスレジスタ１９に
セットする。開始指示を受けた時点ではＩ Ｂ ３には
有効な命令語はロードされてなく、先ｖｉ４アドレスレ
ジスタ対比、に設けられた有効性表示ビット（以下Ｖビ
ットとする）は全てリセット状裏である。従ってブロッ
ク０〜３の内ヒツトするものはなく、分岐アドレスレジ
スタ１９の値をアクセスアドレスとして記憶装置にブロ
ックロード決求を送出する。
する。、制御回路２５は命令取出の開始指示を受けると
初＋ｃ＋＋ Ｉ Ｃ（インストラクションカウンタ）を
［Ｊ）替回路１８を介して分岐アドレスレジスタ１９に
セットする。開始指示を受けた時点ではＩ Ｂ ３には
有効な命令語はロードされてなく、先ｖｉ４アドレスレ
ジスタ対比、に設けられた有効性表示ビット（以下Ｖビ
ットとする）は全てリセット状裏である。従ってブロッ
ク０〜３の内ヒツトするものはなく、分岐アドレスレジ
スタ１９の値をアクセスアドレスとして記憶装置にブロ
ックロード決求を送出する。
そのロード先のブロック番号は前記Ｖビットが０″のブ
ロックの内から若番を優先的に選択するって、最初はブ
ロック０が選択される。、制御回路２５は記憶装置にロ
ード要求を出すと、その記憶装置より応答情報を受ける
までの時間を利用してＢＨＴＩＩのブロックＯの全エン
トリーの■ビットをクリアする。即ち書込アドレスカウ
ンタ１０の上位２ビツトにブロック番号０がセットされ
、下位のワード番号部をＯから１５までインクリメント
しつつｖビットに０″を書込む。制御回路２５は記憶装
置から応答信号を受けると、データ線３０を通して送ら
れてくる１６バイト×１６回の情報をＩｎ２のブロック
０の各ワードに書込む。その情報はリクエストアドレス
の情報を含む１６バイトを先頭にして１６回送られてく
る。制御回路２５は寸た応答信号を受けると分岐アドレ
スレジスタ１９の上位２６ビツトの値を先頭アドレスレ
ジスタＯにセットし、同時にそのレジスタ対応のＶビッ
トをセットする。これにょシ比較回路２２の出力が１″
とな９回路２４がらヒツト信号３２とブロック番号信号
３３とが出力される。制御回路２５はそのブロック番号
信号と分岐アドレスレジスタ１９の下位６ビツトを切替
回路６を通じて読出アドレスカウンタ７にセットし、以
後そのカウンタの下位６ビツトを＋＋ｍ次インクリメン
トする。
ロックの内から若番を優先的に選択するって、最初はブ
ロック０が選択される。、制御回路２５は記憶装置にロ
ード要求を出すと、その記憶装置より応答情報を受ける
までの時間を利用してＢＨＴＩＩのブロックＯの全エン
トリーの■ビットをクリアする。即ち書込アドレスカウ
ンタ１０の上位２ビツトにブロック番号０がセットされ
、下位のワード番号部をＯから１５までインクリメント
しつつｖビットに０″を書込む。制御回路２５は記憶装
置から応答信号を受けると、データ線３０を通して送ら
れてくる１６バイト×１６回の情報をＩｎ２のブロック
０の各ワードに書込む。その情報はリクエストアドレス
の情報を含む１６バイトを先頭にして１６回送られてく
る。制御回路２５は寸た応答信号を受けると分岐アドレ
スレジスタ１９の上位２６ビツトの値を先頭アドレスレ
ジスタＯにセットし、同時にそのレジスタ対応のＶビッ
トをセットする。これにょシ比較回路２２の出力が１″
とな９回路２４がらヒツト信号３２とブロック番号信号
３３とが出力される。制御回路２５はそのブロック番号
信号と分岐アドレスレジスタ１９の下位６ビツトを切替
回路６を通じて読出アドレスカウンタ７にセットし、以
後そのカウンタの下位６ビツトを＋＋ｍ次インクリメン
トする。
これにより命令レジスタ５には所定の命令語が順次読み
出され、同時に分岐情寄レジスタ１５に（ｒｉ対応する
Ｂ）ＩＴＩＩのエントリーの情報が読み出される３、命
令レジスタ５内の命令語ノオペレー７ヨンコードはデコ
ーダ２６に入力されて分岐命令であれば検出される。
出され、同時に分岐情寄レジスタ１５に（ｒｉ対応する
Ｂ）ＩＴＩＩのエントリーの情報が読み出される３、命
令レジスタ５内の命令語ノオペレー７ヨンコードはデコ
ーダ２６に入力されて分岐命令であれば検出される。
こ＼で条件分岐命令を検出すると、ｆｌｉｌ」御回路２
５はその命令語のＩＢａ上のアドレス、即ちに出７ドレ
スカウンタ７のアドレスをレジスタ１２がらスタック１
３に移送する。又、Ｂｆ（Ｔｌｌがら読出された分岐情
報をレジスタ１５からスタック１６に移送する。なお条
件分岐命令を検出して驚分岐情報のＶビットはリセット
されているので分岐不成立側の命令を引続いて読み出す
。その分岐命令が命令レジスタ５より次段のステージに
送出されるとその命令語が指定するペースレジスタ、イ
ンデックスレジスタの値と、ディスプレイスメント値が
加算されて分岐アドレスとして４マシンサイクル後に送
られてくる。
５はその命令語のＩＢａ上のアドレス、即ちに出７ドレ
スカウンタ７のアドレスをレジスタ１２がらスタック１
３に移送する。又、Ｂｆ（Ｔｌｌがら読出された分岐情
報をレジスタ１５からスタック１６に移送する。なお条
件分岐命令を検出して驚分岐情報のＶビットはリセット
されているので分岐不成立側の命令を引続いて読み出す
。その分岐命令が命令レジスタ５より次段のステージに
送出されるとその命令語が指定するペースレジスタ、イ
ンデックスレジスタの値と、ディスプレイスメント値が
加算されて分岐アドレスとして４マシンサイクル後に送
られてくる。
制御回路２５はその分岐アドレスを分岐アドレスレジス
タ１９にセットし、先頭アドレスレジスタ０〜３の値と
比較し、分岐先命令語の存在するブロック番号を引き出
しておく。こ＼では説明を簡単にするだめにブロック内
でループするだめの条件分岐を検出したものとし、ブロ
ック０がヒツトしたとする。制御回路２５は分岐アドレ
スを受けた１マシンサイクル後に分岐成立／不成立信号
を受ける。こ＼で分岐不成立信号を受けると、スタック
１６の分岐情報も分岐不成立を予測していたので（分岐
成立履歴が″０″であるので）伺もせず、すでに進めて
いる分岐不成立側の命令の読出しを続行する。
タ１９にセットし、先頭アドレスレジスタ０〜３の値と
比較し、分岐先命令語の存在するブロック番号を引き出
しておく。こ＼では説明を簡単にするだめにブロック内
でループするだめの条件分岐を検出したものとし、ブロ
ック０がヒツトしたとする。制御回路２５は分岐アドレ
スを受けた１マシンサイクル後に分岐成立／不成立信号
を受ける。こ＼で分岐不成立信号を受けると、スタック
１６の分岐情報も分岐不成立を予測していたので（分岐
成立履歴が″０″であるので）伺もせず、すでに進めて
いる分岐不成立側の命令の読出しを続行する。
分岐成立信号を受けるとスタック１６の分岐方向予測（
分岐成立履１ｉ＋ｉ５＠ｏ ” ）と異なるので、命令
１、ｌ）の読み出しを正しい分岐方向に切替える。即ち
前記引出したブロック番号と分岐アドレスレジスタ１９
の下位ビットとを読出カウンタ７にセットする。またレ
ジスタ９においてもＶビット、即ち分岐成立履歴が分岐
成立信号によ！ｌ） ” ｉ ”とされ、読出カウンタ
７にセットとした分岐先のＩ Ｂアドレスと同一の内容
をセットし、これでＢ ＨＴ １１の対応工／トリーを
更新する。この際、ＢＨＴの一占込アドレスカウンタ１
０にはスタック１３からのアドレスをセットしておく１
、以後分岐先の命令語が順次読み出され、再度同一の条
件分岐を読み出すと、この時には分岐情報レジスタ１５
のｖビットがセットされているので、即座に分岐情相内
の分岐先ＩＢアドレスを読出アドレスカウンタ７にセッ
トし、分岐先の命令語を読み出す。
分岐成立履１ｉ＋ｉ５＠ｏ ” ）と異なるので、命令
１、ｌ）の読み出しを正しい分岐方向に切替える。即ち
前記引出したブロック番号と分岐アドレスレジスタ１９
の下位ビットとを読出カウンタ７にセットする。またレ
ジスタ９においてもＶビット、即ち分岐成立履歴が分岐
成立信号によ！ｌ） ” ｉ ”とされ、読出カウンタ
７にセットとした分岐先のＩ Ｂアドレスと同一の内容
をセットし、これでＢ ＨＴ １１の対応工／トリーを
更新する。この際、ＢＨＴの一占込アドレスカウンタ１
０にはスタック１３からのアドレスをセットしておく１
、以後分岐先の命令語が順次読み出され、再度同一の条
件分岐を読み出すと、この時には分岐情報レジスタ１５
のｖビットがセットされているので、即座に分岐情相内
の分岐先ＩＢアドレスを読出アドレスカウンタ７にセッ
トし、分岐先の命令語を読み出す。
この際にも、分岐情報はレジスタ１５よりスタック１６
に移送し、その条件分岐命令を次段に送出後、送られて
くる分岐アドレスで分岐先のＩＢアドレスを引出し、こ
の正規にめたＩＢアドレスとスタック１６内の予測によ
るＩＢアドレスの一致チェックを比較回路１７で行なう
。両者か−、致しないことは実用上極めて少ないのであ
るが、この場合には正規にめたＩＢアドレスにより命令
語を読み出す。なお既に送出済の命令語は演算実行ステ
ージに渡す前に無効にする。
に移送し、その条件分岐命令を次段に送出後、送られて
くる分岐アドレスで分岐先のＩＢアドレスを引出し、こ
の正規にめたＩＢアドレスとスタック１６内の予測によ
るＩＢアドレスの一致チェックを比較回路１７で行なう
。両者か−、致しないことは実用上極めて少ないのであ
るが、この場合には正規にめたＩＢアドレスにより命令
語を読み出す。なお既に送出済の命令語は演算実行ステ
ージに渡す前に無効にする。
この実施例においてはＩｎ２の１語（４バイト）に対し
てＢＨＴＩＩの１エントリーを設けているが、ＢＨＴｌ
ｌの金物句、を減らすためにＩｎ２の数語、即ち数命令
に対してＢＨＴＩＩの１エントリーを設け、各エントリ
ー内の分岐情報が対応する数命令内のいずれの命令に関
するかを指定するポインタ情報を各エントリーに設ける
ようにしてもよい。またこの実施例においてはＩｎ２に
命令語が存在しなかった場合、ＩＢａ上のブロックの１
つに記憶装置より命令語をロードするが、この記憶装置
がキャッシュメモリあるいは主メモリのいずれであって
もよい。
てＢＨＴＩＩの１エントリーを設けているが、ＢＨＴｌ
ｌの金物句、を減らすためにＩｎ２の数語、即ち数命令
に対してＢＨＴＩＩの１エントリーを設け、各エントリ
ー内の分岐情報が対応する数命令内のいずれの命令に関
するかを指定するポインタ情報を各エントリーに設ける
ようにしてもよい。またこの実施例においてはＩｎ２に
命令語が存在しなかった場合、ＩＢａ上のブロックの１
つに記憶装置より命令語をロードするが、この記憶装置
がキャッシュメモリあるいは主メモリのいずれであって
もよい。
〈効 果〉
この発明は以上説明したように、命令バッファの命令語
対応にその命令語が分岐命令の時に、分岐成立／不成立
履歴及び分岐先の命令バッファ上のアドレスを保持する
分岐履歴テーブルを設け、分岐先の命令語を命令バッフ
ァより速かに取シ出し、実行ステージに伊給することに
より、この命令取出装置を含む情報処理装置の処、″１
１速度を向上さぜる効果がある。
対応にその命令語が分岐命令の時に、分岐成立／不成立
履歴及び分岐先の命令バッファ上のアドレスを保持する
分岐履歴テーブルを設け、分岐先の命令語を命令バッフ
ァより速かに取シ出し、実行ステージに伊給することに
より、この命令取出装置を含む情報処理装置の処、″１
１速度を向上さぜる効果がある。
第１図はこの発明による命令取出装置の全体を示すブロ
ック図、第２図は第１図に示した分岐層、ｌ；、・テー
ブル１１の１エントリーの形式、読出アドレスカラ／タ
フの形式及び書込アドレスカウンタ１の形式を示す図で
ある。 １．７．１０：カウンタ、２，５，９，１２゜１、５
、 ］ ９ 、２０ 、２１ ：レジスタ、３：命令バ
ッファ、１１：分岐履歴テーブル、４，６゜ｓ 、 １
−４ 、１８ ：切替回路、１７，２２．２３：比較回
路、２５：制御回路、１３．１６ ニスタック。 時計出願人 日本電気株式会社 代 理 人 草 野 卓
ック図、第２図は第１図に示した分岐層、ｌ；、・テー
ブル１１の１エントリーの形式、読出アドレスカラ／タ
フの形式及び書込アドレスカウンタ１の形式を示す図で
ある。 １．７．１０：カウンタ、２，５，９，１２゜１、５
、 ］ ９ 、２０ 、２１ ：レジスタ、３：命令バ
ッファ、１１：分岐履歴テーブル、４，６゜ｓ 、 １
−４ 、１８ ：切替回路、１７，２２．２３：比較回
路、２５：制御回路、１３．１６ ニスタック。 時計出願人 日本電気株式会社 代 理 人 草 野 卓
Claims (1)
- （１） ｉｔｓ： Ｉｆ＜装置より脱出された命令語を
ブロック単位に保持する命令バッファと、その命令バッ
ファ」二のブロックの１個乃至数個に対応してそのブロ
ックイ１］、に保持される命令語のアドレスを保持する
アドレス保持手段と、前記命令バッファから読出された
命令語を保持する命令レジスタと、前記命令バッファ上
のブロック内の命令語の１乃至数語ｔ７Ｉ）に１エント
リーを有し、その命令語群内に分岐命令がある場合、そ
の分岐命令の分岐ノあ立／不成立を示す履歴及び分岐先
の命令語が格納されてあシ、前記命令バッファ上のブロ
ック番号校びブロック内アドレスを保持する分岐＆歴テ
ーブルと、その分岐１ｉａ歴テーブルから読出された情
報全保持する分岐情報レジスタとを含む命令取出装置で
あって、前記命令バッファより命令語を命令レジスタに
取出すと同時に前記分岐Ｂ 歴テーブルの対応エントリ
ーを分岐情報レジスタに取出し、その分岐情報内の分岐
成立／不成立を示す履歴が分岐成立を示していると以後
分岐情報内の分岐先のブロック番号、ブロック内アドレ
スに従って命令語を取出し、又分岐情報内の分岐成立／
不成立履歴が分岐成立を示していないが対応して取出し
た命令語が分岐命令で分岐成立条件を検出した場合にｒ
ｒｌ、その命令語の指定に従って計算した分岐アドレス
と前記アドレス保持手段の値との一致チェックをし、一
致した場合には前記命令バッファ上のそのブロックより
分岐先命令語を取出し、更に前記分岐履歴テーブルの前
記分岐命令に対応するエン） ＩＪ−にそのブロック番
号及び分岐成立表示を登録することを特徴とする命令取
出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58138583A JPS6027945A (ja) | 1983-07-27 | 1983-07-27 | 命令取出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58138583A JPS6027945A (ja) | 1983-07-27 | 1983-07-27 | 命令取出装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6027945A true JPS6027945A (ja) | 1985-02-13 |
| JPS6236258B2 JPS6236258B2 (ja) | 1987-08-06 |
Family
ID=15225508
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58138583A Granted JPS6027945A (ja) | 1983-07-27 | 1983-07-27 | 命令取出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6027945A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62221036A (ja) * | 1986-03-13 | 1987-09-29 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 計算装置 |
| JPS62224829A (ja) * | 1986-03-25 | 1987-10-02 | Nec Corp | 命令キヤツシユ制御方式 |
| JPS6336336A (ja) * | 1986-07-30 | 1988-02-17 | Nec Corp | 情報処理装置 |
| JPS6395538A (ja) * | 1986-10-09 | 1988-04-26 | Nec Corp | 命令処理順序制御装置 |
| JPH01169538A (ja) * | 1987-12-02 | 1989-07-04 | Internatl Business Mach Corp <Ibm> | 命令事前取出し装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5022384A (ja) * | 1973-06-29 | 1975-03-10 | ||
| JPS5759253A (en) * | 1980-09-29 | 1982-04-09 | Nec Corp | Branch instruction prefetch system |
-
1983
- 1983-07-27 JP JP58138583A patent/JPS6027945A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5022384A (ja) * | 1973-06-29 | 1975-03-10 | ||
| JPS5759253A (en) * | 1980-09-29 | 1982-04-09 | Nec Corp | Branch instruction prefetch system |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62221036A (ja) * | 1986-03-13 | 1987-09-29 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 計算装置 |
| JPS62224829A (ja) * | 1986-03-25 | 1987-10-02 | Nec Corp | 命令キヤツシユ制御方式 |
| JPS6336336A (ja) * | 1986-07-30 | 1988-02-17 | Nec Corp | 情報処理装置 |
| JPS6395538A (ja) * | 1986-10-09 | 1988-04-26 | Nec Corp | 命令処理順序制御装置 |
| JPH0668722B2 (ja) * | 1986-10-09 | 1994-08-31 | 日本電気株式会社 | 命令処理順序制御装置 |
| JPH01169538A (ja) * | 1987-12-02 | 1989-07-04 | Internatl Business Mach Corp <Ibm> | 命令事前取出し装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6236258B2 (ja) | 1987-08-06 |
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