JPS5991551A - 分岐先アドレス予測を行なう命令先取り装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の属する技術分野 本発明はデータ処理システムの命令シーケンスのステッ
プに含まれる分岐条件判定ステップ実行処理に先立って
判定結果を予測しつつ次の命令の先取りを行なう分岐先
アドレス予測を行なう命令。

先取り装置に関する。

従来技術 少なくとも１個の分岐命令を含む命令群が記憶装置に命
令シーケンスの形で格納されているテー夕処理システム
においては、このような命令シーケンスの実行は、次の
ように行なわれる。

まず、前記記憶装置の分岐元アドレスに分岐命令が格納
される。次に、この分岐命令に引き続いて実行される命
令が先取りされる。このあと、分岐命令が実行され、こ
の実行結果により次に実行される命令が明らかになる。

このようなシステムは米国特許４．２００．９２７号に
提案されている。しかし、このシステムでは、分岐命令
先取り制御において実行結果の判別時まで命令先取り制
御を停止させると、処理の迅速化が妨げられる。この欠
点の除去のため、分岐命令の実行結果を予め予測しこの
予測に従って命令先取りを行なう方式が提案されている
。この予測が正しく行なわれたときには、データ処理シ
ステムは処理時間の少ない遅れで稼働する。例えば、そ
のような従来の予測方式としては次の３つの方式がある
。第１の予測方式では、全ての分岐命令の分岐先方向が
成功側または不成功側のいずれか一方のみに予測されて
いる。

他の１つの予測方式では、過去の事実に基づいて分岐先
方向を予測する。すなわち同じ分岐命令の過去の実行結
果において分岐先がすでに明らかにされているという事
実を用いてこの結果に基づいて予測を行なうことにより
予測的中率を高めている。このような予測方式の代表例
が特開昭５７−７６６３８号公報に示されている。

さらにもう１つの予測方式では、分岐命令に対応して分
岐の方向を予測する分岐指示フラグを多数用意し分岐命
令の発生に応答してこれら分岐指示フラグを参照するこ
とにより分岐先を予測している。この例の詳細は特開昭
５３−７４８５７号公報を参照できる。しかし、上述の
３つのいずれの予測方式においても分岐命令の読出し、
解読が必要不可欠であり、予測連中にもかかわらずこれ
らの読出しおよび解読動作分たけ処理が遅れるという欠
点がある。

この欠点を除去する予測方式が特開昭５７−５９２５３
号公報に示されている。この方式では、主記憶装置の命
令部の写しである命令キャッジ−メモリのブロックに対
応して該ブロック中に含まれる分岐命令の分岐先アドレ
スを、該ブロックの次にフエツチされるべきブロックの
アドレスとして記憶手段に保持している。命令先取り動
作において、命令キャッシュメモリへのアクセスと同時
に前記記憶手段をアクセスして前記分岐先アドレスを読
出し、読み出された分岐先アドレスにより先取りすべき
命令のアドレスを決定している点において、この方式は
上述の従来の３つの予測方式と異なり処理の迅速化に有
効である。しかし、この方式では、命令キャッジ−メモ
リのブロック対応で予測するため、該ブロックに分岐命
令が複数個存在するときにはそのそれぞれの分岐命令に
対応して予測を行なうことができない。この結果、精度
の粗い予測的中率しか得られないという欠点がある。

発明の目的 本発明の目的は上述の欠点を除去するようにした分岐先
アドレス予告を行なう命令先取り装置を提供することに
ある。

発明の構成 本発明の装置は、分岐命令のアドレスを指定する情報と
該分岐命令に対応する分岐先アドレスを含む分岐情報と
を対にして複数対記憶する分岐ヒス）　ＩＪテーブル手
段と、命令先取り動作を行なうるか否かを調べ、該分岐
命令の登録の判明に応答して応答する分岐情報を前記分
岐ヒストリテーブル手段から読み出す手段と、該分岐情
報に従い分岐命令の解読を行なうことなく命令先取り動
作を開始する命令先取り制御手段と、命令実行装置で先
アドレスの比較による分岐命令の分岐先アドレスが正し
く予測されたことを確認する手段と、分岐命令の分岐予
測が間違っていると判定された場合は該分岐命令の正し
い後続命令を取り出し実行する手段と、前記分岐命令の
実行結果で前記分岐ヒス）　ＩＪテーブル中の分岐情報
を更新する手段とを備えている２、 発明の原理と作用 本発明の特徴は分岐命令の実行における分岐方向に加え
て分岐先アドレスがその同じ分岐命令の過去の結果の把
握により比較的高い的中率で予測可能であるという事実
に基づいて装置が動作することにある。

発明の実施例 次に本発明の一実施例を図面を参照して詳細に説明する
。第１図を参照すると、本発明の一実施例は、命令アド
レス生成回路４０１、命令アドレス変換回路４０２、命
令解読回路４０３、オペランドアドレス生成回路４０４
、オペランドアドレス変換回路４０５、オペランド記憶
回路を有するオペランド読出し回路４０６、命令実行回
路４０７、命令記憶回路４０８、命令バッファ４０９、
分岐ヒストリテーブル（ＢＨＴ）４１０、命令アドレス
レジスタ４１１、命令アドレス加算回路４１２、分岐情
報バッファ４１３、命令整列回路４１４、分岐情報切換
回路４１５、分岐情報レジスタ４１６．４１７．４１８
、および４１９、予測確認回路４２０、アドレス生成回
路４２１、選択面命令記憶回路４０８およびオペランド
読出し回路４０６内のオペランド記憶回路はともに主記
憶装置そのものであってもよく、さらに命令記憶回路４
０８が主記憶装置の命令部の一部の写しである命令キャ
ッジ−メモリ、前記オペランド記憶回路が主記憶装置の
オペランド部の一部の写しであるオペランドキャッシュ
メモリとして構成されうる。

本発明は前述の命令の処理単位に対応した装置構成を必
ずしも有する必要はなく例えば命令アドレス生成回路４
０１とオペランドアドレス生成回路４０４、命令アドレ
ス変換回路４０２とオペランドアドレス変換回路４０５
、命令記憶回路４０８とオペランド読出し回路４０６内
の記憶回路が共用されたコンピュータシステムにおいて
も適用され得る。前記分岐ヒストリテーブル（ＢＨＴ）
４１０は分岐命令のアドレスを指定する情報と該分岐命
令の実行の予測としての分岐成否フラグと分岐先アドレ
スを第３図に示すように対にして記憶している。前記命
令記憶回路４０８に対する前記命令アドレスレジスタ（
ＩＡＲ）４１１は、命令読出しのリクエストアドレスを
保持して命令の読出し動作を実行する。

さらに前記命令アドレスレジスタ４１４　（ＩＡＲ）は
分岐ヒストリテーブル４１０（ＢＨＴ）および命令アド
レス加算回路４１２に信号線１０１を介して接続されて
いる。前記レジスタ４１１の内容は該分岐ヒストリテー
ブル４１０（ＢＡＴ）を索引し読出されるべき命令のア
ドレスがそれに登録されているか否かを示す信号を信号
線１０６に出力する。登録されていれば対応する分岐先
アドレスが信号５１０５に読出される。登録されていな
ければ前記命令アドレス加算回路４１２により後続の命
令語の命令先取りのためのアドレスが生成される。前記
命令アドレス加算回路４１２は１回のリクエストで読出
される命令語を８Ｂｙｔｅと仮定したとき単に督’　Ｉ
ＡＲ＋−８１１を出力１０７に生成する回路である。前
記命令バッファ４０９は、命令記憶回路４０８から読出
された８　Ｂ　ｙ　ｔ　ｅの先取り命令語を蓄積し命令
処理部への命令の供給における待行列（Ｑｕｅｕａ　）
を形成する。

前記命令整列回路４１４は、命令バッファ４０９が空の
とき信号線１０２を介して命令記憶回路４０８から読出
される８Ｂｙｔｅの命令語に応答して前記命令バッファ
４０９が空でないとき信号ｍ１０３を介して前記命令バ
ッファに貯えられる８Ｂｙｔｅの命令語に応答して命令
を抽出して信号９１０４を介して命令解読回路４０３に
命令を供給する回路である。前記分岐情報バッファ４１
３は、前記命令バッファ４０９に格納される命令語に対
応して用意されておりその命令語中に分岐成功と予測さ
れた分岐命令が存在ずれば、第７図に示す該分岐命令の
分岐情報を格納する回路であり、分岐命令のアトｔ・ス
は信号線１０１を介してまた分岐情報としての分岐先ア
ドレスおよびＶビットは分岐ヒストリテーブル４１０（
ＢＨＴ）から信号線１０５を介してそれぞれセットされ
る。前記分岐情報切替回路４１５は、命令バッファ４０
９が空のとき信号線１０１および１０５を介して与えら
れる前記分岐情報をそうでないときは前記分岐情報バッ
ファ４０３を介して与えられる前記分岐情報をそれぞれ
出力する。前記レジスタ４１６．４１７、および４１８
はそれぞれ分岐命令の命令解読、命令アドレス生成、ア
ドレス変換の各処理ステージに対応しその分岐情報を保
持する。前記分岐情報レジスタ４１９はその分岐分アド
レス部を該分岐命令の実行によって生成される実際の分
岐先アドレスに置き換えて保持するレジスタである。前
記予測確認回路４２０は分岐命令の実行によって生成さ
れる実際の分岐命令の生成結果と前記分岐情報レジスタ
４１８に保持される該分岐命令の予測情報との一致をと
る回路である。前記アドレス生成回路４２１は前記分岐
情報レジスタ４１９に保持される分岐命令のアドレスと
該分岐命令自身の命令語長とを加算し分岐Ｎ０ＧＯ側の
命令の命令アドレスを生成する。前記選択回路４２２は
分岐命令の成否信号線１１１の状態に応答して該信号線
の状態が分岐ＧＯを示すとき線１１５を介して与えられ
る前記分岐情報レジスタ４１９に保持される分岐先アド
レスの出力を選択し、前記線の状態が分岐Ｎ０ＧＯを示
すとき線１１６を介して与えられる前記アドレス生成回
路４２１の出力を選択し、信号ｍ１１３を介して該選択
回路４２２の出力をレジスタ４２３に供給する。

前記レジスタ４２３は分岐命令の予測が失敗したとき分
岐ヒストリテーブル４１０（ＢＨＴ）を更新するための
ものであり、さらに信号線１１７を介して命令アドレス
レジスタ４１１（ＩＡＲ）に命令先取りのための新たな
アドレスを供給する。前記命令先取り制御回路４２４は
線１０６を介して分岐ヒストリテーブル４１０ＣＢＨＴ
）から与えられる分岐予測信号および予測確認回路から
線１１２を介して与えられる予測成否信号に基づいて命
令アドレスレジスタ４１１（ＩＡＲ）の入力を制御する
回路である。

次ニ前記分岐ヒストリテーブル４１０　（ＢＨＴ）、前
記予測確認回路４２０および前記命令先取り制御回路４
２４の詳細なブロック図とタイムチャー　トを参照しな
がら本実施例の動作を詳細に説明する。

第２図を参照すると、前記分岐ヒストリテーブル４１０
（Ｂ）ｉＴ）は、ディレクトリ記憶部５０１、データ記
憶部５０２、テスト匪１路５０３．５０４．５０５、お
よび５０６、プライオリティ回路５０７、レベル選択回
路５０８、およびオア回路５０９を備えている。

前記記憶部５０１および５０２は、１回のリクエストに
対して命令記憶回路４０８から読出される命令語の単位
をブロックの単位とし、セット数ｍルベル数ｎの記憶部
である。

第３図を参照すると、記憶部５０１には分岐命令の命令
アドレスの一部とその内容が有効か否かを示す■ビット
が格納され記憶部５０２には分岐先アドレスの実アドレ
スが格納されている。前記、■ビットは対応する分岐ヒ
ス）　ＩＪ　ｙ−プル（ＢＨＴ）４１０のワードの有効
性を示すと同時に該分岐命令の実行の予測としての分岐
成否フラグの機能を有する。

この分岐ヒストリテーブル（Ｂｌ（Ｔ）４１０への索引
は以下のようなセットアソシアティブ法によって行われ
る。

第５図に示される前記テスト回路５０３．５０４．５０
５、および５０６はテーブル４１０の各レベルに対１＋
ｉ５、シて命令アドレスレジスタ４ｘｌ（Ｌｌ）に保持
されるリクエストアドレスが各レベルのＢＨＴ−ＡＡｉ
　（ｉはレベルに対応するサフィクスを示す）に登録さ
れているか否かを示す信号を信号線１３０．１３１．１
３２．１３３に出力する。

第４図を参照すると、前記テスト回路５０３．５０４．
５０５および５０６のそれぞれは、一致回路７０１およ
び大小比較回路７０２から構成されている。

前記比較回路７０１では、命令アドレスレジスタ（ＩＡ
Ｒ）４１１に保持されるリクエストアドレスの一部ＩＡ
Ｒ（：１８−２８）をセットアドレスとして読出された
記憶部５０１の各レベルの内容とを読出し前記レジスタ
４１１の内容ＩＡＲ（：　４−１７　）とが比較され、
等しいアドレスが存在するか否かを検出する。該一致回
路７０１の出力により命令アドレスレジスタ（ＩＡＲ）
４１１に保持されるリクエストアドレスで読出されるべ
き命令語８Ｂｙｔｅブロツク中ニすでに分岐ヒストリテ
ーブル（ＢＨＴ）４１０に登録された分岐命令が存在す
るか否かが、判明する。

しかしリクエストアドレスとそれが読出すべき分岐命令
とのス」応をとるには上記一致検出のみでは不十分であ
る。第５図を参照すると、１回のリクエストで読出され
る８Ｂｙｔｅの命令語のブロック中に２Ｂｙｔｅ命令Ｂ
ＣＯ，Ａ、ＢＣＩ、ＢＣ２の４個の命令が存在する。命
令ＢＣＯ１ＢＣＩ、ＢＣ２がともに分岐成功と予測され
た分岐命令であるときには、各々の分岐命令はともにそ
のアドレスの一部が記ｆＭ部（ＢＨＴ−ＡＡ　）　５０
１に登録される。このとき他の分岐命令から命令人に分
岐して命令Ａのアドレス＜Ａ＞が前記命令語のブロック
を読出すためのリクエストアドレスとして命令アドレス
レジスタ（ＩＡＲ）４１１に保持されるときには、分岐
ヒストリテーブル（ＢＨＴ）４１０から読出されるべき
分岐命令の情報は命令の実行の経路から分岐命令ＢＣＩ
の情報でなければならない。

従って前記レジスタ（１，Ａ、Ｒ）　４１１に保持され
るリクエストアドレスと前記記憶部（ＢＨＴ−ＡＡ　ｉ
　）　５０１に保持される分岐命令のアドレスとの関係
が上記の一致条件とともに次の関係が成立するとき対応
するレベルのＢｌ〜ＩＴ−ＨＩＴｉ信号が生成される。

この信号は線１３０−１３３を介してオア回路５０９に
与えられ、該ＢＨＴ−ＨＩ’Ｉ’　ｉ信号のオア信号が
線１０６を介して出力され分岐予測信号（ＢＨＴ−）Ｌ
ＩＴ信号）となる。

ＢＨＴ−ＨＩＴ　ｉ　＝　　（Ｉ皿（：４−１７）　　
＝ＢＨＴ−益ｉ（：４−１７））凸（Ｉｆ部１：２９．
３０）≦ＢＨＴ−ＡＡｉ　（：２９．３０））Ａ　ＢＨ
Ｔ−ＡＡｉ　（Ｖ） 再び第４図を参照すると、前記大小比較回路は、この条
件を実現する回路である。さらに前記信号ＢＨＴ−ＨＩ
Ｔｉの条件が２ヶ以上のレイルにおいて成立したとき記
憶部５０１の対応するレベル（ＢＨＴ−ＡＡｉ　）に保
持される分岐命令のアドレスの８Ｂｙｔｅブロツク内ア
ドレスＢＨＴ　−ＡＡ　ｉ　（：　２９．３０　）の値
の最メグも小さいレベルが選択される必要がある。

再び第５図を参照すると、命令ＢＣＩおよびＢＣ２の分
岐命令関係情報が格納される分岐ヒストリテーブル４１
０のレベルで前記信号ＢＨＴ−ＨＩ１．Ｔｉ条件が共に
成立する。このとき命令の実行の経路から命令ＢＣＩに
対するレベルが選択される必要がある。

前記プライオリティ回路５０７は、前記信号ＢＨＴ−１
−１１Ｔｉの２ヶ以上の成立に対するものであり、この
出力により記憶部ＢＨＴ−ＤＡ５０２のセットアドレス
ＩＡＲ（：１８−２８）で示されるエントリの分岐先ア
ドレスがレベル選択回路５０８を介して読出される。

第６図を参照すると、前記プライ第１ノテイ回路５０７
はアンド回路群６０１−６０４およびオア回路群６０５
−６０８　　から構成されている。前記アンド回路群６
０１−６０４はｎ　−１−１並列列心こ配置されてｔ／
入る。

前記第２図におけるレベル選択回路５０８のｎヶのレベ
ルの選択信号は第６図における信号■。、■□、■２、
■３により以下のように与えられる。

ｖｏのとき　　　　　　　■。Ｌｏ、■０Ｌ１、　、■
０Ｌｎｖ　、ｖのとき　　　　　’ＶＩＬｏ、　ＶｌＬ
、、　、ｖ１Ｌｎ１ ■、■、■。トキｖ２Ｌｏ、ｖ２Ｌ工、　”２”ｎｏ　
　１　２ ｖｏ、ｖ、　、ｖ２．ｖ３のとき　■３Ｌｏ１■３Ｌ□
、　、■、Ｌｎ以上のようにして第２図におけるレベル
選択回路５０８から読出された分岐情報は第１図の命令
記憶回路４０８から読出される命令と対応づ番すること
が可能である。

第９図には、命令記憶回路４０８Ｇこお番する命令と分
岐ヒストリテーブル（ＢＨＴ）４１０にお番する分岐情
報の上記対応関係が示されている。命令の実イテ順序が
命令Ａ。、分岐命令ＢＣｏ１Ｂ□、ＢＣｌ、Ｂ２、Ｂ３
、ＢＣＣＣと予測された場合である。な ２％　　　１’　　　２ お、〈Ａ〉は人命令のアドレスを、ＢＣｏ（ま分岐命令
をそれぞれ示す。

第１０図を参照すると、前記第９図番こ示した分岐ヒス
トリテーブルＢＨＴ４１０による命令先取り動作は次の
ようにされる。リクエストアドレスの命令アドレスレジ
スタ４１１のセットＱこ応答して命令記憶回路４０８か
ら命令語が読出され、これと同時にテーブルＢＨＴ４１
０が索引される。信号線１０６を介してＢＨＴ−ＢＩＴ
信号が出力されると記１意部Ｂ１−４Ｔ−ＤＡ５０２の
分岐先アドレス〈Ｂ１〉力（アドレスレジスタ４１１に
セントされ、命令先取り力く行われる。前記信号線１０
６を介してＢｌ（Ｔ−ＨＩ　Ｔ信号が出力されないとき
には命令アドレスカ目算回路４１２に命令Ａの８］くイ
ト４！１１−アドレス＜＜Ａ＞＞力（から読出される命
令語は、テーブルＢｌ−ＩＴ４１０の内容による予測に
従って順次読出さ才ｔ１命令）々ノファ４０９には予測
された命令の実行順に格納することが１１丁能である。

このときたとえ信号ＢＨＴ−１−Ｉ　Ｉ　’Ｉ’が出方
されても分岐予測方向と反対側の命令先取り動作を一部
行わせしめた後に分岐予測方向の命令先取り動作を行っ
てもよい。

以上のようにして命令先取りされた命令が分岐命令で第
１図の命令整列回路４１４により命令解読回路４０３に
導かれたとき同時に該分岐命令に対応する分岐情報が最
初の分岐情報レジスタ４１６　（ＱＲＯ）に−じットさ
れる。

以降前記分岐命令の進行に伴い前記命令解読、アドレス
変換に対応して前記分岐情報が第２および第３の分岐情
報レジスタ４１７（ＱＲＩ）および４１８　（ＱＲ２）
に転送される。そして前記分岐命令の実行によって生成
される実際の分岐命令の生成結果と前記分岐情報レジス
タ４１８（ＱＩ（，２）に保持される該分岐命令の予測
情報との一致が予測確認回路４２０によりチェックされ
る。

第８図を参照すると、前記予測確認回路４２０は比−較
回路８０１、フリップ７０ツブ８０２および８０３、ア
ンド回路８０４−８０６、真偽回路８０７および８０８
、およびオア回路８０９から構成されている。前記比較
回路８０１には分岐命令の実行により生成された分岐先
アドレスの実アドレスが命令アドレス変換回路４０２か
ら信号線１０９を介して与えられるとともに、分岐情報
レジスタ４１８（ＱＲ２）から予測された分岐先が線１
０８を介して与えられる。前記比較回路８０１では両者
の一致、不一致が判定される。判定結果と前記レジスタ
４１８からｍ１０８を介して与えられるＶビットがアン
ド回路８０６に与えられる。論理程結果により分岐ＧＯ
と予測されたときこの事実を示す信号が７リツプフロソ
プ８０２にセットされる。このフリップフロップ８０２
の出力がＩＩ　Ｉ　１１で実際の分岐命令を実行した結
果が分岐Ｎ０ＧＯであればアンド回路８０５から予ｉ１
：！ＩＧＯ失敗信号１２３が生成される。前記フリップ
フロップ８０１の出力が１）１″で分岐命令の実行結果
かＧＯであればアンド回路８０４から予測Ｎ０ＧＯ失敗
信号１２４が生成され。さらに該信号１２４と前記予測
ＧＯ失敗信号１２３との論理和がオア回路８０９から予
測失敗信号１１２として生成される。

第１図および第１１図を参照すると、分岐情報レジスタ
４１．９　（ＱＲ３）の分岐先アドレス部には前記命令
アドレス変換回路４０２から新たに生成される分岐先ア
ドレスがセットされる。また前記分岐情報レジスタ４１
９（ＱＲ３）の分岐命令ＢＣＩのアドレス部の内容と該
分岐命令ＢＣＩ自身の命令語長部の内容とがアドレス生
成回路４２１により加算され分岐Ｎ０ＧＯ側の命令の命
令アドレスが生成される。

ぞして分岐命令ＢＣＩの実際の実行により分岐■からは
前記分岐情報レジスタ４１９（＋＄３）から線１１５を
介して与えられる分岐先アドレス部の出力〈Ｄｌ〉が分
岐Ｎ０ＧＯならば線１１６を介して与えられる前記アド
レス生成回路４２１の出力〈Ｂ２〉か選択回路４２２に
より選択される。前記分岐命令ＢＣＩの予測失敗信号１
１２が予測確認回路４２１から発生したとき該選択回路
４２２の出力〈Ｄｌ〉が線１１３を介してレジスタ４２
３（ＷＲ）にセットされる。

一方分岐情報レジスタ４１９　（ＱＲ３）の分岐命令の
アドレス＜：ＢＣｌ＞は信号線１１４を介して命令アド
レスレジスタ４１１（ＩＡＲ）にセントされる。このア
ドレスは該分岐命令に対応する分岐ヒス）　ＩＪチー　
プル４１０（ＢＨＴ）の更新のため線１０１を介して該
テーブル４１０に′フィトアドレスとして供給される。

前記予測失敗信号１１２の出力が７リツプフロノプ４２
５に与えられ、この出力か指示パネルとして線１１９を
介してテーブル４０１に与えられる。

この出力に応答して分岐命令の次の命令先取り時のため
の分岐予測情報の更新が行なｈれる。この更新は本実施
例では予測Ｎ０ＧＯ失敗のとき前記レジスタ４２３（Ｗ
Ｒ）に保持される新たな分岐先アドレスで行なわれ、予
測ＧＯ失敗のときは■ビットをリセットするように行わ
れるが分岐予測情報の更新におけるアルゴリズムを用い
て他の方法により行なって差しつかえない。予測失敗し
たとき予測側に後続する命令の動作はすへてキャンセル
され前記レジスタ４２３（ＷＲ）に保持される新たなリ
クエストアドレスが分岐ヒストリテーブル４１０（ＢＩ
−ＩＴ）の更新後に命令アドレスレジスタ４１１（Ｉｌ
ｌ）に供給され改めて命令の取出しが開始される。

第１２図を参照すると、前記命令先取り制御回路４２４
はフリップフロップ１２０１、真偽回路１２０２−１．
２０４およびアンド回路１２０５から榴成されている。

前記フリップフロップ１２０１は前記予測失敗信号１１
２を１マシンサイクル保持するためのフリップフロップ
である。この回路４２４の出力はアドレスレジスタ４１
１の前段にあるセレクタの選択指示信号となる。この選
択指示信号は、前記命令アドレス加算回路４１２の出力
、前記テーブル４１０の出力、および分岐情報レジスタ
４１９の出力のうちのどれを選択するかを指示するだめ
の信号である。なお、この命令先取り制御回路４２４の
制御により分岐予測が的中したときには後述する第１６
図の命令処理が行なわれ、分岐予測が失敗したときには
後述する第１７図の命令処理が行なわれる。

前記命令アドレス加算回路１１は線１０６を介してＢ）
Ｉ’ｒ−）ＬＩＴ信号が出力されないとき分岐Ｎ０ＧＯ
側の命令の先取りを行うためのアドレス生成２行う。

このときアドレスは実アドレスで加算が行われるために
、例えば、ページングを行うコンピュータシステムにお
いて前記アドレス加算がページ境界を越えた場合アドレ
ス変換を改めてやり直す必要が生じる。このために前記
命令アドレス加算回路１１にページ境界越え検出回路を
設は該検出回路によりページ境界越えが生じた場合信号
線Ｌｌｌにより命令アドレス生成回路１を起動し命令先
取り動作を改めて命令アドレス生成回路（ＩＡ）４０１
及び命令アドレス変換回路（ＩＴ）４０２から行うよう
に制御すればよい。

ここで問題となるのはあらたに分岐ヒストリテーブルＢ
ＨＴ４１０に前記命令アドレス情報を登録するとき既存
のどの部分に格納された命令アドレス情報を追い出すか
である。

この方法としては使われた順序、すなわち最も古く使わ
れたものから順に追い出す法ＬＲＵ（ＬｅａｓｔＲｅｃ
ｃｎｔｌｙ　’Ｕｓｅｄ　’）情報が入った順序、すな
わち最も古く入ったものから順に追い出ず方法ＦＩＦＯ
（Ｆｉｒｓｔ　Ｉｎ　Ｆｉｒｓｔ　Ｏｕｔ　）等がある
がとちらを用いてもよい。

発明の効果 次に本発明の効果を第１３図から第１７図を参照しなが
ら詳細に説明する。

第１３図を参照すると、命令の処理は一般的に次の８つ
の処理単位に分けられる。

（１）　　ＩＡ　スｙ−シ：　実行ずべき命令の命令ア
ドレス（論理アドレス）が生 Ｊ父される。

（２）　　ＩＴＸステージ生成された命令アドレスのア
ドレス変換が行われる。

（３）　　ＩＣステージ：変換された命令の実アドレス
で記憶装置から命令が読 出される。

（４）　　ＩＤステージ：続出された命令が解読される
。

（５）ＯＡＸステージ解読された命令のオペランドアド
レス（ｌアドレス） が生成される。

（６）ＯＴＸステージ生成されたオペランドアドレスの
アドレス変換が行な われる。

（７４ＱＣステージ：変換されたオペランドの実アドレ
スで記憶装置からオ ペランドが読出される。

（８）ＥＸステージ：命令が実行される。

上述のＩＴＸステージよびＯＴＸステージアドレス変換
においてアドレス変換バッファを設は必要な変換テーブ
ルが該アドレス変換バッファに存在すれば上記アドレス
変換処理は高速に実行し得る。

また、上述のＩＣステージおよびｏｃＸステージ命令お
よびオペランドの読出し動作において主記憶装置のテー
クの一部の写しを保持するキャッシュメモリに存在すれ
ばＩＣステージおよびｏｃＸステージ処理は高速に行い
うる。情報処理システムは−Ｆ述の各処理単位に対応し
たリリースを必ずしも有する必要はない。しかし、説明
の簡単のためにここでは各処理単位にその機能を果す回
路があるものとする。上述のＩＴ、ＯＴおよびＩＣ，Ｑ
Ｃの各ステージの高速処理が可能なとき複数の命令の処
理の流れを無駄なく実行する８段のパイプライン制御が
可能である。

このときの分岐命令を含む命令の処理の流れを第１４図
および第１５図を参照しながら説明する。

第１４図は分岐命令の命令先取りにおいて前述のすべて
の分岐は“ＧＯ”であると予測した場合の命令の処理の
流れを示す。すなわち、命令ＡＯは分岐命令ＢＣの分岐
条件を決定する命令で該分岐条件は命令ＡＯの実行結果
、すなわち、時刻ｔ７において決定される。分岐命令Ｂ
Ｃは時刻ｔ４において解読されると命令アドレスの生成
回路を用いて分岐先命令Ｂ１のアドレスを生成し以後Ｂ
１命令を先取りするように動作する。時刻ｔ２、ｔ３、
およびｔ４には分岐Ｎ０ＧＯ側の後続命令Ａ１、Ａ２、
およびＡ３の命令先取りのためのアドレス生成が開始さ
れる。時刻ｔ６およびｔ７には予測動作としての分岐Ｇ
Ｏ側の後続命令Ｂ２およびＢ３の命令先取り動作が開始
される。時刻ｔ７において分岐条件の判定結果により、
時刻ｔ８以降は正しい命令の処理の流れに従って処理が
継続される。

この場合、分岐命令の出現によるパイプラインのロスサ
イクルは 予測的中（分岐ＧＯ）　　　のとき　３サイクル予測失
敗（分岐Ｎ０ＧＯ）のとき　３サイクルである。

分岐ＧＯ率γ　予測的中率α　としたときこの場合γ＝
αであり予測的中率は５分５分である。

従ってγ＝α二０５であり１分岐命令光り平均的なロス
サイクルは ３×γ＋３×（−γ）＝３サイクル である。

一方、第１５図は分岐命令の命令先取りにおいて前述の
同じ分岐命令の過失の結果に基づいて予測を行った場合
の命令の処理の流れと示す。すなわち、分岐命令ＢＣは
時刻ｔ４において解読されるとともに分岐命令のアドレ
ステーブルを探索しその有無によるかもしくは分岐指示
フラグの指示の予測により、分岐ＧＯ側の命令Ｂ１を先
取りするか分岐Ｎ０ＧＯ側の命令Ａ１を先取りするかを
決定する。

前回と同様に時刻ｔ２、ｔ３およびｔ４には分岐Ｎ０Ｇ
Ｏ側の後続命令ＡＩ、Ａ２およびＡ３の命令先取りのた
めのアドレス生成が開始される。時刻ｔ６およびｔ７に
は予測による命令先取りの後続命令Ｂ１およびＢ２もし
くはＡ４およびＡ５の命令のアドレス生成が開始される
。時刻ｔ７において分岐条件の判定結果により時刻ｔ８
以降は正しい命令の処理の流れに従って処理が継続され
る。

この場合分岐命令の出現によるパイプラインのロスサイ
クルは 分岐ＧＯと予測して的中したとき　３サイクル分岐Ｎ０
ＧＯと予測して的中したとき　０サイクル分岐ＧＯと予
測して失敗したとき　３サイクル分岐Ｎ０ＧＯと予測し
て失敗したとき　６サイクルである。従って、分岐Ｇｏ
率γ＝０５　予測的中率α＝０８と仮定したとき１分岐
命令光りの平均的なロスサイクルは ３、−　ｒ−ａ十〇・（１−ｒ）α＋３ｒｆｌ：１−ａ
）＋６（１−ｒ）　（１−ａ）＝２１サイクル を得る。

従ってこの従来の発明は同じ分岐命令の過去の結果に基
づいて予測を行った場合高い予測的中率を得るという原
理を用いることにより常に分岐（１）と予測する第１４
図に示す処理に比べ幾分の改良がみられる。しかしこの
改良された発明においてもたとえ予測的中時分岐ＧＯの
場合は依然として３サイクルのロスサイクルを要するこ
とになりこれ以上短縮できない。従って分岐命令が生じ
た場合たとえ予測が的中してもロスサイクルを生じるこ
とになる。

第１６図および第１７図は本発明による命令の処理の流
れを示している。本発明における命令の処理単位ＩＣス
テージは命令を記憶装置から読出す機能の他に、分岐ヒ
ストリテーブルを索引し読出されるｌ命令のアドレスが
該分岐ヒストリテーブルに登録されているか否かを検出
し、登録されていれば対応する分岐情報を読出し、登録
されていなければ後続命令の命令先取りのためのアドレ
スを生成する機能を有する。

第１６図および第１７図を参照すると、分岐命令ＢＣの
時刻ｔ１４こおける動作は次のようにして行なわれる。

まず、該分岐命令ＢＣが命令キャッシュメモリから読出
されると同時に分岐ヒストリテーブルが索引される。該
分岐命令ＢＣの命令アドレスが登録されていれは対応す
る分岐情報が読出される。該分岐情報と分析した結果、
分岐ＧＯ側の予測上して該分岐情報中に含まれる分岐先
アドレスにより分岐先命令Ｂ１の命令先取りを開始する
かもしくは分岐Ｎ０ＧＯ側の予測として分岐Ｎ０ＧＯ側
の命令Ａ１の命令アドレスを生成して命令Ａ１の先取り
を開始するかが決定される。以降時刻ｔ５までは前記分
岐命令ＢＣの予測期間であり予測側の後続命令が先取り
され時刻ｔ５において分岐条件が決定される。予測的中
時には第１６図に示すようにパイプラインの流れは乱れ
を生ずることなく処理が継続される。予測失敗時には第
１７図に示すように１６時刻で前記分岐ヒストリテーブ
ルの更新を行った後に正しい命令の流れから命令の取出
しを行うように制御される。この場合分岐命令の出現に
よるパイプラインのロスサイクルは予測が的中したとき
　　　　　　０サイクル予測が失敗したとき　　　　　
　５サイクルである。予測的中率αはこの場合分岐方向
だけでなく分岐先アドレスをも予測することから分岐方
向だけの予測に比べ若干低くなるがその割合は機微たる
ものである。従って、予測的中率α＝０．８として１分
岐命令当りの平均的なロスサイクルは０・α＋５・（１
−α）＝１サイクル となり従来技術に比べて格段に改良される。

本発明には、分岐ヒス）　ＩＪテーブルに分岐命令の分
岐先アドレスを含む分岐情報を登録し、分岐命令の実行
時は実行結果から得られる分岐先アドレスと該分岐命令
に対応する分岐ヒス）　ＩＪテーブルの分岐先アドレス
を比較して分岐命令の分岐予測が的中したか否かを調べ
、分岐予測失敗時には正しい後続命令を取り出し実行を
再開し、分岐情報を更新する手段をもつことにより実行
の度に分岐先アドレスが変化し得る分岐命令を含む分岐
予測を可能とし、分岐予測的中時はバイブライン制御に
おける分岐命令の実行をロスサイクルなしで処理できる
という効釆がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示す図、第２図は分岐ヒス
トリテーブルの詳細な構成を示す図、第３図は第２図の
記憶部５０１および６０１の記憶形式を示す図、第４図
は第２図のテスト回路５０３−５０６の詳細な構成を示
す図、第５図は命令語の構成を示す図、第６図は第２図
のプライオリティ回路５０７の詳細な構成を示す図、第
７図は第１図のレジスタ４１７−４１９の格納形式を示
す図、第８図は第１図の予測確認回路４２０の詳細な構
成を示す図、第９図は第１図の命令記憶回路４０８にお
ける命令と分岐ヒストリテーブル４１０における分岐情
報との対応関係を説明するための図、第１０図は第９図
のテーブル４１０による命令先取り動作を説明するだめ
の図、第１１図は予測失敗時における命令先取り動作開
始までの動作を説明するための図、第１２図は第１図の
命令先取り制御回路の詳細な構成を示す図、第１３図は
命令の処理の流れの概要を示す図、第１４図および第１
５図は従来の予測方式を用いた命令の処理の流れを示す
図、第１６図は本発明において、分岐命令の予測が的中
したときの命令の処理の流れを示す図、および第１７図
は本発明において分岐命令の予測が失敗したときの命令
の処理の流れを示す図である。 第１図から第１７図において、４０１−　命令アドレス
生成回路、４０２　　命令アドレス変換回路、４０３　
　命令解読回路、４０４　　オペランドアドレス生成回
路、４０５　・・オペランドアドレス変換回路、４０６
　　オペランド読出し回路、４０７　・・命令実行回路
、４０８・・命令記憶回路、４０９命令ハソフア、４１
０　・・分岐ヒストリテーブル（ＢＨＴ）、４１１　　
命令アドレスレジスタ（■鉦）、４１２　　命令アドレ
ス加算回路、４１３　・分岐情報バッファ、４１４　　
命令整列回路、４１５　　分岐情報切換回路、４１６・
　分岐情報レジスタ（映０）４１７　・分岐情報レジス
タ（ＱＲＩ）、　４１８　　分岐情報レジスタ（ＱＲ２
）、４１９・　分岐情報レジスタ（ＱＲ３）、４２０　
　予測確認回路、４２１　・アドレス生成回路、４２２
・・・・選択回路、４２３レジスタ（ＷＲ）、４２４・
　命令先取り制御回路、４２５　　フリップフロップ、
５０１．５０２−　記憶部、５０３．５０４．５０５．
５０６　　テスト回路、５０７　　　プライオリティ回
路、５０８　選択回路、５０９　　オア回路。 代理人　弁理士　　内　原　　　晋 クロン７ 第１／　圀 第１２図 第１３　暫 ｌ　ｔｏｌ　ｔｔ１ｔ２１　ｔ３’　ｔ４１　ｔｓｌ　
　ｔ６１ｔ７１　ｔＢ１第１４　　区 １ｔｏｌ　ｔｔ１ｔ２１ｔｓ１ｆ：４１　ｔｓｌ　　ｔ
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７６図 ／　＼ ８／　　　Ａｌ ｔｌｆ、：ｚｌｔｓｌｔりｌ　ｔｓ　ｌ　ｔ６１　ｔ７
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Claims (1)

1. 【特許請求の範囲】 情報処理装置における分岐命令のアドレスを指定する情
   報と該分岐命令に対応する分岐先アドレスを含む分岐情
   報とを対にして複数対記憶する分岐ヒストリテーブル手
   段と、 命令先取りにおいて先取りされる分岐命令のアドレスを
   指定する情報か前記分岐ヒストリテーブル手段に登録さ
   れているか否かを調べ該分岐命令の登録の判明に応答し
   て前記分岐ヒス）　ＩＪテーブル手段から対応する分岐
   情報を読み出す手段と、該分岐情報に従い命令の先取り
   動作を開始する命令先取り制御手段と、 命令実行装置で実行された分岐命令の分岐先アドレスの
   結果と該分岐命令の分岐ヒストリテーブル手段の分岐情
   報の分岐先アドレスとを比較し、該分岐命令の後続命令
   が正しく先取りされたか否かを確認する手段と、 前記確認手段により分岐命令の分岐予測が間違っている
   と判定された場合には、該分岐命令の正しい後続命令を
   取り出し実行する手段と、前記分岐命令の実行結果で前
   記分岐ヒス）　ＩＪテーブル手段中の該分岐命令情報を
   更新する手段とを含むことを特徴とする分岐先アドレス
   予測を行なう命令先取り装置。