JPH0695306B2 - 命令先取り装置 - Google Patents
命令先取り装置Info
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- JPH0695306B2 JPH0695306B2 JP61000323A JP32386A JPH0695306B2 JP H0695306 B2 JPH0695306 B2 JP H0695306B2 JP 61000323 A JP61000323 A JP 61000323A JP 32386 A JP32386 A JP 32386A JP H0695306 B2 JPH0695306 B2 JP H0695306B2
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- JP
- Japan
- Prior art keywords
- instruction
- branch
- address
- stage
- circuit
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、情報処理装置の命令シーケンスのステップに
含まれる分岐条件判定ステップ実行処理に先立って判定
結果を予測しつつ次の命令の先取りを行なう命令先取り
装置に関する。
含まれる分岐条件判定ステップ実行処理に先立って判定
結果を予測しつつ次の命令の先取りを行なう命令先取り
装置に関する。
〔従来の技術〕 従来、分岐ヒストリテーブルを用いて分岐予測を行なう
命令先取り装置としては、例えば特開昭59-91550号公報
に見られる装置が存在する。この従来装置は分岐命令の
アドレスを指定する情報とその分岐命令の分岐先アドレ
スを含む分岐情報とを対にして分岐ヒストリテーブルに
登録しておき、命令先取り動作としてキャッシュメモリ
から命令を取出す時に、先取りする命令のアドレスが分
岐命令のアドレスとして分岐ヒストリテーブルに登録さ
れているか否かを調べ、登録されていれば対応する分岐
先アドレスを用いて次の命令先取り動作を行なうよう制
御するもので、分岐ヒストリテーブルに登録された情報
が誤っていた場合には、その命令の分岐条件の判定を行
った後に分岐ヒストリテーブルの対応する情報を更新
し、その後に後続の命令の先取りをやり直すよう構成さ
れている。
命令先取り装置としては、例えば特開昭59-91550号公報
に見られる装置が存在する。この従来装置は分岐命令の
アドレスを指定する情報とその分岐命令の分岐先アドレ
スを含む分岐情報とを対にして分岐ヒストリテーブルに
登録しておき、命令先取り動作としてキャッシュメモリ
から命令を取出す時に、先取りする命令のアドレスが分
岐命令のアドレスとして分岐ヒストリテーブルに登録さ
れているか否かを調べ、登録されていれば対応する分岐
先アドレスを用いて次の命令先取り動作を行なうよう制
御するもので、分岐ヒストリテーブルに登録された情報
が誤っていた場合には、その命令の分岐条件の判定を行
った後に分岐ヒストリテーブルの対応する情報を更新
し、その後に後続の命令の先取りをやり直すよう構成さ
れている。
ところで、分岐ヒストリテーブルの情報は後述する第３
図に示すように分岐命令の実アドレスと分岐先実アドレ
スとで管理されるため、ページング処理によって、分岐
命令の存在していたページが別の論理アドレスのページ
と置き換えられ、その結果、前のページに存在していた
分岐命令の実アドレスが後のページの分岐命令でない命
令の実アドレスとたまたま一致すると、先取りされた命
令が分岐命令でないにもかかわらず、その命令の実アド
レスに対応する分岐情報中の分岐先実アドレスに従って
命令の先取り動作が行われてしまう。この場合、前記の
従来技術においては、後続の正しい命令が取り出される
のは、誤った分岐情報を持っていた命令の分岐条件判定
ステップが終了した後のこととなり、分岐命令の高速処
理をめざす分岐ヒストリテーブル技術が逆に他の命令の
処理速度の低下を招いてしまうという欠点がある。
図に示すように分岐命令の実アドレスと分岐先実アドレ
スとで管理されるため、ページング処理によって、分岐
命令の存在していたページが別の論理アドレスのページ
と置き換えられ、その結果、前のページに存在していた
分岐命令の実アドレスが後のページの分岐命令でない命
令の実アドレスとたまたま一致すると、先取りされた命
令が分岐命令でないにもかかわらず、その命令の実アド
レスに対応する分岐情報中の分岐先実アドレスに従って
命令の先取り動作が行われてしまう。この場合、前記の
従来技術においては、後続の正しい命令が取り出される
のは、誤った分岐情報を持っていた命令の分岐条件判定
ステップが終了した後のこととなり、分岐命令の高速処
理をめざす分岐ヒストリテーブル技術が逆に他の命令の
処理速度の低下を招いてしまうという欠点がある。
本発明はこのような従来の欠点を解消したもので、その
目的は、分岐命令でない命令に対する分岐情報が分岐ヒ
ストリテーブルに登録されていたため誤った命令先取り
動作が行われた場合、速やかに正しい後続の命令先取り
動作を行ない得るようにすることにある。
目的は、分岐命令でない命令に対する分岐情報が分岐ヒ
ストリテーブルに登録されていたため誤った命令先取り
動作が行われた場合、速やかに正しい後続の命令先取り
動作を行ない得るようにすることにある。
本発明の命令先取り装置は、上記目的を達成するため
に、情報処理装置における命令先取り装置において、 分岐命令の実アドレスを指定する情報と該分岐命令の分
岐先実アドレスを含む分岐情報とを対にして複数対記憶
する分岐ヒストリテーブル手段と、 命令先取り動作を行なう際に、該命令先取り動作におい
て先取りされる命令の実アドレスを指定する情報が前記
分岐ヒストリテーブル手段に登録されているか否かを調
べる第１の点検手段と、 前記命令先取り動作によって先取りされた命令が分岐命
令であるか否かを調べる第２の点検手段と、 前記第１の点検手段による登録の判明に応答して、前記
分岐ヒストリテーブル手段から対応する分岐情報を読出
し該分岐情報に従って命令先取り動作を継続せしめるよ
う制御し、且つ前記第１および第２の点検手段の結果に
基づき前記先取りされた命令が分岐命令でないのにかか
わらず前記分岐ヒストリテーブル手段から読出された分
岐情報に従って命令先取り動作が行なわれたことが判明
した時には、前記先取りされた命令の実行を待たずに後
続の誤った命令先取り動作を是正せしめるよう制御する
命令先取り制御手段とを備える。
に、情報処理装置における命令先取り装置において、 分岐命令の実アドレスを指定する情報と該分岐命令の分
岐先実アドレスを含む分岐情報とを対にして複数対記憶
する分岐ヒストリテーブル手段と、 命令先取り動作を行なう際に、該命令先取り動作におい
て先取りされる命令の実アドレスを指定する情報が前記
分岐ヒストリテーブル手段に登録されているか否かを調
べる第１の点検手段と、 前記命令先取り動作によって先取りされた命令が分岐命
令であるか否かを調べる第２の点検手段と、 前記第１の点検手段による登録の判明に応答して、前記
分岐ヒストリテーブル手段から対応する分岐情報を読出
し該分岐情報に従って命令先取り動作を継続せしめるよ
う制御し、且つ前記第１および第２の点検手段の結果に
基づき前記先取りされた命令が分岐命令でないのにかか
わらず前記分岐ヒストリテーブル手段から読出された分
岐情報に従って命令先取り動作が行なわれたことが判明
した時には、前記先取りされた命令の実行を待たずに後
続の誤った命令先取り動作を是正せしめるよう制御する
命令先取り制御手段とを備える。
命令先取り動作によって先取りされた命令が分岐命令で
ないにもかかわらず、その命令の実アドレスに対応する
分岐情報が分岐ヒストリテーブル手段に登録されてい
て、その分岐先実アドレスに従って誤った命令先取り動
作が行なわれると、命令先取り制御手段は、命令の分岐
条件判定ステップの終了を待たずに後続の誤った命令先
取り動作を是正する。
ないにもかかわらず、その命令の実アドレスに対応する
分岐情報が分岐ヒストリテーブル手段に登録されてい
て、その分岐先実アドレスに従って誤った命令先取り動
作が行なわれると、命令先取り制御手段は、命令の分岐
条件判定ステップの終了を待たずに後続の誤った命令先
取り動作を是正する。
次に本発明について図面を参照して詳細に説明する。
第１図を参照すると本発明の一実施例は、命令アドレス
生成回路（IA）401、命令アドレス変換回路（IT）402、
命令解読回路（ID）403、オペランドアドレス生成回路
（OA）404、オペランドアドレス変換回路（OT）405、オ
ペランド記憶回路を有するオペランド読出し回路（OC）
406、命令実行回路（EX）407、命令記憶回路（IC）40
8、命令バッファ409、分岐ヒストリテーブル（BHT）41
0、命令アドレスレジスタ411、命令アドレス加算回路41
2、分岐情報バッファ413、命令整列回路414、分岐情報
切換回路415、分岐情報レジスタ416,417,418,419,420、
選択回路421,422、命令先取り制御回路423、OAステージ
予測確認回路424、OTステージ予測確認回路425、OCステ
ージ予測確認回路426、EXステージ予測確認回路427、命
令アドレスリカバレジスタ428、アドレス生成回路430,4
31,432,比較回路433、レジスタ434,435、フリップフロ
ップ436,437,438,439,440,441から構成されている。
生成回路（IA）401、命令アドレス変換回路（IT）402、
命令解読回路（ID）403、オペランドアドレス生成回路
（OA）404、オペランドアドレス変換回路（OT）405、オ
ペランド記憶回路を有するオペランド読出し回路（OC）
406、命令実行回路（EX）407、命令記憶回路（IC）40
8、命令バッファ409、分岐ヒストリテーブル（BHT）41
0、命令アドレスレジスタ411、命令アドレス加算回路41
2、分岐情報バッファ413、命令整列回路414、分岐情報
切換回路415、分岐情報レジスタ416,417,418,419,420、
選択回路421,422、命令先取り制御回路423、OAステージ
予測確認回路424、OTステージ予測確認回路425、OCステ
ージ予測確認回路426、EXステージ予測確認回路427、命
令アドレスリカバレジスタ428、アドレス生成回路430,4
31,432,比較回路433、レジスタ434,435、フリップフロ
ップ436,437,438,439,440,441から構成されている。
なお、分岐ヒストリテーブル410が分岐ヒストリテーブ
ル手段及び第１の点検手段＊１を構成し、命令解読回路
403が第２の点検手段＊２を構成し、命令先取り制御回
路423とOAステージ予測確認回路424が命令先取り制御手
段を構成する。
ル手段及び第１の点検手段＊１を構成し、命令解読回路
403が第２の点検手段＊２を構成し、命令先取り制御回
路423とOAステージ予測確認回路424が命令先取り制御手
段を構成する。
命令記憶回路408およびオペランド読出し回路406内のオ
ペランド記憶回路は共に主記憶装置そのものであっても
よく、さらに命令記憶回路408が主記憶装置の命令部の
一部の写しである命令キャッシュメモリ，前記オペラン
ド記憶回路が主記憶装置のオペランド部の一部の写しで
あるオペランドキャッシュメモリとして構成しても良
い。
ペランド記憶回路は共に主記憶装置そのものであっても
よく、さらに命令記憶回路408が主記憶装置の命令部の
一部の写しである命令キャッシュメモリ，前記オペラン
ド記憶回路が主記憶装置のオペランド部の一部の写しで
あるオペランドキャッシュメモリとして構成しても良
い。
本発明は前述の命令の処理単位に対応した装置構成を必
ずしも有する必要はなく、例えば命令アドレス生成回路
401とオペランドアドレス生成回路404,命令アドレス変
換回路402とオペランドアドレス変換回路405,命令記憶
回路408とオペランド読出し回路406内の記憶回路が共用
されたコンピュータシステムにおいても適用され得る。
ずしも有する必要はなく、例えば命令アドレス生成回路
401とオペランドアドレス生成回路404,命令アドレス変
換回路402とオペランドアドレス変換回路405,命令記憶
回路408とオペランド読出し回路406内の記憶回路が共用
されたコンピュータシステムにおいても適用され得る。
第１図において、分岐ヒストリテーブル（BHT）410は分
岐命令のアドレスを指定する情報と該分岐命令の実行の
予測としての分岐成否フラグ（Ｖ）と分岐先アドレスと
を第３図に示すように対にして記憶している。命令記憶
回路408に対する命令アドレスレジスタ（IAR）411は、
命令読出しのリクエストアドレスを保持して命令の読出
し動作を実行する。
岐命令のアドレスを指定する情報と該分岐命令の実行の
予測としての分岐成否フラグ（Ｖ）と分岐先アドレスと
を第３図に示すように対にして記憶している。命令記憶
回路408に対する命令アドレスレジスタ（IAR）411は、
命令読出しのリクエストアドレスを保持して命令の読出
し動作を実行する。
さらに命令アドレスレジスタ（IAR）411は分岐ヒストリ
テーブル（BHT）410および命令アドレス加算回路412に
信号線101を介して接続されている。レジスタ411の内容
は分岐ヒストリテーブル（BHT）410を索引し、読出され
るべき命令のアドレスがそれに登録されているか否かを
示す信号を信号線106に出力する。登録されていれば対
応する分岐先アドレスが信号線105に読出される。登録
されていなければ命令アドレス加算回路412により後続
の命令語の命令先取りのためのアドレスが生成される。
テーブル（BHT）410および命令アドレス加算回路412に
信号線101を介して接続されている。レジスタ411の内容
は分岐ヒストリテーブル（BHT）410を索引し、読出され
るべき命令のアドレスがそれに登録されているか否かを
示す信号を信号線106に出力する。登録されていれば対
応する分岐先アドレスが信号線105に読出される。登録
されていなければ命令アドレス加算回路412により後続
の命令語の命令先取りのためのアドレスが生成される。
命令アドレス加算回路412は１回のリクエストで読出さ
れる命令語を8Byteと仮定したとき単に“IAR＋8"を出力
107に生成する回路である。命令バッファ409は、命令記
憶回路408から読出された8Byteの先取り命令語を蓄積し
命令処理部への命令の供給における待ち行列（Queue）
を形成する。命令整列回路414は、命令バッファ409が空
のとき信号線102を介して命令記憶回路408から読み出さ
れる、8Byteの命令語に対応して、また命令バッファ409
が空でないとき信号線103を介して前記命令バッファに
貯えられる8Byteの命令語に対応してそれぞれ命令を抽
出して信号線104を介して命令解読回路403に命令を供給
する回路である。
れる命令語を8Byteと仮定したとき単に“IAR＋8"を出力
107に生成する回路である。命令バッファ409は、命令記
憶回路408から読出された8Byteの先取り命令語を蓄積し
命令処理部への命令の供給における待ち行列（Queue）
を形成する。命令整列回路414は、命令バッファ409が空
のとき信号線102を介して命令記憶回路408から読み出さ
れる、8Byteの命令語に対応して、また命令バッファ409
が空でないとき信号線103を介して前記命令バッファに
貯えられる8Byteの命令語に対応してそれぞれ命令を抽
出して信号線104を介して命令解読回路403に命令を供給
する回路である。
命令解読回路403は信号線104を介して命令語が与えられ
ると、その命令語長を信号線112を介して分岐情報レジ
スタ417へ報告するとともに、その命令が分岐命令（無
条件分岐命令，条件分岐命令など分岐動作を行ない得る
命令）であるか否かを信号線113を介してOAステージ予
測確認回路424へ報告し、さらに、その命令が無条件分
岐命令であるか否かと、計数分岐命令（Branch on coun
t命令：以降BCT命令と呼ぶ）であるか否かを信号線114
を介してレジスタ435へセットする機能を有する。
ると、その命令語長を信号線112を介して分岐情報レジ
スタ417へ報告するとともに、その命令が分岐命令（無
条件分岐命令，条件分岐命令など分岐動作を行ない得る
命令）であるか否かを信号線113を介してOAステージ予
測確認回路424へ報告し、さらに、その命令が無条件分
岐命令であるか否かと、計数分岐命令（Branch on coun
t命令：以降BCT命令と呼ぶ）であるか否かを信号線114
を介してレジスタ435へセットする機能を有する。
分岐情報バッファ413は、命令バッファ409に格納される
命令語に対して用意されておりその命令語中に分岐成功
と予測された分岐命令が存在すれば、第７図に示す該分
岐命令の分岐情報を格納する回路であり、分岐命令のア
ドレスは信号線101を介して、また分岐情報としての分
岐先アドレスおよびＶビットは分岐ヒストリテーブル
（BHT）410から信号線105を介してそれぞれセットさ
れ、分岐成功と予測された分岐命令が存在しなければ、
Ｖビットは０に、命令アドレスは信号線101を介してそ
れぞれセットされる。
命令語に対して用意されておりその命令語中に分岐成功
と予測された分岐命令が存在すれば、第７図に示す該分
岐命令の分岐情報を格納する回路であり、分岐命令のア
ドレスは信号線101を介して、また分岐情報としての分
岐先アドレスおよびＶビットは分岐ヒストリテーブル
（BHT）410から信号線105を介してそれぞれセットさ
れ、分岐成功と予測された分岐命令が存在しなければ、
Ｖビットは０に、命令アドレスは信号線101を介してそ
れぞれセットされる。
分岐情報切換回路415は、命令バッファ409が空のとき信
号線101および105を介して与えられる前記分岐情報を、
そうでないときは分岐情報バッファ413を介して与えら
れる前記分岐情報をそれぞれ出力する。
号線101および105を介して与えられる前記分岐情報を、
そうでないときは分岐情報バッファ413を介して与えら
れる前記分岐情報をそれぞれ出力する。
レジスタ416,417および418はそれぞれ分岐命令の各処理
ステージに対応し、第８図に示す分岐情報を保持する。
分岐情報レジスタ419,420はその分岐先アドレス部を該
分岐命令の実行によって生成される実際の分岐先アドレ
スに置き換えて保持するレジスタである。
ステージに対応し、第８図に示す分岐情報を保持する。
分岐情報レジスタ419,420はその分岐先アドレス部を該
分岐命令の実行によって生成される実際の分岐先アドレ
スに置き換えて保持するレジスタである。
アドレス生成回路430,431,432は、それぞれ分岐情報レ
ジスタ417,418,420に保持される分岐命令のアドレス
と、該分岐命令自身の命令語長とを加算して分岐NOGO側
の命令の命令アドレスを生成する。
ジスタ417,418,420に保持される分岐命令のアドレス
と、該分岐命令自身の命令語長とを加算して分岐NOGO側
の命令の命令アドレスを生成する。
オペランドアドレス生成回路404は、命令の指定するオ
ペランドアドレスを生成するとともに、命令がBCT命令
である場合、そのBCT命令によって指定された汎用レジ
スタの保持する計数動作を行なうための値を信号線120
を介して比較回路433へ出力する機能を有する。
ペランドアドレスを生成するとともに、命令がBCT命令
である場合、そのBCT命令によって指定された汎用レジ
スタの保持する計数動作を行なうための値を信号線120
を介して比較回路433へ出力する機能を有する。
OAステージ予測確認回路424は、命令解読回路403で解読
した命令が分岐命令でないのに、対応する分岐情報が分
岐ヒストリテーブルから読出されたか否かを検出する回
路であり、信号線113を介して命令の解読結果を、信号
線115を介して分岐情報レジスタ416の保持するＶビット
をそれぞれ受取り、分岐命令でないのにＶビットが１で
ある時にはOAステージ予測失敗信号を信号線121を介し
て命令先取り制御回路423とフリップフロップ436へ出力
する。
した命令が分岐命令でないのに、対応する分岐情報が分
岐ヒストリテーブルから読出されたか否かを検出する回
路であり、信号線113を介して命令の解読結果を、信号
線115を介して分岐情報レジスタ416の保持するＶビット
をそれぞれ受取り、分岐命令でないのにＶビットが１で
ある時にはOAステージ予測失敗信号を信号線121を介し
て命令先取り制御回路423とフリップフロップ436へ出力
する。
比較回路433は、信号線120を介して与えられる計数値と
値“1"を比較し、計数値が１であれば計数値１信号を信
号線123を介してOTステージ予測確認回路425へ出力す
る。
値“1"を比較し、計数値が１であれば計数値１信号を信
号線123を介してOTステージ予測確認回路425へ出力す
る。
OTステージ予測確認回路425は、OAステージ予測確認回
路424の出力するOAステージ予測失敗信号を保持するフ
リップフロップ436の出力，命令が無条件分岐命令であ
るかBCT命令であるかを保持するレジスタ435の出力，比
較回路433の出力する計数値１信号，および分岐情報レ
ジスタ417の保持するＶビットより、無条件分岐命令な
のに対応する分岐情報のＶビットが０である時、および
BCT命令で且つ計数値１信号が出力されない即ち分岐を
行なう時なのに対応する分岐情報のＶビットが０である
時には、信号線129を介して命令先取り制御回路423へOT
ステージ予測失敗信号を、信号線130を介してフリップ
フロップ437へOTステージBHT更新指示信号を、信号線13
1を介してフリップフロップ438と選択回路421へOTステ
ージGO先取り指示信号をそれぞれ出力し、BCT命令で且
つ計数値１信号が出力された、即ち、分岐を行なわない
時なのに対応する分岐情報のＶビットが１である時に
は、信号線129と信号線130へそれぞれOTステージ予測失
敗信号とOTステージBHT更新指示信号を出力する。
路424の出力するOAステージ予測失敗信号を保持するフ
リップフロップ436の出力，命令が無条件分岐命令であ
るかBCT命令であるかを保持するレジスタ435の出力，比
較回路433の出力する計数値１信号，および分岐情報レ
ジスタ417の保持するＶビットより、無条件分岐命令な
のに対応する分岐情報のＶビットが０である時、および
BCT命令で且つ計数値１信号が出力されない即ち分岐を
行なう時なのに対応する分岐情報のＶビットが０である
時には、信号線129を介して命令先取り制御回路423へOT
ステージ予測失敗信号を、信号線130を介してフリップ
フロップ437へOTステージBHT更新指示信号を、信号線13
1を介してフリップフロップ438と選択回路421へOTステ
ージGO先取り指示信号をそれぞれ出力し、BCT命令で且
つ計数値１信号が出力された、即ち、分岐を行なわない
時なのに対応する分岐情報のＶビットが１である時に
は、信号線129と信号線130へそれぞれOTステージ予測失
敗信号とOTステージBHT更新指示信号を出力する。
選択回路421は、OTステージ予測確認回路425の出力する
OTステージGO先取り指示信号が１である時は命令アドレ
ス変換回路402の出力する分岐先アドレスを、０である
時はアドレス生成回路431の出力する分岐NOGO側のアド
レスを選択する。
OTステージGO先取り指示信号が１である時は命令アドレ
ス変換回路402の出力する分岐先アドレスを、０である
時はアドレス生成回路431の出力する分岐NOGO側のアド
レスを選択する。
OCステージ予測確認回路426は、OTステージBHT更新指示
信号を保持するフリップフロップ437の出力,OTステージ
GO先取り指示信号を保持するフリップフロップ438の出
力，命令アドレス変換回路402の出力する分岐先アドレ
ス，及び分岐情報レジスタ418の保持する予測された分
岐先アドレスとＶビットより、Ｖビットが１で分岐GOと
予測され、実際の分岐先アドレスと予測された分岐先ア
ドレスが異なっていて更にOTステージ以前で予測の失敗
が検出されていない時には、信号線140を介してOCステ
ージ予測失敗信号を命令先取り制御回路423へ、信号線1
56を介してフリップフロップ439へOCステージBHT更新指
示信号を、信号線141を介してフリップフロップ440へOC
ステージGO先取り指示信号をそれぞれ出力する。
信号を保持するフリップフロップ437の出力,OTステージ
GO先取り指示信号を保持するフリップフロップ438の出
力，命令アドレス変換回路402の出力する分岐先アドレ
ス，及び分岐情報レジスタ418の保持する予測された分
岐先アドレスとＶビットより、Ｖビットが１で分岐GOと
予測され、実際の分岐先アドレスと予測された分岐先ア
ドレスが異なっていて更にOTステージ以前で予測の失敗
が検出されていない時には、信号線140を介してOCステ
ージ予測失敗信号を命令先取り制御回路423へ、信号線1
56を介してフリップフロップ439へOCステージBHT更新指
示信号を、信号線141を介してフリップフロップ440へOC
ステージGO先取り指示信号をそれぞれ出力する。
EXステージ予測確認回路427は、OCステージBHT更新指示
信号を保持するフリップフロップ439の出力,OCステージ
GO先取り指示信号を保持するフリップフロップ440の出
力，分岐情報レジスタ419の保持するＶビット，及び命
令実行回路407の出力する分岐成否信号より、実際の分
岐成否とＶビットが異なり、且つ、OCステージ以前の予
測失敗の検出にともなう先取りのやり直しが行なわれて
いない時には、信号線147を介して命令先取り制御回路4
23へEXステージ予測失敗信号を、また、信号線148を介
して同じく命令先取り制御回路423とフリップフロップ4
41へEXステージBHT更新指示信号を出力する。
信号を保持するフリップフロップ439の出力,OCステージ
GO先取り指示信号を保持するフリップフロップ440の出
力，分岐情報レジスタ419の保持するＶビット，及び命
令実行回路407の出力する分岐成否信号より、実際の分
岐成否とＶビットが異なり、且つ、OCステージ以前の予
測失敗の検出にともなう先取りのやり直しが行なわれて
いない時には、信号線147を介して命令先取り制御回路4
23へEXステージ予測失敗信号を、また、信号線148を介
して同じく命令先取り制御回路423とフリップフロップ4
41へEXステージBHT更新指示信号を出力する。
選択回路422は分岐成否信号線149の状態に応答して該信
号線の状態が分岐GOを示すとき、信号線152を介して与
えられる分岐情報レジスタ420の保持する分岐先アドレ
スを選択し、分岐NOGOを示す時には信号線153を介して
与えられるアドレス生成回路432の出力を選択し、その
出力を信号線155を介してレジスタ434と命令アドレスリ
カバレジスタ428へ供給する。
号線の状態が分岐GOを示すとき、信号線152を介して与
えられる分岐情報レジスタ420の保持する分岐先アドレ
スを選択し、分岐NOGOを示す時には信号線153を介して
与えられるアドレス生成回路432の出力を選択し、その
出力を信号線155を介してレジスタ434と命令アドレスリ
カバレジスタ428へ供給する。
レジスタ434は、分岐予測が失敗した時に、分岐ヒスト
リテーブル（BHT）410を更新するためのものであり、命
令アドレスリカバレジスタ428は命令アドレスレジスタ
（IAR）411に分岐ヒストリテーブル410の内容を更新す
るためのライトアドレスがセットされた後に命令先取り
のための新たなアドレスを供給するためのものである。
リテーブル（BHT）410を更新するためのものであり、命
令アドレスリカバレジスタ428は命令アドレスレジスタ
（IAR）411に分岐ヒストリテーブル410の内容を更新す
るためのライトアドレスがセットされた後に命令先取り
のための新たなアドレスを供給するためのものである。
命令先取り制御回路423は、信号線121,129,140,147を介
してそれぞれ与えられるOA,OT,OC,EX各ステージの予測
失敗信号，及び信号線148を介して与えられるEXステー
ジBHT更新指示信号に基づいて、命令アドレスレジスタ
（IAR）411の入力と、命令アドレスリカバレジスタ426
の入力とを制御する回路である。
してそれぞれ与えられるOA,OT,OC,EX各ステージの予測
失敗信号，及び信号線148を介して与えられるEXステー
ジBHT更新指示信号に基づいて、命令アドレスレジスタ
（IAR）411の入力と、命令アドレスリカバレジスタ426
の入力とを制御する回路である。
第16図を参照すると、第１図に示す本発明の実施例にお
ける命令の処理は、次の８つの処理単位に分けられる。
ける命令の処理は、次の８つの処理単位に分けられる。
（１） IAステージ：実行すべき命令アドレス（論理ア
ドレス）が生成される。
ドレス）が生成される。
（２） ITステージ：生成された命令アドレスのアドレ
ス変換が行なわれる。
ス変換が行なわれる。
（３） ICステージ：変換された命令の実アドレスで記
憶装置から命令が読出される。
憶装置から命令が読出される。
（４） IDステージ：読出された命令が解読される。
（５） OAステージ：解読された命令のオペランドアド
レス（論理アドレス）が生成される。
レス（論理アドレス）が生成される。
（６） OTステージ：生成されたオペランドアドレスの
アドレス変換が行なわれる。
アドレス変換が行なわれる。
（７） OCステージ：変換されたオペランドの実アドレ
スで記憶装置からオペランドが読出される。
スで記憶装置からオペランドが読出される。
（８） EXステージ：命令が実行される。
上述のITステージ及びOTステージのアドレス変換におい
てアドレス変換バッファを設け必要な変換テーブルが該
アドレス変換バッファに存在すれば上記アドレス変換処
理は高速に実行し得る。また、上述のICステージおよび
OCステージの命令およびオペランドの読出し動作におい
て主記憶装置のデータの一部の写しを保持するキャッシ
ュメモリを設け必要な命令およびオペランドが該キャッ
シュメモリに存在すればICステージおよびOCステージの
処理は高速に行ない得る。
てアドレス変換バッファを設け必要な変換テーブルが該
アドレス変換バッファに存在すれば上記アドレス変換処
理は高速に実行し得る。また、上述のICステージおよび
OCステージの命令およびオペランドの読出し動作におい
て主記憶装置のデータの一部の写しを保持するキャッシ
ュメモリを設け必要な命令およびオペランドが該キャッ
シュメモリに存在すればICステージおよびOCステージの
処理は高速に行ない得る。
上述のIT,OTおよびIC,OCの各ステージの高速処理が可能
なとき、複数の命令の処理の流れを無駄なく実行する８
段のパイプライン制御が可能である。
なとき、複数の命令の処理の流れを無駄なく実行する８
段のパイプライン制御が可能である。
次に分岐ヒストリテーブル（BHT）410,OA,OT,OC,EX各ス
テージの予測確認回路424,425,426,427および命令先取
り制御回路423のブロック図とタイムチャートを参照し
ながら本実施例の動作を詳細に説明する。
テージの予測確認回路424,425,426,427および命令先取
り制御回路423のブロック図とタイムチャートを参照し
ながら本実施例の動作を詳細に説明する。
第２図を参照すると分岐ヒストリテーブル（BHT）410
は、ディレクトリ記憶部501、データ記憶部502、テスト
回路503,504,505,506、プライオリティ回路507、レベル
選択回路508、およびオア回路509を備えている。記憶部
501および502は、１回のリクエストに対して命令記憶回
路408から読出される命令語の単位をブロックの単位と
し、セット数m,レベル数ｎの記憶部である。
は、ディレクトリ記憶部501、データ記憶部502、テスト
回路503,504,505,506、プライオリティ回路507、レベル
選択回路508、およびオア回路509を備えている。記憶部
501および502は、１回のリクエストに対して命令記憶回
路408から読出される命令語の単位をブロックの単位と
し、セット数m,レベル数ｎの記憶部である。
第３図を参照すると、記憶部501には分岐命令の命令ア
ドレスの一部とその内容が有効か否かを示すＶビットが
格納され、記憶部502には分岐先アドレスの実アドレス
が格納されている。前記Ｖビットは対応する分岐ヒスト
リテーブル（BHT）410のワードの有効性を示すと同時に
該分岐命令の実行の予測としての分岐成否フラグの機能
を有する。
ドレスの一部とその内容が有効か否かを示すＶビットが
格納され、記憶部502には分岐先アドレスの実アドレス
が格納されている。前記Ｖビットは対応する分岐ヒスト
リテーブル（BHT）410のワードの有効性を示すと同時に
該分岐命令の実行の予測としての分岐成否フラグの機能
を有する。
この分岐ヒストリテーブル（BHT）410への索引は以下の
ようなセットアソシアティブ法によって行なわれる。
ようなセットアソシアティブ法によって行なわれる。
第２図に示されるテスト回路503,504,505及び506はテー
ブル410の各レベルに対応して命令アドレスレジスタ（I
AR）411に保持されるリクエストアドレスが各レベルのB
HT−AAi（ｉはレベルに対応するサフィクスを示す）に
登録されているか否かを示す信号を信号線1130,1131,11
32,1133に出力する。第４図を参照すると、テスト回路5
03,504,505および506のそれぞれは、一致回路701および
大小比較回路702から構成されている。
ブル410の各レベルに対応して命令アドレスレジスタ（I
AR）411に保持されるリクエストアドレスが各レベルのB
HT−AAi（ｉはレベルに対応するサフィクスを示す）に
登録されているか否かを示す信号を信号線1130,1131,11
32,1133に出力する。第４図を参照すると、テスト回路5
03,504,505および506のそれぞれは、一致回路701および
大小比較回路702から構成されている。
前記一致回路701では、命令アドレスレジスタ（IAR）41
1に保持されるリクエストアドレスの一部IAR（:4−17）
をセットアドレスとして読出された記憶部501の各レベ
ルの内容と前記レジスタ411の内容IAR（:4−17）とが比
較され、等しいアドレスが存在するか否かを検出する。
一致回路701の出力により命令アドレスレジスタ（IAR）
411に保持されるリクエストアドレスで読出されるべき
命令語の8Byteブロック中にすでに分岐ヒストリテーブ
ル（BHT）410に登録された分岐命令が存在するか否かが
判明する。しかしリクエストアドレスとそれが読出すべ
き分岐命令との対応をとるには上記一致検出のみでは不
十分である。第５図を参照すると、１回のリクエストで
読出される8Byteの命令語のブロック中に2Byte命令BC0,
A,BC1,BC2の４個の命令が存在する。命令BC0,BC1,BC2が
共に分岐成功と予測された分岐命令であるときには、各
々の分岐命令は共にそのアドレスの一部が記憶部（BHT
−AA）501に登録される。このとき他の分岐命令から命
令Ａに分岐して命令Ａのアドレス＜Ａ＞が前記命令語の
ブロックを読出すためのリクエストアドレスとして命令
アドレスレジスタ（IAR）411に保持されるときには、分
岐ヒストリテーブル（BHT）410から読出されるべき分岐
命令の情報は命令の実行の経路から分岐命令BC1の情報
でなければならない。
1に保持されるリクエストアドレスの一部IAR（:4−17）
をセットアドレスとして読出された記憶部501の各レベ
ルの内容と前記レジスタ411の内容IAR（:4−17）とが比
較され、等しいアドレスが存在するか否かを検出する。
一致回路701の出力により命令アドレスレジスタ（IAR）
411に保持されるリクエストアドレスで読出されるべき
命令語の8Byteブロック中にすでに分岐ヒストリテーブ
ル（BHT）410に登録された分岐命令が存在するか否かが
判明する。しかしリクエストアドレスとそれが読出すべ
き分岐命令との対応をとるには上記一致検出のみでは不
十分である。第５図を参照すると、１回のリクエストで
読出される8Byteの命令語のブロック中に2Byte命令BC0,
A,BC1,BC2の４個の命令が存在する。命令BC0,BC1,BC2が
共に分岐成功と予測された分岐命令であるときには、各
々の分岐命令は共にそのアドレスの一部が記憶部（BHT
−AA）501に登録される。このとき他の分岐命令から命
令Ａに分岐して命令Ａのアドレス＜Ａ＞が前記命令語の
ブロックを読出すためのリクエストアドレスとして命令
アドレスレジスタ（IAR）411に保持されるときには、分
岐ヒストリテーブル（BHT）410から読出されるべき分岐
命令の情報は命令の実行の経路から分岐命令BC1の情報
でなければならない。
従って前記レジスタ（IAR）411に保持されるリクエスト
アドレスと前記記憶部（BHT−AAi）501に保持される分
岐命令のアドレスとの関係が上記の一致条件とともに次
式の関係が成立するとき、対応するレベルのBHT−HITi
信号が生成される。なお、この信号は線130〜133を介し
てオア回路509に与えられ、該BHT−HITi信号のオア信号
が線106を介して出力され分岐予測信号（BHT−HIT信
号）となる。
アドレスと前記記憶部（BHT−AAi）501に保持される分
岐命令のアドレスとの関係が上記の一致条件とともに次
式の関係が成立するとき、対応するレベルのBHT−HITi
信号が生成される。なお、この信号は線130〜133を介し
てオア回路509に与えられ、該BHT−HITi信号のオア信号
が線106を介して出力され分岐予測信号（BHT−HIT信
号）となる。
BHT−HITi＝｛IAR（:4−17）＝BHT−AAi（:4−17）｝ ∩｛IAR（:29,30）≦BHT−AAi（:29,30）｝ ∩BHT−AAi（Ｖ） 再び第４図を参照すると、前記大小比較回路702は、こ
の条件を実現する回路である。
の条件を実現する回路である。
さらに前記信号BHT−HITiの条件が２個以上のレベルに
おいて成立したとき記憶部501の対応するレベル（BHT−
AAi）に保持される分岐命令のアドレスの8Byteブロック
内アドレスBHT−AAi（:29,30）の値の最も小さいレベル
が選択される必要がある。再び第５図を参照すると、命
令BC1およびBC2の分岐命令関係情報が格納される分岐ヒ
ストリテーブル410のレベルで前記信号BHT−HITi条件が
共に成立する。このとき命令の実行の経路から命令BC1
に対するレベルが選択される必要がある。
おいて成立したとき記憶部501の対応するレベル（BHT−
AAi）に保持される分岐命令のアドレスの8Byteブロック
内アドレスBHT−AAi（:29,30）の値の最も小さいレベル
が選択される必要がある。再び第５図を参照すると、命
令BC1およびBC2の分岐命令関係情報が格納される分岐ヒ
ストリテーブル410のレベルで前記信号BHT−HITi条件が
共に成立する。このとき命令の実行の経路から命令BC1
に対するレベルが選択される必要がある。
前記プライオリティ回路507は、前記信号BHT−HITiの２
個以上の成立に対するものであり、この出力により記憶
部BHT−DA502のセットアドレスIAR（:18−28）で示され
るエントリの分岐先アドレスがレベル選択回路508を介
して読出される。
個以上の成立に対するものであり、この出力により記憶
部BHT−DA502のセットアドレスIAR（:18−28）で示され
るエントリの分岐先アドレスがレベル選択回路508を介
して読出される。
第６図を参照すると、前記プライオリティ回路507はア
ンド回路601〜604およびオア回路605〜608から構成され
ている。アンド回路601〜604はｎ＋１個並列に配置され
ている。前記第２図におけるレベル選択回路508のｎ個
のレベルの選択信号は第６図における信号V0,V1,V2,V3
により以下のように与えられる。
ンド回路601〜604およびオア回路605〜608から構成され
ている。アンド回路601〜604はｎ＋１個並列に配置され
ている。前記第２図におけるレベル選択回路508のｎ個
のレベルの選択信号は第６図における信号V0,V1,V2,V3
により以下のように与えられる。
V0のとき V0L0,V0L1,…,V0Ln０ ・V1のとき V1L0,V1L1,…,V1Ln０ ・１・V2のとき V2L0,V2L1,…,V2Ln０ ・１・２・V3のとき V3L0,V3L1,…,V3Ln 以上のようにして第２図におけるレベル選択回路508か
ら読出された分岐情報は第１図の命令記憶回路408から
読出される命令と対応づけることが可能である。
ら読出された分岐情報は第１図の命令記憶回路408から
読出される命令と対応づけることが可能である。
第９図には、命令記憶回路408における命令と分岐ヒス
トリテーブル（BHT）410における分岐情報の上記対応関
係が示されている。命令の実行順序が命令A0,分岐命令B
C0,B1,BC1,B2,B3,BC2,C1,C2…と予測された場合であ
る。なお、＜Ａ＞はＡ命令のアドレスを、BCjは分岐命
令をそれぞれ示す。
トリテーブル（BHT）410における分岐情報の上記対応関
係が示されている。命令の実行順序が命令A0,分岐命令B
C0,B1,BC1,B2,B3,BC2,C1,C2…と予測された場合であ
る。なお、＜Ａ＞はＡ命令のアドレスを、BCjは分岐命
令をそれぞれ示す。
第10図を参照すると、第９図に示した分岐ヒストリテー
ブル（BHT）410による命令先取り動作は次のようにされ
る。リクエストアドレスの命令アドレスレジスタ411の
セットに応答して命令記憶回路408から命令語が読出さ
れ、これと同時にテーブル（BHT）410が索引される。信
号線106を介してBHT−HIT信号が出力されると記憶部BHT
−DA502の分岐先アドレス＜B1＞がアドレスレジスタ411
にセットされ、次の命令先取りが行なわれる。前記信号
線106を介してBHT−HIT信号が出力されないときには命
令アドレス加算回路412に命令Ａの８バイト境界アドレ
ス《Ａ》が与えられ、「８」加算されたアドレスが出力
され、次の命令先取りが逐次行なわれる。
ブル（BHT）410による命令先取り動作は次のようにされ
る。リクエストアドレスの命令アドレスレジスタ411の
セットに応答して命令記憶回路408から命令語が読出さ
れ、これと同時にテーブル（BHT）410が索引される。信
号線106を介してBHT−HIT信号が出力されると記憶部BHT
−DA502の分岐先アドレス＜B1＞がアドレスレジスタ411
にセットされ、次の命令先取りが行なわれる。前記信号
線106を介してBHT−HIT信号が出力されないときには命
令アドレス加算回路412に命令Ａの８バイト境界アドレ
ス《Ａ》が与えられ、「８」加算されたアドレスが出力
され、次の命令先取りが逐次行なわれる。
以上の命令の先取りに従えば命令記憶回路408から読出
される命令語は、テーブル（BHT）410の内容による予測
に従って順次読出され、命令バッファ409には予測され
た命令の実行順に格納することが可能である。
される命令語は、テーブル（BHT）410の内容による予測
に従って順次読出され、命令バッファ409には予測され
た命令の実行順に格納することが可能である。
このときたとえ信号BHT−HITが出力されても分岐予測方
向と反対側の命令先取り動作を一部行なわせしめた後に
分岐予測方向の命令先取り動作を行なってもよい。
向と反対側の命令先取り動作を一部行なわせしめた後に
分岐予測方向の命令先取り動作を行なってもよい。
以上のようにして命令先取りされた命令が分岐命令で第
１図の命令整列回路414により命令解読回路403に導かれ
たとき同時に該分岐命令に対応する分岐情報が最初の分
岐情報レジスタ416（QR0）にセットされる。
１図の命令整列回路414により命令解読回路403に導かれ
たとき同時に該分岐命令に対応する分岐情報が最初の分
岐情報レジスタ416（QR0）にセットされる。
以降前記分岐命令の処理の進行に伴い、前記分岐情報が
順次第2,第3,第4,第５の分岐情報レジスタ（QR1）417,
（QR2）418,（QR3）419,（QR4）420へと転送される。そ
してOA,OT,OC,EX各ステージの予測確認回路424,425,42
6,427によって該分岐命令の実際の実行処理結果と対応
する前記分岐情報とが各ステージ毎にチェックされる。
順次第2,第3,第4,第５の分岐情報レジスタ（QR1）417,
（QR2）418,（QR3）419,（QR4）420へと転送される。そ
してOA,OT,OC,EX各ステージの予測確認回路424,425,42
6,427によって該分岐命令の実際の実行処理結果と対応
する前記分岐情報とが各ステージ毎にチェックされる。
第11図を参照すると、前記OAステージ予測確認回路424
は、フリップフロップ1101,1102,ノット回路1103,およ
びアンド回路1104から構成されている。フリップフロッ
プ1101,1102にはそれぞれ信号線113を介して命令解読回
路403の出力する分岐命令を示す信号と、信号線115を介
して分岐情報レジスタ（QR0）416の保持するＶビットと
がセットされる。ノット回路1103とアンド回路1104とに
よって、フリップフロップ1101の出力が“0"で且つフリ
ップフロップ1102の出力が“1"である時、即ち命令を解
読した結果、分岐命令ではない命令なのに対応する分岐
情報が存在し、その分岐情報に従って命令先取りが行な
われた時には、信号線121にOAステージ予測失敗信号を
出力する。
は、フリップフロップ1101,1102,ノット回路1103,およ
びアンド回路1104から構成されている。フリップフロッ
プ1101,1102にはそれぞれ信号線113を介して命令解読回
路403の出力する分岐命令を示す信号と、信号線115を介
して分岐情報レジスタ（QR0）416の保持するＶビットと
がセットされる。ノット回路1103とアンド回路1104とに
よって、フリップフロップ1101の出力が“0"で且つフリ
ップフロップ1102の出力が“1"である時、即ち命令を解
読した結果、分岐命令ではない命令なのに対応する分岐
情報が存在し、その分岐情報に従って命令先取りが行な
われた時には、信号線121にOAステージ予測失敗信号を
出力する。
第12図を参照すると、前記OTステージ予測確認回路425
は、フリップフロップ1201,1202,1203,1204と真偽回路1
206,1207と、アンド回路1208,1209,1210,およびオア回
路1211,1212,1213とから構成されている。フリップフロ
ップ1201,1202には、レジスタ435の保持する無条件ブラ
ンチ命令を示すビットと、BCT命令を示すビットが信号
線122を介してそれぞれセットされ、フリップフロップ1
203には信号線123を介して比較回路433の出力する計数
値１信号がセットされ、フリップフロップ1204には分岐
情報レジスタ（QR1）の保持するＶビットが信号線126を
介してセットされ、オア回路1213には信号線144を介し
てOAステージ予測確認回路424が出力し且つフリップフ
ロップ436に保持されたOAステージ予測失敗信号の出力
が与えられる。真偽回路1206,1207,アンド回路1208,120
9,1210によってフリップフロップ1201,1204の出力がそ
れぞれ“1",“0"すなわち無条件ブランチ命令であるの
に対応する分岐情報が存在しなくて分岐GO側への命令先
取りが行なわれなかったときには、アンド回路1208の出
力が“1"になり、フリップフロップ1202,1203,1204の出
力がそれぞれ“1",“0",“0"である時すなわちBCT命令
であってそのBCT命令で指定された汎用レジスタの保持
する計数値が“1"ではなくて分岐を行なうBCT命令であ
るのに対応する分岐命令が存在しなくて分岐GO側への先
取り動作が行なわれなかった時にはアンド回路1209の出
力が“1"になり、フリップフロップ1202,1203,1204の出
力が全て“1"の時すなわちBCT命令であってそのBCT命令
で指定された汎用レジスタの保持する計数値が“1"であ
って、分岐を行なわないBCT命令であるのに対応する分
岐情報が存在して分岐GO側へ命令先取り動作が行なわれ
た時にはアンド回路1210の出力が“1"になる。更に、オ
ア回路1211,1212,1213によって無条件分岐命令あるいは
分岐を行なうBCT命令なのに分岐GO側への命令先取りが
行なわれなかった時には、OTステージGO先取り指示信号
が信号線131に、OTステージ予測失敗信号が信号線129
に、OTステージBHT更新指示信号が信号線130にそれぞれ
出力される。又、分岐を行なわないBCT命令なのに分岐G
O側への命令先取りが行なわれた時には、OTステージ予
測失敗信号とOTステージBHT更新指示信号とが出力され
る。なお、OTステージBHT更新指示信号は、OAステージ
で予測の失敗が検出され、OAステージ予測確認回路424
より、OAステージ予測失敗信号がフリップフロップ436
にセットされ、その出力が信号線144を介して与えられ
た時にも出力される。
は、フリップフロップ1201,1202,1203,1204と真偽回路1
206,1207と、アンド回路1208,1209,1210,およびオア回
路1211,1212,1213とから構成されている。フリップフロ
ップ1201,1202には、レジスタ435の保持する無条件ブラ
ンチ命令を示すビットと、BCT命令を示すビットが信号
線122を介してそれぞれセットされ、フリップフロップ1
203には信号線123を介して比較回路433の出力する計数
値１信号がセットされ、フリップフロップ1204には分岐
情報レジスタ（QR1）の保持するＶビットが信号線126を
介してセットされ、オア回路1213には信号線144を介し
てOAステージ予測確認回路424が出力し且つフリップフ
ロップ436に保持されたOAステージ予測失敗信号の出力
が与えられる。真偽回路1206,1207,アンド回路1208,120
9,1210によってフリップフロップ1201,1204の出力がそ
れぞれ“1",“0"すなわち無条件ブランチ命令であるの
に対応する分岐情報が存在しなくて分岐GO側への命令先
取りが行なわれなかったときには、アンド回路1208の出
力が“1"になり、フリップフロップ1202,1203,1204の出
力がそれぞれ“1",“0",“0"である時すなわちBCT命令
であってそのBCT命令で指定された汎用レジスタの保持
する計数値が“1"ではなくて分岐を行なうBCT命令であ
るのに対応する分岐命令が存在しなくて分岐GO側への先
取り動作が行なわれなかった時にはアンド回路1209の出
力が“1"になり、フリップフロップ1202,1203,1204の出
力が全て“1"の時すなわちBCT命令であってそのBCT命令
で指定された汎用レジスタの保持する計数値が“1"であ
って、分岐を行なわないBCT命令であるのに対応する分
岐情報が存在して分岐GO側へ命令先取り動作が行なわれ
た時にはアンド回路1210の出力が“1"になる。更に、オ
ア回路1211,1212,1213によって無条件分岐命令あるいは
分岐を行なうBCT命令なのに分岐GO側への命令先取りが
行なわれなかった時には、OTステージGO先取り指示信号
が信号線131に、OTステージ予測失敗信号が信号線129
に、OTステージBHT更新指示信号が信号線130にそれぞれ
出力される。又、分岐を行なわないBCT命令なのに分岐G
O側への命令先取りが行なわれた時には、OTステージ予
測失敗信号とOTステージBHT更新指示信号とが出力され
る。なお、OTステージBHT更新指示信号は、OAステージ
で予測の失敗が検出され、OAステージ予測確認回路424
より、OAステージ予測失敗信号がフリップフロップ436
にセットされ、その出力が信号線144を介して与えられ
た時にも出力される。
第13図を参照すると前記OCステージ予測確認回路426
は、レジスタ1301,1302,フリップフロップ1303,不一致
を検出する比較回路1306,真偽回路1307,アンド回路1308
およびオア回路1309,1310より構成されている。レジス
タ1301には、命令アドレス変換回路402より信号線133を
介して与えられる分岐命令の命令語より実際に求められ
た分岐先アドレスがセットされ、同じくレジスタ1302に
は、分岐情報レジスタ（QR2）418より信号線137を介し
て与えられる予測された分岐先アドレスがセットされ
る。フリップフロップ1303には同じく分岐情報レジスタ
（QR2）418の保持するＶビットがセットされ、真偽回路
1307とオア回路1310には、OTステージ予測確認回路425
が出力したOTステージBHT更新指示信号と、OTステージG
O先取り指示信号を受けたフリップフロップ437,438の出
力が、それぞれ信号線157と158を介して与えられる。比
較回路1306と真偽回路1307およびアンド回路1308によっ
て、比較回路1306,フリップフロップ1303の出力，信号
線157がそれぞれ“1",“1",“0",即ち、分岐ヒストリテ
ーブルに対応する分岐情報が存在し、その分岐情報に従
って後続の命令先取りが行なわれたその命令について、
OA,OTステージの予測確認回路で予測の失敗が検出され
ていなくて、なお且つ、予測された分岐先アドレスが実
際の分岐先アドレスと異なっていた時には、アンド回路
1308の出力が“1"になりOCステージ予測失敗信号が信号
線140に出力される。同時にオア回路1309,1310によって
OCステージBHT更新指示信号とOCステージGO先取り指示
信号がそれぞれ信号線156と141上に出力される。又、OC
ステージBHT更新指示信号とOCステージGO更新指示信号
は、それぞれOTステージ予測確認回路425より出力され
るOTステージBHT更新指示信号とOTステージGO先取り指
示信号とを受けたフリップフロップ437,438の出力が
“1"となった時にも出力される。
は、レジスタ1301,1302,フリップフロップ1303,不一致
を検出する比較回路1306,真偽回路1307,アンド回路1308
およびオア回路1309,1310より構成されている。レジス
タ1301には、命令アドレス変換回路402より信号線133を
介して与えられる分岐命令の命令語より実際に求められ
た分岐先アドレスがセットされ、同じくレジスタ1302に
は、分岐情報レジスタ（QR2）418より信号線137を介し
て与えられる予測された分岐先アドレスがセットされ
る。フリップフロップ1303には同じく分岐情報レジスタ
（QR2）418の保持するＶビットがセットされ、真偽回路
1307とオア回路1310には、OTステージ予測確認回路425
が出力したOTステージBHT更新指示信号と、OTステージG
O先取り指示信号を受けたフリップフロップ437,438の出
力が、それぞれ信号線157と158を介して与えられる。比
較回路1306と真偽回路1307およびアンド回路1308によっ
て、比較回路1306,フリップフロップ1303の出力，信号
線157がそれぞれ“1",“1",“0",即ち、分岐ヒストリテ
ーブルに対応する分岐情報が存在し、その分岐情報に従
って後続の命令先取りが行なわれたその命令について、
OA,OTステージの予測確認回路で予測の失敗が検出され
ていなくて、なお且つ、予測された分岐先アドレスが実
際の分岐先アドレスと異なっていた時には、アンド回路
1308の出力が“1"になりOCステージ予測失敗信号が信号
線140に出力される。同時にオア回路1309,1310によって
OCステージBHT更新指示信号とOCステージGO先取り指示
信号がそれぞれ信号線156と141上に出力される。又、OC
ステージBHT更新指示信号とOCステージGO更新指示信号
は、それぞれOTステージ予測確認回路425より出力され
るOTステージBHT更新指示信号とOTステージGO先取り指
示信号とを受けたフリップフロップ437,438の出力が
“1"となった時にも出力される。
第14図を参照すると、前記EXステージ予測確認回路427
は、フリップフロップ1401,真偽回路1402,1403,1404,論
理積の否定を求めるナンド回路1405,1406,アンド回路14
07,1408,及びオア回路1409,1410から構成されている。
真偽回路1402には、信号線149を介して命令実行回路407
の出力する分岐成否信号が与えられ、フリップフロップ
1401には、分岐情報レジスタ（QR3）419の保持するＶビ
ットがセットされ、ナンド回路1405,1406およびオア回
路1409につながる信号線159には、OCステージBHT更新指
示信号を受けたフリップフロップ439の出力が与えら
れ、真偽回路1404には、OCステージGO先取り指示信号を
受けたフリップフロップ440の出力が信号線160を介して
与えられる。前記の真偽回路1402,1403,1404,ナンド回
路1405,1406,アンド回路1407,1408によって、信号線149
の分岐成否信号，フリップフロップ1401の出力，信号線
159,信号線160がそれぞれ“1",“0",“0",“X"（“X"は
don′t careを示す）、あるいは、“1",“0",“1",
“0"、即ち、予測に従って後続の命令の先取りを分岐NO
GO側へ行なったその命令は、実際には分岐GOであり、分
岐成否信号が出力され、更にOCステージまでにその命令
についての予測の失敗が検出されておらず或いは検出さ
れていてもGO側への先取り指示が出力されていないとき
のみ、アンド回路1407の出力が“1"になり、同様に信号
線149,フリップフロップ1401の出力，信号線159,160が
それぞれ“0",“1",“0",“X"、あるいは“0",“1",
“1",“1"、すなわち、分岐GOと予測され、分岐GO側へ
後続の命令先取りを行なった命令が実際には分岐NOGOで
あり、分岐成否信号が出力されなくて且つOCステージま
でにその命令についての予測の失敗が検出されていない
か或いは検出されていても同時にGO側への先取り指示が
出ている場合のみ、アンド回路1408の出力が“1"にな
る。更にオア回路1409,1410によって、分岐GOと予測さ
れた命令が実際には分岐NOGOであり且つOCステージまで
に分岐NOGO側への先取り指示が出力されていない時、お
よび分岐NOGOと予測された命令が実際には分岐GOであり
且つOCステージまでに分岐GO側への先取り指示が出力さ
れていない時に、EXステージ予測失敗信号が信号線147
に、EXステージBHT更新指示信号が信号線148にそれぞれ
出力される。又、信号線148のEXステージBHT更新指示信
号は、OCステージまでに予測の失敗が検出され、OCステ
ージ予測確認回路426より出力されるOCステージBHT更新
指示信号を受けたフリップフロップ439が“1"となった
時にも出力される。
は、フリップフロップ1401,真偽回路1402,1403,1404,論
理積の否定を求めるナンド回路1405,1406,アンド回路14
07,1408,及びオア回路1409,1410から構成されている。
真偽回路1402には、信号線149を介して命令実行回路407
の出力する分岐成否信号が与えられ、フリップフロップ
1401には、分岐情報レジスタ（QR3）419の保持するＶビ
ットがセットされ、ナンド回路1405,1406およびオア回
路1409につながる信号線159には、OCステージBHT更新指
示信号を受けたフリップフロップ439の出力が与えら
れ、真偽回路1404には、OCステージGO先取り指示信号を
受けたフリップフロップ440の出力が信号線160を介して
与えられる。前記の真偽回路1402,1403,1404,ナンド回
路1405,1406,アンド回路1407,1408によって、信号線149
の分岐成否信号，フリップフロップ1401の出力，信号線
159,信号線160がそれぞれ“1",“0",“0",“X"（“X"は
don′t careを示す）、あるいは、“1",“0",“1",
“0"、即ち、予測に従って後続の命令の先取りを分岐NO
GO側へ行なったその命令は、実際には分岐GOであり、分
岐成否信号が出力され、更にOCステージまでにその命令
についての予測の失敗が検出されておらず或いは検出さ
れていてもGO側への先取り指示が出力されていないとき
のみ、アンド回路1407の出力が“1"になり、同様に信号
線149,フリップフロップ1401の出力，信号線159,160が
それぞれ“0",“1",“0",“X"、あるいは“0",“1",
“1",“1"、すなわち、分岐GOと予測され、分岐GO側へ
後続の命令先取りを行なった命令が実際には分岐NOGOで
あり、分岐成否信号が出力されなくて且つOCステージま
でにその命令についての予測の失敗が検出されていない
か或いは検出されていても同時にGO側への先取り指示が
出ている場合のみ、アンド回路1408の出力が“1"にな
る。更にオア回路1409,1410によって、分岐GOと予測さ
れた命令が実際には分岐NOGOであり且つOCステージまで
に分岐NOGO側への先取り指示が出力されていない時、お
よび分岐NOGOと予測された命令が実際には分岐GOであり
且つOCステージまでに分岐GO側への先取り指示が出力さ
れていない時に、EXステージ予測失敗信号が信号線147
に、EXステージBHT更新指示信号が信号線148にそれぞれ
出力される。又、信号線148のEXステージBHT更新指示信
号は、OCステージまでに予測の失敗が検出され、OCステ
ージ予測確認回路426より出力されるOCステージBHT更新
指示信号を受けたフリップフロップ439が“1"となった
時にも出力される。
第15図を参照すると、前記命令先取り制御回路423は、
フリップフロップ1501,真偽回路1502,1503,1504,1505,1
506,1507,アンド回路1508,1509,1510,1511,1512,1513,1
514,1515,1516,1517,1518とから構成されている。この
命令先取り制御回路423は、OA,OT,OC,EXの各ステージの
予測確認回路より出力される予測失敗信号と、EXステー
ジ予測確認回路427の出力するEXステージBHT更新指示信
号、並びに分岐ヒストリテーブル410の出力するBHT−HI
T信号に基づいて、命令アドレスレジスタ411の前段にあ
るセレクタおよび命令アドリスリカバレジスタ428の前
段にあるセレクタの選択指示信号を出力する。命令先取
り制御回路423の入力信号が全て“0"の時には、命令ア
ドレスレジスタ411の入力セレクタは信号線107上の命令
アドレス加算回路412の出力する＋８された命令アドレ
スを選択するよう制御され、次のマシンサイクルには、
命令アドレスレジスタ411には選択された命令アドレス
＋８がセットされる。信号線148,147を介してEXステー
ジ予測確認回路427よりEXステージBHT更新指示信号とEX
ステージ予測失敗信号とが与えられると、命令アドレス
リカバレジスタ428には命令実行回路407の出力する分岐
成否信号によって制御される選択回路422の出力，即ち
実際の分岐判定を行なった結果分岐GOであれば分岐情報
レジスタ（QR4）の保持する実際に命令語の指示により
求められた分岐先アドレスが、又、命令実行回路407の
分岐判定の結果分岐NOGOであれば、アドレス生成回路43
2の出力する分岐NOGO側のアドレスが、いずれの場合も
信号線155を介してセットされ、同時に命令アドレスレ
ジスタ411には分岐情報レジスタ（QR4）の保持する分岐
命令自身のアドレスが信号線151を介してセットされ
る。更にその１マシンサイクル後には、命令先取り制御
回路423は、入力信号が全て“0"であれば、EXステージB
HT更新指示信号を１マシンサイクル保持するフリップフ
ロップ1501の出力によって、命令アドレスレジスタ411
には、１マシンサイクル前に命令アドレスリカバレジス
タ428にセットされた実際の分岐判定結果による次に実
行すべき命令のアドレスが信号線162を介してセットさ
れるよう制御する。
フリップフロップ1501,真偽回路1502,1503,1504,1505,1
506,1507,アンド回路1508,1509,1510,1511,1512,1513,1
514,1515,1516,1517,1518とから構成されている。この
命令先取り制御回路423は、OA,OT,OC,EXの各ステージの
予測確認回路より出力される予測失敗信号と、EXステー
ジ予測確認回路427の出力するEXステージBHT更新指示信
号、並びに分岐ヒストリテーブル410の出力するBHT−HI
T信号に基づいて、命令アドレスレジスタ411の前段にあ
るセレクタおよび命令アドリスリカバレジスタ428の前
段にあるセレクタの選択指示信号を出力する。命令先取
り制御回路423の入力信号が全て“0"の時には、命令ア
ドレスレジスタ411の入力セレクタは信号線107上の命令
アドレス加算回路412の出力する＋８された命令アドレ
スを選択するよう制御され、次のマシンサイクルには、
命令アドレスレジスタ411には選択された命令アドレス
＋８がセットされる。信号線148,147を介してEXステー
ジ予測確認回路427よりEXステージBHT更新指示信号とEX
ステージ予測失敗信号とが与えられると、命令アドレス
リカバレジスタ428には命令実行回路407の出力する分岐
成否信号によって制御される選択回路422の出力，即ち
実際の分岐判定を行なった結果分岐GOであれば分岐情報
レジスタ（QR4）の保持する実際に命令語の指示により
求められた分岐先アドレスが、又、命令実行回路407の
分岐判定の結果分岐NOGOであれば、アドレス生成回路43
2の出力する分岐NOGO側のアドレスが、いずれの場合も
信号線155を介してセットされ、同時に命令アドレスレ
ジスタ411には分岐情報レジスタ（QR4）の保持する分岐
命令自身のアドレスが信号線151を介してセットされ
る。更にその１マシンサイクル後には、命令先取り制御
回路423は、入力信号が全て“0"であれば、EXステージB
HT更新指示信号を１マシンサイクル保持するフリップフ
ロップ1501の出力によって、命令アドレスレジスタ411
には、１マシンサイクル前に命令アドレスリカバレジス
タ428にセットされた実際の分岐判定結果による次に実
行すべき命令のアドレスが信号線162を介してセットさ
れるよう制御する。
信号線147のEXステージ予測失敗信号が“0"の時、信号
線140を介してOCステージ予測確認回路426よりOCステー
ジ予測失敗信号が与えられると、命令先取り制御回路42
3は、命令アドレスレジスタ411に、分岐情報レジスタ
（QR3）419の保持するOCステージにある命令の命令語よ
り求めた分岐GO側のアドレスを信号線143を介してセッ
トするよう制御する。この時、同時にEXステージBHT更
新指示信号も与えられれば、分岐情報レジスタ（QR3）4
19の保持するOCステージにある命令の分岐先アドレスは
命令アドレスリカバレジスタ428にセットされ、かわり
に命令アドレスレジスタ411には分岐情報レジスタ（QR
4）420の保持するEXステージにある命令の命令アドレス
がセットされ、その１マシンサイクル後には、命令先取
り制御回路423の全ての入力が“0"であれば命令アドレ
スリカバレジスタ428に１マシンサイクル前にセットさ
れた、１マシンサイクル前にはOCステージにあった命令
の実際の分岐GO側のアドレスが命令アドレスレジスタ41
1にセットされるよう制御する。
線140を介してOCステージ予測確認回路426よりOCステー
ジ予測失敗信号が与えられると、命令先取り制御回路42
3は、命令アドレスレジスタ411に、分岐情報レジスタ
（QR3）419の保持するOCステージにある命令の命令語よ
り求めた分岐GO側のアドレスを信号線143を介してセッ
トするよう制御する。この時、同時にEXステージBHT更
新指示信号も与えられれば、分岐情報レジスタ（QR3）4
19の保持するOCステージにある命令の分岐先アドレスは
命令アドレスリカバレジスタ428にセットされ、かわり
に命令アドレスレジスタ411には分岐情報レジスタ（QR
4）420の保持するEXステージにある命令の命令アドレス
がセットされ、その１マシンサイクル後には、命令先取
り制御回路423の全ての入力が“0"であれば命令アドレ
スリカバレジスタ428に１マシンサイクル前にセットさ
れた、１マシンサイクル前にはOCステージにあった命令
の実際の分岐GO側のアドレスが命令アドレスレジスタ41
1にセットされるよう制御する。
信号線147,140のEX,OC両ステージの予測失敗信号がとも
に“0"の時、信号線129を介してOTステージ予測確認回
路425よりOTステージ予測失敗信号が与えられると、命
令先取り制御回路423は、選択回路421の出力すなわちOT
ステージにある命令が無条件分岐命令か，実際には分岐
を行なうBCT命令であって対応する分岐情報が分岐ヒス
トリテーブルに存在しなくて分岐NOGO側に先取りが行な
われた時には、命令アドレス変換回路402の出力する分
岐GO側のアドレスが、又実際には分岐を行なわないBCT
命令であって対応する分岐情報が分岐ヒストリテーブル
より読出されて分岐GO側へ後続の命令先取りが行なわれ
た時にはアドレス生成回路431の出力する分岐NOGO側の
アドレスが、いずれもOTステージ予測確認回路425が信
号線131を介して出力するOTステージGO先取り指示信号
の制御によって選択回路421で選択されたその結果を信
号線139を介して命令アドレスレジスタ411にセットする
よう制御する。この時、同時にEXステージBHT更新指示
信号も与えられれば、選択回路421の出力は、命令アド
レスリカバレジスタ428にセットされ、かわりに命令ア
ドレスレジスタ411には分岐情報レジスタ（QR4）420の
保持するEXステージにある命令の命令アドレスが信号線
151を介してセットされ、その１マシンサイクル後に
は、命令先取り制御回路423の全ての入力が“0"であれ
ば、命令アドレスリカバレジスタ428に１マシンサイク
ル前にセットされた、１マシンサイクル前にはOTステー
ジにあった無条件分岐命令かBCT命令の後続の命令の先
取りやり直しのためのアドレスが信号線162を介して命
令アドレスレジスタ411にセットされるよう制御する。
に“0"の時、信号線129を介してOTステージ予測確認回
路425よりOTステージ予測失敗信号が与えられると、命
令先取り制御回路423は、選択回路421の出力すなわちOT
ステージにある命令が無条件分岐命令か，実際には分岐
を行なうBCT命令であって対応する分岐情報が分岐ヒス
トリテーブルに存在しなくて分岐NOGO側に先取りが行な
われた時には、命令アドレス変換回路402の出力する分
岐GO側のアドレスが、又実際には分岐を行なわないBCT
命令であって対応する分岐情報が分岐ヒストリテーブル
より読出されて分岐GO側へ後続の命令先取りが行なわれ
た時にはアドレス生成回路431の出力する分岐NOGO側の
アドレスが、いずれもOTステージ予測確認回路425が信
号線131を介して出力するOTステージGO先取り指示信号
の制御によって選択回路421で選択されたその結果を信
号線139を介して命令アドレスレジスタ411にセットする
よう制御する。この時、同時にEXステージBHT更新指示
信号も与えられれば、選択回路421の出力は、命令アド
レスリカバレジスタ428にセットされ、かわりに命令ア
ドレスレジスタ411には分岐情報レジスタ（QR4）420の
保持するEXステージにある命令の命令アドレスが信号線
151を介してセットされ、その１マシンサイクル後に
は、命令先取り制御回路423の全ての入力が“0"であれ
ば、命令アドレスリカバレジスタ428に１マシンサイク
ル前にセットされた、１マシンサイクル前にはOTステー
ジにあった無条件分岐命令かBCT命令の後続の命令の先
取りやり直しのためのアドレスが信号線162を介して命
令アドレスレジスタ411にセットされるよう制御する。
信号線147,140,129のEX,OC,OTの各ステージの予測失敗
信号が“0"の時、信号線121を介してOAステージ予測確
認回路424よりOAステージ予測失敗信号が与えられる
と、命令先取り制御回路423は、アドレス生成回路430が
出力するOAステージにある命令の分岐NOGO側の命令アド
レスを信号線128を介して命令アドレスレジスタ411にセ
ットするよう制御する。この時同時に、EXステージBHT
更新指示信号が与えられれば、アドレス生成回路430の
出力は命令アドレスリカバレジスタ428にセットされ、
命令アドレスレジスタ411には、かわりに分岐情報レジ
スタ（QR4）420の保持するEXステージにある命令の命令
アドレスが信号線151を介してセットされ、その１マシ
ンサイクル後には、命令先取り制御回路423の全ての入
力が“0"であれば、１マシンサイクル前に命令アドレス
リカバレジスタにセットされたアドレスが信号線162を
介して命令アドレスレジスタ411にセットされるよう制
御する。
信号が“0"の時、信号線121を介してOAステージ予測確
認回路424よりOAステージ予測失敗信号が与えられる
と、命令先取り制御回路423は、アドレス生成回路430が
出力するOAステージにある命令の分岐NOGO側の命令アド
レスを信号線128を介して命令アドレスレジスタ411にセ
ットするよう制御する。この時同時に、EXステージBHT
更新指示信号が与えられれば、アドレス生成回路430の
出力は命令アドレスリカバレジスタ428にセットされ、
命令アドレスレジスタ411には、かわりに分岐情報レジ
スタ（QR4）420の保持するEXステージにある命令の命令
アドレスが信号線151を介してセットされ、その１マシ
ンサイクル後には、命令先取り制御回路423の全ての入
力が“0"であれば、１マシンサイクル前に命令アドレス
リカバレジスタにセットされたアドレスが信号線162を
介して命令アドレスレジスタ411にセットされるよう制
御する。
信号線147,140,129,121のEX,OC,OT,OAの各ステージの予
測失敗信号が全て“0"の時、信号線106を介して分岐ヒ
ストリテーブル410よりBHT−HIT信号が与えられると、
命令先取り制御回路423は、分岐ヒストリテーブル410の
出力するICステージにある命令の予測された分岐アドレ
スを信号線105を介して命令アドレスレジスタ411にセッ
トするよう制御する。この時、同時にEXステージBHT更
新指示信号も与えられると、信号線105の分岐ヒストリ
テーブル410より読出された分岐先アドレスは、命令ア
ドレスリカバレジスタ428にセットされ、命令アドレス
レジスタ411には、かわりにEXステージにある命令の命
令アドレスが分岐情報レジスタ（QR4）420より信号線15
1を介してセットされ、その１マシンサイクル後には、
命令先取り制御回路423の全ての入力が“0"であれば１
マシンサイクル前にセットされた命令アドレスリカバレ
ジスタ428の内容が命令アドレスレジスタ411にセットさ
れるよう制御する。
測失敗信号が全て“0"の時、信号線106を介して分岐ヒ
ストリテーブル410よりBHT−HIT信号が与えられると、
命令先取り制御回路423は、分岐ヒストリテーブル410の
出力するICステージにある命令の予測された分岐アドレ
スを信号線105を介して命令アドレスレジスタ411にセッ
トするよう制御する。この時、同時にEXステージBHT更
新指示信号も与えられると、信号線105の分岐ヒストリ
テーブル410より読出された分岐先アドレスは、命令ア
ドレスリカバレジスタ428にセットされ、命令アドレス
レジスタ411には、かわりにEXステージにある命令の命
令アドレスが分岐情報レジスタ（QR4）420より信号線15
1を介してセットされ、その１マシンサイクル後には、
命令先取り制御回路423の全ての入力が“0"であれば１
マシンサイクル前にセットされた命令アドレスリカバレ
ジスタ428の内容が命令アドレスレジスタ411にセットさ
れるよう制御する。
信号線147,140,129,121のEX,OC,OT,OA各ステージの予測
失敗信号および信号線106のBHT−HIT信号が全て“0"の
時に信号線148を介してEXステージ予測確認回路427より
EXステージBHT更新指示信号が与えられると、命令先取
り制御回路423は、命令アドレスリカバレジスタ428に信
号線107を介して命令アドレス加算回路412の出力をセッ
トし、命令アドレスレジスタ411にはEXステージにある
命令の命令アドレスを分岐情報レジスタ（QR4）420より
信号線151を介してセットし、その１マシンサイクル後
には、命令先取り制御回路423の全ての入力が“0"であ
れば、１マシンサイクル前に命令アドレスリカバレジス
タ428にセットされたアドレスを命令アドレスレジスタ4
11にセットするよう制御する。
失敗信号および信号線106のBHT−HIT信号が全て“0"の
時に信号線148を介してEXステージ予測確認回路427より
EXステージBHT更新指示信号が与えられると、命令先取
り制御回路423は、命令アドレスリカバレジスタ428に信
号線107を介して命令アドレス加算回路412の出力をセッ
トし、命令アドレスレジスタ411にはEXステージにある
命令の命令アドレスを分岐情報レジスタ（QR4）420より
信号線151を介してセットし、その１マシンサイクル後
には、命令先取り制御回路423の全ての入力が“0"であ
れば、１マシンサイクル前に命令アドレスリカバレジス
タ428にセットされたアドレスを命令アドレスレジスタ4
11にセットするよう制御する。
次に第１図およびタイムチャートを参照しながら本実施
例の動作を詳細に説明する。
例の動作を詳細に説明する。
第17図は、分岐命令ではない命令A1のアドレスを分岐命
令のアドレスとして指定する誤った分岐情報が分岐ヒス
トリテーブル410に存在し、命令先取り制御回路423が誤
った分岐情報に従って命令A1の後続の命令として命令C1
を取出して実行している動作を示すタイムチャートであ
る。
令のアドレスとして指定する誤った分岐情報が分岐ヒス
トリテーブル410に存在し、命令先取り制御回路423が誤
った分岐情報に従って命令A1の後続の命令として命令C1
を取出して実行している動作を示すタイムチャートであ
る。
第１図および第17図を参照すると、マシンサイクル０の
時刻において、分岐命令ではない命令A1のアドレス＜A1
＞が命令アドレスレジスタ411にセットされ、命令A1のI
Cステージが実行される。アドレス＜A1＞は信号線101を
介して命令記憶回路408へ与えられ命令語の取出しが行
なわれるとともに、分岐ヒストリテーブル410にも与え
られ、アドレス＜A1＞を分岐命令のアドレスとして指定
する分岐情報の取出しが行なわれる。その結果、誤った
分岐情報が取出され、BHT−HIT信号が信号線106上に出
力される。このため、命令先取り制御回路423は、命令
アドレスレジスタ411の入力セレクタに分岐情報より得
られた分岐先アドレス＜C1＞が出力されている信号線10
5を選択するよう指示する。
時刻において、分岐命令ではない命令A1のアドレス＜A1
＞が命令アドレスレジスタ411にセットされ、命令A1のI
Cステージが実行される。アドレス＜A1＞は信号線101を
介して命令記憶回路408へ与えられ命令語の取出しが行
なわれるとともに、分岐ヒストリテーブル410にも与え
られ、アドレス＜A1＞を分岐命令のアドレスとして指定
する分岐情報の取出しが行なわれる。その結果、誤った
分岐情報が取出され、BHT−HIT信号が信号線106上に出
力される。このため、命令先取り制御回路423は、命令
アドレスレジスタ411の入力セレクタに分岐情報より得
られた分岐先アドレス＜C1＞が出力されている信号線10
5を選択するよう指示する。
次のマシンサイクル１の時刻においては、誤った分岐情
報による分岐先アドレス＜C1＞が命令アドレスレジスタ
411にセットされて、命令C1のICステージが実行される
とともに、命令A1のIDステージが実行される。命令解読
回路403は、命令A1が分岐命令ではないことから、命令
解読結果が分岐命令であることを示す信号113には“0"
を出力して命令A1が分岐命令でないことをOAステージ予
測確認回路424へ通知するとともに、命令A1の命令語長
を分岐情報レジスタ（QR1）417への信号線112に出力す
る。同時に、分岐情報レジスタ（QR0）416に保持された
命令A1のアドレス＜A1＞とＶビット，分岐先アドレス＜
C1＞のうちＶビットが信号線115に出力される。
報による分岐先アドレス＜C1＞が命令アドレスレジスタ
411にセットされて、命令C1のICステージが実行される
とともに、命令A1のIDステージが実行される。命令解読
回路403は、命令A1が分岐命令ではないことから、命令
解読結果が分岐命令であることを示す信号113には“0"
を出力して命令A1が分岐命令でないことをOAステージ予
測確認回路424へ通知するとともに、命令A1の命令語長
を分岐情報レジスタ（QR1）417への信号線112に出力す
る。同時に、分岐情報レジスタ（QR0）416に保持された
命令A1のアドレス＜A1＞とＶビット，分岐先アドレス＜
C1＞のうちＶビットが信号線115に出力される。
マシンサイクル２の時刻においては、命令C1のIDステー
ジと命令C1の後続の命令C2のICステージが実行されると
共に、命令A1のOAステージが実行される。同時にOAステ
ージ予測確認回路424は、前のマシンサイクルで信号線1
13および115を介して与えられた情報より、今OAステー
ジにある命令A1が分岐命令でないにもかかわらず分岐情
報が存在し、分岐GO側へ後続の命令の先取りを行なった
ことを示すOAステージ予測失敗信号を信号線121へ出力
する。同時にアドレス生成回路430は、分岐情報レジス
タ（QR1）417の保持する命令A1のアドレス＜A1＞と命令
A1の命令語長を加算し、命令A1のNOGO側の後続の命令の
アドレス＜A2＞を生成し、信号線128上に出力する。命
令先取り制御回路423は、OAステージ予測確認回路424の
出力する信号線121のOAステージ予測失敗信号により、
命令アドレスレジスタ411の入力セレクタに、信号線128
上のOAステージからの命令A1の分岐NOGO側のアドレス＜
A2＞を選択するよう指示する。又、OAステージ予測失敗
信号が出力されたことにより、OAステージより前のステ
ージにある予測側に後続する命令C1,C2の動作はすべて
キャンセルされる。
ジと命令C1の後続の命令C2のICステージが実行されると
共に、命令A1のOAステージが実行される。同時にOAステ
ージ予測確認回路424は、前のマシンサイクルで信号線1
13および115を介して与えられた情報より、今OAステー
ジにある命令A1が分岐命令でないにもかかわらず分岐情
報が存在し、分岐GO側へ後続の命令の先取りを行なった
ことを示すOAステージ予測失敗信号を信号線121へ出力
する。同時にアドレス生成回路430は、分岐情報レジス
タ（QR1）417の保持する命令A1のアドレス＜A1＞と命令
A1の命令語長を加算し、命令A1のNOGO側の後続の命令の
アドレス＜A2＞を生成し、信号線128上に出力する。命
令先取り制御回路423は、OAステージ予測確認回路424の
出力する信号線121のOAステージ予測失敗信号により、
命令アドレスレジスタ411の入力セレクタに、信号線128
上のOAステージからの命令A1の分岐NOGO側のアドレス＜
A2＞を選択するよう指示する。又、OAステージ予測失敗
信号が出力されたことにより、OAステージより前のステ
ージにある予測側に後続する命令C1,C2の動作はすべて
キャンセルされる。
マシンサイクル３においては、命令A1のOTステージが実
行され、同時に命令アドレスレジスタ411には命令A1の
後続の命令のアドレス＜A2＞がセットされ、命令A2のIC
ステージも実行される。フリップフロップ436は、前の
マシンサイクルで出力されたOAステージ予測失敗信号を
受けて“1"にセットされ、今OTステージにある命令A1の
分岐情報が誤っており、正しく更新しなければならない
ことを示す。
行され、同時に命令アドレスレジスタ411には命令A1の
後続の命令のアドレス＜A2＞がセットされ、命令A2のIC
ステージも実行される。フリップフロップ436は、前の
マシンサイクルで出力されたOAステージ予測失敗信号を
受けて“1"にセットされ、今OTステージにある命令A1の
分岐情報が誤っており、正しく更新しなければならない
ことを示す。
次のマシンサイクル４において、命令A1はOCステージを
実行し、命令A2のIDステージ，命令A2の後続の命令A3の
ICステージが実行される。フリップフロップ437には、
フリップフロップ436を受けて“1"がセットされ、フリ
ップフロップ438は“0"を保持し、合わせて現在OCステ
ージにある命令A1の分岐情報が誤っており、正しく更新
する必要のあることを並びに命令A1についての予測に従
った後続の命令先取りはキャンセルされて既にNOGO側へ
の命令先取り動作の実行が改めて行なわれたことを示
す。
実行し、命令A2のIDステージ，命令A2の後続の命令A3の
ICステージが実行される。フリップフロップ437には、
フリップフロップ436を受けて“1"がセットされ、フリ
ップフロップ438は“0"を保持し、合わせて現在OCステ
ージにある命令A1の分岐情報が誤っており、正しく更新
する必要のあることを並びに命令A1についての予測に従
った後続の命令先取りはキャンセルされて既にNOGO側へ
の命令先取り動作の実行が改めて行なわれたことを示
す。
マシンサイクル５においては、命令A1のEXステージが実
行される。命令実行回路407は命令A1が分岐命令ではな
いことから信号線149の分岐成否信号に分岐NOGOを示す
“0"を出力する。このため、選択回路422は、分岐情報
レジスタ（QR4）の保持する命令A1のアドレス＜A1＞と
命令A1の命令語長をアドレス生成回路432で加算した結
果得られるアドレス＜A2＞を選択し信号線155上に出力
する。また、信号線151には、命令A1のアドレス＜A1＞
が出力される。一方フリップフロップ439,440は、フリ
ップフロップ437,438の内容をOCステージ予測確認回路4
26を通して受け、それぞれ“1",“0"にセットされる。E
Xステージ予測確認回路427は、信号線149の分岐成否信
号と、前のマシンサイクルで信号線146を介して与えら
れた分岐情報レジスタ（QR3）419の保持していた命令A1
の分岐情報のＶビット，およびフリップフロップ439,44
0とから、信号線148上のEXステージBHT更新指示信号と
して“1"を出力し、信号線147のEXステージ予測失敗信
号には“0"を出力することによって、命令A1についての
分岐情報が存在し、その情報に従って分岐GO側へ後続の
命令先取りを行なったにもかかわらず、命令A1は実際に
は分岐動作を行なわないこと、しかしながら後続の誤っ
た分岐先取り動作はキャンセルされて既に分岐NOGO側へ
の命令取出し動作が行なわれているため、EXステージで
は命令先取りのやり直しを指示する必要のないことを示
すとともに、命令A1についての分岐情報の更新が必要な
ことを示す。これを受けて、命令先取り制御回路423
は、命令アドレスレジスタ411の入力セレクタに対し信
号線151上の命令A1のアドレス＜A1＞を選択するよう指
示し、命令アドレスリカバレジスタ428の入力セレクタ
に対しては、信号線107上のアドレス＜A2＞＋24を選択
するよう指示する。もしこの時、命令アドレスレジスタ
411の保持するアドレス＜A2＞＋16に対応する分岐情報
が分岐ヒストリテーブルに存在し、BHT−HIT信号が信号
線106を介して与えられれば、命令先取り制御回路423
は、命令アドレスリカバレジスタ428の入力セレクタに
対しては、信号線105上に出力される，分岐ヒストリテ
ーブル410より取出された分岐情報の示す分岐先アドレ
スを、またOAステージにある命令A2についてOAステージ
予測確認回路424より信号線121を介してOAステージ予測
失敗信号が与えられれば信号線128上のアドレスを選択
するよう指示する。
行される。命令実行回路407は命令A1が分岐命令ではな
いことから信号線149の分岐成否信号に分岐NOGOを示す
“0"を出力する。このため、選択回路422は、分岐情報
レジスタ（QR4）の保持する命令A1のアドレス＜A1＞と
命令A1の命令語長をアドレス生成回路432で加算した結
果得られるアドレス＜A2＞を選択し信号線155上に出力
する。また、信号線151には、命令A1のアドレス＜A1＞
が出力される。一方フリップフロップ439,440は、フリ
ップフロップ437,438の内容をOCステージ予測確認回路4
26を通して受け、それぞれ“1",“0"にセットされる。E
Xステージ予測確認回路427は、信号線149の分岐成否信
号と、前のマシンサイクルで信号線146を介して与えら
れた分岐情報レジスタ（QR3）419の保持していた命令A1
の分岐情報のＶビット，およびフリップフロップ439,44
0とから、信号線148上のEXステージBHT更新指示信号と
して“1"を出力し、信号線147のEXステージ予測失敗信
号には“0"を出力することによって、命令A1についての
分岐情報が存在し、その情報に従って分岐GO側へ後続の
命令先取りを行なったにもかかわらず、命令A1は実際に
は分岐動作を行なわないこと、しかしながら後続の誤っ
た分岐先取り動作はキャンセルされて既に分岐NOGO側へ
の命令取出し動作が行なわれているため、EXステージで
は命令先取りのやり直しを指示する必要のないことを示
すとともに、命令A1についての分岐情報の更新が必要な
ことを示す。これを受けて、命令先取り制御回路423
は、命令アドレスレジスタ411の入力セレクタに対し信
号線151上の命令A1のアドレス＜A1＞を選択するよう指
示し、命令アドレスリカバレジスタ428の入力セレクタ
に対しては、信号線107上のアドレス＜A2＞＋24を選択
するよう指示する。もしこの時、命令アドレスレジスタ
411の保持するアドレス＜A2＞＋16に対応する分岐情報
が分岐ヒストリテーブルに存在し、BHT−HIT信号が信号
線106を介して与えられれば、命令先取り制御回路423
は、命令アドレスリカバレジスタ428の入力セレクタに
対しては、信号線105上に出力される，分岐ヒストリテ
ーブル410より取出された分岐情報の示す分岐先アドレ
スを、またOAステージにある命令A2についてOAステージ
予測確認回路424より信号線121を介してOAステージ予測
失敗信号が与えられれば信号線128上のアドレスを選択
するよう指示する。
次のマシンサイクル６において、命令A1は、分岐ヒスト
リテーブル410内の命令A1についての分岐情報の更新を
行なうHUステージを実行する。先ず、フリップフロップ
441は前のマシンサイクルで信号線148上に出力されたEX
ステージBHT更新指示信号を受けて“1"にセットされ、
信号線154を介してその出力は分岐ヒストリテーブル410
へ送られる。又、レジスタ434には、同じく前のマシン
サイクルで信号線155上に出力されていた命令アドレス
＜A2＞がセットされ、命令アドレスレジスタ411には、
同じく前のマシンサイクルで信号線151上に出力されて
いた命令アドレス＜A1＞が、また命令アドレスリカバレ
ジスタ428には前のマシンサイクルで信号線107上に出力
されていたアドレス＜A2＞＋24がそれぞれセットされ
る。これに応答して分岐ヒストリテーブル410内の命令A
1についての分岐情報の更新が行なわれ、A1についての
分岐情報のＶビットがリセットされ、これ以降命令A1は
分岐命令としては扱われなくなる。一方この時、命令先
取り制御回路423は、命令アドレスレジスタ411の入力セ
レクタに対して、信号線162上に出力されている命令ア
ドレスリカバレジスタ428の保持するアドレス＜A2＞＋2
4を選択するよう指示する。もしこの時、OTステージに
ある命令A2について、OTステージ予測確認回路425より
信号線129を介してOTステージ予測失敗信号が与えられ
れば、命令先取り制御回路423は、命令アドレスレジス
タ411の入力セレクタに対し信号線139上のアドレスを選
択するように、又OAステージにある命令A3についてOAス
テージ予測確認回路424より信号線121を介してOAステー
ジ予測失敗信号が与えられれば、信号線128上のアドレ
スを選択するように指示する。
リテーブル410内の命令A1についての分岐情報の更新を
行なうHUステージを実行する。先ず、フリップフロップ
441は前のマシンサイクルで信号線148上に出力されたEX
ステージBHT更新指示信号を受けて“1"にセットされ、
信号線154を介してその出力は分岐ヒストリテーブル410
へ送られる。又、レジスタ434には、同じく前のマシン
サイクルで信号線155上に出力されていた命令アドレス
＜A2＞がセットされ、命令アドレスレジスタ411には、
同じく前のマシンサイクルで信号線151上に出力されて
いた命令アドレス＜A1＞が、また命令アドレスリカバレ
ジスタ428には前のマシンサイクルで信号線107上に出力
されていたアドレス＜A2＞＋24がそれぞれセットされ
る。これに応答して分岐ヒストリテーブル410内の命令A
1についての分岐情報の更新が行なわれ、A1についての
分岐情報のＶビットがリセットされ、これ以降命令A1は
分岐命令としては扱われなくなる。一方この時、命令先
取り制御回路423は、命令アドレスレジスタ411の入力セ
レクタに対して、信号線162上に出力されている命令ア
ドレスリカバレジスタ428の保持するアドレス＜A2＞＋2
4を選択するよう指示する。もしこの時、OTステージに
ある命令A2について、OTステージ予測確認回路425より
信号線129を介してOTステージ予測失敗信号が与えられ
れば、命令先取り制御回路423は、命令アドレスレジス
タ411の入力セレクタに対し信号線139上のアドレスを選
択するように、又OAステージにある命令A3についてOAス
テージ予測確認回路424より信号線121を介してOAステー
ジ予測失敗信号が与えられれば、信号線128上のアドレ
スを選択するように指示する。
マシンサイクル７以降は、命令アドレスレジスタ411に
セットされたアドレス＜A2＞＋24に従って命令先取り動
作が続けられる。
セットされたアドレス＜A2＞＋24に従って命令先取り動
作が続けられる。
第18図は、分岐ヒストリテーブル410にＶビットが“1"
である対応する分岐情報が存在しなかったBCT命令ある
いは無条件分岐命令である命令B1の実行のようすを示す
タイムチャートであり、B1がBCT命令の場合、命令B1で
指定した計数値は“1"ではなくて、−１する計数動作を
行なっても計数結果は“0"とはならず、実際には分岐を
行なうBCT命令の場合を示している。
である対応する分岐情報が存在しなかったBCT命令ある
いは無条件分岐命令である命令B1の実行のようすを示す
タイムチャートであり、B1がBCT命令の場合、命令B1で
指定した計数値は“1"ではなくて、−１する計数動作を
行なっても計数結果は“0"とはならず、実際には分岐を
行なうBCT命令の場合を示している。
第１図および第18図を参照するとマシンサイクル０の時
刻において、BCT命令あるいは無条件分岐命令であれ命
令B1のアドレス＜B1＞が命令アドレスレジスタ411にセ
ットされ、命令B1のICステージが実行される。アドレス
＜B1＞は信号101を介して命令記憶回路408へ与えられ命
令語の取出しが行なわれるとともに、分岐ヒストリテー
ブル410に与えられ、命令B1に対応する分岐情報の取出
しが行なわれ、同時に、命令アドレス加算回路412へも
与えられ、アドレス＜B1＞＋８が生成される。分岐ヒス
トリテーブル410には命令B1に対応する分岐情報が存在
しないため、信号線106のBHT−HIT信号として“0"を出
力する。これに応答して命令先取り制御回路423は、命
令アドレスレジスタ411の入力セレクタに対し、信号線1
07に出力されるアドレス＜B1＞＋８を選択するよう指示
する。
刻において、BCT命令あるいは無条件分岐命令であれ命
令B1のアドレス＜B1＞が命令アドレスレジスタ411にセ
ットされ、命令B1のICステージが実行される。アドレス
＜B1＞は信号101を介して命令記憶回路408へ与えられ命
令語の取出しが行なわれるとともに、分岐ヒストリテー
ブル410に与えられ、命令B1に対応する分岐情報の取出
しが行なわれ、同時に、命令アドレス加算回路412へも
与えられ、アドレス＜B1＞＋８が生成される。分岐ヒス
トリテーブル410には命令B1に対応する分岐情報が存在
しないため、信号線106のBHT−HIT信号として“0"を出
力する。これに応答して命令先取り制御回路423は、命
令アドレスレジスタ411の入力セレクタに対し、信号線1
07に出力されるアドレス＜B1＞＋８を選択するよう指示
する。
次のマシンサイクル１の時刻においては、命令アドレス
レジスタ411にはアドレス＜B1＞＋８がセットされ、命
令B1の分岐NOGO側の後続の命令A1のICステージが実行さ
れる。同時に、分岐情報レジスタ（QR0）416には、命令
B1のアドレス＜B1＞とＶビットとして“0"がセットさ
れ、命令B1のIDステージが実行される。命令解読回路40
3は命令B1がBCT命令であることを、あるいは無条件分岐
命令であることを信号線114に出力する。
レジスタ411にはアドレス＜B1＞＋８がセットされ、命
令B1の分岐NOGO側の後続の命令A1のICステージが実行さ
れる。同時に、分岐情報レジスタ（QR0）416には、命令
B1のアドレス＜B1＞とＶビットとして“0"がセットさ
れ、命令B1のIDステージが実行される。命令解読回路40
3は命令B1がBCT命令であることを、あるいは無条件分岐
命令であることを信号線114に出力する。
マシンサイクル２の時刻においては、命令B1のOAステー
ジと、命令A1のIDステージ及び命令A1の後続の命令A2の
ICステージが実行される。レジスタ435は、前のマシン
サイクルの信号線114の出力を受けて、命令B1がBCT命令
であること或いは無条件命令であることを信号線122上
に示す。分岐情報レジスタ（QR1）417には分岐情報レジ
スタ（QR0）が前のマシンサイクルで保持していたアド
レス＜B1＞と“0"であるＶビットがセットされ、Ｖビッ
トはさらに信号線126に出力される。命令アドレス生成
回路401は、命令B1の分岐先アドレスを生成し、命令B1
がBCT命令である時にはオペランドアドレス生成回路404
より命令B1で指定された計数値を保持する汎用レジスタ
の値が信号線120を介して比較回路433へ与えられる。比
較回路433は与えられた計数値が“1"でないことを検出
して信号線123上の計数値１信号として“0"を出力す
る。
ジと、命令A1のIDステージ及び命令A1の後続の命令A2の
ICステージが実行される。レジスタ435は、前のマシン
サイクルの信号線114の出力を受けて、命令B1がBCT命令
であること或いは無条件命令であることを信号線122上
に示す。分岐情報レジスタ（QR1）417には分岐情報レジ
スタ（QR0）が前のマシンサイクルで保持していたアド
レス＜B1＞と“0"であるＶビットがセットされ、Ｖビッ
トはさらに信号線126に出力される。命令アドレス生成
回路401は、命令B1の分岐先アドレスを生成し、命令B1
がBCT命令である時にはオペランドアドレス生成回路404
より命令B1で指定された計数値を保持する汎用レジスタ
の値が信号線120を介して比較回路433へ与えられる。比
較回路433は与えられた計数値が“1"でないことを検出
して信号線123上の計数値１信号として“0"を出力す
る。
マシンサイクル３においては、命令B1のOTステージが実
行され、命令B1の分岐先アドレスが命令アドレス変換回
路402によって実アドレス＜C1＞に変換されるととも
に、命令B1の分岐NOGO側の後続の命令A1,A2,A3のOA,ID,
ICステージが実行される。OTステージ予測確認回路425
は、前のマシンサイクルで信号線122,123,126を介して
与えられた情報から、現在OTステージにある命令が、分
岐GOであるBCT命令であること或いは無条件分岐命令で
あることにもかかわらず対応する分岐情報が分岐ヒスト
リテーブル410にヒットせず、分岐NOGO側へ後続の命令
の先取りが続けられたこと、このため、命令B1の分岐GO
側へ命令の先取りを改めて実行する必要のあること、並
びに命令B1についての分岐情報を正しく更新する必要の
あることを示すために、信号線129にOTステージ予測失
敗信号を、信号線130にOTステージBHT更新指示信号を、
また信号線131にOTステージGO先取り指示信号をそれぞ
れ出力する。このOTステージGO先取り指示信号に応答し
て選択回路421は、信号線133に出力される命令B1の分岐
先アドレスを選択し、信号線139上に出力する。命令先
取り制御回路423は、OTステージ予測確認回路425の出力
する信号線129のOTステージ予測失敗信号により、命令
アドレシレジスタ411の入力セレクタに対して信号線139
上の命令B1の分岐先アドレス＜C1＞を選択するよう指示
する。またOTステージ予測失敗信号が出力されたことに
より、OTステージより前のステージにある分岐NOGO側に
後続する命令A1,A2,A3の動作は全てキャンセルされる。
行され、命令B1の分岐先アドレスが命令アドレス変換回
路402によって実アドレス＜C1＞に変換されるととも
に、命令B1の分岐NOGO側の後続の命令A1,A2,A3のOA,ID,
ICステージが実行される。OTステージ予測確認回路425
は、前のマシンサイクルで信号線122,123,126を介して
与えられた情報から、現在OTステージにある命令が、分
岐GOであるBCT命令であること或いは無条件分岐命令で
あることにもかかわらず対応する分岐情報が分岐ヒスト
リテーブル410にヒットせず、分岐NOGO側へ後続の命令
の先取りが続けられたこと、このため、命令B1の分岐GO
側へ命令の先取りを改めて実行する必要のあること、並
びに命令B1についての分岐情報を正しく更新する必要の
あることを示すために、信号線129にOTステージ予測失
敗信号を、信号線130にOTステージBHT更新指示信号を、
また信号線131にOTステージGO先取り指示信号をそれぞ
れ出力する。このOTステージGO先取り指示信号に応答し
て選択回路421は、信号線133に出力される命令B1の分岐
先アドレスを選択し、信号線139上に出力する。命令先
取り制御回路423は、OTステージ予測確認回路425の出力
する信号線129のOTステージ予測失敗信号により、命令
アドレシレジスタ411の入力セレクタに対して信号線139
上の命令B1の分岐先アドレス＜C1＞を選択するよう指示
する。またOTステージ予測失敗信号が出力されたことに
より、OTステージより前のステージにある分岐NOGO側に
後続する命令A1,A2,A3の動作は全てキャンセルされる。
マシンサイクル４においては、命令B1のOCサイクルが実
行され、同時に命令アドレスレジスタ411には命令B1の
分岐先アドレス＜C1＞がセット、アドレス＜C1＞にある
命令C1のICステージも実行される。フリップフロップ43
7,438は、前のマシンサイクルで出力されたOTステージB
HT更新指示信号とOTステージGO先取り指示信号とを受け
てどちらも“1"にセットされる。
行され、同時に命令アドレスレジスタ411には命令B1の
分岐先アドレス＜C1＞がセット、アドレス＜C1＞にある
命令C1のICステージも実行される。フリップフロップ43
7,438は、前のマシンサイクルで出力されたOTステージB
HT更新指示信号とOTステージGO先取り指示信号とを受け
てどちらも“1"にセットされる。
次のマシンサイクル５においては、命令B1のEXステージ
が実行される。命令実行回路407は、命令B1がBCT命令で
あれば指定された計数動作を行ない、その結果が“0"で
はないことから信号線149の分岐成否信号に分岐GOを示
す“1"を、命令B1が無条件分岐命令であるときは信号線
149の分岐成否信号としてやはり“1"を出力する。これ
に応答して選択回路422は、分岐情報レジスタ（QR4）42
0の保持する命令B1の分岐先アドレス＜C1＞を選択し信
号線155上に出力する。同時に信号線151上には、同じく
分岐情報レジスタ（QR4）420の保持する命令B1のアドレ
ス＜B1＞が出力される。一方フリップフロップ439,440
は、フリップフロップ437,438の内容をOCステージ予測
確認回路426を通して受け、どちらも“1"にセットされ
る。EXステージ予測確認回路427は、信号線149の分岐成
否信号と、前のマシンサイクルで信号線146を介して与
えられた分岐情報レジスタ（QR3）419の保持していた命
令B1の分岐情報の“0"であるＶビット，およびフリップ
フロップ439,440とから信号線148上のEXステージBHT更
新指示信号として“1"を出力し、信号線147のEXステー
ジ予測失敗信号には“0"を出力することによって、命令
B1についての分岐情報が存在せず分岐NOGO側へ後続の命
令の先取りを行なったにもかかわらず、命令B1は分岐を
行なうこと、しかしながら後続の分岐NOGO側の命令はキ
ャンセルされて既に分岐GO側の命令取出しが行なわれて
いるためEXステージでは命令先取りのやり直しを指示す
る必要のないことを示すとともに、命令B1についての分
岐情報の更新が必要なことを示す。これに応答して命令
先取り制御回路423は、命令アドレスレジスタ411の入力
セレクタに対して信号線151上の命令B1のアドレス＜B1
＞を選択するよう指示し、命令アドレスリカバレジスタ
428の入力セレクタに対しては信号線107上のアドレス＜
C1＞＋16を選択するよう指示する。もしこの時、命令ア
ドレスレジスタ411の保持するアドレス＜C1＞＋８に対
して分岐ヒストリテーブル410よりBHT−HIT信号が信号
線106を介して与えられれば、命令先取り制御回路423
は、命令アドレスリカバレジスタ428の入力セレクタに
対しては信号線105上の分岐ヒストリテーブル410より取
出された分岐アドレスを選択するよう指示する。
が実行される。命令実行回路407は、命令B1がBCT命令で
あれば指定された計数動作を行ない、その結果が“0"で
はないことから信号線149の分岐成否信号に分岐GOを示
す“1"を、命令B1が無条件分岐命令であるときは信号線
149の分岐成否信号としてやはり“1"を出力する。これ
に応答して選択回路422は、分岐情報レジスタ（QR4）42
0の保持する命令B1の分岐先アドレス＜C1＞を選択し信
号線155上に出力する。同時に信号線151上には、同じく
分岐情報レジスタ（QR4）420の保持する命令B1のアドレ
ス＜B1＞が出力される。一方フリップフロップ439,440
は、フリップフロップ437,438の内容をOCステージ予測
確認回路426を通して受け、どちらも“1"にセットされ
る。EXステージ予測確認回路427は、信号線149の分岐成
否信号と、前のマシンサイクルで信号線146を介して与
えられた分岐情報レジスタ（QR3）419の保持していた命
令B1の分岐情報の“0"であるＶビット，およびフリップ
フロップ439,440とから信号線148上のEXステージBHT更
新指示信号として“1"を出力し、信号線147のEXステー
ジ予測失敗信号には“0"を出力することによって、命令
B1についての分岐情報が存在せず分岐NOGO側へ後続の命
令の先取りを行なったにもかかわらず、命令B1は分岐を
行なうこと、しかしながら後続の分岐NOGO側の命令はキ
ャンセルされて既に分岐GO側の命令取出しが行なわれて
いるためEXステージでは命令先取りのやり直しを指示す
る必要のないことを示すとともに、命令B1についての分
岐情報の更新が必要なことを示す。これに応答して命令
先取り制御回路423は、命令アドレスレジスタ411の入力
セレクタに対して信号線151上の命令B1のアドレス＜B1
＞を選択するよう指示し、命令アドレスリカバレジスタ
428の入力セレクタに対しては信号線107上のアドレス＜
C1＞＋16を選択するよう指示する。もしこの時、命令ア
ドレスレジスタ411の保持するアドレス＜C1＞＋８に対
して分岐ヒストリテーブル410よりBHT−HIT信号が信号
線106を介して与えられれば、命令先取り制御回路423
は、命令アドレスリカバレジスタ428の入力セレクタに
対しては信号線105上の分岐ヒストリテーブル410より取
出された分岐アドレスを選択するよう指示する。
次のマシンサイクル６において、命令B1は分岐ヒストリ
テーブル410の更新を行なうHUステージを実行する。レ
ジスタ434には信号線155上の命令B1の分岐先アドレス＜
C1＞がセットされ、命令アドレスレジスタ411には信号
線151上の命令B1のアドレス＜B1＞が、命令アドレスリ
カバレジスタ428には＜C1＞＋16がそれぞれセットされ
る。一方、フリップフロップ441は前のマシンサイクル
で信号線148上に出力されたEXステージBHT更新指示信号
を受けて“1"にセットされ、その出力は信号線154を介
して分岐ヒストリテーブル410に与えられる。これに応
答して分岐ヒストリテーブル410には、分岐先アドレス
とし＜C1＞をもつアドレス＜B1＞の分岐情報が格納さ
れ、これ以後、命令B1は分岐先アドレスとして＜C1＞が
予測されるようになる。一方この時命令先取り制御回路
423は、命令アドレスレジスタ411の入力セレクタに対し
て信号線162上に出力されている命令アドレスリカバレ
ジスタ428の保持するアドレス＜C1＞＋16を選択するよ
う指示する。もしこの時、OAステージにある命令C1につ
いてOAステージ予測確認回路424より信号線121を介して
OAステージ予測失敗信号が与えられれば、命令先取り制
御回路423は命令アドレスレジスタ411の入力セレクタに
対し信号線128上のアドレスを選択するよう指示する。
テーブル410の更新を行なうHUステージを実行する。レ
ジスタ434には信号線155上の命令B1の分岐先アドレス＜
C1＞がセットされ、命令アドレスレジスタ411には信号
線151上の命令B1のアドレス＜B1＞が、命令アドレスリ
カバレジスタ428には＜C1＞＋16がそれぞれセットされ
る。一方、フリップフロップ441は前のマシンサイクル
で信号線148上に出力されたEXステージBHT更新指示信号
を受けて“1"にセットされ、その出力は信号線154を介
して分岐ヒストリテーブル410に与えられる。これに応
答して分岐ヒストリテーブル410には、分岐先アドレス
とし＜C1＞をもつアドレス＜B1＞の分岐情報が格納さ
れ、これ以後、命令B1は分岐先アドレスとして＜C1＞が
予測されるようになる。一方この時命令先取り制御回路
423は、命令アドレスレジスタ411の入力セレクタに対し
て信号線162上に出力されている命令アドレスリカバレ
ジスタ428の保持するアドレス＜C1＞＋16を選択するよ
う指示する。もしこの時、OAステージにある命令C1につ
いてOAステージ予測確認回路424より信号線121を介して
OAステージ予測失敗信号が与えられれば、命令先取り制
御回路423は命令アドレスレジスタ411の入力セレクタに
対し信号線128上のアドレスを選択するよう指示する。
マシンサイクル７以降は命令アドレスレジスタ411にセ
ットされたアドレス＜C1＞＋16に従って命令先取り動作
が続けられる。
ットされたアドレス＜C1＞＋16に従って命令先取り動作
が続けられる。
第19図は、分岐ヒストリテーブルに対応する分岐情報が
存在するBCT命令BCT1の実行のようすを示すタイムチャ
ートであり、命令BCT1で指定した計数値は“1"であっ
て、−１する計数動作の結果は“0"となって実際には分
岐を行なわないBCT命令の場合を示している。
存在するBCT命令BCT1の実行のようすを示すタイムチャ
ートであり、命令BCT1で指定した計数値は“1"であっ
て、−１する計数動作の結果は“0"となって実際には分
岐を行なわないBCT命令の場合を示している。
第１図および第19図を参照すると、マシンサイクル０の
時刻において、命令BCT1のアドレス＜BCT1＞が命令アド
レスレジスタ411にセットされ、命令BCT1のICステージ
が実行される。アドレス＜BCT1＞は信号線101を介して
命令記憶回路408へ与えられ、命令語の取出しが行なわ
れるとともに分岐ヒストリテーブル410に与えられ、命
令BCT1についての分岐情報の取出しが行なわれる。分岐
ヒストリテーブル410より取出された分岐情報は信号線1
05上に出力される。同時にBHT−HIT信号が信号線106上
に出力される。これに応答して命令先取り制御回路423
は、命令アドレスレジスタ411の入力セレクタに対し、
信号線105に出力された命令BCT1の分岐先アドレス＜C1
＞を選択するよう指示する。
時刻において、命令BCT1のアドレス＜BCT1＞が命令アド
レスレジスタ411にセットされ、命令BCT1のICステージ
が実行される。アドレス＜BCT1＞は信号線101を介して
命令記憶回路408へ与えられ、命令語の取出しが行なわ
れるとともに分岐ヒストリテーブル410に与えられ、命
令BCT1についての分岐情報の取出しが行なわれる。分岐
ヒストリテーブル410より取出された分岐情報は信号線1
05上に出力される。同時にBHT−HIT信号が信号線106上
に出力される。これに応答して命令先取り制御回路423
は、命令アドレスレジスタ411の入力セレクタに対し、
信号線105に出力された命令BCT1の分岐先アドレス＜C1
＞を選択するよう指示する。
次のマシンサイクル１の時刻においては、命令BCT1の分
岐先アドレス＜C1＞が命令アドレスレジスタ411にセッ
トされて、命令C1のICステージが実行されるとともに、
命令BCT1のIDステージが実行される。命令解読回路403
は命令BCT1がBCT命令であることを信号線114に出力する
と同時に、信号線112上に命令BCT1の命令語長を出力す
る。
岐先アドレス＜C1＞が命令アドレスレジスタ411にセッ
トされて、命令C1のICステージが実行されるとともに、
命令BCT1のIDステージが実行される。命令解読回路403
は命令BCT1がBCT命令であることを信号線114に出力する
と同時に、信号線112上に命令BCT1の命令語長を出力す
る。
マシンサイクル２においては、命令BCT1のOAステージと
命令C1のIDステージおよび命令C1の後続の命令C2のICス
テージが実行される。レジスタ435は、前のマシンサイ
クルの信号線114の出力を受けて、命令BCT1がBCT命令で
あることを信号線122上に示す。分岐情報レジスタ（QR
1）417には、前のマシンサイクルで分岐情報レジスタ
（QR0）が保持していた命令BCT1の分岐情報と命令BCT1
の命令語長がセットされ、信号線126にはＶビットが出
力される。命令アドレス生成回路401は命令BCT1の分岐
先アドレスを生成し、オペランドアドレス生成回路404
は命令BCT1で指定された計数値を保持する汎用レジスタ
の値を信号線120を介して比較回路433に出力する。比較
回路433は与えられた計数値が“1"であることを検出し
て信号線123に計数値１信号を出力する。
命令C1のIDステージおよび命令C1の後続の命令C2のICス
テージが実行される。レジスタ435は、前のマシンサイ
クルの信号線114の出力を受けて、命令BCT1がBCT命令で
あることを信号線122上に示す。分岐情報レジスタ（QR
1）417には、前のマシンサイクルで分岐情報レジスタ
（QR0）が保持していた命令BCT1の分岐情報と命令BCT1
の命令語長がセットされ、信号線126にはＶビットが出
力される。命令アドレス生成回路401は命令BCT1の分岐
先アドレスを生成し、オペランドアドレス生成回路404
は命令BCT1で指定された計数値を保持する汎用レジスタ
の値を信号線120を介して比較回路433に出力する。比較
回路433は与えられた計数値が“1"であることを検出し
て信号線123に計数値１信号を出力する。
マシンサイクル３においては、命令BCT1のOTステージが
実行され、命令BCT1の分岐先アドレスが命令アドレス変
換回路402で実アドレスに変換されるとともに、命令C1,
C2およびC2の後続の命令C3のOA,ID,ICステージがそれぞ
れ実行される。OTステージ予測確認回路425は、前のマ
シンサイクルで信号線122,123,126を介して与えられた
情報から、OTステージにある命令BCT1が分岐NOGOのBCT
命令であることにもかかわらず命令BCT1の分岐情報が分
岐ヒストリテーブル410にヒットして分岐GO側へ後続の
先取りが行なわれたこと、このため命令BCT1の分岐NOGO
側への後続の命令先取りを改めて実行する必要のあるこ
と、並びに命令BCT1についての分岐情報を正しく更新す
る必要のあることを示すために、信号線129にOTステー
ジ予測失敗信号を出力し、信号線130にはOTステージBHT
更新指示信号を出力し、信号線131のOTステージGO先取
り指示信号には“0"を出力する。これに応答して選択回
路421は、アドレス生成回路431が信号線138に出力する
命令BCT1の分岐NOGO側の次の命令のアドレス＜A1＞を選
択して信号線139上に出力し、命令先取り制御回路423
は、命令アドレスレジスタ411の入力セレクタに対して
信号線139上のアドレス＜A1＞を選択するよう指示す
る。又、OTステージ予測失敗信号が出力されたことによ
り、OTステージより前にある分岐GO側に後続する命令C
1,C2,C3の動作は全てキャンセルされる。
実行され、命令BCT1の分岐先アドレスが命令アドレス変
換回路402で実アドレスに変換されるとともに、命令C1,
C2およびC2の後続の命令C3のOA,ID,ICステージがそれぞ
れ実行される。OTステージ予測確認回路425は、前のマ
シンサイクルで信号線122,123,126を介して与えられた
情報から、OTステージにある命令BCT1が分岐NOGOのBCT
命令であることにもかかわらず命令BCT1の分岐情報が分
岐ヒストリテーブル410にヒットして分岐GO側へ後続の
先取りが行なわれたこと、このため命令BCT1の分岐NOGO
側への後続の命令先取りを改めて実行する必要のあるこ
と、並びに命令BCT1についての分岐情報を正しく更新す
る必要のあることを示すために、信号線129にOTステー
ジ予測失敗信号を出力し、信号線130にはOTステージBHT
更新指示信号を出力し、信号線131のOTステージGO先取
り指示信号には“0"を出力する。これに応答して選択回
路421は、アドレス生成回路431が信号線138に出力する
命令BCT1の分岐NOGO側の次の命令のアドレス＜A1＞を選
択して信号線139上に出力し、命令先取り制御回路423
は、命令アドレスレジスタ411の入力セレクタに対して
信号線139上のアドレス＜A1＞を選択するよう指示す
る。又、OTステージ予測失敗信号が出力されたことによ
り、OTステージより前にある分岐GO側に後続する命令C
1,C2,C3の動作は全てキャンセルされる。
マシンサイクル４においては、命令BCT1のOCサイクルが
実行され、同時に命令アドレスレジスタ411には、命令B
CT1の分岐NOGO側に後続する命令A1のアドレス＜A1＞が
セットされ、命令A1のICステージが実行される。フリッ
プフロップ437,438は、前のマシンサイクルで出力され
たOTステージBHT更新指示信号とOTステージGO先取り指
示信号とを受けてそれぞれ“1",“0"にセットされる。O
Cステージ予測確認回路426は、前のマシンサイクルで分
岐情報レジスタ（QR2）418が保持していた命令BCT1の予
測された分岐先アドレス＜C1＞とＶビットを信号線137
を介して、又命令BCT1の命令語の指定により求められた
実際の分岐先アドレスを信号線133を介して命令アドレ
ス変換回路402からそれぞれ受け取り、予測された分岐
先アドレス＜C1＞が正しいかどうかの検出を行なう。し
かしながらフリップフロップ437が“1"にセットされて
いるため、たとえ分岐先アドレス＜C1＞が正しくなくと
もOCステージ予測失敗信号が信号線140に出力されるこ
とはなく、OTステージで命令BCT1の分岐NOGO側へ先取り
をやり直した動作をキャンセルして分岐GO側への先取り
が改めて始まることはない。
実行され、同時に命令アドレスレジスタ411には、命令B
CT1の分岐NOGO側に後続する命令A1のアドレス＜A1＞が
セットされ、命令A1のICステージが実行される。フリッ
プフロップ437,438は、前のマシンサイクルで出力され
たOTステージBHT更新指示信号とOTステージGO先取り指
示信号とを受けてそれぞれ“1",“0"にセットされる。O
Cステージ予測確認回路426は、前のマシンサイクルで分
岐情報レジスタ（QR2）418が保持していた命令BCT1の予
測された分岐先アドレス＜C1＞とＶビットを信号線137
を介して、又命令BCT1の命令語の指定により求められた
実際の分岐先アドレスを信号線133を介して命令アドレ
ス変換回路402からそれぞれ受け取り、予測された分岐
先アドレス＜C1＞が正しいかどうかの検出を行なう。し
かしながらフリップフロップ437が“1"にセットされて
いるため、たとえ分岐先アドレス＜C1＞が正しくなくと
もOCステージ予測失敗信号が信号線140に出力されるこ
とはなく、OTステージで命令BCT1の分岐NOGO側へ先取り
をやり直した動作をキャンセルして分岐GO側への先取り
が改めて始まることはない。
次のマシンサイクル５において、命令BCT1のEXステージ
が実行される。命令実行回路407は命令BCT1で指定され
た計数動作を行ない、その結果が“0"になることから、
信号線149の分岐成否信号に分岐NOGOを示す“0"を出力
する。これに応答して選択回路422は、アドレス生成回
路432の出力する命令BCT1の分岐NOGO側に後続する命令A
1のアドレス＜A1＞を選択して信号線155に出力する。同
時に信号線151には分岐情報レジスタ（QR4）420の保持
する命令BCT1のアドレス＜BCT1＞が出力される。一方フ
リップフロップ439,440は、フリップフロップ437,438の
内容をOCステージ予測確認回路426を通して受けそれぞ
れ“1",“0"にセットされる。EXステージ予測確認回路4
27は、信号線149の分岐成否信号と、前のマシンサイク
ルで信号線146を介して与えられた分岐情報レジスタ（Q
R3）419の保持していた命令BCT1の分岐情報のＶビッ
ト，およびフリップフロップ439,440とから、信号線148
のEXステージBHT更新指示信号として“1"を出力し、信
号線147のEXステージ予測失敗信号として“0"を出力す
ることによって、命令BCT1の分岐情報に従って分岐GOへ
後続の命令先取りを行なったにもかかわらず、命令BCT1
は実際には分岐NOGOであること、しかしながら後続の誤
った命令先取り動作はキャンセルされて既に分岐NOGO側
への命令取出し動作が行なわれているためEXステージで
は命令先取りのやり直しを指示する必要のないことを示
すと共に、命令BCT1の分岐情報の更新が必要なことを示
す。これを受けて命令先取り制御回路423は、命令アド
レスレジスタ411の入力セレクタに対し信号線151上の命
令BCT1のアドレス＜BCT1＞を選択するよう指示し、命令
アドレスリカバレジスタ428の入力セレクタに対しては
信号線107上のアドレス＜A1＞＋16を選択するよう指示
する。もしこの時、命令アドレスレジスタ411の保持す
るアドレス＜A1＞＋８に対応する分岐情報が分岐ヒスト
リテーブル410に存在してBHT−HIT信号が信号線106を介
して与えられれば、命令先取り制御回路423は、命令ア
ドレスリカバレジスタ428の入力セレクタに対しては信
号線105上の分岐ヒストリテーブル410より取出された分
岐情報の示す分岐先アドレスを選択するよう指示する。
が実行される。命令実行回路407は命令BCT1で指定され
た計数動作を行ない、その結果が“0"になることから、
信号線149の分岐成否信号に分岐NOGOを示す“0"を出力
する。これに応答して選択回路422は、アドレス生成回
路432の出力する命令BCT1の分岐NOGO側に後続する命令A
1のアドレス＜A1＞を選択して信号線155に出力する。同
時に信号線151には分岐情報レジスタ（QR4）420の保持
する命令BCT1のアドレス＜BCT1＞が出力される。一方フ
リップフロップ439,440は、フリップフロップ437,438の
内容をOCステージ予測確認回路426を通して受けそれぞ
れ“1",“0"にセットされる。EXステージ予測確認回路4
27は、信号線149の分岐成否信号と、前のマシンサイク
ルで信号線146を介して与えられた分岐情報レジスタ（Q
R3）419の保持していた命令BCT1の分岐情報のＶビッ
ト，およびフリップフロップ439,440とから、信号線148
のEXステージBHT更新指示信号として“1"を出力し、信
号線147のEXステージ予測失敗信号として“0"を出力す
ることによって、命令BCT1の分岐情報に従って分岐GOへ
後続の命令先取りを行なったにもかかわらず、命令BCT1
は実際には分岐NOGOであること、しかしながら後続の誤
った命令先取り動作はキャンセルされて既に分岐NOGO側
への命令取出し動作が行なわれているためEXステージで
は命令先取りのやり直しを指示する必要のないことを示
すと共に、命令BCT1の分岐情報の更新が必要なことを示
す。これを受けて命令先取り制御回路423は、命令アド
レスレジスタ411の入力セレクタに対し信号線151上の命
令BCT1のアドレス＜BCT1＞を選択するよう指示し、命令
アドレスリカバレジスタ428の入力セレクタに対しては
信号線107上のアドレス＜A1＞＋16を選択するよう指示
する。もしこの時、命令アドレスレジスタ411の保持す
るアドレス＜A1＞＋８に対応する分岐情報が分岐ヒスト
リテーブル410に存在してBHT−HIT信号が信号線106を介
して与えられれば、命令先取り制御回路423は、命令ア
ドレスリカバレジスタ428の入力セレクタに対しては信
号線105上の分岐ヒストリテーブル410より取出された分
岐情報の示す分岐先アドレスを選択するよう指示する。
次のマシンサイクル６において、命令BCT1は分岐ヒスト
リテーブル410内の命令BCT1についての分岐情報の更新
を行なうHUステージを実行する。命令アドレスレジスタ
411には命令アドレス＜BCT1＞がセットされ、フリップ
フロップ441は前のマシンサイクルで信号線148に出力さ
れたEXステージBHT更新指示信号を受けて“1"にセット
され、その出力は信号線154を介して分岐ヒストリテー
ブル410に与えられる。これに応答して分岐ヒストリテ
ーブル410内の命令BCT1の分岐情報のＶビットがリセッ
トされる。一方この時、命令先取り制御回路423は命令
アドレスレジスタ411の入力セレクタに対して信号線162
上に出力されている命令アドレスリカバレジスタ428の
保持するアドレス＜A1＞＋16を選択するよう指示し、も
しこの時、OAステージにある命令A1について、OAステー
ジ予測確認回路424より信号線121を介してOAステージ予
測失敗信号が与えられれば、信号線128上のアドレスを
選択するように指示する。
リテーブル410内の命令BCT1についての分岐情報の更新
を行なうHUステージを実行する。命令アドレスレジスタ
411には命令アドレス＜BCT1＞がセットされ、フリップ
フロップ441は前のマシンサイクルで信号線148に出力さ
れたEXステージBHT更新指示信号を受けて“1"にセット
され、その出力は信号線154を介して分岐ヒストリテー
ブル410に与えられる。これに応答して分岐ヒストリテ
ーブル410内の命令BCT1の分岐情報のＶビットがリセッ
トされる。一方この時、命令先取り制御回路423は命令
アドレスレジスタ411の入力セレクタに対して信号線162
上に出力されている命令アドレスリカバレジスタ428の
保持するアドレス＜A1＞＋16を選択するよう指示し、も
しこの時、OAステージにある命令A1について、OAステー
ジ予測確認回路424より信号線121を介してOAステージ予
測失敗信号が与えられれば、信号線128上のアドレスを
選択するように指示する。
マシンサイクル７以降は、命令アドレスレジスタ411に
セットされたアドレスに従って命令先取り動作が続けら
れる。
セットされたアドレスに従って命令先取り動作が続けら
れる。
第20図は、分岐ヒストリテーブルに対応する分岐情報が
存在し、分岐GO側へ後続の命令先取り動作が行なわれた
無条件分岐命令、あるいは実際に分岐GOとなる条件分岐
命令B1の実行のようすを示すタイムチャートであり、命
令B1に対する分岐情報の示す分岐先アドレスが実際に命
令B1の指定する分岐先アドレスとは異なっていた場合を
示している。
存在し、分岐GO側へ後続の命令先取り動作が行なわれた
無条件分岐命令、あるいは実際に分岐GOとなる条件分岐
命令B1の実行のようすを示すタイムチャートであり、命
令B1に対する分岐情報の示す分岐先アドレスが実際に命
令B1の指定する分岐先アドレスとは異なっていた場合を
示している。
第１図及び第20図を参照するとマシンサイクル０の時刻
において、無条件分岐命令あるいは条件分岐命令である
命令B1のアドレス＜B1＞が命令アドレスレジスタ411に
セットされて命令B1のICステージが実行される。アドレ
ス＜B1＞は信号線101を介して命令記憶回路408に与えら
れ命令語の取出しが行なわれるとともに、分岐ヒストリ
テーブル410にも与えられ、命令B1に対する分岐情報の
取出しが行なわれる。その結果分岐ヒストリテーブル41
0は命令B1に対する分岐情報を取出し、信号線105に分岐
先アドレス＜C1＞を出力するとともに、信号線106にはB
HT−HIT信号を出力する。これに応答して命令先取り制
御回路423は、命令アドレスレジスタ411の入力セレクタ
に対して、予測された分岐先アドレス＜C1＞が出力され
ている信号線105を選択するよう指示する。
において、無条件分岐命令あるいは条件分岐命令である
命令B1のアドレス＜B1＞が命令アドレスレジスタ411に
セットされて命令B1のICステージが実行される。アドレ
ス＜B1＞は信号線101を介して命令記憶回路408に与えら
れ命令語の取出しが行なわれるとともに、分岐ヒストリ
テーブル410にも与えられ、命令B1に対する分岐情報の
取出しが行なわれる。その結果分岐ヒストリテーブル41
0は命令B1に対する分岐情報を取出し、信号線105に分岐
先アドレス＜C1＞を出力するとともに、信号線106にはB
HT−HIT信号を出力する。これに応答して命令先取り制
御回路423は、命令アドレスレジスタ411の入力セレクタ
に対して、予測された分岐先アドレス＜C1＞が出力され
ている信号線105を選択するよう指示する。
次のマシンサイクル１においては、予測された分岐先ア
ドレス＜C1＞が命令アドレスレジスタ411にセットさ
れ、命令C1のICステージが実行されるとともに命令B1の
IDステージが実行される。
ドレス＜C1＞が命令アドレスレジスタ411にセットさ
れ、命令C1のICステージが実行されるとともに命令B1の
IDステージが実行される。
マシンサイクル２において、命令C1のIDステージと命令
C1の後続の命令C2のICステージが実行されるとともに、
命令B1のOAステージが実行され、命令B1の分岐先アドレ
スが命令アドレス生成回路401によって計算され信号線1
19上にその論理アドレスが出力される。
C1の後続の命令C2のICステージが実行されるとともに、
命令B1のOAステージが実行され、命令B1の分岐先アドレ
スが命令アドレス生成回路401によって計算され信号線1
19上にその論理アドレスが出力される。
マシンサイクル３においては命令B1のOTステージが実行
され、命令B1の分岐先アドレスが命令アドレス変換回路
402で実アドレス＜D1＞に変換され、信号線133上に出力
されるとともに、命令C1,C2,C3のOA,ID,ICステージがそ
れぞれ実行される。分岐情報レジスタ（QR2）418には、
命令B1の分岐情報がセットされ、予測された分岐アドレ
ス＜C1＞とＶビットが信号線137上に出力される。
され、命令B1の分岐先アドレスが命令アドレス変換回路
402で実アドレス＜D1＞に変換され、信号線133上に出力
されるとともに、命令C1,C2,C3のOA,ID,ICステージがそ
れぞれ実行される。分岐情報レジスタ（QR2）418には、
命令B1の分岐情報がセットされ、予測された分岐アドレ
ス＜C1＞とＶビットが信号線137上に出力される。
マシンサイクル４において、命令B1,C1,C2,C3,C4のOC,O
T,OA,ID,ICの各ステージがそれぞれ実行される。OCステ
ージ予測確認回路426は、前のマシンサイクルで信号線1
37を介して与えられた命令B1の予測された分岐先アドレ
ス＜C1＞とＶビットおよび信号線133を介して与えられ
た命令B1の命令語によって指定された実際の分岐先アド
レス＜D1＞とを照合し、予測された分岐先アドレス＜C1
＞が誤っていることを検出し、信号線140にOCステージ
予測失敗信号を出力するとともに、信号線156にOCステ
ージBHT更新指示信号を、信号線141にはOCステージGO先
取り指示信号をそれぞれ出力する。分岐情報レジスタ
（QR3）419は前のマシンサイクルで信号線133上に出力
された命令B1の実際の分岐先アドレス＜D1＞がセットさ
れ、信号線143上にアドレス＜D1＞を出力する。命令先
取り制御回路423は、信号線140のOCステージ予測失敗信
号に応答して、命令アドレスレジスタ411の入力セレク
タに対して信号線143上のアドレス＜D1＞を選択するよ
う指示する。又、OCステージ予測失敗信号が出力された
ことにより、命令B1の分岐情報の示す誤った分岐先アド
レス＜C1＞に従って先取りされた命令C1,C2,C3,C4の動
作は全てキャンセルされる。
T,OA,ID,ICの各ステージがそれぞれ実行される。OCステ
ージ予測確認回路426は、前のマシンサイクルで信号線1
37を介して与えられた命令B1の予測された分岐先アドレ
ス＜C1＞とＶビットおよび信号線133を介して与えられ
た命令B1の命令語によって指定された実際の分岐先アド
レス＜D1＞とを照合し、予測された分岐先アドレス＜C1
＞が誤っていることを検出し、信号線140にOCステージ
予測失敗信号を出力するとともに、信号線156にOCステ
ージBHT更新指示信号を、信号線141にはOCステージGO先
取り指示信号をそれぞれ出力する。分岐情報レジスタ
（QR3）419は前のマシンサイクルで信号線133上に出力
された命令B1の実際の分岐先アドレス＜D1＞がセットさ
れ、信号線143上にアドレス＜D1＞を出力する。命令先
取り制御回路423は、信号線140のOCステージ予測失敗信
号に応答して、命令アドレスレジスタ411の入力セレク
タに対して信号線143上のアドレス＜D1＞を選択するよ
う指示する。又、OCステージ予測失敗信号が出力された
ことにより、命令B1の分岐情報の示す誤った分岐先アド
レス＜C1＞に従って先取りされた命令C1,C2,C3,C4の動
作は全てキャンセルされる。
マシンサイクル５においては、命令アドレスレジスタ41
1には命令B1の実際の分岐先アドレスであるアドレス＜D
1＞がセットされて命令D1のICステージが実行されると
ともに、命令B1のEXステージが実行される。命令実行回
路407は命令B1が条件分岐命令であれば、命令B1の命令
語により指定された分岐条件を判定して、その結果信号
線149の分岐成否信号に分岐GOを示す“1"を出力し、命
令B1が無条件分岐命令であればやはり信号線149の分岐
成否信号に“1"を出力する。これに応答して選択回路42
2は、分岐情報レジスタ（QR4）420の保持する実際の分
岐先アドレス＜D1＞を選択して信号線155上に出力す
る。又、信号線151には命令B1のアドレス＜B1＞が出力
される。フリップフロップ439,440は、前のマシンサイ
クルで出力されたOCステージBHT更新指示信号と、OCス
テージGO先取り指示信号を受けてどちらも“1"にセット
される。EXステージ予測確認回路427は、命令B1に対す
る分岐情報に従って誤った後続の命令の取出しが行なわ
れたが既にキャンセルされて正しい分岐GO側のアドレス
に従った命令先取りが行なわれており、EXステージから
命令先取りのやり直しを指示する必要のないこと、ただ
し分岐ヒストリテーブル410の命令B1についての分岐情
報は修正する必要のあることを示すために、信号線147
のEXステージ予測失敗信号には“0"を、信号線148のEX
ステージBHT更新指示信号には“1"を出力する。これに
応答して命令先取り制御回路423は、命令アドレスレジ
スタ411の入力セレクタに対し信号線151上の命令B1のア
ドレス＜B1＞を選択するように、また命令アドレスリカ
バレジスタ428の入力セレクタに対し信号線107上のアド
レス＜D1＞＋８を選択するようそれぞれ指示する。もし
この時、命令アドレスレジスタ411の保持するアドレス
＜D1＞に対応する分岐情報が分岐ヒストリテーブル410
に存在してBHT−HIT信号が信号線106に出力されれば、
命令アドレスリカバレジスタ428の入力セレクタに対し
ては、信号線105上の分岐ヒストリテーブル410より取出
された分岐情報の示す分岐先アドレスを選択するよう指
示する。
1には命令B1の実際の分岐先アドレスであるアドレス＜D
1＞がセットされて命令D1のICステージが実行されると
ともに、命令B1のEXステージが実行される。命令実行回
路407は命令B1が条件分岐命令であれば、命令B1の命令
語により指定された分岐条件を判定して、その結果信号
線149の分岐成否信号に分岐GOを示す“1"を出力し、命
令B1が無条件分岐命令であればやはり信号線149の分岐
成否信号に“1"を出力する。これに応答して選択回路42
2は、分岐情報レジスタ（QR4）420の保持する実際の分
岐先アドレス＜D1＞を選択して信号線155上に出力す
る。又、信号線151には命令B1のアドレス＜B1＞が出力
される。フリップフロップ439,440は、前のマシンサイ
クルで出力されたOCステージBHT更新指示信号と、OCス
テージGO先取り指示信号を受けてどちらも“1"にセット
される。EXステージ予測確認回路427は、命令B1に対す
る分岐情報に従って誤った後続の命令の取出しが行なわ
れたが既にキャンセルされて正しい分岐GO側のアドレス
に従った命令先取りが行なわれており、EXステージから
命令先取りのやり直しを指示する必要のないこと、ただ
し分岐ヒストリテーブル410の命令B1についての分岐情
報は修正する必要のあることを示すために、信号線147
のEXステージ予測失敗信号には“0"を、信号線148のEX
ステージBHT更新指示信号には“1"を出力する。これに
応答して命令先取り制御回路423は、命令アドレスレジ
スタ411の入力セレクタに対し信号線151上の命令B1のア
ドレス＜B1＞を選択するように、また命令アドレスリカ
バレジスタ428の入力セレクタに対し信号線107上のアド
レス＜D1＞＋８を選択するようそれぞれ指示する。もし
この時、命令アドレスレジスタ411の保持するアドレス
＜D1＞に対応する分岐情報が分岐ヒストリテーブル410
に存在してBHT−HIT信号が信号線106に出力されれば、
命令アドレスリカバレジスタ428の入力セレクタに対し
ては、信号線105上の分岐ヒストリテーブル410より取出
された分岐情報の示す分岐先アドレスを選択するよう指
示する。
次のマシンサイクル６において、命令B1のHUステージが
実行され、命令B1に対する分岐情報の更新が行なわれ
る。命令アドレスレジスタ411には命令B1のアドレス＜B
1＞がセットされ、レジスタ434には命令B1の正しい分岐
先アドレス＜D1＞がセットされ、フリップフロップ441
は前のマシンサイクルで出力されたEXステージBHT更新
指示信号を受け“1"がセットされ、その出力が信号線15
4を介して分岐ヒストリテーブル410に与えられる。これ
に応答して分岐ヒストリテーブル410内の命令B1に対す
る分岐情報が分岐先アドレスとして＜D1＞を示すように
更新される。一方この時、命令先取り制御回路423は、
命令アドレスレジスタ411の入力セレクタに対し、命令
アドレスリカバレジスタ428の出力を選択するよう指示
する。
実行され、命令B1に対する分岐情報の更新が行なわれ
る。命令アドレスレジスタ411には命令B1のアドレス＜B
1＞がセットされ、レジスタ434には命令B1の正しい分岐
先アドレス＜D1＞がセットされ、フリップフロップ441
は前のマシンサイクルで出力されたEXステージBHT更新
指示信号を受け“1"がセットされ、その出力が信号線15
4を介して分岐ヒストリテーブル410に与えられる。これ
に応答して分岐ヒストリテーブル410内の命令B1に対す
る分岐情報が分岐先アドレスとして＜D1＞を示すように
更新される。一方この時、命令先取り制御回路423は、
命令アドレスレジスタ411の入力セレクタに対し、命令
アドレスリカバレジスタ428の出力を選択するよう指示
する。
マシンサイクル７において、命令アドレスリカバレジス
タ428に退避していた命令アドレスが命令アドレスレジ
スタ411にセットされて、以降そのアドレスに従って命
令先取り動作が続けられる。
タ428に退避していた命令アドレスが命令アドレスレジ
スタ411にセットされて、以降そのアドレスに従って命
令先取り動作が続けられる。
第21図は、分岐ヒストリテーブル410に対応する分岐情
報が存在し分岐GO側へ後続の命令先取り動作が行なわれ
た条件分岐命令BC1の実行のようすを示すタイムチャー
トであり、命令BC1に対する分岐情報の示す分岐先アド
レスは、実際に命令BC1の指定する分岐先アドレスとは
異なっており、さらに条件分岐命令BC1はその分岐条件
を判定した結果分岐NOGOであった場合を示している。
報が存在し分岐GO側へ後続の命令先取り動作が行なわれ
た条件分岐命令BC1の実行のようすを示すタイムチャー
トであり、命令BC1に対する分岐情報の示す分岐先アド
レスは、実際に命令BC1の指定する分岐先アドレスとは
異なっており、さらに条件分岐命令BC1はその分岐条件
を判定した結果分岐NOGOであった場合を示している。
第１図および第21図を参照すると、マシンサイクル０に
おいて、条件分岐命令BC1のアドレス＜BC1＞が命令アド
レスレジスタ411にセットされ、命令BC1のICステージが
実行される。同時に命令BC1の分岐情報が分岐ヒストリ
テーブル410より取出され、予測された分岐先アドレス
として＜C1＞が信号線105上に出力され、BHT−HIT信号
が信号線106上に出力される。これに応答して命令先取
り制御回路423は、命令アドレスレジスタ411の入力セレ
クタに対して、信号線105上のアドレス＜C1＞を選択す
るよう指示する。
おいて、条件分岐命令BC1のアドレス＜BC1＞が命令アド
レスレジスタ411にセットされ、命令BC1のICステージが
実行される。同時に命令BC1の分岐情報が分岐ヒストリ
テーブル410より取出され、予測された分岐先アドレス
として＜C1＞が信号線105上に出力され、BHT−HIT信号
が信号線106上に出力される。これに応答して命令先取
り制御回路423は、命令アドレスレジスタ411の入力セレ
クタに対して、信号線105上のアドレス＜C1＞を選択す
るよう指示する。
次のマシンサイクル１において、命令BC1の予測された
分岐先アドレス＜C1＞が命令アドレスレジスタ411にセ
ットされ、命令C1のICステージが実行されるとともに、
命令BC1のIDステージが実行される。
分岐先アドレス＜C1＞が命令アドレスレジスタ411にセ
ットされ、命令C1のICステージが実行されるとともに、
命令BC1のIDステージが実行される。
マシンサイクル２において、命令C1のIDステージと、命
令C1の後続の命令C2のICステージが実行されると共に、
命令BC1のOAステージが実行され、命令BC1の分岐先アド
レスが命令アドレス生成回路401によって計算され、信
号線119上にその論理アドレスが出力される。
令C1の後続の命令C2のICステージが実行されると共に、
命令BC1のOAステージが実行され、命令BC1の分岐先アド
レスが命令アドレス生成回路401によって計算され、信
号線119上にその論理アドレスが出力される。
マシンサイクル３においては、命令BC1のOTステージが
実行され、命令BC1の分岐先アドレスが命令アドレス変
換回路402によって実アドレス＜D1＞に変換され信号線1
33上に出力される。同時に命令C1,C2,C3のOA,ID,ICステ
ージもそれぞれ実行される。分岐情報レジスタ（QR2）4
18には命令BC1の分岐情報がセットされ予測された分岐
先アドレス＜C1＞とＶビットが信号線137上に出力され
る。
実行され、命令BC1の分岐先アドレスが命令アドレス変
換回路402によって実アドレス＜D1＞に変換され信号線1
33上に出力される。同時に命令C1,C2,C3のOA,ID,ICステ
ージもそれぞれ実行される。分岐情報レジスタ（QR2）4
18には命令BC1の分岐情報がセットされ予測された分岐
先アドレス＜C1＞とＶビットが信号線137上に出力され
る。
マシンサイクル４においては、命令BC1,C1,C2,C3,C4のO
C,OT,OA,ID,ICの各ステージがそれぞれ実行される。OC
ステージ予測確認回路426は、前のマシンサイクルで信
号線137を介して与えられた命令BC1の予測された分岐先
アドレス＜C1＞とＶビット、および信号線133を介して
与えられた命令BC1の命令語によって指定された実際の
分岐先アドレス＜D1＞とを照合して、予測された分岐先
アドレス＜C1＞が誤っていることを検出し、信号線140
にOCステージ予測失敗信号を出力するとともに、信号線
156にOCステージBHT更新指示信号を、信号線141にはOC
ステージGO先取り指示信号をそれぞれ出力する。分岐情
報レジスタ（QR3）419は、前のマシンサイクルで信号線
133に出力されていた実際の分岐先アドレス＜D1＞がセ
ットされ、信号線143上にそのアドレス＜D1＞を出力す
る。命令先取り制御回路423は信号線140のOCステージ予
測失敗信号に応答して、命令アドレスレジスタ411の入
力セレクタに対して、信号線143上のアドレス＜D1＞を
選択するよう指示する。又、OCステージ予測失敗信号が
出力されたことにより命令BC1の分岐情報の示す誤った
分岐先アドレス＜C1＞に従って先取りされた命令C1,C2,
C3,C4の動作は全てキャンセルされる。
C,OT,OA,ID,ICの各ステージがそれぞれ実行される。OC
ステージ予測確認回路426は、前のマシンサイクルで信
号線137を介して与えられた命令BC1の予測された分岐先
アドレス＜C1＞とＶビット、および信号線133を介して
与えられた命令BC1の命令語によって指定された実際の
分岐先アドレス＜D1＞とを照合して、予測された分岐先
アドレス＜C1＞が誤っていることを検出し、信号線140
にOCステージ予測失敗信号を出力するとともに、信号線
156にOCステージBHT更新指示信号を、信号線141にはOC
ステージGO先取り指示信号をそれぞれ出力する。分岐情
報レジスタ（QR3）419は、前のマシンサイクルで信号線
133に出力されていた実際の分岐先アドレス＜D1＞がセ
ットされ、信号線143上にそのアドレス＜D1＞を出力す
る。命令先取り制御回路423は信号線140のOCステージ予
測失敗信号に応答して、命令アドレスレジスタ411の入
力セレクタに対して、信号線143上のアドレス＜D1＞を
選択するよう指示する。又、OCステージ予測失敗信号が
出力されたことにより命令BC1の分岐情報の示す誤った
分岐先アドレス＜C1＞に従って先取りされた命令C1,C2,
C3,C4の動作は全てキャンセルされる。
マシンサイクル５においては、命令アドレスレジスタ41
1には、命令BC1の命令語より求められた分岐先アドレス
＜D1＞がセットされ、命令D1のICステージが実行される
とともに、命令BC1のEXステージが実行される。命令実
行回路407は、条件分岐命令BC1の命令語により指定され
た分岐条件を判定して、その結果信号線149の分岐成否
信号に分岐NOGOを示す“0"を出力する。これに応答して
選択回路422は、アドレス生成回路432の出力する命令BC
1の命令アドレス＜BC1＞と命令BC1の命令語長とを加算
したアドレス＜A1＞を選択し、信号線155上に出力す
る。また、信号線151上には、命令BC1のアドレス＜BC1
＞が出力される。フリップフロップ439,440は、前のマ
シンサイクルで出力されたOCステージBHT更新指示信号
と、OCステージGO先取り指示信号とを受けて、どちらも
“1"にセットされる。EXステージ予測確認回路427は、
前のマシンサイクルで信号線146を介して分岐情報レジ
スタ（QR3）419の保持する命令BC1のＶビットと、信号
線149の分岐成否信号およびフリップフロップ439,440の
出力を受けて、信号線147のEXステージ予測失敗信号と
信号線148のEXステージBHT更新指示信号とに“1"を出力
し、命令BC1の分岐情報は誤っており、既に分岐GO側へ
後続する命令の先取りのやり直しが指示されたが、実際
には命令BC1は分岐NOGOであり、分岐ヒストリテーブル4
10のBC1に関する分岐情報を正しく更新するとともに分
岐NOGO側に後続する命令の先取りのやり直しを行なう必
要のあることを示す。これに応答して命令先取り制御回
路423は、命令アドレスレジスタ411の入力セレクタに対
して信号線151上のアドレス＜BC1＞を選択するように、
また命令アドレスリカバレジスタ428の入力セレクタに
対しては信号線155上のアドレス＜A1＞を選択するよう
にそれぞれ指示する。又、EXステージ予測失敗信号が出
力されたことにより、マシンサイクル５であらためて命
令の取出しが開始された命令D1の動作はキャンセルされ
る。
1には、命令BC1の命令語より求められた分岐先アドレス
＜D1＞がセットされ、命令D1のICステージが実行される
とともに、命令BC1のEXステージが実行される。命令実
行回路407は、条件分岐命令BC1の命令語により指定され
た分岐条件を判定して、その結果信号線149の分岐成否
信号に分岐NOGOを示す“0"を出力する。これに応答して
選択回路422は、アドレス生成回路432の出力する命令BC
1の命令アドレス＜BC1＞と命令BC1の命令語長とを加算
したアドレス＜A1＞を選択し、信号線155上に出力す
る。また、信号線151上には、命令BC1のアドレス＜BC1
＞が出力される。フリップフロップ439,440は、前のマ
シンサイクルで出力されたOCステージBHT更新指示信号
と、OCステージGO先取り指示信号とを受けて、どちらも
“1"にセットされる。EXステージ予測確認回路427は、
前のマシンサイクルで信号線146を介して分岐情報レジ
スタ（QR3）419の保持する命令BC1のＶビットと、信号
線149の分岐成否信号およびフリップフロップ439,440の
出力を受けて、信号線147のEXステージ予測失敗信号と
信号線148のEXステージBHT更新指示信号とに“1"を出力
し、命令BC1の分岐情報は誤っており、既に分岐GO側へ
後続する命令の先取りのやり直しが指示されたが、実際
には命令BC1は分岐NOGOであり、分岐ヒストリテーブル4
10のBC1に関する分岐情報を正しく更新するとともに分
岐NOGO側に後続する命令の先取りのやり直しを行なう必
要のあることを示す。これに応答して命令先取り制御回
路423は、命令アドレスレジスタ411の入力セレクタに対
して信号線151上のアドレス＜BC1＞を選択するように、
また命令アドレスリカバレジスタ428の入力セレクタに
対しては信号線155上のアドレス＜A1＞を選択するよう
にそれぞれ指示する。又、EXステージ予測失敗信号が出
力されたことにより、マシンサイクル５であらためて命
令の取出しが開始された命令D1の動作はキャンセルされ
る。
次のマシンサイクル６において、命令BC1のHUステージ
が実行され命令BC1に対する分岐情報の更新が行なわれ
る。命令アドレスレジスタ411には命令BC1のアドレス＜
BC1＞がセットされ、命令アドレスリカバレジスタ428と
レジスタ434には命令BC1の分岐NOGO側のアドレス＜A1＞
がセットされる。又、フリップフロップ441には前のマ
シンサイクルで出力されたEXステージBHT更新指示信号
によって“1"がセットされ、その出力が信号線154を介
して分岐ヒストリテーブル410に与えられる。これに応
答して分岐ヒストリテーブル410内の命令BC1に対する分
岐情報のＶビットがリセットされる。一方この時、命令
先取り制御回路423は、命令アドレスレジスタ411の入力
セレクタに対して、命令BC1の分岐NOGO側のアドレス＜A
1＞を保持する命令アドレスリカバレジスタ428の出力を
選択するように指示する。
が実行され命令BC1に対する分岐情報の更新が行なわれ
る。命令アドレスレジスタ411には命令BC1のアドレス＜
BC1＞がセットされ、命令アドレスリカバレジスタ428と
レジスタ434には命令BC1の分岐NOGO側のアドレス＜A1＞
がセットされる。又、フリップフロップ441には前のマ
シンサイクルで出力されたEXステージBHT更新指示信号
によって“1"がセットされ、その出力が信号線154を介
して分岐ヒストリテーブル410に与えられる。これに応
答して分岐ヒストリテーブル410内の命令BC1に対する分
岐情報のＶビットがリセットされる。一方この時、命令
先取り制御回路423は、命令アドレスレジスタ411の入力
セレクタに対して、命令BC1の分岐NOGO側のアドレス＜A
1＞を保持する命令アドレスリカバレジスタ428の出力を
選択するように指示する。
マシンサイクル７においては、命令アドレスレジスタ41
1にアドレス＜A1＞がセットされ、命令BC1の後続の命令
A1の取出しが行なわれる。そして以降、命令アドレスレ
ジスタ411にセットされたアドレスに従って命令先取り
動作が続けられる。
1にアドレス＜A1＞がセットされ、命令BC1の後続の命令
A1の取出しが行なわれる。そして以降、命令アドレスレ
ジスタ411にセットされたアドレスに従って命令先取り
動作が続けられる。
次に本発明の効果を第17図を参照しながら説明する。
第17図では、分岐命令ではない命令A1に対応する分岐情
報が分岐ヒストリテーブルより取出されて誤った分岐情
報の示す分岐先アドレスに従って後続の命令の先取りが
行なわれた場合の動作を示しているが、分岐情報が誤っ
ており、予測が失敗したことは、OAステージに設けた、
命令が分岐情報でないにもかかわらず分岐情報によって
分岐GO側に先取りが行なわれたことを検出する回路によ
って、命令A1がOAステージを実行中のマシンサイクル２
の時点で検出され、次のマシンサイクル３では正しい後
続の命令A2のICステージが実行されている。この場合、
命令A1に対応する誤った分岐情報によって失われたロス
サイクルは、わずか２マシンサイクルである。一方、本
発明を適用しない従来技術では、正しい後続の命令A2の
ICステージが実行されるのは命令A1についての分岐ヒス
トリテーブル上の誤った分岐情報を更新するHUステージ
の後のマシンサイクル７の時となり、６マシンサイクル
ものロスサイクルを費やしてしまう。
報が分岐ヒストリテーブルより取出されて誤った分岐情
報の示す分岐先アドレスに従って後続の命令の先取りが
行なわれた場合の動作を示しているが、分岐情報が誤っ
ており、予測が失敗したことは、OAステージに設けた、
命令が分岐情報でないにもかかわらず分岐情報によって
分岐GO側に先取りが行なわれたことを検出する回路によ
って、命令A1がOAステージを実行中のマシンサイクル２
の時点で検出され、次のマシンサイクル３では正しい後
続の命令A2のICステージが実行されている。この場合、
命令A1に対応する誤った分岐情報によって失われたロス
サイクルは、わずか２マシンサイクルである。一方、本
発明を適用しない従来技術では、正しい後続の命令A2の
ICステージが実行されるのは命令A1についての分岐ヒス
トリテーブル上の誤った分岐情報を更新するHUステージ
の後のマシンサイクル７の時となり、６マシンサイクル
ものロスサイクルを費やしてしまう。
以上説明したように、分岐命令でない命令に対応する分
岐情報が分岐ヒストリテーブルに登録されていたため誤
った命令先取り動作が行なわれた場合、本発明によっ
て、従来技術に比べてはるかに少ないロスサイクルを費
やすだけで正しい後続の命令先取り動作を行なうことが
できるという効果がある。
岐情報が分岐ヒストリテーブルに登録されていたため誤
った命令先取り動作が行なわれた場合、本発明によっ
て、従来技術に比べてはるかに少ないロスサイクルを費
やすだけで正しい後続の命令先取り動作を行なうことが
できるという効果がある。
第１図は本発明の一実施例のブロック図、 第２図は第１図の分岐ヒストリテーブル410の実施例の
ブロック図、 第３図は第２図の記憶部501および502の記憶形式を示す
図、 第４図は第２図のテスト回路503〜506の実施例のブロッ
ク図、 第５図は第１図の命令記憶回路408における命令語の配
列の一例を示す図、 第６図は第２図のプライオリティ回路507の実施例のブ
ロック図、 第７図は第１図における分岐情報バッファ413および分
岐情報レジスタ416の格納形式を示す図、 第８図は第１図における分岐情報レジスタ417〜420の格
納形式を示す図、 第９図は第１図の命令記憶回路408における命令語と分
岐ヒストリテーブル410における分岐情報との対応関係
を説明するための図、 第10図は第９図の分岐ヒストリテーブル410による命令
先取り動作を説明するための図、 第11図は第１図のOAステージ予測確認回路424の実施例
のブロック図、 第12図は第１図のOTステージ予測確認回路425の実施例
のブロック図、 第13図は第１図のOCステージ予測確認回路426の実施例
のブロック図、 第14図は第１図のEXステージ予測確認回路427の実施例
のブロック図、 第15図は第１図の命令先取り制御回路423の実施例のブ
ロック図、 第16図は命令の処理の流れの概要を示す図、 第17図は分岐命令でない命令に対応する分岐情報が分岐
ヒストリテーブルに登録されていてその誤った分岐情報
に従って命令先取りが行なわれた場合の動作を説明する
ためのタイムチャート、 第18図は無条件分岐命令あるいは実際には分岐を行なう
BCT命令の実行において対応する分岐情報が分岐ヒスト
リテーブルに登録されていない場合の動作を説明するた
めのタイムチャート、 第19図は実際には分岐を行なわないBCT命令に対応する
分岐情報が分岐ヒストリテーブルに登録されていて、そ
の分岐情報に従って命令先取りが行なわれた場合の動作
を説明するためのタイムチャート、 第20図は無条件分岐命令あるいは実際に分岐を行なう条
件分岐命令に対応する分岐情報が分岐ヒストリテーブル
に登録されていて、その分岐情報に従って命令先取りを
行なったところ、その分岐情報の示す分岐先アドレスが
誤っていた場合の動作を説明するためのタイムチャート
および、 第21図は実際には分岐を行なわない条件分岐命令に対応
する分岐情報が分岐ヒストリテーブルに登録されてい
て、その分岐情報に従って命令先取りを行なったところ
分岐情報の示す分岐情報の示す分岐先アドレスが誤って
いた場合の動作を説明するためのタイムチャートであ
る。 第１図〜第21図において、 401……命令アドレス生成回路 402……命令アドレス変換回路 403……命令解読回路 404……オペランドアドレス生成回路 405……オペランドアドレス変換回路 406……オペランド読出し回路 407……命令実行回路、408……命令記憶回路 409……命令バッファ 410……分岐ヒストリテーブル（BHT） 411……命令アドレスレジスタ 412……命令アドレス加算回路 413……分岐情報バッファ、414……命令整列回路 415……分岐情報切換回路 416……分岐情報レジスタ（QR0） 417……分岐情報レジスタ（QR1） 418……分岐情報レジスタ（QR2） 419……分岐情報レジスタ（QR3） 420……分岐情報レジスタ（QR4） 421,422……選択回路、423……命令先取り制御回路 424……OAステージ予測確認回路 425……OTステージ予測確認回路 426……OCステージ予測確認回路 427……EXステージ予測確認回路 428……命令アドレスリカバレジスタ 430,431,432……アドレス生成回路 433……比較回路、434,435……レジスタ 436,437,438,439,440,441……フリップフロップ 501,502……記憶部 503,504,505,506……テスト回路 507……プライオリティ回路、508……選択回路 509……オア回路、601,602,603,604……アンド回路 605,606,607,608……オア回路、701……一致回路 702……大小比較回路、703……アンド回路 1101,1102……フリップフロップ 1103……ノット回路、1104……アンド回路 1201,1202,1203,1204……フリップフロップ 1206,1207……真偽回路 1208,1209,1210……アンド回路 1211,1212,1213……オア回路 1301,1302……レジスタ、1303……フリップフロップ 1306……比較回路、1307……真偽回路 1308……アンド回路、1309,1310……オア回路 1401……フリップフロップ 1402,1403,1404……真偽回路 1405,1406……ナンド回路 1407,1408……アンド回路、1409,1410……オア回路 1501……フリップフロップ 1502,1503,1504,1505,1506,1507……真偽回路 1508,1509,1510,1511,1512,1513,1514,1515,1516,1517,
1518……アンド回路。
ブロック図、 第３図は第２図の記憶部501および502の記憶形式を示す
図、 第４図は第２図のテスト回路503〜506の実施例のブロッ
ク図、 第５図は第１図の命令記憶回路408における命令語の配
列の一例を示す図、 第６図は第２図のプライオリティ回路507の実施例のブ
ロック図、 第７図は第１図における分岐情報バッファ413および分
岐情報レジスタ416の格納形式を示す図、 第８図は第１図における分岐情報レジスタ417〜420の格
納形式を示す図、 第９図は第１図の命令記憶回路408における命令語と分
岐ヒストリテーブル410における分岐情報との対応関係
を説明するための図、 第10図は第９図の分岐ヒストリテーブル410による命令
先取り動作を説明するための図、 第11図は第１図のOAステージ予測確認回路424の実施例
のブロック図、 第12図は第１図のOTステージ予測確認回路425の実施例
のブロック図、 第13図は第１図のOCステージ予測確認回路426の実施例
のブロック図、 第14図は第１図のEXステージ予測確認回路427の実施例
のブロック図、 第15図は第１図の命令先取り制御回路423の実施例のブ
ロック図、 第16図は命令の処理の流れの概要を示す図、 第17図は分岐命令でない命令に対応する分岐情報が分岐
ヒストリテーブルに登録されていてその誤った分岐情報
に従って命令先取りが行なわれた場合の動作を説明する
ためのタイムチャート、 第18図は無条件分岐命令あるいは実際には分岐を行なう
BCT命令の実行において対応する分岐情報が分岐ヒスト
リテーブルに登録されていない場合の動作を説明するた
めのタイムチャート、 第19図は実際には分岐を行なわないBCT命令に対応する
分岐情報が分岐ヒストリテーブルに登録されていて、そ
の分岐情報に従って命令先取りが行なわれた場合の動作
を説明するためのタイムチャート、 第20図は無条件分岐命令あるいは実際に分岐を行なう条
件分岐命令に対応する分岐情報が分岐ヒストリテーブル
に登録されていて、その分岐情報に従って命令先取りを
行なったところ、その分岐情報の示す分岐先アドレスが
誤っていた場合の動作を説明するためのタイムチャート
および、 第21図は実際には分岐を行なわない条件分岐命令に対応
する分岐情報が分岐ヒストリテーブルに登録されてい
て、その分岐情報に従って命令先取りを行なったところ
分岐情報の示す分岐情報の示す分岐先アドレスが誤って
いた場合の動作を説明するためのタイムチャートであ
る。 第１図〜第21図において、 401……命令アドレス生成回路 402……命令アドレス変換回路 403……命令解読回路 404……オペランドアドレス生成回路 405……オペランドアドレス変換回路 406……オペランド読出し回路 407……命令実行回路、408……命令記憶回路 409……命令バッファ 410……分岐ヒストリテーブル（BHT） 411……命令アドレスレジスタ 412……命令アドレス加算回路 413……分岐情報バッファ、414……命令整列回路 415……分岐情報切換回路 416……分岐情報レジスタ（QR0） 417……分岐情報レジスタ（QR1） 418……分岐情報レジスタ（QR2） 419……分岐情報レジスタ（QR3） 420……分岐情報レジスタ（QR4） 421,422……選択回路、423……命令先取り制御回路 424……OAステージ予測確認回路 425……OTステージ予測確認回路 426……OCステージ予測確認回路 427……EXステージ予測確認回路 428……命令アドレスリカバレジスタ 430,431,432……アドレス生成回路 433……比較回路、434,435……レジスタ 436,437,438,439,440,441……フリップフロップ 501,502……記憶部 503,504,505,506……テスト回路 507……プライオリティ回路、508……選択回路 509……オア回路、601,602,603,604……アンド回路 605,606,607,608……オア回路、701……一致回路 702……大小比較回路、703……アンド回路 1101,1102……フリップフロップ 1103……ノット回路、1104……アンド回路 1201,1202,1203,1204……フリップフロップ 1206,1207……真偽回路 1208,1209,1210……アンド回路 1211,1212,1213……オア回路 1301,1302……レジスタ、1303……フリップフロップ 1306……比較回路、1307……真偽回路 1308……アンド回路、1309,1310……オア回路 1401……フリップフロップ 1402,1403,1404……真偽回路 1405,1406……ナンド回路 1407,1408……アンド回路、1409,1410……オア回路 1501……フリップフロップ 1502,1503,1504,1505,1506,1507……真偽回路 1508,1509,1510,1511,1512,1513,1514,1515,1516,1517,
1518……アンド回路。
Claims (1)
- 【請求項１】情報処理装置における命令先取り装置にお
いて、 分岐命令の実アドレスを指定する情報と該分岐命令の分
岐先実アドレスを含む分岐情報とを対にして複数対記憶
する分岐ヒストリテーブル手段と、 命令先取り動作を行なう際に、該命令先取り動作におい
て先取りされる命令の実アドレスを指定する情報が前記
分岐ヒストリテーブル手段に登録されているか否かを調
べる第１の点検手段と、 前記命令先取り動作によって先取りされた命令が分岐命
令であるか否かを調べる第２の点検手段と、 前記第１の点検手段による登録の判明に応答して前記分
岐ヒストリテーブル手段から対応する分岐情報を読出し
該分岐情報に従って命令先取り動作を継続せしめるよう
制御し、且つ、前記第１および第２の点検手段の結果に
基づき前記先取りされた命令が分岐命令でないのにかか
わらず前記分岐ヒストリテーブル手段から読出された分
岐情報に従って命令先取り動作が行なわれたことが判明
した時には、前記先取りされた命令の実行を待たずに後
続の誤った命令先取り動作を是正せしめるよう制御する
命令先取り制御手段とを具備したことを特徴とする命令
先取り装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61000323A JPH0695306B2 (ja) | 1986-01-07 | 1986-01-07 | 命令先取り装置 |
| US07/000,427 US4853840A (en) | 1986-01-07 | 1987-01-05 | Instruction prefetching device including a circuit for checking prediction of a branch instruction before the instruction is executed |
| EP87100055A EP0229619B1 (en) | 1986-01-07 | 1987-01-05 | Instruction prefetching device comprising a circuit for checking prediction for a branch instruction before the instruction is executed |
| DE3752100T DE3752100T2 (de) | 1986-01-07 | 1987-01-05 | Befehlsvorabrufgerät mit einer Schaltung zum Prüfen der Vorhersage eines Verzweigungsbefehls vor seiner Ausführung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61000323A JPH0695306B2 (ja) | 1986-01-07 | 1986-01-07 | 命令先取り装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62159230A JPS62159230A (ja) | 1987-07-15 |
| JPH0695306B2 true JPH0695306B2 (ja) | 1994-11-24 |
Family
ID=11470693
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61000323A Expired - Fee Related JPH0695306B2 (ja) | 1986-01-07 | 1986-01-07 | 命令先取り装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0695306B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07113890B2 (ja) * | 1988-06-24 | 1995-12-06 | 日本電気株式会社 | 情報処理装置 |
| JPH0774993B2 (ja) * | 1988-06-24 | 1995-08-09 | 日本電気株式会社 | 情報処理装置 |
| TW253946B (en) * | 1994-02-04 | 1995-08-11 | Ibm | Data processor with branch prediction and method of operation |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56155448A (en) * | 1980-05-06 | 1981-12-01 | Nec Corp | Information processor |
| JPS60175148A (ja) * | 1984-02-21 | 1985-09-09 | Nec Corp | 命令先取り装置 |
-
1986
- 1986-01-07 JP JP61000323A patent/JPH0695306B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62159230A (ja) | 1987-07-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |