JPS62159231A - 命令先取り装置 - Google Patents

命令先取り装置

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JPS62159231A
JPS62159231A JP32486A JP32486A JPS62159231A JP S62159231 A JPS62159231 A JP S62159231A JP 32486 A JP32486 A JP 32486A JP 32486 A JP32486 A JP 32486A JP S62159231 A JPS62159231 A JP S62159231A
Authority
JP
Japan
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instruction
branch
address
stage
circuit
Prior art date
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Application number
JP32486A
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English (en)
Inventor
Toshiteru Shibuya
渋谷 俊輝
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NEC Corp
Original Assignee
NEC Corp
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、情報処理MHの命令シーケンスのステップに
含まれる分岐条件判定ステップ実行処理に先立って判定
結果を予測しつつ次の命令の先取りを行なう命令先取り
装置に関する。
C従来の技術〕 従来、分岐ヒストリテーブルを用いて分岐予測を行なう
命令先取り装置としては、例えば特開昭59−9155
0号公報に見られる装置が存在する。この従来装置は分
岐命令のアドレスを指定する情報とその分岐命令の分岐
先アドレスを含む分岐情報とを対にして分岐ヒストリテ
ーブルに登録しておき、命令先取り動作としてキャッシ
ュメモリから命令を取出す時に、先取りする命令のアド
レスが分岐命令のアドレスとして分岐ヒストリテーブル
に登録されているか否かを調べ、登録されていれば対応
する分岐先アドレスを用いて次の命令先取り動作を行な
うよう制御するもので、分岐ヒストリテーブルに登録さ
れた情報が誤っていた場合には、その命令の分岐条件の
判定を行った後に分岐ヒストリテーブルの対応する情報
を更新し、その後に1&続の命令の先取りをやり直すよ
う構成されている。
〔発明が解決しようとする問題点〕
前記の従来技術では、ループ回数を管理するために同し
計数分岐命令(以下BCT命令と呼ぶ)を多数回繰返す
ようなループを構成するプログラムにおいて、ループか
ら脱出する際のBCT命令の実行処理は、次のように行
なわれる。
ループを脱出する際のBCT命令は、分岐を行なわない
が、分岐ヒストリテーブルにはループ継続中の分岐情報
が保持されているため、BCT命令の後続の命令先取り
は分岐有り(以降分岐G。
と呼ぶ)として処理されてしまう。このため、このルー
プ脱出時のBCT命令の計数動作が行なわれ、その結果
を参照して分岐条件判定ステップを実行した後、このB
CT命令に関する分岐情報が分岐無しく以降分岐N0G
Oと呼ぶ)に更新され、続いて命令先取りのやり直しが
開始される。
又、若しこのループが更に大きなループの中に組込まれ
ていて、この脱出したループに再び突入する際には、ル
ープを脱出する際に更新した分岐ヒストリテーブルの分
岐情報に従って分岐N0GO側の命令先取りが行なわれ
、BCT命令の分岐条件判定ステップ実行後に、分岐ヒ
ストリテーブルの対応する分岐情報が分岐Goに更新さ
れた後、命令のやり直しが開始される。
以上述べたように、従来においては、ループを構成する
BCT命令の実行にあたっては、ループを脱出する際お
よび再びループに突入する際に多大なロスタイムを生じ
、性能低下を招くという欠点がある。
本発明はこのような従来の欠点を解消したもので、その
目的は、BCT命令に対する分岐情報が誤っていた場合
、速やかに正しい後続の命令先取り動作を行ない得るよ
うにすることにある。
C問題点を解決するための手段〕 本発明は上記目的を達成するために、指定された汎用レ
ジスフの保持する計数値を計数する命令実行回路を有し
、該命令実行回路による計数結果により分岐の有無を決
定してBCT命令を実行する情報処理システムにおける
命令先取り装置において、 分岐命令のアドレスを指定する情報と該分岐命令の分岐
先アドレスを含む分岐情報とを対にして複数対記憶する
分岐ヒストリテーブル手段と、命令先取り動作を行なう
際に該命令先取り動作において先取りされる命令のアド
レスを指定する情報が前記分岐ヒストリテーブル手段に
登録されているか否かを調べる第1の点検手段と、前記
命令先取り動作によって先取りされた命令がBCT命令
である時には前記命令実行回路での計数動作に先立って
予め計数値を検査し分岐の有無を調べる第2の点検手段
と、 前記第1の点検手段による登録の判明に応答して前記分
岐ヒストリテーブル手段から対応する分岐情報を読出し
該分岐情報に従って命令先取り動作を継続せしめるよう
制御し、且つ、前記第1と第2の点検手段の結果に応答
して誤った命令先取り動作が行われた時には前記先取り
されたBCT命令の実行を待たずに、後続の誤った命令
先取り動作を是正せしめるよう制御する命令先取り制御
手段とを備える。
〔作用〕
実際には分岐GOであるBCT命令に対する分岐情報が
分岐ヒストリテーブル手段に登録されていないため分岐
N0GO側に後続の命令の先取りが行なわれ、或いは逆
に実際には分岐N0GOとなるBCT命令に対する分岐
情報が分岐ヒストリテーブル手段に登録されていてその
分岐情報に従って分岐Go側に後続の命令の先取りが行
なわれると、第2の点検手段の結果に応答して、命令先
取り制御手段により、前記先取りされたBCT命令の分
岐条件判定ステップの実行を待たずに後続の誤った命令
先取り動作が是正される。
〔実施例〕
次に本発明について図面を参照して詳細に説明する。
第1図を参照すると本発明の一実施例は、命令アドレス
生成回路(IA)401、命令アドレス変換回路(IT
)402、命令解読回路(ID)403、オペランドア
ドレス生成回路(OA> 404 、オペランドアドレ
ス変換回路(OT) 405 、オペランド記憶回路を
有するオペランド読出し回路(QC)406、命令実行
回路(EX) 407 、命令記憶回路(IC)40B
、命令バッファ409、分岐ヒストリテーブル(BHT
) 410 、命令アドレスレジスタ411、命令アド
レス加算回路412、分岐情報バッファ413、命令整
列回路414、分岐情報切換回路415、分岐情報レジ
スタ416,417.418,419,420、選択回
路421,422 、命令先取り制御回路423、OA
ステージ予測確認回路424、OTステージ予測確認回
路425、OCステージ予測確認回路426、EXステ
ージ予測確認回路427、命令アドレスリカバレジスタ
428、アドレス生成回路430,431,432゜比
較回路433、レジスタ434,435 、フリップフ
ロップ436,437,438,439,440.44
1から構成されている。
なお、命令先取り制御回路423が命令先取り制御手段
を構成し、比較回路433とOTステージ予測確認回路
425とが第2の点検手段*2を構成し、分岐ヒストリ
テーブル410が分岐ヒストリテーブル手段および第1
の点検手段*1を構成する。
命令記憶回路408およびオペランド続出し回路406
内のオペランド記憶回路は共に主記憶装置そのものであ
ってもよく、さらに命令記憶回路408が主記憶装置の
命令部の一部の写しである命令キャッシュメモリ、前記
オペランド記憶回路が主記憶装置9オペランド部の一部
の写しであるオペランドキャッシュメモリとして構成し
ても良い。
本発明は前述の命令の処理単位に対応した装置構成を必
ずしも有する必要はなく、例えば命令アドレス生成回路
401 とオペランドアドレス生成回路404.命令ア
ドレス変換回路402とオペランドアドレス変換回路4
05.命令記憶回路408とオペランド読出し回路40
6内の記憶回路が共用されたコンピュータシステムにお
いても適用され得る。
第1図において、分岐ヒストリテーブル(BHT)41
0は分岐命令のアドレスを指定する情報と該分岐命令の
実行の予測としての分岐成否フラグ(V)と分岐先アド
レスとを第3図に示すように対にして記憶している。命
令記憶回路408に対する命令アドレスレジスタ(JA
R)411 は、命令読出しのリクエストアドレスを保
持して命令の続出し動作を実行する。
さらに命令アドレスレジスタ(JAR)411 は分岐
ヒストリテーブル(BIT)410および命令アドレス
加算回路412に信号線101を介して接続されている
。レジスタ411の内容は分岐ヒストリテーブル(B 
HT) 410を索引し、読出されるべき命令のアドレ
スがそれに登録されているか否7))を示す信号を信号
線106に出力する。登録されていれば対応する分岐先
アドレスが信号線105に読出される。登録されていな
ければ命令アドレス加算回路412により後続の命令語
の命令先取りのためのアドレスが生成される。
命令アドレス加算回路412は1回のリクエストで続出
される命令語を8Byteと仮定したとき単にrAR+
8”を出力107に生成する回路である。命令ハフファ
409は、命令記憶回路408から読出された8Byt
eの先取り命令語を蓄積し命令処理部への命令の供給に
おける待ち行列(Queue)を形成する。命令整列回
路414は、命令バッファ409が空のとき信号線10
2を介して命令解読回路408から読み出される。8B
yteの命令語に対応して、また命令バッファ409が
空でないとき信号線103を介して前記命令バッファに
貯えられる8Byteの命令語に対応してそれぞれ命令
を抽出して信号線104を介して命令解読回路403に
命令を供給する回路である。
命令解読回路403は信号線104を介して命令語が与
えられると、その命令語長を信号線112を介して分岐
情報レジスタ417へ報告するとともに、その命令が分
岐命令(無条件分岐命令1条件分岐命令など分岐動作を
行ない得る命令)であるか否かを信号線113を介して
OAステージ予測確認回路424へ報告し、さらに、そ
の命令が無条件分岐命令であるか否かと、計数分岐命令
(Branch oncount命令:以降BCT命令
と呼ぶ)であるか否かを信号線114を介してレジスタ
435ヘセツトする機能を有する。
分岐情報バッファ413は、命令バッファ409に格納
される命令語に対して用意されておりその命令語中に分
岐成功と予測された分岐命令が存在すれば、第7図に示
す該分岐命令の分岐情報を格納する回路であり、分岐命
令のアドレスは信号線101を介して、また分岐情報と
しての分岐先アドレスおよび■ビットは分岐ヒストリテ
ーブル(BHT)410から信号線105を介してそれ
ぞれセットされ、分岐成功と予測さた分岐命令が存在し
なければ、■ピントは0に、命令アドレスは信号線10
1を介してそれぞれセットされる。
分岐情報切換回路415は、命令バッファ409が空の
とき信号vA101および105を介して与えられる前
記分岐情報を、そうでないときは分岐情報バッファ41
3を介して与えられる前記分岐情報をそれぞれ出力する
レジスタ416 、417および418はそれぞれ分岐
命令の各処理ステージに対応し、第8図に示す分岐情報
を保持する。分岐情報レジスタ419 、420はその
分岐先アドレス部を該分岐命令の実行によって生成され
る実際の分岐先アドレスに置き換えて保持するレジスタ
である。
アドレス生成回路430,431,432は、それぞれ
分岐情報レジスタ417,418.420に保持される
分岐命令のアドレスと、該分岐命令自身の命令語長とを
加算して分11NOGO側の命令の命令アドレスを生成
する。
オペランドアドレス生成回路404は、命令の指定する
オペランドアドレスを生成するとともに、命令がBCT
命令である場合、そのBCT命令によって指定された汎
用レジスタの保持する計数動作を行なうための値を信号
線120を介して比較回路433へ出力する機能を存す
る。
OAステージ予測li1!認回路424は、命令解読回
路403で解読した命令が分岐命令でないのに、対応す
る分岐情報が分岐ヒストリテーブルから続出されたか否
かを検出する回路であり、信号線113を介して命令の
解読結果を、信号線115を介して分岐情報レジスタ4
16の保持するVビットをそれぞれ受取り、分岐命令で
ないのにVビットが1である時にはOAステージ予測失
敗信号を信号線121を介して命令先取り制御回路42
3とフリップフロップ436へ出力する。
比較回路433は、信号線120を介して与えられる計
数値と値“l”を比較し、計数値が1であれば計数値1
信号を信号線123を介してOTステージ予測確認回路
425へ出力する。
OTステージ予測確認回路425は、OAステージ予測
確認回路424の出力するOAステージ予測失敗信号を
保持するフリップフロップ436の出力。
命令が無条件分岐命令であるかBCT命令であるかを保
持するレジスタ435の出力、比較回路433の出力す
る計数値1信号、および分岐情報レジスタ418の保持
するVビットより、無条件分岐命令なのに対応する分岐
情報のvビットが0である時、およびBCT命令で且つ
計数値1信号が出力されない即ち分岐を行なう時なのに
対応する分岐情報のVビットがOである時には、信号線
129を介して命令先取り制御回路423へOTステー
ジ予測失敗信号を、信号線130を介してフリップフロ
ップ437へOTステージBHT更新指示信号を、信号
線131を介してフリップフロップ438と選択回路4
21へO′FステージGO先取り指示信号をそれぞれ出
力し、BCT命令で且つ計数値1信号が出力された、即
ち、分岐を行なわない時なのに対応する分岐情報の■ビ
ットが1である時には、信号線129と信号線130へ
それぞれOTステージ予測失敗信号とOTステージBH
T更新指示信号を出力する。
選択回路421は、OTステージ予測確認回路425の
出力する○TステージGO先取り指示信号が1である時
は命令アドレス変換回路402の出力する分岐先アドレ
スを、Oである時はアドレス生成回路431.の出力す
る分岐N0GO側のアドレスを選択する。
OCステージ予測確認回路426は、OTステージBH
T更新指示信号を保持するフリップフロップ437の出
力、OTステージGo先取り指示信号を保持するフリッ
プフロップ438の出力、命令アドレス変換回路402
の出力する分岐先アドレス。
及び分岐情報レジスタ418の保持する予測された分岐
先アドレスとVビットより、Vピントが1で分岐Goと
予測され、実際の分岐先アドレスと予測された分岐先ア
ドレスが異なっていて更にOTステージ以前で予測の失
敗が検出されていない時には、信号線140を介してO
Cステージ予測失敗信号を命令先取り制御回路423へ
、信号線156を介してフリップフロップ439へOC
ステージBHT更新指示信号を、信号線141を介して
フリップフロップ440へOCステージGO先取り指示
信号をそれぞれ出力する。
EXステージ予測確認回路427は、OCステージBH
T更新指示信号を保持するフリップフロップ439の出
力、OCステージGo先取り指示信号を保持するフリッ
プフロップ440の出力1分岐情報レジスタ419の保
持する■ビット、及び命令実行回路407の出力する分
岐成否信号より、実際の分岐成否とVビットが異なり、
且つ、oCステージ以前の予測失敗の検出にともなう先
取りのやり直しが行なわれていない時には、信号線14
7を介して命令先取り制御回路423へEXステージ予
測失敗信号を、また、信号線148を介して同じく命令
先取り制御回路423とフリップフロップ441へEX
ステージBHT更新指示信号を出力する。
選択回路422は分岐成否信号線149の状態に応答し
て該信号線の状態が分岐GOを示すとき、信号線152
を介して与えられる分岐情報レジスタ420の保持する
分岐先アドレスを選択し、分岐N0GOを示す時には信
号線153を介して与えられるアドレス生成回路432
の出力を選択し、その出力を信号線155を介してレジ
スタ434と命令アドレスリカバレジスタ428へ供給
する。
レジスタ434は、分岐予測が失敗した時に、分岐ヒス
トリテーブル(B HT) 410を更新するためのも
のであり、命令アドレスリカバレジスタ428は命令ア
ドレスレジスタ (I AR) 411に分岐ヒストリ
テーブル410の内容を更新するためのライトアドレス
がセットされた後に命令先取りのための新たなアドレス
を供給するためのものである。
命令先取り制御回路423は、信号線121,129,
140゜147を介してそれぞれ与えられるOA、OT
、OC,EX各ステージの予測失敗信号、及び信号線1
48を介して与えられるEXステージBIT更新指示信
号に基づいて、命令アドレスレジスタ (IAR)41
1の入力と、命令アドレスリカバレジスタ426の入力
とを制御する回路である。
第16図を参照すると、第1図に示す本発明の実施例に
おける命令の処理は、次の8つの処理単位に分けられる
ゆ (IIIAステージ:実行すべき命令アドレス(論理ア
ドレス)が生成される。
(2+1Tステージ:生成された命令アドレスのアドレ
ス変換が行なわれる。
(311Cステージ:変換された命令の実アドレスで記
憶装置から命令が読出さ れる。
f4+1Dステージ:続出された命令が解読される。
[510Aステージ:解読された命令のオペランドアド
レス(論理アドレス)が 生成される。
+610Tステージ:生成されたオペランドアドレスの
アドレス変換が行なわれ る。
(710Cステージ:変換されたオペランドの実アドレ
スで記ta装置からオペラ ンドが読出される。
+81EXステージ:命令が実行される。
上述のITステージ及びOTステージのアドレス変換に
おいてアドレス変換バッファを設は必要な変換テーブル
が該アドレス変換バッファに存在すれば上記アドレス変
換処理は高速に実行し得る。
また、上述のIcステージおよびOCステージの命令お
よびオペランドの読出し動作において主記憶装置のデー
タの一部の写しを保持するキャッシュメモリを設は必要
な命令およびオペランドが該キャッシュメモリに存在す
ればICステージおよびOCステージの処理は高速に行
ない得る。
上述のIT、 OTおよびIC,QCの各ステージΦ高
速処理が可能なとき、複数の命令の処理の流れを無駄な
く実行する8段のパイプライン制御が可能である。
次に分岐ヒストリテーブル(BHT) 410 、 O
A、OT、QC,EX各ステージの予測確認回路424
.425,426,427および命令先取り制御回路4
23のブロック図とタイムチャートを参照しながら本実
施例の動作を詳細に説明する。
第2図を参照すると分岐ヒストリテーブル(BIT)4
10は、ディレクトリ記憶部501、データ記憶部50
2、テスト回路503,504,505,506 、プ
ライオリティ回路507、レベル選択回路508、およ
びオア回路509を備えている。記憶部501および5
02は、1回のリクエストに対して命令記憶回路408
から続出される命令語の単位をブロックの単位とし、セ
ント数m、レベル数nの記憶部である。
第3図を参照すると、記憶部501には分岐命令の命令
アドレスの一部とその内容が有効か否かを示す■ビット
が格納され、記憶部502には分岐先アドレスの実アド
レスが格納されている。前記■ビットは対応する分岐ヒ
ストリテーブル(BHT)410のワードの有効性を示
すと同時に該分岐命令の実行の予測としての分岐成否フ
ラグの機能を存する。
この分岐ヒストリテーブル(BHT)410への索引は
以下のようなセソトアソシアティプ法によって行なわれ
る。
第2図に示されるテスト回路503,504,505及
び506はテーブル410の各レベルに対応して命令ア
ドレスレジスタ(IAR)411に保持されるリクエス
トアドレスが各レベルのBHT−AAi(+はレベルに
対応するサフィクスを示す)に登録されているか否かを
示す信号を信号線1130.1131゜1132、11
33に出力する。第4図を参照すると、テスト回路50
3,504,505および506のそれぞれは、−数回
路701および大小比較回路702から構成されている
前記−数回路701では、命令アドレスレジスタ(JA
R)411に保持されるリクエストアドレスの一部JA
RC: 4−17)をセットアドレスとして読出された
記憶部501の各レベルの内容と前記レジスタ411 
の内容JAR(: 4−17)とが比較され、等しいア
ドレスが存在するか否かを検出する。−数回路701の
出力により命令アドレスレジスフ(JAR)411に保
持されるリクエストアドレスで読出されるべき命令語の
8Byteブロツク中にすでに分岐ヒストリテーブル(
BHT)410に登録された分岐命令が存在するか否か
が判明する。しかしリクエストアドレスとそれが読出す
べき分岐命令との対応をとるには上記一致検出のみでは
不十分である。第5図を参照すると、1回のリクエスト
で続出される8Byteの命令語のブロック中に2By
te命令BCO,A、BCI。
BO2の4個の命令が存在する。命令BCO,BCl、
BO2が共に分岐成功と予測された分岐命令であるとき
には、各々の分岐命令は共にそのアドレスの一部が記憶
部(BHT−AA)501に登録される。このとき他の
分岐命令から命令Aに分岐して命令Aのアドレス<A>
が前記命令語のブロックを読出すためのリクエストアド
レスとして命令アドレスレジスタ(IAR)411に保
持されるときには、分岐ヒストリテーブル(BHT)4
10から読出されるべき分岐命令の情報は命令の実行の
経路から分岐命令BCIの情報でなければならない。
従って前記レジスタ(IAR)411に保持されるリク
エストアドレスと前記記憶部(BHT−AA i ) 
501に保持される分岐命令のアドレスとの関係が上記
の一致条件とともに次式の関係が成立するとき、対応す
るレベルのB HT −HI T i信号が生成される
。なお、この信号は綿130〜133を介してオア回路
509に与えられ、該BHT−HITi信号のオア信号
が線106を介して出力され分岐予測信号(BIT−H
IT信号)となる。
BIIT  −11[Ti  =  (IへR(:4 
 17)  =  BIIT   AAi(:4−17
) 1 n ([AR(:29,30) ≦BIT−AAi(:
29.30) 1 n BIIT−AAi(V) 再び第4図を参照すると、前記大小比較回路702は、
この条件を実現する回路である。
さらに前記信号BHT−HITtの条件が2個以上のレ
ベルにおいて成立したとき記憶部501の対応するレベ
ル(BHT−AA i)に保持される分岐命令のアドレ
スの8Byteブロツク内アドレスBHT−AA + 
 (:29.30)の値の最も小さいレベルが選択され
る必要がある。再び第5図を参照すると、命令BCIお
よびBO2の分岐命令関係情報が格納される分岐ヒスト
リテーブル410のレベルで前記信号BHT−HITi
条件が共に成立する。このとき命令の実行の経路から命
令BC1に対するレベルが選択される必要がある。
前記プライオリティ回路507は、前記信号BHT  
HITiの2個以上の成立に対するものであり、この出
力により記憶部BHT−DA502のセントアドレスI
 A R(: 18−28)で示されるエントリの分岐
先アドレスがレベル選択回路508を介して読出される
第6図を参照すると、前記プライオリティ回路507は
アンド回路601〜604およびオア回路605〜60
8から構成されている。アンド回路601〜604はn
+1個並列に配置されている。前記第2図におけるレベ
ル選択回路508のn個のレベルの選択信号は第6図に
おける信号v、、v、、v、、v。
により以下のように与えられる。
V、(7)とき        VeLe、VoL+、
 −、VeLlIV、・V、ノとき     V、L、
、 V、L、、・、 y、t、、lV、 ・V、 ・V
tのとき    VgLa、 VtL+、−、VtLl
lV、・ν1・v2・v、のとき VsLo、V*L+
、・=、 VzL11以上のようにして第2図における
レベル選択回路508から読出された分岐情報は第1図
の命令記憶回路408から続出される命令と対応づける
ことが可能である。
第9図には、命令記憶回路408における命令と分岐ヒ
ストリテーブル(BHT)410における分岐情報の上
記対応関係が示されている。命令の実行順序が命令AO
,分岐命令BCO,Bl、BC1、B2.B3.BO2
,CI、C2・・・と予測された場合である。なお、<
A>はA命令のアドレスを、BCjは分岐命令をそれぞ
れ示す。
第10図を参照すると、第9図に示した分岐ヒストリテ
ーブル(BHT)410による命令先取り動作は次のよ
うにされる。リクエストアドレスの命令アドレスレジス
タ411のセットに応答して命令2411回路408か
ら命令語が読出され、これと同時にテーブル(B HT
) 410が索引される。信号線106を介してBHT
−HIT信号が出力されると記憶部BHT−DA502
の分岐先アドレスくB1〉がアドレスレジスタ411に
セントされ、次の命令先取りが行なわれる。前記信号線
106を介してBHT−HIT信号が出力されないとき
には命令アドレス加算回路412に命令Aの8バイト境
界アドレス(A)が与えられ、「8」加算されたアドレ
スが出力され、次の命令先取りが逐次行なわれる。
以上の命令の先取りに従えば命令記憶回路408から読
出される命令語は、テーブル(BHT)410の内容に
よる予測に従って順次読出され、命令バッファ409に
は予測された命令の実行順に格納することが可能である
このときたとえ信号BHT−HITが出力されても分岐
予測方向と反対側の命令先取り動作を一部付なわせしめ
た後に分岐予測方向の命令先取り動作を行なってもよい
以上のようにして命令先取りされた命令が分岐命令で第
1図の命令整列回路414により命令解読回路403に
導かれたとき同時に該分岐命令に対応する分岐情報が最
初の分岐情報レジスタ416  (QRO)にセットさ
れる。
以降前記分岐命令の処理の進行に伴い、前記分岐情報が
順次第2.第3.第4.第5の分岐情報レジスタ (Q
R1) 417. (QR2) 418. (QR3)
419. (QR4) 420へと転送される。そして
OA。
OT、QC,EX各ステージの予測確認回路424゜4
25、426.427によって該分岐命令の実際の実行
処理結果と対応する前記分岐情報とが各ステージ毎にチ
ェックされる。
第11図を参照すると、前記OAステージ予測確認回路
424は、フリップフロップ1101.1102.ノッ
ト回路1103.およびアンド回路1104から構成さ
れている。フリップフロップ1101.1102にはそ
れぞれ信号線113を介して命令解読回路403の出力
する分岐命令を示す信号と、信号線115を介して分岐
情報レジスタ (QRO) 416の保持するvビット
とがセットされる。ノット回路1103とアンド回路1
104とによって、フリップフロップ1101の出力が
“0”で且つフリップフロップ1102の出力が“1”
である時、即ち命令を解読した結果、分岐命令ではない
命令なのに対応する分岐情報が存在し、その分岐情報に
従って命令先取りが行なわれた時には、信号線121に
OAステージ予測失敗信号を出力する。
第12図を参照すると、前記OTステージ予測確認回路
425は、フリップフロップ1201.1202.12
03゜1204と真偽回路1206.1207と、アン
ド回路1208゜1209、1210.およびオア回路
1211.1212.1213とから構成されている。
フリップフロップ1201,1202には、レジスタ4
35の保持する無条件ブランチ命令を示すビットと、B
CT命令を示すビットが信号NlA122を介してそれ
ぞれセントされ、フリップフロップ1203には信号線
123を介して比較回路433の出力する計数値1信号
がセットされ、フリップフロップ1204には分岐情報
レジスタ(QRI)の保持するVビットが信号線126
を介してセットされ、オア回路1213には信号綿14
4を介してOAステージ予測確認回路424が出力し且
つフリップフロップ436に保持されたOAステージ予
測失敗信号の出力が与えられる。真偽回路1206.1
20?、アンド回路1208.1209.2210によ
ってフリ7ブフロンプ1201.1204の出力がそれ
ぞれ“l”、“0”すなわち無条件ブランチ命令である
のに対応する分岐情報が存在しなくて分岐Go側への命
令先取りが行なわれなかったときには、アンド回路12
08の出力が・l・になり、フリップフロップ!202
.1203゜1204の出力がそれぞれ“1”l “o
”、”o”である時すなわちBCT命令であってそのB
CT命令で指定された汎用レジスタの保持する計数値が
“1”ではな(て分岐を行なうBCT命令であるのに対
応する分岐命令が存在しなくて分岐Go側への先取り動
作、が行なわれなかった時にはアンド回路1209の出
力が′1″になり、フリップフロップ1202.120
3.1204の出力が全て11゛の時すなわちBCT命
令であってそのBCT命令で指定された汎用レジスタの
保持する計数値が“1”であって、分岐を行なわないB
CT命令であるのに対応する分岐情報が存在して分岐G
o側へ命令先取り動作が行なわれた時にはアンド回路1
210の出力が“l”になる、更に、オア回路1211
.1212.1213によって無条件分岐命令あるいは
分岐を行なうBCT命令なのに分岐Go側への命令先取
りが行なわれなかワた時には、OTステージGO先取り
指示信号が信号線131に、OTステージ予測失敗信号
が信号線129に、OTステージBHT更新指示信号が
信号線130にそれぞれ出力される。又、分岐を行なわ
ないBCT命令なのに分岐GO側への命令先取りが行な
われた時には、OTステージ予測失敗信号とOTステー
ジBHT更新指示信号とが出力される。なお、OTステ
ージBHT更新指示信号は、OAステージで予測の失敗
が検出され、OAステージ予測確認回路424より、O
Aステージ予測失敗信号がフリップフロップ436にセ
ットされ、その出力が信号線144を介して与えられた
時にも出力される。
第13図を参照すると前記OCステージ予測確認回路4
26は、レジスタ1301.1302.フリップフロッ
プ1303.不一致を検出する比較回路1306.真偽
回路1307.アンド回路1308およびオア回路13
09.1310より構成されている。レジスタ1301
には、命令アドレス変換回路402より信号線133を
介して与えられる分岐命令の命令語より実際に求められ
た分岐先アドレスがセットされ、同じくレジスタ130
2には、分岐情報レジスタ (QR2) 418より信
号vA137を介して与えられる予測された分岐先アド
レスがセットされる。フリップフロップ1303には同
じく分岐情報レジスタ (QR2) 418の保持する
■ピントがセットされ、真偽回路1307とオア回路1
310には、OTステージ予測確認回路425が出力し
たOTステージBHT更新指示信号と、OTステージG
O先取り指示信号を受けたフリップフロップ437,4
38の出力が、それぞれ信号線157と158を介して
与えられる。比較回路1306と真偽回路1307およ
びアンド回路1308によって、比較回路1306、フ
リップフロップ1303の出力、信号線157がそれぞ
れ“l゛、“l”、“0”、即ち、分岐ヒストリテーブ
ルに対応する分岐情報が存在し、その分岐情報に従って
後続の命令先取りが行なわれたその命令について、OA
、OTステージの予測確認回路で予測の失敗が検出され
ていなくて、なお且つ、予測された分岐先アドレスが実
際の分岐先アドレスと異なっていた時には、アンド回路
1308の出力が“1”になりoCステージ予測失敗信
号が信号線140に出力される。同時にオア回路130
9.13104mよってoCステージBHT更新指示信
号とoCステージGo先取り指示信号がそれぞれ信号線
156と141上に出力される。又、OCステージBH
T更新指示信号とoCステージGO更新指示信号は、そ
れぞれOTステージ予測確認回路425より出力される
OTステージB I T更新指示信号とOTステージG
o先取り指示信号とを受けたフリップフロップ437,
438の出力が11″となった時にも出力される。
第14図を参照すると、前記EXステージ予測確認回路
427は、フリップフロップ1401.真偽回路140
2、1403.1404.論理積の否定を求めるナンド
回路1405.1406.アンド回路1407.140
B、及びオア回路1409から構成されている。真偽回
路1402には、信号線)49を介して命令実行回路4
07の出力する分岐成否信号が与えられ、フリップフロ
ップ1401には、分岐情報レジスタ (QR3)41
9の保持するVビットがセットされ、ナンド回路140
5.1406およびオア回路1409につながる信号線
159には、0Cステ一ジBHT更新指示信号を受けた
フリップフロップ439の出力が与えられ、真偽回路1
404には、OCステージGO先取り指示信号を受けた
フリップフロップ440の出力が信号線160を介して
与えられる。前記の真偽回路1402.1403.14
04.ナンド回路1405.1406.アンド回路14
07.1408によって、信号線149の分岐成否信号
、フリップフロップ1401の出力、信号線159.信
号線160がそれぞれ“1”1 “0“、“1”、“1
”、即ち、予測に従って後続の命令の先取りを分岐N0
GO側へ行なったその命令は、実際には分岐Goであり
、分岐成否信号が出力され、更にOCステージまでにそ
の命令についての予測の失敗が検出されておらず或いは
検出されていてもGO側への先取り指示が出力されてい
ないときのみ、アンド回路1407の出力が“1”にな
り、同様に信号線149.フリップフロップ1401の
出力、信号線159.160がそれぞれ“0″1 “1
”、“1′、“0″、すなわち、分岐Goと予測され、
分岐GO側へ後続の命令先取りを行なった命令が実際に
は分岐N0GOであり、分岐成否信号が出力されなくて
且つoCステージまでにその命令についての予測の失敗
が検出されていないか或いは検出されていても同時にG
o側への先取り指示が出ている場合のみ、アンド回路1
408の出力が“l”になる。更にオア回路1409に
よって、oCステージまでに予測の失敗が検出されてい
るか或いは分岐GOと予測された命令が実際には分岐N
0GOであり且つOCステージまでに分岐N0GO側へ
の先取り指示が出力されていない時、および分岐N0G
Oと予測された命令が実際には分岐GOであり且つOC
ステージまでに分岐GO側への先取り指示が出力されて
いない時に、EXステージB H,T更新指示信号が信
号線148に出力される。
第15図を参照すると、前記命令先取り制御回路423
は、フリップフロップ1501.真偽回路1502゜1
503、1504.1505.1506.1507.ア
ンド回路1508.1509゜1510、1511.1
512.1513.1514.1515.1516.1
517.1518とから構成されている。この命令先取
り制御回路423は、OA、OT、QC,EX(7)各
ステージの予測確認回路より出力される予測失敗信号と
、EXステージ予測確認回路427の出力するEXステ
ージBHT更新指示信号、並びに分岐ヒストリテーブル
410の出力するBHT−HIT信号に基づいて、命令
アドレスレジスタ411の前段にあるセレクタおよび命
令アドレスリカバレジスタ42Bの前段にあるセレクタ
の選択指示信号を出力する。
命令先取り制御回路423の入力信号が全て“O”の時
には、命令アドレスレジスタ411の入力セレクタは信
号線107上の命令アドレス加算回路412の出力する
+8された命令アドレスを選択するよつ制411され、
次のマシンサイクルには、命令アドレスレジスタ411
には選択された命令アドレス+8がセットされる。信号
線148,147を介してEXステージ予測確認回路4
27よりEXステージBHT更新指示信号とEXステー
ジ予測失敗信号とが与えられると、命令アドレスリカバ
レジスタ428には命令実行回路407の出力する分岐
成否信号によって制御される選択回路422の出力、即
ち実際の分岐判定を行なった結果分岐GOであれば分岐
情報レジスタ (QR4)の保持する実際に命令語の指
示により求められた分岐先アドレスが、又、命令実行回
路407の分岐判定の結果分岐N0GOであれば、アド
レス生成回路433の出力する分岐N0GO側のアドレ
スが、いずれの場合も信号線155を介してセントされ
、同時に命令アドレスレジスフ411には分岐情報レジ
スタ(QR4)の保持する分岐命令自身のアドレスが信
号!1li151を介してセットされる。更にその1マ
シンサイクル後には、命令先取り制御回路423は、入
力信号が全て“0”であれば、EXステージBHT更新
指示信号を1マシンサイクル保持するフリソプフロフプ
1501の出力によって、命令アドレスレジスタ411
には、1マシンサイクル前に命令アドレスリカバレジス
タ428にセットされた実際の分岐判定結果による次に
実行すべき命令のアドレスが信号線162を介してセッ
トされるよう制御する。
信号線147のEXステージ予測失敗信号が“O”の時
、信号線140を介してOCステージ予測確認回路42
6よりOCステージ予測失敗信号が与えられると、命令
先取り制御回路423は、命令アドレスレジスタ411
に、分岐情報レジスタ (QR3)419の保持するO
Cステージにある命令の命令語より求めた分岐GO側の
アドレスを信号線143を介してセットするよう制御す
る。この時、同時にEXステージBHT更新指示信号も
与えられれば、分岐情報レジスタ(QR3) 419の
保持するOCステージにある命令の分岐先アドレスは命
令アドレスリカバレジスタ428にセットされ、かわり
に命令アドレスレジスタ411には分岐情報レジスタ(
QR4)420の保持するEXステージにある命令の命
令アドレスがセットされ、その1マシンサイクル後には
、命令先取り制御回路423の全ての人力が“0”であ
れば命令アドレスリカバレジスタ428に1マシンサイ
クル前にセットされた、1マシンサイクル前にはOCス
テージにあった命令の実際の分岐Go側のアドレスが命
令アドレスレジスタ411にセットされるよう制御する
信号線147,140 (7)EX、 OC両ステー’
;(D予’/M失敗信号がともに“0”の時、信号線1
29を介してOTXステージ予測確認回路425りOT
ステージ予測失敗信号が与えられると、命令先取り制御
回路423は、選択回路421の出力すなわちOTステ
ージにある命令が無条件分岐命令か、実際には分岐を行
なうBCT命令であって対応する分岐情報が分岐ヒスト
リテーブルに存在しなくて分岐N0Go側に先取りが行
なわれた時には、命令アドレス変換回路402の出力す
る分岐GO側のアドレスが、又実際には分岐を行なわな
いBCT命令であって対応する分岐情報が分岐ヒストリ
テーブルより読出されて分岐GO側へ後続の命令先取り
が行なわれた時にはアドレス生成回路431の出力する
分岐N0GO側のアドレスが、いずれもOTXステージ
予測確認回路425信号線131を介して出力するOT
ステージGo先取り指示信号の制御によって選択回路4
21で選択されたその結果を信号線139を介して命令
アドレスレジスタ411にセットするよう制御する。こ
の時、同時にEXステージBHT更新指示信号も与えら
れれば、選択回路421の出力は、命令アドレスリカバ
レジスタ428にセットされ、かわりに命令アドレスレ
ジスタ411には分岐情報レジスタ (QR4)420
の保持するEXステージにある命令の命令アドレスが信
号線151を介してセ・ツトされ、その1マシンサイク
ル後には、命令先取り制御回路423の全ての入力が“
0“であれば、命令アドレスリカバレジスタ428に1
マシンサイクル前にセットされた、lマシンサイクル前
にはOTステージにあった無条件分岐命令かBCT命令
の後続の命令の先取りやり直しのだめのアドレスが信号
線162を介して命令アドレスレジスタ411にセント
されるよう制御する。
信号線147,140,129 (7)EX、 QC,
OTノ各ステージの予測失敗信号が“O”の時、信号線
121を介してOAステージ予測確認回路424よりO
Aステージ予測失敗信号が与えられると、命令先取り制
御回路423は、アドレス生成回路430が出力するO
Aステージにある命令の分岐N0GO側の命令アドレス
を信号線128を介して命令アドレスレジスタ411に
セントするよう制御する。この時同時に、EXステージ
BHT更新指示信号が与えられれば、アドレス生成回路
430の出力は命令アドレスリカバレジスフ428にセ
ットされ、命令アドレスレジスタ411には、かわりに
分岐情報レジスタ(QR4) 420の保持するEXス
テージにある命令の命令アドレスが信号線151を介し
てセントされ、その1マシンサイクル後には、命令先取
り制御回路423の全ての入力が“0”であれば、1マ
シンサイクル前に命令アドレスリカバレジスタにセット
されたアドレスが信号線162を介して命令アドレスレ
ジスタ411にセットされるよう制御する。
信号線147,140.129.121のEX、 QC
,OT。
OAの各ステージの予測失敗信号が全て“0”の時、信
号線106を介して分岐ヒストリテーブル410よりB
HT−HIT信号が与えられると、命令先取り制御回路
423は、分岐ヒストリテーブル410の出力するIC
ステージにある命令の予測された分岐アドレスを信号線
105を介して命令アドレスレジスタ411にセットす
るよう制御する。この時、同時にEXステージBHT更
新指示信号も与えられると、信号線105の分岐ヒスト
リテーブル410より読出された分岐先アドレスは、命
令アドレスリカバレジスタ428にセットされ、命令ア
ドレスレジスタ411には、かわりにEXステージにあ
る命令の命令アドレスが分岐情報レジスタ(QR4)4
20より信号線151を介してセットされ、その1マシ
ンサイクル後には、命令先取り制御回路423の全ての
入力が0”であれば1マシンサイクル前にセットされた
命令アドレスリカバレジスタ428の内容が命令アドレ
スレジスタ411にセントされるよう制御する。
信号線147.140.129.121のEX、QC,
OT。
OA各ステージの予測失敗信号および信号線106のB
HT−HIT信号が全て“O”の時に信号線14Bを介
してEXステージ予測確認回路427よりEXステージ
B I T更新指示信号が与えられると、命令先取り制
御回路423は、命令アドレスリカバレジスタ428に
信号線107を介して命令アドレス加算回路412の出
力をセントし、命令アドレスレジスタ411にはEXス
テージにある命令の命令アドレスを分岐情報レジスタ(
QR4)420より信号線151を介してセットし、そ
の1マシンサイクル後には、命令先取り制御回路423
の全ての入力がO”であれば、lマシンサイクル前に命
令アドレスリカバレジスタ428にセントされたアドレ
スを命令アドレスレジスフ411にセントするよう制御
する。
次に第1図およびタイムチャートを参照しながら本実施
例の動作を詳細に説明する。
第17図は、分岐命令ではない命令A1のアドレスを分
岐命令のアドレスとして指定する誤った分岐情報が分岐
ヒストリテーブル410に存在し、命令先取り制御回路
423が誤った分岐情報に従って命令A1の後続の命令
として命令C1を取出して実行している動作を示すタイ
ムチャートである。
第1図および第17図を参照すると、マシンサイクル0
の時刻において、分岐命令ではない命令Alのアドレス
〈A1〉が命令アドレスレジスタ411にセットされ、
命令AIのICステージが実行される。アドレス<At
>は信号線101を介して命令記憶回路408へ与えら
れ命令語の取出しが行なわれるとともに、分岐ヒストリ
テーブル410にも与えられ、アドレス〈A1〉を分岐
命令のアドレスとして指定する分岐情報の取出しが行な
われる。
その結果、誤った分岐情報が取出され、BHT−HIT
信号が信号線106上に出力される。このため、命令先
取り制御回路423は、命令アドレスレジスタ411の
入力セレクタに分岐情報より得られた分岐先アドレスく
C1〉が出力されている信号線105を選択するよう指
示する。
次のマシンサイクル1の時刻においては、誤った分岐情
報による分岐先アドレス〈C1〉が命令アドレスレジス
タ411にセットされて、命令C1のICステージが実
行されるとともに、命令A1のIDステージが実行され
る。命令解読回路403は、命令AIが分岐命令ではな
いことから、命令解読結果が分岐命令であることを示す
信号113には“0”を出力して命令A1が分岐命令で
ないことをOAステージ予測確認回路424へ通知する
とともに、命令A1の命令語長を分岐情報レジスタ(Q
RI)417への信号線112に出力する。同時に、分
岐情報レジスタ(QRO)416に保持された命令A1
のアドレス<At>と■ビット、分岐先アドレス〈C1
〉のうちVビットが信号線115に出力される。
マシンサイクル2の時刻においては、命令C1のIDス
テージと命令C1の後続の命令C2のICステージが実
行されると共に、命令A1のOAXステージ実行される
。同時にOAステージ予測確認回路424は、前のマシ
ンサイクルで信号線113および115を介して与えら
れた情報より、今OAステージにある命令AIが分岐命
令でないにもかかわらず分岐情報が存在し、分岐Go側
へ後続の命令の先取りを行なったことを示すOAステー
ジ予測失敗信号を信号線121へ出力する。同時にアド
レス生成回路430は、分岐情報レジスタ(QR2)4
18の保持する命令A1のアドレス〈A1〉と命令Al
の命令語長を加算し、命令A1のN0GO側の後続の命
令のアドレスくA2〉を生成し、信号線128上に出力
する。命令先取り制御回路423は、OAステージ予測
確認回路424の出力する信号線121のOAステージ
予測失敗信号により、命令アドレスレジスタ411の入
力セレクタに、信号線128上のOAXステージらの命
令AIの分岐N0GO側のアドレス〈A2〉を選択する
よう指示する。又、OAステージ予測失敗信号が出力さ
れたことにより、OAXステージり前のステージにある
予測側に後続する命令CI、C2の動作はすべてキャン
セルされる。
マシンサイクル3においては、命令A1のOTステージ
が実行され、同時に命令アドレスレジスタ411には命
令A1の後続の命令のアドレスくA2〉がセットされ、
命令A2のICステージも実行される。フリップフロッ
プ436は、前のマシンサイクルで出力されたOAステ
ージ予測失敗信号を受けて“1”にセットされ、今OT
ステージにある命令Alの分岐情報が誤っており、正し
く更新しなければならないことを示す。
次のマシンサイクル4において、命令A1はOCステー
ジを実行し、命令A2の[Dステージ。
命令A2の後続の命令A3のICステージが実行される
。フリップフロップ437には、フリップフロップ43
6を受けて61″がセットされ、フリップフロップ43
8は“0”を保持し、合わせて現在OCステージにある
命令A1の分岐情報が誤っており、正しく更新する必要
のあることを並びに命令A1についての予測に従った後
続の命令先取りはキャンセルされて既にN0GO側への
命令先取り動作の実行が改めて行なわれたことを示す。
マシンサイクル5においては、命令A1のEXステージ
が実行される。命令実行回路407は命令Alが分岐命
令ではないことから信号線149の分岐成否信号に分岐
NoGOを示す“O゛を出力する。このため、選択回路
422は、分岐情報レジスタ(QR4)の保持する命令
AlのアドレスくAl〉と命令AIの命令語長をアドレ
ス生成回路432で加算した結果得られるアドレス〈A
2〉を選択し信号線155上に出力する。また、信号線
151には、命令A1のアドレスくA1〉が出力される
一方フリップフロップ439,440は、フリソプフロ
ツブ437.438の内容をOCステージ予測確認回路
426を通して受け、それぞれ“1″、“O”にセント
される。EXステージ予測確認回路427は、信号線1
49の分岐成否信号と、前のマシンサイクルで信号線1
46を介して与えられた分岐情報レジスタ(QR3) 
419の保持していた命令A1の分岐情報のVビット、
およびフリップフロップ439゜440とから、信号線
14日上のEXステージBHT更新指示信号として“l
”を出力し、信号線147のEXステージ予測失敗信号
には′0”を出力することによって、命令AIについて
の分岐情報が存在し、その情報に従って分岐GO側へ後
続の命令先取りを行なったにもかかわらず、命令A1は
実際には分岐動作を行なわないこと、しかしながら1&
続の誤った分岐先取り動作はキャンセルされて既に分岐
N0GO側への命令取出し動作が行なわれているため、
EXステージでは命令先取りのやり直しを指示する必要
のないことを示すとともに、命令AIについての分岐情
報の更新が必要なことを示す。これを受けて、命令先取
り制御回路423は、命令アドレスレジスタ411の入
力セレクタに対し信号線151上の命令A1のアドレス
〈A1〉を選択するよう指示し、命令アドレスリカバレ
ジスタ428の入力セレクタに対しては、信号線107
上のアドレス<A2>+24を選択するよう指示する。
もしこの時、命令アドレスレジスタ411の保持するア
ドレス<A2>+16に対応する分岐情報が分岐ヒスト
リテーブルに存在し、BHT−HIT信号が信号vA1
06を介して与えられれば、命令先取り制御回路423
は、命令アドレスリカバレジスタ428の人力セレクタ
に対しては、信号線105上に出力される1分岐ヒスト
リテーブル410より取出された分岐情報の示す分岐先
アドレスを、またOAステージにある命令A2について
OAステージ予測確認回路424より信号線121を介
してOAステージ予測失敗信号が与えられれば信号線1
28上のアドレスを選択するよう指示する。
次のマシンサイクル6において、命令A1は、分岐ヒス
トリテーブル410内の命令Alについての分岐情報の
更新を行なうHUステージを実行する。先ず、フリップ
フロップ441は前のマシンサイクルで信号線14日上
に出力されたEXステージBHT更新指示信号を受けて
“1”にセットされ、信号61154を介してその出力
は分岐ヒストリテーブル410へ送られる。又、レジス
タ434には、同じく前のマシンサイクルで信号線15
5上に出力されていた命令アドレス〈A2〉がセットさ
れ、命令アドレスレジスタ411には、同じく前のマシ
ンサイクルで信号線151上に出力されていた命令アド
レス〈A1〉が、また命令アドレスリカバレジスタ42
8には前のマシンサイクルで信191107 上に出力
されていたアドレス<A2>+24がそれぞれセットさ
れる。これに応答して分岐ヒストリテーブル410内の
命令A1についての分岐情報の更新が行なわれ、AIに
ついての分岐情報のVビットがリセントされ、これ以降
命令AIは分岐命令としては扱われな(なる。一方この
時、命令先取り制御回路423は、命令アドレスレジス
タ411の入力セレクタに対して、信号線162上に出
力されている命令アドレスリカパレジスク428の保持
するアドレス<A2>+24を選択するよう指示する。
もしこの時、OTステージにある命令A2について、O
Tステージ予測確認回路425より信号線129を介し
てOTステージ予測失敗信号が与えられれば、命令先取
り制御回路423は、命令アドレスレジスタ411の入
力セレクタに対し信号線139上のアドレスを選択する
ように、又OAステージにある命令A3についてOAス
テージ予測確認@1424より信号線121を介してO
Aステージ予測失敗信号が与えられれば、信号線128
上のアドレスを選択するように指示する。
マシンサイクル7以降は、命令アドレスレジスタ411
にセントされたアドレス<A2>+24に従って命令先
取り動作が続けられる。
第18図は、分岐ヒストリテーブル410にVビットが
“1”である対応する分岐情報が存在しなかったBCT
命令あるいは無条件分岐命令である命令B1の実行のよ
うすを示すタイムチャートであり、B1がBCT命令の
場合、命令B1で指定した計数値は“1”ではなくて、
−1する計数動作を行なっても計数結果は0″とはなら
す0、実際には分岐を行なうBCT命令の場合を示して
いる。
第1図および第18図を参照するとマシンサイクル0の
時刻において、BCT命令あるいは無条件分岐命令であ
る命令B1のアドレス<Bl>が命令アドレスレジスタ
411にセットされ、命令B1のICステージが実行さ
れる。アドレス〈B1〉は信号101を介して命令記憶
回路408へ与えられ命令語の取出しが行なわれるとと
もに、分岐ヒストリテーブル410に与えられ、命令B
1に対応する分岐情報の取出しが行なわれ、同時に、命
令アドレス加算回路412へも与えられ、アドレスくB
1〉+8が生成される。分岐ヒストリテーブル410に
は命令B1に対応する分岐情報が存在しないため、信号
線106のBHT−HIT信号として“01を出力する
。これに応答して命令先取り制御回路423は、命令ア
ドレスレジスタ411の入力セレクタに対し、信号線1
07に出力されるアドレスくB1〉+8を選択するよう
指示する。
次のマシンサイクル1の時刻においては、命令アドレス
レジスタ411にはアドレス<B1>+3がセットされ
、命令B1の分岐N0GO側の後続の命令AIのICス
テージが実行される。同時に、分岐情報レジスタ (Q
RO) 416には、命令B1のアドレス〈B1〉とv
ビットとして“0″がセットされ、命令B1のIDステ
ージが実行される。
命令解読回路403は命令B1がBCT命令であること
を、あるいは無条件分岐命令であることを信号線114
に出力する。
マシンサイクル2の時刻においては、命令B1のOAス
テージと、命令AIの10ステージ及び命令A1の後続
の命令A2のICステージが実行される。レジスタ43
5は、前のマシンサイクルの信号vA114の出力を受
けて、命令B1がBCT命令であることを或いは無条件
分岐命令であることを信号線122上に示す。分岐情報
レジスタ(QRl)417には分岐情報レジスタ(QR
O)が前のマシンサイクルで保持していたアドレスくB
1〉と01であるVビットがセットされ、■ビットはさ
らに信号線126に出力される。命令アドレス生成回路
401は、命令Blの分岐先アドレスを生成し、命令B
1がBCT命令である時にはオペランドアドレス生成回
路404より命令Blで指定された計数値を保持する汎
用レジスタの値が信号線120を介して比較回路433
へ与えられる。比較回路433は与えられた計数値が“
l”でないことを検出して信号線123上の計数値1信
号として0″を出力する。
マシンサイクル3においては、命令B1のOTステージ
が欠けされ、命令B1の分岐先アドレスが命令アドレス
変換回路402によって実アドレスくC1〉に変換され
るとともに、命令B1の分岐N0Go側の後続の命令A
I、A2.A3のOA。
ID、ICステージが実行される。OTステージ予測確
認回路425は、前のマシンサイクルで信号線122.
123.126を介して与えられた情報から、現在OT
ステージにある命令が、分岐GoであるBCT命令であ
ること或いは無条件分岐命令であることにもかかわらず
対応する分岐情報が分岐ヒストリテーブル410にヒツ
トせず、分岐N0GO側へ後続の命令の先取りが続けら
れたこと、このため、命令B1の分岐GO側へ命令の先
取りを改めて実行する必要のあること、並びに命令Bl
についての分岐情報を正しく更新する必要のあることを
示すために、信号線129にOTステージ予測失敗信号
を、信号線130にOTステージBHT更新指示信号を
、また信号線131にOTステージG。
先取り指示信号をそれぞれ出力する。このOTステージ
GO先取り指示信号に応答して選択回路421は、信号
線133に出力される命令B1の分岐先アドレスを選択
し、信号線139上に出力する。命令先取り制御回路4
23は、OTステージ予測確認回路425の出力する信
号線129のOTステージ予測失敗信号により、命令ア
ドレスレジスタ411の人力セレクタに対して信号線1
39上の命令B1の分岐先アドレス<CI>を選択する
よう指示する。
またOTステージ予測失敗信号が出力されたことにより
、OTステージより前のステージにある分岐N0GO側
に後続する命令AI、 A2、A3の動作は全てキャン
セルされる。
マシンサイクル4においては、命令BlのOCサイクル
が実行され、同時に命令アドレスレジスタ411には命
令B1の分岐先アドレス〈C1〉がセント、アドレスく
C1〉にある命令C1のICステージも実行される。フ
リップフロップ437,438は、前のマシンサイクル
で出力されたOTステージBHT更新指示信号とOTス
テージGo先取り指示信号とを受けてどちらも“1”に
セントされる。
次のマシンサイクル5においては、命令B1のEXステ
ージが実行される。命令実行回路407ば、命令B1が
BCT命令であれば指定された計数動作を行ない、その
結果が“O”ではないことから信号線149の分岐成否
信号に分岐Goを示す“1゛を、命令B1が無条件分岐
命令であるときは信号線149の分岐成否信号としてや
はり1′を出力する。これに応答して選択回路422は
、分岐情報レジスタ(QR4)420の保持する命令B
1の分岐先アドレス〈C1〉を選択し信号線155上に
出力する。同時に信号線151上には、同じく分岐情報
レジスタ(QR4)420の保持する命令B1のアドレ
ス<31>が出力される。一方フリップフロップ439
,440は、フリップフロップ437,438の内容を
OCステージ予測確認回路426を通して受け、どちら
も“1”にセットされる。EXステージ予測確認回路4
27は、信号線149の分岐成否信号と、前のマシンサ
イクルで信号線146を介して与えられた分岐情報レジ
スタ (QR3) 419の保持していた命令Blの分
岐情報の“O”である■ビットおよびフリップフロップ
439,440とから信号線148上のEXステージB
HT更新指示信号として“l”を出力し、信号線147
のEXステージ予測失敗信号には“0”を出力すること
によって、命令B1についての分岐情報が存在せず分岐
N0GO側へ後続の命令の先取りを行なったにもかかわ
らず、命令B1は分岐を行なうこと、しかしながら後続
の分岐N0GO側の命令はキャンセルされて既に分岐G
o側の命令取出しが行なわれているためEXステージで
は命令先取りのやり直しを指示する必要のないことを示
すとともに、命令B1についての分岐情報の更新が必要
なことを示す。これに応答して命令先取り制御回路42
3は、命令アドレスレジスタ411の入力セレクタに対
して信号線151上の命令B1のアドレス〈B1〉を選
択するよう指示し、命令アドレスリカバレジスタ428
の入力セレクタに対しては信号ki107上のアドレス
<C1>+16を選択するよう指示する。
もしこの時、命令アドレスレジスタ411の保持するア
ドレス<CI>+8に対して分岐ヒストリテーブル41
0よりB)IT−HIT信号が信号線106を介して与
えられれば、命令先取り制御回路423は、命令アドレ
スリカバレジスタ428の入力セレクタに対しては信号
線105上の分岐ヒストリテーブル410より取出され
た分岐アドレスを選択するよう指示する。
次のマシンサイクル6において、命令B1は分岐ヒスト
リテーブル410の更新を行なうHUXステージ実行す
る。レジスタ434には信号線155上の命令B1の分
岐先アドレス〈C1〉がセットされ、命令アドレスレジ
スタ411には信号線151上の命令B1のアドレスく
B1〉が、命令アドレスリカバレジスタ428には<C
I>+16がそれぞれセントされる。一方、フリップフ
ロップ441 は前のマシンサイクルで信号線148上
に出力されたEXステージBHT更新指示信号を受けて
“1”にセットされ、その出力は信号線154を介して
分岐ヒストリテーブル410に与えられる。これに応答
して分岐ヒストリテーブル410には、分岐先アドレス
としくC1〉をもつアドレス〈B1〉の分岐情報が格納
され、これ以後、命令B1は分岐先アドレスとしてくC
1〉が予測されるようになる。
一方この時命令先取りi+II 御回路423は、命令
アドレスレジスタ411の入力セレクタに対して信号線
162上に出力されている命令アドレスリカバレジスタ
428の保持するアドレス<CI>+16を選択するよ
う指示する。もしこの時、○Aステージにある命令C1
についてOAステージ予測確認回路424より信号線1
21を介してOAステージ予測失敗信号が与えられれば
、命令先取り制御回路423は命令アドレスレジスタ4
11の入力セレクタに対し信号線128上のアドレスを
選択するよう指示する。
マシンサイクル7以降は命令アドレスレジスタ411に
セットされたアドレス<CI>+16に従って命令先取
り動作が続けられる。
第19図は、分岐ヒストリテーブルに対応する分岐情報
が存在するBCT命令BCTIの実行のようすを示すタ
イムチャートであり、命令BCTIで指定した計数値は
1″であって、−1する計数動作の結果は“0”となっ
て実際には分岐を行なわないBCT命令の場合を示して
いる。
第1図および第19図を参照すると、マシンサイクル0
の時刻において、命令BCTIのアドレス<BCTI>
が命令アドレスレジスタ411にセットされ、命令BC
TIのICステージが実行される。アドレス<BCTI
>は信号線101を介して命令記憶回路408へ与えら
れ、命令語の取出しが行なわれるとともに分岐ヒストリ
テーブル410に与えられ、命令BCTIについての分
岐情報の取出しが行なわれる。分岐ヒストリ孕−ブル4
10より取出された分岐情報は信号線105上に出力さ
れる。同時にBHT−HIT信号が信号線106上に出
力される。これに応答して命令先取り制御回路423は
、命令アドレスレジスフ411の人力セレクタに対し、
信号線105に出力された命令BCTIの分岐先アドレ
スくC1〉を選択するよう指示する。
次のマシンサイクルlの時刻においては、命令BCTI
の分岐先アドレスくC1〉が命令アドレスレジスタ41
1にセットされて、命令C1のICステージが実行され
るとともに、命令BCTIのIDステージが実行される
。命令解読回路403は命令BCTIがBCT命令であ
ることを信号&11L4に出力すると同時に、信号線1
12上に命令BCTlの命令語長を出力する。
マシンサイクル2においては、命令BCTIのOAステ
ージと命令C1のIDステージおよび命令C1の後続の
命令C2のICステージが実行される。レジスタ435
は、前のマシンサイクルの信号線114の出力を受けて
、命令BCTIがBCT命令であることを信号線122
上に示す0分岐情報レジスタ (QRI)417には、
前のマシンサイクルで分岐情報レジスタ(QRO)が保
持していた命令BCTIの分岐情報と命令BCTIの命
令語長がセットされ、信号線126にはvビットが出力
される。命令アドレス生成回路401は命令BCT1の
分岐先アドレスを生成し、オペランドアドレス生成回路
404は命令BCTIで指定された計数値を保持する汎
用レジスタの値を信号線120を介して比較回路433
に出力する。比較回路433は与えられた計数値が“l
”であることを検出して信号線123に計数値1信号を
出力する。
マシンサイクル3においては、命令BCTI(7)OT
ステージが実行され、命令BCTIの分岐先アドレスが
命令アドレス変換回路402で実アドレスに変換される
とともに、命令CI、C2およびC2の後続の命令C3
のOA、ID、ICステージがそれぞれ実行される。○
Tステージ予測確認回t1425は、前のマシンサイク
ルで信号線122.123゜126を介して与えられた
情報から、○Tステージにある命令BCTIが分岐N0
GOのBCT命令であることにもかかわらず命令BCT
Iの分岐情報が分岐ヒストリテーブル410にヒントし
て分岐Go側へ後続の先取りが行なわれたこと、このた
め命令BCTIの分岐N0GO側への後続の命令先取り
を改めて実行する必要のあること、並びに命令BCTI
についての分岐情報を正しく更新する必要のあることを
示すために、信号線129にOTステージ予測失敗信号
を出力し、信号線130にはOTステージBHT更新指
示信号を出力し、信号線131のOTステージGo先取
り指示信号には“O′を出力する。これに応答して選択
回路421は、アドレス生成回路431が信号線138
に出力する命令BCTIの分岐N0GO側の次の命令の
アドレスくA1〉を選択して信号線139上に出力し、
命令先取り制御回路423は、命令アドレスレジスタ4
11の入力セレクタに対して信号線139上のアドレス
〈A1〉を選択するよう指示する。又、OTステージ予
II+失敗信号が出力されたことにより、OTステージ
より前にある分岐Go側に後続する命令C1,C2,C
3の動作は全てキャンセルされる。
マシンサイクル4においては、命令BCTIのOCサイ
クルが実行され、同時に命令アドレスレジスタ411に
は、命令BCTIの分岐N0GO側に後続する4令At
のアドレスくA1〉がセットされ、命令A1のICステ
ージが実行される。フリップフロップ437.438は
、前のマシンサイクルで出力されたOTステージBHT
更新指示信号とOTステージGo先取り指示信号とを受
けてそれぞれ1″、“0″にセットされる。oCステー
ジ予測rIi LW回路426は、前のマシンサイクル
で分岐情報レジスタ (QR2) 418が保持してい
た命令BCTIの予測された分岐先アドレスくC1〉と
Vビットを信号線137を介して、又命令BCTlの命
令語の指定により求められた実際の分岐先アドレスを信
号線133を介して命令アドレス変換回路402からそ
れぞれ受は取り、予測された分岐先アドレスくC1〉が
正しいかどうかの検出を行なう。しかしながらフリ7プ
フロソプ437が“1”にセントされているため、たと
え分岐先アドレスくC1〉が正しくなくとも○Cステー
ジ予測失敗信号が信号線140に出力されることはなく
、OTステージで命令BCTIの分岐N0GO側へ先取
りをやり直した動作をキャンセルして分岐GO側への先
取りが改めて始まることはない。
次のマシンサイクル5において、命令BCTIのEXス
テージが実行される。命令実行回路407は命令BCT
Iで指定された計数動作を行ない、その結果が0”にな
ることから、信号線149の分岐成否信号に分岐N0G
Oを示す“O”を出力する。これに応答して選択回路4
22は、アドレス生成回路432の出力する命令BCT
Iの分岐N0GO側に後続する命令A1のアドレスくA
1〉を選択して信号線155に出力する。同時に信号線
151には分岐情報レジスタ(QR4)420の保持す
る命令BCTIのアドレス<BCTI>が出力される。
一方フリップフロップ439,440−は、フリップフ
ロップ437,438の内容をOCステージ予測確認回
路426を通して受けそれぞれ“1″、“O”にセット
される。EXステージ予測確認回路427は、信号線1
49の分岐成否信号と、前のマシンサイクルで信号線1
46を介して与えられた分岐情報レジスタ(QR3)4
19の保持していた命令BCTIの分岐情報のVビット
、およびフリップフロップ439.440とから、信号
線14日のEXステージBHT更新指示信号として“1
”を出力し、信号線147のEXステージ予測失敗信号
として“0”を出力することによって、命令BCTIの
分岐情報に従って分岐Goへ後続の命令先取りを行なっ
たにもかかわらず、命令BCTlは実際には分岐N0G
Oであること、しかしながら後続の誤った命令先取り動
作はキャンセルされて既に分岐N0GO側への命令取出
し動作が行なわれているためEXステージでは命令先取
りのやり直しを指示する必要のないことを示すと共に、
命令BCTIの分岐情報の更新が必要なことを示す。こ
れを受けて命令先取り制御回路423は、命令アドレス
レジスフ411の入力セレクタに対し信号線151上の
命令BCT1のアドレス<BCTI>を選択するよう指
示し、命令アドレスリカバレジスタ428の入力セレク
タに対しては信号&?1107上のアドレス<Al>+
16を選択するよう指示する。もしこの時、命令アドレ
スレジスタ411の保持するアドレス<Al>+8に対
応する分岐情報が分岐ヒストリテーブル410に存在し
てBHT−HIT信号が信号線106を介して与えられ
れば、命令先取り制御回路423は、命令アドレスリカ
バレジスタ428の入力セレクタに対しては信号線10
5上の分岐ヒストリテーブル410より取出された分岐
情報の示す分岐先アドレスを選択するよう指示する。
次のマシンサイクル6において、命令BCTIは分岐ヒ
ストリテーブル410内の命令BCT1についての分岐
情報の更新を行なうHUXステージ実行する。命令アド
レスレジスタ411には命令アドレス<BCTI>がセ
ットされ、フリップフロ7プ441は前のマシンサイク
ルで信号線148に出力されたEXステージBHT更新
指示信号を受けて“11にセットされ、その出力は信号
線154を介して分岐ヒストリテーブル410に与えら
れる。
これに応答して分岐ヒストリテーブル410内の命令B
CTIの分岐情報のVビットがリセットされる。一方こ
の時、命令先取り制御回路423は命令アドレスレジス
タ411 の入力セレクタに対して信号線162上に出
力されている命令アドレスリカバレジスタ428の保持
するアドレスくA1〉+16を選択するよう指示し、も
しこの時、OAステージにある命令AIについて、OA
ステージ予測確認回路424より信号線121を介して
OAステージ予測失敗信号が与えられれば、信号線12
8上のアドレスを選択するように指示する。
マシンサイクル7以降は、命令アドレスレジスタ411
にセットされたアドレスに従って命令先取り動作が続け
られる。
第20図は、分岐ヒストリテーブルに対応する分岐情報
が存在し、分岐GO側へ後続の命令先取り動作が行なわ
れた無条件分岐命令、あるいは実際に分岐GOとなる条
件分岐命令B1の実行のようすを示すタイムチャートで
あり、命令B1に対する分岐情報の示す分岐先アドレス
が実際に命令B1の指定する分岐先アドレスとは異なっ
ていた場合を示している。
第1図及び第20図を参照するとマシンサイクル0の時
刻において、無条件分岐命令あるいは条件分岐命令であ
る命令B1のアドレス<B1>が命令アドレスレジスタ
411にセントされて命令B1のICステージが実行さ
れる。アドレス〈B1〉は信号線101を介して命令記
憶回路408に与えられ命令語の取出しが行なわれると
ともに、分岐ヒストリテーブル410にも与えられ、命
令B1に対する分岐情報の取出しが行なわれる。その結
果分岐ヒストリテーブル410は命令B1に対する分岐
情報を取出し、信号線105に分岐先アドレスくC1〉
を出力するとともに、信号線106にはBHT−HIT
信号を出力する。これに応答して命令先取り制御回路4
23は、命令アドレスレジスタ411の入力セレクタに
対して、予測された分岐先アドレス<CI>が出力され
ている信号線105を選択するよう指示する。
次のマシンサイクルlにおいては、予測された分岐先ア
ドレスくC1〉が命令アドレスレジスタ411にセット
され、命令CIのICステージが実行されるとともに命
令BlのIDステージが実行される。
マシンサイクル2において、命令C1のIDステージと
命令C1の後続の命令C2のICステージが実行される
とともに、命令BlのOAステージが実行され、命令B
1の分岐先アドレスが命令アドレス生成回路401によ
って計算され信号線119上にその論理アドレスが出力
される。
マシンサイクル3においては命令Blの○Tステージが
実行され、命令Blの分岐先アドレスが命令アドレス変
換回路402で実アドレスくDl〉に変換され、信号線
133上に出力されるとともに、命令CI、C2,C3
のOA、ID、ICステージがそれぞれ実行される。分
岐情報レジスタ (QR2)418には、命令B1の分
岐情報がセントされ、予測された分岐アドレス<CI>
とVビットが信号線137上に出力される。
マシンサイクル4において、命令Bl、 C1゜C2,
C3,C4のOC,OT、OA、ID、ICの各ステー
ジがそれぞれ実行される。○Cステージ予測確認回路4
26は、前のマシンサイクルで信号線137を介して与
えられた命令B1の予測された分岐先アドレス<cl>
とVビットおよび信号線133を介して与えられた命令
B1の命令語によって指定された実際の分岐先アドレス
<Di>とを照合し、予測された分岐先アドレス<cl
>が誤っていることを検出し、信号線140にocステ
ージ予測失敗信号を出力するとともに、信号線156に
OCステージBHT更新指示信号を、信号線141には
oCステージGo先取り指示信号をそれぞれ出力する。
分岐情報レジスタ (Q R3)419は前のマシンサ
イクルで信号線133上に出力された命令Blの実際の
分岐先アドレス〈Dl〉がセットされ、信号線143上
にアドレス<Di>を出力する。命令先取り制御回路4
23は、信号線140のOCステージ予測失敗信号に応
答して、命令アドレスレジスタ411の入力セレクタに
対して信号線143上のアドレス<Di>を選択するよ
う指示する。又、OCステージ予測失敗信号が出力され
たことにより、命令Blの分岐情報の示す誤った分岐先
アドレス<C1>に従って先取りされた命令C1,C2
,C3,C4の動作は全てキャンセルされる。
マシンサイクル5においては、命令アドレスレジスタ4
11には命令B1の実際の分岐先アドレスであるアドレ
ス<Di>がセットされて命令D1のICステージが実
行されるとともに、命令B1のEXステージが実行され
る。命令実行回路407は命令Blが条件分岐命令であ
れば、命令B1の命令語により指定された分岐条件を判
定して、その結果信号線149の分岐成否信号に分岐G
Oを示す“1”を出力し、命令Blが無条件分岐命令で
あればやはり信号線149の分岐成否信号に“1”を出
力する。これに応答して選択回路422は、分岐情報レ
ジスタ (QR4)420の保持する実際の分岐先アド
レス〈Dl〉を選択して信号線155上に出力する。又
、信号VA151には命令B1のアドレスくB1〉が出
力される。フリップフロップ439゜440は、前のマ
シンサイクルで出力されたOCステージBHT更新指示
信号と、OCステージG。
先取り指示信号を受けてどらちも“1”にセットされる
。EXステージ予測確認回路427は、命令B1に対す
る分岐情報に従って誤った後続の命令の取出しが行なわ
れたが既にキャンセルされて正しい分岐Go側のアドレ
スに従った命令先取りが行なわれており、EXステージ
から命令先取りのやり直しを指示する必要のないこと、
ただし分岐ヒストリテーブル410の命令B1について
の分岐情報は修正する必要のあることを示すために、信
号線147のEXステージ予測失敗信号には“0”を、
信号線148のEXステージBHT更新指示信号には“
1”を出力する。これに応答して命令先取り制御回路4
23は、命令アドレスレジスタ411の人力セレクタに
対し信号&’J1151上の命令Blのアドレス<B1
>を選択するように、また命令アドレスリカバレジスタ
428の入力セレクタに対し信号、v1107上のアド
レス<[)l>+13を選択するようそれぞれ指示する
。もしこの時、命令アドレスレジスタ411の保持する
アドレスくDl〉に対応する分岐情報が分岐ヒストリテ
ーブル410に存在してBHT−HIT信号が信号線1
06に出力されれば、命令アドレスリカバレジスタ42
8の入力セレクタに対しては、信号線105上の分岐ヒ
ストリテーブル410より取出された分岐情報の示す分
岐先アドレスを選択するよう指示する。
次のマシンサイクル6において、命令B1のHUステー
ジが実行され、命令B1に対する分岐情報の更新が行な
われる。命令アドレスレジスタ411には命令Blのア
ドレスくB1〉がセットされ、レジスタ434には命令
B1の正しい分岐先アドレス<DI>がセットされ、フ
リップフロップ441は前のマシンサイクルで出力され
たEXステージBHT更新指示信号を受け1”がセント
され、その出力が信号線154を介して分岐ヒストリテ
ーブル410に与えられる。これに応答して分岐ヒスト
リテーブル410内の命令B1に対する分岐情報が分岐
先アドレスとして〈Dl〉を示すように更新される。一
方この時、命令先取り制御回路423は、命令アドレス
レジスタ411の入力セレクタに対し、命令アドレスリ
カバレジスタ428の出力を選択するよう指示する。
マシンサイクル7において、命令アドレスリカバレジス
タ428に退避していた命令アドレスが命令アドレスレ
ジスタ411にセットされて、以降そのアドレスに従っ
て命令先取り動作が続けられる。
第21図は、分岐ヒストリテーブル410に対応する分
岐情報が存在し分岐GO側へ後続の命令先取り動作が行
なわれた条件分岐命令BCIの実行のようすを示すタイ
ムチャートであり、命令BC1に対する分岐情報の示す
分岐先アドレスは、実際に命令BCIの指定する分岐先
アドレスとは異なっており、さらに条件分岐命令BCI
はその分岐条件を判定した結果分岐N0GOであった場
合を示している。
第1図および第21図を参照すると、マシンサイクルO
において、条件分岐命令BCIのアドレス<BCI>が
命令アドレスレジスタ411にセットされ、命令BCI
のICステージが実行される。
同時に命令BCIの分岐情報が分岐ヒストリテーブル4
10より取出され、予測された分岐先アドレスとして<
CI>が信号線105上に出力され、BHT−HIT信
号が信号線106上に出力される。
これに応答して命令先取り制御回路423は、命令アド
レスレジスタ411の入力セレクタに対して、信号wA
105上のアドレスくC1〉を選択するよう指示する。
次のマシンサイクル1において、命令BCIの予測され
た分岐先アドレス<CI>が命令アドレスレジスタ41
1にセットされ、命令CIのICステージが実行される
とともに、命令BCIのIDステージが実行される。
マシンサイクル2において、命令C1のIDステージと
、命令C1の後続の命令C2のICステージが実行され
ると共に、命令BCIのOAステージが実行され、命令
BCIの分岐先アドレスが命令アドレス生成回路401
によって計算され、信号線119上にその論理アドレス
が出力される。
マシンサイクル3においては、命令BCIの0Tステー
ジが実行され、命令BCIの分岐先アドレスが命令アド
レス変換回路402によって実アドレスくDl〉に変換
され信号線133上に出力される。同時に命令CI、C
2,C3の○A、ID。
ICステージもそれぞれ実行される。分岐情報レジスタ
(QR2) 418には命令BCIの分岐情報がセット
され予測された分岐先アドレス〈C1〉とVビットが信
号線137上に出力される。
マシンサイクル4においては、命令BCI、CI、C2
,C3,C4のQC,OT、 OA、  ID。
rCの各ステージがそれぞれ実行される。OCステージ
予測確i!2@路426は、前のマシンサイクルで信号
線137を介して与えられた命令BCIの予測された分
岐先アドレスくC1〉とVビット、および信号線133
を介して与えられた命令BCIの命令語によって指定さ
れた実際の分岐先アドレスくDl〉とを照合して、予測
された分岐先アドレス〈C1〉が誤っていることを検出
し、信号線140にOCステージ予測失敗信号を出力す
るとともに、信号線156にOCステージBHT更新指
示信号を、信号線141にはOCステージGO先取り指
示信号をそれぞれ出力する。分岐情報レジスタ(QR3
)419は、前のマシンサイクルで信号線133に出力
されていた実際の分岐先アドレス〈Dl〉がセットされ
、信号線143上にそのアドレス<DI>を出力する。
命令先取り制御回路423は信号線140のOCステー
ジ予測失敗信号に応答して、命令アドレスレジスタ41
1の入力セレクタに対して、信号線143上のアドレス
くDl〉を選択するよう指示する。又、OCステージ予
測失敗信号が出力されたことにより命令BCIの分岐情
報の示す誤った分岐先アドレス〈C1〉に従って先取り
された命令CI、C2,C3,C4の動作は全てキャン
セルされる。
マシンサイクル5においては、命令アドレスレジスタ4
11には、命令BCIの命令語より求められた分岐先ア
ドレス〈Dl〉がセットされ、命令DIのICステージ
が実行されるとともに、命令BCIのEXステージが実
行される。命令実行回路407は、条件分岐命令BCI
の命令語により指定された分岐条件を判定して、その結
果信号線149の分岐成否信号に分岐N0GOを示す“
O”を出力する。これに応答して選択回路422は、ア
ドレス生成回路432の出力する命令BCIの命令アド
レス<BCI>と命令BCIの命令語長とを加算したア
ドレス〈A1〉を選択し、信号線155上に出力する。
また、信号¥a151上には、命令BCIのアドレス<
BC1>が出力される。フリ7ブフロツプ439,44
0は、前のマシンサイクルで出力されたOCステージB
HT更新指示信号と、OCステージGo先取り指示信号
とを受けて、どちらも“1″にセ−/ トされる。EX
ステージ予測確認回路427は、前のマシンサイクルで
信号’rfA 146を介して分岐情報レジスタ (Q
R3) 419の保持する命令BCIのVビットと、信
号線149の分岐成否信号およびフリップフロップ43
9.440の出力を受けて、信号線147のEXステー
ジ予測失敗信号と信号線148のEXステージBHT更
新指示信号とに“1”を出力し、命令BCIの分岐情報
は誤っており、既に分岐GO側へ後続する命令の先取り
のやり直しが指示されたが、実際には命令BCIは分岐
N0GOであり、分岐ヒストリテーブル410のBCI
に関する分岐情報を正しく更新するとともに分岐N0G
O側に後続する命令の先取りのやり直しを行なう必要の
あることを示す。これに応答して命令先取り制御回路4
23は、命令アドレスレジスタ411の入力セレクタに
対して信号線151上のアドレス<BCI>を選択する
ように、また命令アドレスリカバレジスタ428の入力
セレクタに対しては信号線155上のアドレス<AI>
を選択するようにそれぞれ指示する。
次のマシンサイクル6において、命令BCIのHUステ
ージが実行され命令BCIに対する分岐情報の更新が行
なわれる。命令アドレスレジスタ411には命令BCI
のアドレス<BCI>がセントされ、命令アドレスリカ
バレジスタ428とレジスフ434には命令BCIの分
岐N0GO側のアドレスくA1〉がセントされる。又、
フリップフロップ441には前のマシンサイクルで出力
されたEXステージBHT更新指示信号によって“l”
がセットされ、その出力が信号線154を介して分岐ヒ
ストリテーブル410に与えられる。これに応答して分
岐ヒストリテーブル410内の命令BCIに対する分岐
情報のVビットがリセットされる。一方この時、命令先
取り制御回路423は、命令アドレスレジスフ411の
入力セレクタに対して、命令BCIの分岐N0GO側の
アドレス〈A1〉を保持する命令アドレスリカバレジス
タ428の出力を選択するように指示する。
マシンサイクル7においては、命令アドレスレジスタ4
11にアドレスくA1〉がセットされ、命令BCIの後
続の命令Alの取出しが行なわれる。
そして以降、命令アドレスレジスタ411にセットされ
たアドレスに従って命令先取り動作が続けられる。
〔発明の効果〕
次に本発明の効果を第18図および第19図を参照しな
がら説明する。
第18図では、実際には分岐GOとなるBCT命令B1
に対する分岐情報が分岐ヒストリテーブルに登録されて
いないため、分岐N0GO側に後続の命令の先取りが行
なわれた場合を示し、第19図では逆に実際には分岐N
0GOとなるBCT命令BCTIに対する分岐情報が分
岐ヒストリテーブルに登録されていてその分岐情報に従
って分岐GO側に後続の命令の先取りが行なわれた場合
を示している。どちらの場合でも命令で指定された計数
値を予め検査し分岐GOとなるかN0GOとなるかを判
定し、その結果と照応して命令先取り動作が正しいかど
うかを検査する回路を設けたことにより、マシンサイク
ル4の時点で後続の正しい命令のICステージが実行さ
れている。この場合、誤った命令先取り動作のために失
われたロスサイクルは、わずかに3マシンサイクルであ
る。一方、本発明を適用しない従来技術では、後続の正
しい命令のIcステージが実行されるのは、BCT命令
についての分岐ヒストリテーブル上の誤った分岐情報を
更新するH Uステージの後のマシンサイクル7の時と
なり、6マシンサイクルものロスサイクルを費やしてし
まう。
以上説明したように、BCT命令に対する分岐情報が誤
っていた場合、本発明により従来技術に比べてはるかに
少ないロスサイクルを費やすだけで正しい後続の命令先
取り動作を行なうことができるという効果がある。
【図面の簡単な説明】
第1図は本発明の一実施例のブロック図、第2図は第1
図の分岐ヒストリテーブル410の実施例のブロック図
、 第3図は第2図の記憶部501および502の記憶形式
を示す図、 第4図は第2図のテスト回路503〜506の実施例の
ブロック図、 第5図は第1図の命令記憶回路408における命令語の
配列の一例を示す図、 第6図は第2図のプライオリティ回路507の実施例の
ブロック図、 第7図は第1図における分岐情報バッファ413および
分岐情報レジスタ416の格納形式を示す図、第8図は
第1図における分岐情報レジスタ417〜420の格納
形式を示す図、 第9図は第1図の命令記憶回路408における命令語と
分岐ヒストリテーブル410における分岐情報との対応
関係を説明するための図、 第10図は第9図の分岐ヒストリテーブル410による
命令先取り動作を説明するための図、第11図は第1図
のOAステージ予測lIi認回路424の実施例のブロ
ック図、 第12図は第1図のOTXステージ予測確認回路425
実施例のブロック図、 第13図は第1図のOCステージ予測確認回路426の
実施例のブロック図、 第14図は第1図のEXステージ予測確認回路427の
実施例のブロック図、 第15図は第1図の命令先取り制御回路423の実施例
のブロック図、 第16図は命令の処理の流れの概要を示す図、第17図
は分岐命令でない命令に対応する分岐情報が分岐ヒスト
リテーブルに登録されていてその誤った分岐情報に従っ
て命令先取りが行なわれた場合の動作を説明するための
タイムチャート、第18図は無条件分岐命令あるいは実
際には分岐を行なうBCT命令の実行において対応する
分岐情報が分岐ヒストリテーブルに登録されていない場
合の動作を説明するためのタイムチャート、第19図は
実際には分岐を行なわないBCT命令に対応する分岐情
報が分岐ヒストリテーブルに登録されていて、その分岐
情報に従って命令先取りが行なわれた場合の動作を説明
するためのタイムチャート、 第20図は無条件分岐命令あるいは実際に分岐を行なう
条件分岐命令に対応する分岐情報が分岐ヒストリテーブ
ルに登録されていて、その分岐情報に従って命令先取り
を行なったところ、その分岐情報の示す分岐先アドレス
が誤っていた場合の動作を説明するためのタイムチャー
トおよび、第21図は実際には分岐を行なわない条件分
岐命令に対応する分岐情報が分岐ヒストリテーブルに登
録されていて、その分岐情報に従って命令先取りを行な
ったところ分岐情報の示す分岐情報の示す分岐先アドレ
スが誤っていた場合の動作を説明するためのタイムチャ
ートである。 第1図〜第21図において、 401・・・命令アドレス生成回路 402・・・命令アドレス変換回路 403・・・命令解読回路 404・・・オペランドアドレス生成回路405・・・
オペランドアドレス変換回路406・・・オペランド続
出し回路 407・・・命令実行回路、408・・・命令記憶回路
409・・・命令バッファ 410・・・分岐ヒストリテーブル(BHT)411・
・・命令アドレスレジスタ 412・・・命令アドレス加算回路 413・・・分岐情報バッファ、414・・・命令整列
回路415・・・分岐情報切換回路 416・・・分岐情報レジスタ (QRO)417・・
・分岐情報レジスタ (QRI)418・・・分岐1n
報レジスタ(QR2)419・・・分岐情報レジスタ 
(QR3)420・・・分岐情報レジスタ(QR4)4
21.422・・・選択回路、423・・・命令先取り
制御回路424・・・OAXステージ予測確認回路42
5・・OTXステージ予測確認回路426・・OCステ
ージ予測確認回路427・・・EXステージ予測確認回
路428・・・命令アドレスリカバレジスタ430.4
31,432・・・アドレス生成回路433・・・比較
回路、434,435・・・レジスタ436.437,
438,439,440,441・・・フリップフロッ
プ。 501.502・・・記憶部 503.504,505,506・・・テスト回路50
7・・・プライオリティ回路、508・・・選択回路5
09・・・オア回路、601,602,603,604
・・・アンド回路605.606,607,608・・
・オア回路、701・・・−数回路702・・・大小比
較回路、703・・・アンド回路1101.1102・
・・フリップフロップ1103・・・ノット回路、11
04・・・アンド回路1201.1202.1203.
1204・・・フリップフロップ1206、1207・
・・真偽回路 1208、1209.1210・・・アンド回路121
1.1212.1213・・・オア回路1301.13
02・・・レジスタ、1303・・・フリップフロップ
1306・・・比較回路、1307・・・真偽回路13
08・・・アンド回路、1309.1310・・・オア
回路1401・・・フリップフロップ 1402、1403.1404・・・真偽回路1405
、1406・・・ナンド回路 1407、1408  ・・アンド回路、1409・・
・オア回路1501・・・フリップフロップ 1502、1503.1504.1505.1506.
1507・・・真偽回路1508.1509,1510
.1511.1512.1513,1514,1515
,1516゜1517、1518・・・アンド回路。

Claims (1)

  1. 【特許請求の範囲】 指定された汎用レジスタの保持する計数値を計数する命
    令実行回路を有し、該命令実行回路による計数結果によ
    り分岐の有無を決定して計数分岐命令を実行する情報処
    理システムにおける命令先取り装置において、 分岐命令のアドレスを指定する情報と該分岐命令の分岐
    先アドレスを含む分岐情報とを対にして複数対記憶する
    分岐ヒストリテーブル手段と、命令先取り動作を行なう
    際に該命令先取り動作において先取りされる命令のアド
    レスを指定する情報が前記分岐ヒストリテーブル手段に
    登録されているか否かを調べる第1の点検手段と、 前記命令先取り動作によって先取りされた命令が計数分
    岐命令である時には前記命令実行回路での計数動作に先
    立って予め計数値を検査し分岐の有無を調べる第2の点
    検手段と、 前記第1の点検手段による登録の判明に応答して前記分
    岐ヒストリテーブル手段から対応する分岐情報を読出し
    該分岐情報に従って命令先取り動作を継続せしめるよう
    制御し、且つ、前記第1と第2の点検手段の結果に応答
    して誤った命令先取り動作が行われた時には前記先取り
    された計数分岐命令の実行を待たずに、後続の誤った命
    令先取り動作を是正せしめるよう制御する命令先取り制
    御手段とを具備したことを特徴とする命令先取り装置。
JP32486A 1986-01-07 1986-01-07 命令先取り装置 Pending JPS62159231A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP32486A JPS62159231A (ja) 1986-01-07 1986-01-07 命令先取り装置
US07/000,427 US4853840A (en) 1986-01-07 1987-01-05 Instruction prefetching device including a circuit for checking prediction of a branch instruction before the instruction is executed
DE3752100T DE3752100T2 (de) 1986-01-07 1987-01-05 Befehlsvorabrufgerät mit einer Schaltung zum Prüfen der Vorhersage eines Verzweigungsbefehls vor seiner Ausführung
EP87100055A EP0229619B1 (en) 1986-01-07 1987-01-05 Instruction prefetching device comprising a circuit for checking prediction for a branch instruction before the instruction is executed

Applications Claiming Priority (1)

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JP32486A JPS62159231A (ja) 1986-01-07 1986-01-07 命令先取り装置

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JPS62159231A true JPS62159231A (ja) 1987-07-15

Family

ID=11470723

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JP (1) JPS62159231A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06236271A (ja) * 1993-01-08 1994-08-23 Internatl Business Mach Corp <Ibm> プロセッサおよび命令推測実行方法
US7971599B2 (en) 2006-06-20 2011-07-05 Ckd Corporation Air-operated valve

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Publication number Priority date Publication date Assignee Title
JPH06236271A (ja) * 1993-01-08 1994-08-23 Internatl Business Mach Corp <Ibm> プロセッサおよび命令推測実行方法
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