JPS62159231A - 命令先取り装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、情報処理ＭＨの命令シーケンスのステップに
含まれる分岐条件判定ステップ実行処理に先立って判定
結果を予測しつつ次の命令の先取りを行なう命令先取り
装置に関する。

Ｃ従来の技術〕 従来、分岐ヒストリテーブルを用いて分岐予測を行なう
命令先取り装置としては、例えば特開昭５９−９１５５
０号公報に見られる装置が存在する。この従来装置は分
岐命令のアドレスを指定する情報とその分岐命令の分岐
先アドレスを含む分岐情報とを対にして分岐ヒストリテ
ーブルに登録しておき、命令先取り動作としてキャッシ
ュメモリから命令を取出す時に、先取りする命令のアド
レスが分岐命令のアドレスとして分岐ヒストリテーブル
に登録されているか否かを調べ、登録されていれば対応
する分岐先アドレスを用いて次の命令先取り動作を行な
うよう制御するもので、分岐ヒストリテーブルに登録さ
れた情報が誤っていた場合には、その命令の分岐条件の
判定を行った後に分岐ヒストリテーブルの対応する情報
を更新し、その後に１＆続の命令の先取りをやり直すよ
う構成されている。

〔発明が解決しようとする問題点〕

前記の従来技術では、ループ回数を管理するために同し
計数分岐命令（以下ＢＣＴ命令と呼ぶ）を多数回繰返す
ようなループを構成するプログラムにおいて、ループか
ら脱出する際のＢＣＴ命令の実行処理は、次のように行
なわれる。

ループを脱出する際のＢＣＴ命令は、分岐を行なわない
が、分岐ヒストリテーブルにはループ継続中の分岐情報
が保持されているため、ＢＣＴ命令の後続の命令先取り
は分岐有り（以降分岐Ｇ。

と呼ぶ）として処理されてしまう。このため、このルー
プ脱出時のＢＣＴ命令の計数動作が行なわれ、その結果
を参照して分岐条件判定ステップを実行した後、このＢ
ＣＴ命令に関する分岐情報が分岐無しく以降分岐Ｎ０Ｇ
Ｏと呼ぶ）に更新され、続いて命令先取りのやり直しが
開始される。

又、若しこのループが更に大きなループの中に組込まれ
ていて、この脱出したループに再び突入する際には、ル
ープを脱出する際に更新した分岐ヒストリテーブルの分
岐情報に従って分岐Ｎ０ＧＯ側の命令先取りが行なわれ
、ＢＣＴ命令の分岐条件判定ステップ実行後に、分岐ヒ
ストリテーブルの対応する分岐情報が分岐Ｇｏに更新さ
れた後、命令のやり直しが開始される。

以上述べたように、従来においては、ループを構成する
ＢＣＴ命令の実行にあたっては、ループを脱出する際お
よび再びループに突入する際に多大なロスタイムを生じ
、性能低下を招くという欠点がある。

本発明はこのような従来の欠点を解消したもので、その
目的は、ＢＣＴ命令に対する分岐情報が誤っていた場合
、速やかに正しい後続の命令先取り動作を行ない得るよ
うにすることにある。

Ｃ問題点を解決するための手段〕 本発明は上記目的を達成するために、指定された汎用レ
ジスフの保持する計数値を計数する命令実行回路を有し
、該命令実行回路による計数結果により分岐の有無を決
定してＢＣＴ命令を実行する情報処理システムにおける
命令先取り装置において、 分岐命令のアドレスを指定する情報と該分岐命令の分岐
先アドレスを含む分岐情報とを対にして複数対記憶する
分岐ヒストリテーブル手段と、命令先取り動作を行なう
際に該命令先取り動作において先取りされる命令のアド
レスを指定する情報が前記分岐ヒストリテーブル手段に
登録されているか否かを調べる第１の点検手段と、前記
命令先取り動作によって先取りされた命令がＢＣＴ命令
である時には前記命令実行回路での計数動作に先立って
予め計数値を検査し分岐の有無を調べる第２の点検手段
と、 前記第１の点検手段による登録の判明に応答して前記分
岐ヒストリテーブル手段から対応する分岐情報を読出し
該分岐情報に従って命令先取り動作を継続せしめるよう
制御し、且つ、前記第１と第２の点検手段の結果に応答
して誤った命令先取り動作が行われた時には前記先取り
されたＢＣＴ命令の実行を待たずに、後続の誤った命令
先取り動作を是正せしめるよう制御する命令先取り制御
手段とを備える。

〔作用〕

実際には分岐ＧＯであるＢＣＴ命令に対する分岐情報が
分岐ヒストリテーブル手段に登録されていないため分岐
Ｎ０ＧＯ側に後続の命令の先取りが行なわれ、或いは逆
に実際には分岐Ｎ０ＧＯとなるＢＣＴ命令に対する分岐
情報が分岐ヒストリテーブル手段に登録されていてその
分岐情報に従って分岐Ｇｏ側に後続の命令の先取りが行
なわれると、第２の点検手段の結果に応答して、命令先
取り制御手段により、前記先取りされたＢＣＴ命令の分
岐条件判定ステップの実行を待たずに後続の誤った命令
先取り動作が是正される。

〔実施例〕

次に本発明について図面を参照して詳細に説明する。

第１図を参照すると本発明の一実施例は、命令アドレス
生成回路（ＩＡ）４０１、命令アドレス変換回路（ＩＴ
）４０２、命令解読回路（ＩＤ）４０３、オペランドア
ドレス生成回路（ＯＡ＞　４０４　、オペランドアドレ
ス変換回路（ＯＴ）　４０５　、オペランド記憶回路を
有するオペランド読出し回路（ＱＣ）４０６、命令実行
回路（ＥＸ）　４０７　、命令記憶回路（ＩＣ）４０Ｂ
、命令バッファ４０９、分岐ヒストリテーブル（ＢＨＴ
）　４１０　、命令アドレスレジスタ４１１、命令アド
レス加算回路４１２、分岐情報バッファ４１３、命令整
列回路４１４、分岐情報切換回路４１５、分岐情報レジ
スタ４１６，４１７．４１８，４１９，４２０、選択回
路４２１，４２２　、命令先取り制御回路４２３、ＯＡ
ステージ予測確認回路４２４、ＯＴステージ予測確認回
路４２５、ＯＣステージ予測確認回路４２６、ＥＸステ
ージ予測確認回路４２７、命令アドレスリカバレジスタ
４２８、アドレス生成回路４３０，４３１，４３２゜比
較回路４３３、レジスタ４３４，４３５　、フリップフ
ロップ４３６，４３７，４３８，４３９，４４０．４４
１から構成されている。

なお、命令先取り制御回路４２３が命令先取り制御手段
を構成し、比較回路４３３とＯＴステージ予測確認回路
４２５とが第２の点検手段＊２を構成し、分岐ヒストリ
テーブル４１０が分岐ヒストリテーブル手段および第１
の点検手段＊１を構成する。

命令記憶回路４０８およびオペランド続出し回路４０６
内のオペランド記憶回路は共に主記憶装置そのものであ
ってもよく、さらに命令記憶回路４０８が主記憶装置の
命令部の一部の写しである命令キャッシュメモリ、前記
オペランド記憶回路が主記憶装置９オペランド部の一部
の写しであるオペランドキャッシュメモリとして構成し
ても良い。

本発明は前述の命令の処理単位に対応した装置構成を必
ずしも有する必要はなく、例えば命令アドレス生成回路
４０１　とオペランドアドレス生成回路４０４．命令ア
ドレス変換回路４０２とオペランドアドレス変換回路４
０５．命令記憶回路４０８とオペランド読出し回路４０
６内の記憶回路が共用されたコンピュータシステムにお
いても適用され得る。

第１図において、分岐ヒストリテーブル（ＢＨＴ）４１
０は分岐命令のアドレスを指定する情報と該分岐命令の
実行の予測としての分岐成否フラグ（Ｖ）と分岐先アド
レスとを第３図に示すように対にして記憶している。命
令記憶回路４０８に対する命令アドレスレジスタ（ＪＡ
Ｒ）４１１　は、命令読出しのリクエストアドレスを保
持して命令の続出し動作を実行する。

さらに命令アドレスレジスタ（ＪＡＲ）４１１　は分岐
ヒストリテーブル（ＢＩＴ）４１０および命令アドレス
加算回路４１２に信号線１０１を介して接続されている
。レジスタ４１１の内容は分岐ヒストリテーブル（Ｂ　
ＨＴ）　４１０を索引し、読出されるべき命令のアドレ
スがそれに登録されているか否７））を示す信号を信号
線１０６に出力する。登録されていれば対応する分岐先
アドレスが信号線１０５に読出される。登録されていな
ければ命令アドレス加算回路４１２により後続の命令語
の命令先取りのためのアドレスが生成される。

命令アドレス加算回路４１２は１回のリクエストで続出
される命令語を８Ｂｙｔｅと仮定したとき単にｒＡＲ＋
８”を出力１０７に生成する回路である。命令ハフファ
４０９は、命令記憶回路４０８から読出された８Ｂｙｔ
ｅの先取り命令語を蓄積し命令処理部への命令の供給に
おける待ち行列（Ｑｕｅｕｅ）を形成する。命令整列回
路４１４は、命令バッファ４０９が空のとき信号線１０
２を介して命令解読回路４０８から読み出される。８Ｂ
ｙｔｅの命令語に対応して、また命令バッファ４０９が
空でないとき信号線１０３を介して前記命令バッファに
貯えられる８Ｂｙｔｅの命令語に対応してそれぞれ命令
を抽出して信号線１０４を介して命令解読回路４０３に
命令を供給する回路である。

命令解読回路４０３は信号線１０４を介して命令語が与
えられると、その命令語長を信号線１１２を介して分岐
情報レジスタ４１７へ報告するとともに、その命令が分
岐命令（無条件分岐命令１条件分岐命令など分岐動作を
行ない得る命令）であるか否かを信号線１１３を介して
ＯＡステージ予測確認回路４２４へ報告し、さらに、そ
の命令が無条件分岐命令であるか否かと、計数分岐命令
（Ｂｒａｎｃｈ　ｏｎｃｏｕｎｔ命令：以降ＢＣＴ命令
と呼ぶ）であるか否かを信号線１１４を介してレジスタ
４３５ヘセツトする機能を有する。

分岐情報バッファ４１３は、命令バッファ４０９に格納
される命令語に対して用意されておりその命令語中に分
岐成功と予測された分岐命令が存在すれば、第７図に示
す該分岐命令の分岐情報を格納する回路であり、分岐命
令のアドレスは信号線１０１を介して、また分岐情報と
しての分岐先アドレスおよび■ビットは分岐ヒストリテ
ーブル（ＢＨＴ）４１０から信号線１０５を介してそれ
ぞれセットされ、分岐成功と予測さた分岐命令が存在し
なければ、■ピントは０に、命令アドレスは信号線１０
１を介してそれぞれセットされる。

分岐情報切換回路４１５は、命令バッファ４０９が空の
とき信号ｖＡ１０１および１０５を介して与えられる前
記分岐情報を、そうでないときは分岐情報バッファ４１
３を介して与えられる前記分岐情報をそれぞれ出力する
。

レジスタ４１６　、４１７および４１８はそれぞれ分岐
命令の各処理ステージに対応し、第８図に示す分岐情報
を保持する。分岐情報レジスタ４１９　、４２０はその
分岐先アドレス部を該分岐命令の実行によって生成され
る実際の分岐先アドレスに置き換えて保持するレジスタ
である。

アドレス生成回路４３０，４３１，４３２は、それぞれ
分岐情報レジスタ４１７，４１８．４２０に保持される
分岐命令のアドレスと、該分岐命令自身の命令語長とを
加算して分１１ＮＯＧＯ側の命令の命令アドレスを生成
する。

オペランドアドレス生成回路４０４は、命令の指定する
オペランドアドレスを生成するとともに、命令がＢＣＴ
命令である場合、そのＢＣＴ命令によって指定された汎
用レジスタの保持する計数動作を行なうための値を信号
線１２０を介して比較回路４３３へ出力する機能を存す
る。

ＯＡステージ予測ｌｉ１！認回路４２４は、命令解読回
路４０３で解読した命令が分岐命令でないのに、対応す
る分岐情報が分岐ヒストリテーブルから続出されたか否
かを検出する回路であり、信号線１１３を介して命令の
解読結果を、信号線１１５を介して分岐情報レジスタ４
１６の保持するＶビットをそれぞれ受取り、分岐命令で
ないのにＶビットが１である時にはＯＡステージ予測失
敗信号を信号線１２１を介して命令先取り制御回路４２
３とフリップフロップ４３６へ出力する。

比較回路４３３は、信号線１２０を介して与えられる計
数値と値“ｌ”を比較し、計数値が１であれば計数値１
信号を信号線１２３を介してＯＴステージ予測確認回路
４２５へ出力する。

ＯＴステージ予測確認回路４２５は、ＯＡステージ予測
確認回路４２４の出力するＯＡステージ予測失敗信号を
保持するフリップフロップ４３６の出力。

命令が無条件分岐命令であるかＢＣＴ命令であるかを保
持するレジスタ４３５の出力、比較回路４３３の出力す
る計数値１信号、および分岐情報レジスタ４１８の保持
するＶビットより、無条件分岐命令なのに対応する分岐
情報のｖビットが０である時、およびＢＣＴ命令で且つ
計数値１信号が出力されない即ち分岐を行なう時なのに
対応する分岐情報のＶビットがＯである時には、信号線
１２９を介して命令先取り制御回路４２３へＯＴステー
ジ予測失敗信号を、信号線１３０を介してフリップフロ
ップ４３７へＯＴステージＢＨＴ更新指示信号を、信号
線１３１を介してフリップフロップ４３８と選択回路４
２１へＯ′ＦステージＧＯ先取り指示信号をそれぞれ出
力し、ＢＣＴ命令で且つ計数値１信号が出力された、即
ち、分岐を行なわない時なのに対応する分岐情報の■ビ
ットが１である時には、信号線１２９と信号線１３０へ
それぞれＯＴステージ予測失敗信号とＯＴステージＢＨ
Ｔ更新指示信号を出力する。

選択回路４２１は、ＯＴステージ予測確認回路４２５の
出力する○ＴステージＧＯ先取り指示信号が１である時
は命令アドレス変換回路４０２の出力する分岐先アドレ
スを、Ｏである時はアドレス生成回路４３１．の出力す
る分岐Ｎ０ＧＯ側のアドレスを選択する。

ＯＣステージ予測確認回路４２６は、ＯＴステージＢＨ
Ｔ更新指示信号を保持するフリップフロップ４３７の出
力、ＯＴステージＧｏ先取り指示信号を保持するフリッ
プフロップ４３８の出力、命令アドレス変換回路４０２
の出力する分岐先アドレス。

及び分岐情報レジスタ４１８の保持する予測された分岐
先アドレスとＶビットより、Ｖピントが１で分岐Ｇｏと
予測され、実際の分岐先アドレスと予測された分岐先ア
ドレスが異なっていて更にＯＴステージ以前で予測の失
敗が検出されていない時には、信号線１４０を介してＯ
Ｃステージ予測失敗信号を命令先取り制御回路４２３へ
、信号線１５６を介してフリップフロップ４３９へＯＣ
ステージＢＨＴ更新指示信号を、信号線１４１を介して
フリップフロップ４４０へＯＣステージＧＯ先取り指示
信号をそれぞれ出力する。

ＥＸステージ予測確認回路４２７は、ＯＣステージＢＨ
Ｔ更新指示信号を保持するフリップフロップ４３９の出
力、ＯＣステージＧｏ先取り指示信号を保持するフリッ
プフロップ４４０の出力１分岐情報レジスタ４１９の保
持する■ビット、及び命令実行回路４０７の出力する分
岐成否信号より、実際の分岐成否とＶビットが異なり、
且つ、ｏＣステージ以前の予測失敗の検出にともなう先
取りのやり直しが行なわれていない時には、信号線１４
７を介して命令先取り制御回路４２３へＥＸステージ予
測失敗信号を、また、信号線１４８を介して同じく命令
先取り制御回路４２３とフリップフロップ４４１へＥＸ
ステージＢＨＴ更新指示信号を出力する。

選択回路４２２は分岐成否信号線１４９の状態に応答し
て該信号線の状態が分岐ＧＯを示すとき、信号線１５２
を介して与えられる分岐情報レジスタ４２０の保持する
分岐先アドレスを選択し、分岐Ｎ０ＧＯを示す時には信
号線１５３を介して与えられるアドレス生成回路４３２
の出力を選択し、その出力を信号線１５５を介してレジ
スタ４３４と命令アドレスリカバレジスタ４２８へ供給
する。

レジスタ４３４は、分岐予測が失敗した時に、分岐ヒス
トリテーブル（Ｂ　ＨＴ）　４１０を更新するためのも
のであり、命令アドレスリカバレジスタ４２８は命令ア
ドレスレジスタ　（Ｉ　ＡＲ）　４１１に分岐ヒストリ
テーブル４１０の内容を更新するためのライトアドレス
がセットされた後に命令先取りのための新たなアドレス
を供給するためのものである。

命令先取り制御回路４２３は、信号線１２１，１２９，
１４０゜１４７を介してそれぞれ与えられるＯＡ、ＯＴ
、ＯＣ，ＥＸ各ステージの予測失敗信号、及び信号線１
４８を介して与えられるＥＸステージＢＩＴ更新指示信
号に基づいて、命令アドレスレジスタ　（ＩＡＲ）４１
１の入力と、命令アドレスリカバレジスタ４２６の入力
とを制御する回路である。

第１６図を参照すると、第１図に示す本発明の実施例に
おける命令の処理は、次の８つの処理単位に分けられる
ゆ （ＩＩＩＡステージ：実行すべき命令アドレス（論理ア
ドレス）が生成される。

（２＋１Ｔステージ：生成された命令アドレスのアドレ
ス変換が行なわれる。

（３１１Ｃステージ：変換された命令の実アドレスで記
憶装置から命令が読出さ れる。

ｆ４＋１Ｄステージ：続出された命令が解読される。

［５１０Ａステージ：解読された命令のオペランドアド
レス（論理アドレス）が 生成される。

＋６１０Ｔステージ：生成されたオペランドアドレスの
アドレス変換が行なわれ る。

（７１０Ｃステージ：変換されたオペランドの実アドレ
スで記ｔａ装置からオペラ ンドが読出される。

＋８１ＥＸステージ：命令が実行される。

上述のＩＴステージ及びＯＴステージのアドレス変換に
おいてアドレス変換バッファを設は必要な変換テーブル
が該アドレス変換バッファに存在すれば上記アドレス変
換処理は高速に実行し得る。

また、上述のＩｃステージおよびＯＣステージの命令お
よびオペランドの読出し動作において主記憶装置のデー
タの一部の写しを保持するキャッシュメモリを設は必要
な命令およびオペランドが該キャッシュメモリに存在す
ればＩＣステージおよびＯＣステージの処理は高速に行
ない得る。

上述のＩＴ、　ＯＴおよびＩＣ，ＱＣの各ステージΦ高
速処理が可能なとき、複数の命令の処理の流れを無駄な
く実行する８段のパイプライン制御が可能である。

次に分岐ヒストリテーブル（ＢＨＴ）　４１０　、　Ｏ
Ａ、ＯＴ、ＱＣ，ＥＸ各ステージの予測確認回路４２４
．４２５，４２６，４２７および命令先取り制御回路４
２３のブロック図とタイムチャートを参照しながら本実
施例の動作を詳細に説明する。

第２図を参照すると分岐ヒストリテーブル（ＢＩＴ）４
１０は、ディレクトリ記憶部５０１、データ記憶部５０
２、テスト回路５０３，５０４，５０５，５０６　、プ
ライオリティ回路５０７、レベル選択回路５０８、およ
びオア回路５０９を備えている。記憶部５０１および５
０２は、１回のリクエストに対して命令記憶回路４０８
から続出される命令語の単位をブロックの単位とし、セ
ント数ｍ、レベル数ｎの記憶部である。

第３図を参照すると、記憶部５０１には分岐命令の命令
アドレスの一部とその内容が有効か否かを示す■ビット
が格納され、記憶部５０２には分岐先アドレスの実アド
レスが格納されている。前記■ビットは対応する分岐ヒ
ストリテーブル（ＢＨＴ）４１０のワードの有効性を示
すと同時に該分岐命令の実行の予測としての分岐成否フ
ラグの機能を存する。

この分岐ヒストリテーブル（ＢＨＴ）４１０への索引は
以下のようなセソトアソシアティプ法によって行なわれ
る。

第２図に示されるテスト回路５０３，５０４，５０５及
び５０６はテーブル４１０の各レベルに対応して命令ア
ドレスレジスタ（ＩＡＲ）４１１に保持されるリクエス
トアドレスが各レベルのＢＨＴ−ＡＡｉ（＋はレベルに
対応するサフィクスを示す）に登録されているか否かを
示す信号を信号線１１３０．１１３１゜１１３２、１１
３３に出力する。第４図を参照すると、テスト回路５０
３，５０４，５０５および５０６のそれぞれは、−数回
路７０１および大小比較回路７０２から構成されている
。

前記−数回路７０１では、命令アドレスレジスタ（ＪＡ
Ｒ）４１１に保持されるリクエストアドレスの一部ＪＡ
ＲＣ：　４−１７）をセットアドレスとして読出された
記憶部５０１の各レベルの内容と前記レジスタ４１１　
の内容ＪＡＲ（：　４−１７）とが比較され、等しいア
ドレスが存在するか否かを検出する。−数回路７０１の
出力により命令アドレスレジスフ（ＪＡＲ）４１１に保
持されるリクエストアドレスで読出されるべき命令語の
８Ｂｙｔｅブロツク中にすでに分岐ヒストリテーブル（
ＢＨＴ）４１０に登録された分岐命令が存在するか否か
が判明する。しかしリクエストアドレスとそれが読出す
べき分岐命令との対応をとるには上記一致検出のみでは
不十分である。第５図を参照すると、１回のリクエスト
で続出される８Ｂｙｔｅの命令語のブロック中に２Ｂｙ
ｔｅ命令ＢＣＯ，Ａ、ＢＣＩ。

ＢＯ２の４個の命令が存在する。命令ＢＣＯ，ＢＣｌ、
ＢＯ２が共に分岐成功と予測された分岐命令であるとき
には、各々の分岐命令は共にそのアドレスの一部が記憶
部（ＢＨＴ−ＡＡ）５０１に登録される。このとき他の
分岐命令から命令Ａに分岐して命令Ａのアドレス＜Ａ＞
が前記命令語のブロックを読出すためのリクエストアド
レスとして命令アドレスレジスタ（ＩＡＲ）４１１に保
持されるときには、分岐ヒストリテーブル（ＢＨＴ）４
１０から読出されるべき分岐命令の情報は命令の実行の
経路から分岐命令ＢＣＩの情報でなければならない。

従って前記レジスタ（ＩＡＲ）４１１に保持されるリク
エストアドレスと前記記憶部（ＢＨＴ−ＡＡ　ｉ　）　
５０１に保持される分岐命令のアドレスとの関係が上記
の一致条件とともに次式の関係が成立するとき、対応す
るレベルのＢ　ＨＴ　−ＨＩ　Ｔ　ｉ信号が生成される
。なお、この信号は綿１３０〜１３３を介してオア回路
５０９に与えられ、該ＢＨＴ−ＨＩＴｉ信号のオア信号
が線１０６を介して出力され分岐予測信号（ＢＩＴ−Ｈ
ＩＴ信号）となる。

ＢＩＩＴ　　−１１［Ｔｉ　　＝　　（ＩへＲ（：４　
　１７）　　＝　　ＢＩＩＴ　　　ＡＡｉ（：４−１７
）　１ ｎ　（［ＡＲ（：２９，３０）　≦ＢＩＴ−ＡＡｉ（：
２９．３０）　１ ｎ　ＢＩＩＴ−ＡＡｉ（Ｖ） 再び第４図を参照すると、前記大小比較回路７０２は、
この条件を実現する回路である。

さらに前記信号ＢＨＴ−ＨＩＴｔの条件が２個以上のレ
ベルにおいて成立したとき記憶部５０１の対応するレベ
ル（ＢＨＴ−ＡＡ　ｉ）に保持される分岐命令のアドレ
スの８Ｂｙｔｅブロツク内アドレスＢＨＴ−ＡＡ　＋　
　（：２９．３０）の値の最も小さいレベルが選択され
る必要がある。再び第５図を参照すると、命令ＢＣＩお
よびＢＯ２の分岐命令関係情報が格納される分岐ヒスト
リテーブル４１０のレベルで前記信号ＢＨＴ−ＨＩＴｉ
条件が共に成立する。このとき命令の実行の経路から命
令ＢＣ１に対するレベルが選択される必要がある。

前記プライオリティ回路５０７は、前記信号ＢＨＴ　　
ＨＩＴｉの２個以上の成立に対するものであり、この出
力により記憶部ＢＨＴ−ＤＡ５０２のセントアドレスＩ
　Ａ　Ｒ（：　１８−２８）で示されるエントリの分岐
先アドレスがレベル選択回路５０８を介して読出される
。

第６図を参照すると、前記プライオリティ回路５０７は
アンド回路６０１〜６０４およびオア回路６０５〜６０
８から構成されている。アンド回路６０１〜６０４はｎ
＋１個並列に配置されている。前記第２図におけるレベ
ル選択回路５０８のｎ個のレベルの選択信号は第６図に
おける信号ｖ、、ｖ、、ｖ、、ｖ。

により以下のように与えられる。

Ｖ、（７）とき　　　　　　　　ＶｅＬｅ、ＶｏＬ＋、
　−、ＶｅＬｌＩＶ、・Ｖ、ノとき　　　　　Ｖ、Ｌ、
、　Ｖ、Ｌ、、・、　ｙ、ｔ、、ｌＶ、　・Ｖ、　・Ｖ
ｔのとき　　　　ＶｇＬａ、　ＶｔＬ＋、−、ＶｔＬｌ
ｌＶ、・ν１・ｖ２・ｖ、のとき　ＶｓＬｏ、Ｖ＊Ｌ＋
、・＝、　ＶｚＬ１１以上のようにして第２図における
レベル選択回路５０８から読出された分岐情報は第１図
の命令記憶回路４０８から続出される命令と対応づける
ことが可能である。

第９図には、命令記憶回路４０８における命令と分岐ヒ
ストリテーブル（ＢＨＴ）４１０における分岐情報の上
記対応関係が示されている。命令の実行順序が命令ＡＯ
，分岐命令ＢＣＯ，Ｂｌ、ＢＣ１、Ｂ２．Ｂ３．ＢＯ２
，ＣＩ、Ｃ２・・・と予測された場合である。なお、＜
Ａ＞はＡ命令のアドレスを、ＢＣｊは分岐命令をそれぞ
れ示す。

第１０図を参照すると、第９図に示した分岐ヒストリテ
ーブル（ＢＨＴ）４１０による命令先取り動作は次のよ
うにされる。リクエストアドレスの命令アドレスレジス
タ４１１のセットに応答して命令２４１１回路４０８か
ら命令語が読出され、これと同時にテーブル（Ｂ　ＨＴ
）　４１０が索引される。信号線１０６を介してＢＨＴ
−ＨＩＴ信号が出力されると記憶部ＢＨＴ−ＤＡ５０２
の分岐先アドレスくＢ１〉がアドレスレジスタ４１１に
セントされ、次の命令先取りが行なわれる。前記信号線
１０６を介してＢＨＴ−ＨＩＴ信号が出力されないとき
には命令アドレス加算回路４１２に命令Ａの８バイト境
界アドレス（Ａ）が与えられ、「８」加算されたアドレ
スが出力され、次の命令先取りが逐次行なわれる。

以上の命令の先取りに従えば命令記憶回路４０８から読
出される命令語は、テーブル（ＢＨＴ）４１０の内容に
よる予測に従って順次読出され、命令バッファ４０９に
は予測された命令の実行順に格納することが可能である
。

このときたとえ信号ＢＨＴ−ＨＩＴが出力されても分岐
予測方向と反対側の命令先取り動作を一部付なわせしめ
た後に分岐予測方向の命令先取り動作を行なってもよい
。

以上のようにして命令先取りされた命令が分岐命令で第
１図の命令整列回路４１４により命令解読回路４０３に
導かれたとき同時に該分岐命令に対応する分岐情報が最
初の分岐情報レジスタ４１６　　（ＱＲＯ）にセットさ
れる。

以降前記分岐命令の処理の進行に伴い、前記分岐情報が
順次第２．第３．第４．第５の分岐情報レジスタ　（Ｑ
Ｒ１）　４１７．　（ＱＲ２）　４１８．　（ＱＲ３）
４１９．　（ＱＲ４）　４２０へと転送される。そして
ＯＡ。

ＯＴ、ＱＣ，ＥＸ各ステージの予測確認回路４２４゜４
２５、４２６．４２７によって該分岐命令の実際の実行
処理結果と対応する前記分岐情報とが各ステージ毎にチ
ェックされる。

第１１図を参照すると、前記ＯＡステージ予測確認回路
４２４は、フリップフロップ１１０１．１１０２．ノッ
ト回路１１０３．およびアンド回路１１０４から構成さ
れている。フリップフロップ１１０１．１１０２にはそ
れぞれ信号線１１３を介して命令解読回路４０３の出力
する分岐命令を示す信号と、信号線１１５を介して分岐
情報レジスタ　（ＱＲＯ）　４１６の保持するｖビット
とがセットされる。ノット回路１１０３とアンド回路１
１０４とによって、フリップフロップ１１０１の出力が
“０”で且つフリップフロップ１１０２の出力が“１”
である時、即ち命令を解読した結果、分岐命令ではない
命令なのに対応する分岐情報が存在し、その分岐情報に
従って命令先取りが行なわれた時には、信号線１２１に
ＯＡステージ予測失敗信号を出力する。

第１２図を参照すると、前記ＯＴステージ予測確認回路
４２５は、フリップフロップ１２０１．１２０２．１２
０３゜１２０４と真偽回路１２０６．１２０７と、アン
ド回路１２０８゜１２０９、１２１０．およびオア回路
１２１１．１２１２．１２１３とから構成されている。

フリップフロップ１２０１，１２０２には、レジスタ４
３５の保持する無条件ブランチ命令を示すビットと、Ｂ
ＣＴ命令を示すビットが信号ＮｌＡ１２２を介してそれ
ぞれセントされ、フリップフロップ１２０３には信号線
１２３を介して比較回路４３３の出力する計数値１信号
がセットされ、フリップフロップ１２０４には分岐情報
レジスタ（ＱＲＩ）の保持するＶビットが信号線１２６
を介してセットされ、オア回路１２１３には信号綿１４
４を介してＯＡステージ予測確認回路４２４が出力し且
つフリップフロップ４３６に保持されたＯＡステージ予
測失敗信号の出力が与えられる。真偽回路１２０６．１
２０？、アンド回路１２０８．１２０９．２２１０によ
ってフリ７ブフロンプ１２０１．１２０４の出力がそれ
ぞれ“ｌ”、“０”すなわち無条件ブランチ命令である
のに対応する分岐情報が存在しなくて分岐Ｇｏ側への命
令先取りが行なわれなかったときには、アンド回路１２
０８の出力が・ｌ・になり、フリップフロップ！２０２
．１２０３゜１２０４の出力がそれぞれ“１”ｌ　“ｏ
”、”ｏ”である時すなわちＢＣＴ命令であってそのＢ
ＣＴ命令で指定された汎用レジスタの保持する計数値が
“１”ではな（て分岐を行なうＢＣＴ命令であるのに対
応する分岐命令が存在しなくて分岐Ｇｏ側への先取り動
作、が行なわれなかった時にはアンド回路１２０９の出
力が′１″になり、フリップフロップ１２０２．１２０
３．１２０４の出力が全て１１゛の時すなわちＢＣＴ命
令であってそのＢＣＴ命令で指定された汎用レジスタの
保持する計数値が“１”であって、分岐を行なわないＢ
ＣＴ命令であるのに対応する分岐情報が存在して分岐Ｇ
ｏ側へ命令先取り動作が行なわれた時にはアンド回路１
２１０の出力が“ｌ”になる、更に、オア回路１２１１
．１２１２．１２１３によって無条件分岐命令あるいは
分岐を行なうＢＣＴ命令なのに分岐Ｇｏ側への命令先取
りが行なわれなかワた時には、ＯＴステージＧＯ先取り
指示信号が信号線１３１に、ＯＴステージ予測失敗信号
が信号線１２９に、ＯＴステージＢＨＴ更新指示信号が
信号線１３０にそれぞれ出力される。又、分岐を行なわ
ないＢＣＴ命令なのに分岐ＧＯ側への命令先取りが行な
われた時には、ＯＴステージ予測失敗信号とＯＴステー
ジＢＨＴ更新指示信号とが出力される。なお、ＯＴステ
ージＢＨＴ更新指示信号は、ＯＡステージで予測の失敗
が検出され、ＯＡステージ予測確認回路４２４より、Ｏ
Ａステージ予測失敗信号がフリップフロップ４３６にセ
ットされ、その出力が信号線１４４を介して与えられた
時にも出力される。

第１３図を参照すると前記ＯＣステージ予測確認回路４
２６は、レジスタ１３０１．１３０２．フリップフロッ
プ１３０３．不一致を検出する比較回路１３０６．真偽
回路１３０７．アンド回路１３０８およびオア回路１３
０９．１３１０より構成されている。レジスタ１３０１
には、命令アドレス変換回路４０２より信号線１３３を
介して与えられる分岐命令の命令語より実際に求められ
た分岐先アドレスがセットされ、同じくレジスタ１３０
２には、分岐情報レジスタ　（ＱＲ２）　４１８より信
号ｖＡ１３７を介して与えられる予測された分岐先アド
レスがセットされる。フリップフロップ１３０３には同
じく分岐情報レジスタ　（ＱＲ２）　４１８の保持する
■ピントがセットされ、真偽回路１３０７とオア回路１
３１０には、ＯＴステージ予測確認回路４２５が出力し
たＯＴステージＢＨＴ更新指示信号と、ＯＴステージＧ
Ｏ先取り指示信号を受けたフリップフロップ４３７，４
３８の出力が、それぞれ信号線１５７と１５８を介して
与えられる。比較回路１３０６と真偽回路１３０７およ
びアンド回路１３０８によって、比較回路１３０６、フ
リップフロップ１３０３の出力、信号線１５７がそれぞ
れ“ｌ゛、“ｌ”、“０”、即ち、分岐ヒストリテーブ
ルに対応する分岐情報が存在し、その分岐情報に従って
後続の命令先取りが行なわれたその命令について、ＯＡ
、ＯＴステージの予測確認回路で予測の失敗が検出され
ていなくて、なお且つ、予測された分岐先アドレスが実
際の分岐先アドレスと異なっていた時には、アンド回路
１３０８の出力が“１”になりｏＣステージ予測失敗信
号が信号線１４０に出力される。同時にオア回路１３０
９．１３１０４ｍよってｏＣステージＢＨＴ更新指示信
号とｏＣステージＧｏ先取り指示信号がそれぞれ信号線
１５６と１４１上に出力される。又、ＯＣステージＢＨ
Ｔ更新指示信号とｏＣステージＧＯ更新指示信号は、そ
れぞれＯＴステージ予測確認回路４２５より出力される
ＯＴステージＢ　Ｉ　Ｔ更新指示信号とＯＴステージＧ
ｏ先取り指示信号とを受けたフリップフロップ４３７，
４３８の出力が１１″となった時にも出力される。

第１４図を参照すると、前記ＥＸステージ予測確認回路
４２７は、フリップフロップ１４０１．真偽回路１４０
２、１４０３．１４０４．論理積の否定を求めるナンド
回路１４０５．１４０６．アンド回路１４０７．１４０
Ｂ、及びオア回路１４０９から構成されている。真偽回
路１４０２には、信号線）４９を介して命令実行回路４
０７の出力する分岐成否信号が与えられ、フリップフロ
ップ１４０１には、分岐情報レジスタ　（ＱＲ３）４１
９の保持するＶビットがセットされ、ナンド回路１４０
５．１４０６およびオア回路１４０９につながる信号線
１５９には、０Ｃステ一ジＢＨＴ更新指示信号を受けた
フリップフロップ４３９の出力が与えられ、真偽回路１
４０４には、ＯＣステージＧＯ先取り指示信号を受けた
フリップフロップ４４０の出力が信号線１６０を介して
与えられる。前記の真偽回路１４０２．１４０３．１４
０４．ナンド回路１４０５．１４０６．アンド回路１４
０７．１４０８によって、信号線１４９の分岐成否信号
、フリップフロップ１４０１の出力、信号線１５９．信
号線１６０がそれぞれ“１”１　“０“、“１”、“１
”、即ち、予測に従って後続の命令の先取りを分岐Ｎ０
ＧＯ側へ行なったその命令は、実際には分岐Ｇｏであり
、分岐成否信号が出力され、更にＯＣステージまでにそ
の命令についての予測の失敗が検出されておらず或いは
検出されていてもＧＯ側への先取り指示が出力されてい
ないときのみ、アンド回路１４０７の出力が“１”にな
り、同様に信号線１４９．フリップフロップ１４０１の
出力、信号線１５９．１６０がそれぞれ“０″１　“１
”、“１′、“０″、すなわち、分岐Ｇｏと予測され、
分岐ＧＯ側へ後続の命令先取りを行なった命令が実際に
は分岐Ｎ０ＧＯであり、分岐成否信号が出力されなくて
且つｏＣステージまでにその命令についての予測の失敗
が検出されていないか或いは検出されていても同時にＧ
ｏ側への先取り指示が出ている場合のみ、アンド回路１
４０８の出力が“ｌ”になる。更にオア回路１４０９に
よって、ｏＣステージまでに予測の失敗が検出されてい
るか或いは分岐ＧＯと予測された命令が実際には分岐Ｎ
０ＧＯであり且つＯＣステージまでに分岐Ｎ０ＧＯ側へ
の先取り指示が出力されていない時、および分岐Ｎ０Ｇ
Ｏと予測された命令が実際には分岐ＧＯであり且つＯＣ
ステージまでに分岐ＧＯ側への先取り指示が出力されて
いない時に、ＥＸステージＢ　Ｈ，Ｔ更新指示信号が信
号線１４８に出力される。

第１５図を参照すると、前記命令先取り制御回路４２３
は、フリップフロップ１５０１．真偽回路１５０２゜１
５０３、１５０４．１５０５．１５０６．１５０７．ア
ンド回路１５０８．１５０９゜１５１０、１５１１．１
５１２．１５１３．１５１４．１５１５．１５１６．１
５１７．１５１８とから構成されている。この命令先取
り制御回路４２３は、ＯＡ、ＯＴ、ＱＣ，ＥＸ（７）各
ステージの予測確認回路より出力される予測失敗信号と
、ＥＸステージ予測確認回路４２７の出力するＥＸステ
ージＢＨＴ更新指示信号、並びに分岐ヒストリテーブル
４１０の出力するＢＨＴ−ＨＩＴ信号に基づいて、命令
アドレスレジスタ４１１の前段にあるセレクタおよび命
令アドレスリカバレジスタ４２Ｂの前段にあるセレクタ
の選択指示信号を出力する。

命令先取り制御回路４２３の入力信号が全て“Ｏ”の時
には、命令アドレスレジスタ４１１の入力セレクタは信
号線１０７上の命令アドレス加算回路４１２の出力する
＋８された命令アドレスを選択するよつ制４１１され、
次のマシンサイクルには、命令アドレスレジスタ４１１
には選択された命令アドレス＋８がセットされる。信号
線１４８，１４７を介してＥＸステージ予測確認回路４
２７よりＥＸステージＢＨＴ更新指示信号とＥＸステー
ジ予測失敗信号とが与えられると、命令アドレスリカバ
レジスタ４２８には命令実行回路４０７の出力する分岐
成否信号によって制御される選択回路４２２の出力、即
ち実際の分岐判定を行なった結果分岐ＧＯであれば分岐
情報レジスタ　（ＱＲ４）の保持する実際に命令語の指
示により求められた分岐先アドレスが、又、命令実行回
路４０７の分岐判定の結果分岐Ｎ０ＧＯであれば、アド
レス生成回路４３３の出力する分岐Ｎ０ＧＯ側のアドレ
スが、いずれの場合も信号線１５５を介してセントされ
、同時に命令アドレスレジスフ４１１には分岐情報レジ
スタ（ＱＲ４）の保持する分岐命令自身のアドレスが信
号！１ｌｉ１５１を介してセットされる。更にその１マ
シンサイクル後には、命令先取り制御回路４２３は、入
力信号が全て“０”であれば、ＥＸステージＢＨＴ更新
指示信号を１マシンサイクル保持するフリソプフロフプ
１５０１の出力によって、命令アドレスレジスタ４１１
には、１マシンサイクル前に命令アドレスリカバレジス
タ４２８にセットされた実際の分岐判定結果による次に
実行すべき命令のアドレスが信号線１６２を介してセッ
トされるよう制御する。

信号線１４７のＥＸステージ予測失敗信号が“Ｏ”の時
、信号線１４０を介してＯＣステージ予測確認回路４２
６よりＯＣステージ予測失敗信号が与えられると、命令
先取り制御回路４２３は、命令アドレスレジスタ４１１
に、分岐情報レジスタ　（ＱＲ３）４１９の保持するＯ
Ｃステージにある命令の命令語より求めた分岐ＧＯ側の
アドレスを信号線１４３を介してセットするよう制御す
る。この時、同時にＥＸステージＢＨＴ更新指示信号も
与えられれば、分岐情報レジスタ（ＱＲ３）　４１９の
保持するＯＣステージにある命令の分岐先アドレスは命
令アドレスリカバレジスタ４２８にセットされ、かわり
に命令アドレスレジスタ４１１には分岐情報レジスタ（
ＱＲ４）４２０の保持するＥＸステージにある命令の命
令アドレスがセットされ、その１マシンサイクル後には
、命令先取り制御回路４２３の全ての人力が“０”であ
れば命令アドレスリカバレジスタ４２８に１マシンサイ
クル前にセットされた、１マシンサイクル前にはＯＣス
テージにあった命令の実際の分岐Ｇｏ側のアドレスが命
令アドレスレジスタ４１１にセットされるよう制御する
。

信号線１４７，１４０　（７）ＥＸ、　ＯＣ両ステー’
；（Ｄ予’／Ｍ失敗信号がともに“０”の時、信号線１
２９を介してＯＴＸステージ予測確認回路４２５りＯＴ
ステージ予測失敗信号が与えられると、命令先取り制御
回路４２３は、選択回路４２１の出力すなわちＯＴステ
ージにある命令が無条件分岐命令か、実際には分岐を行
なうＢＣＴ命令であって対応する分岐情報が分岐ヒスト
リテーブルに存在しなくて分岐Ｎ０Ｇｏ側に先取りが行
なわれた時には、命令アドレス変換回路４０２の出力す
る分岐ＧＯ側のアドレスが、又実際には分岐を行なわな
いＢＣＴ命令であって対応する分岐情報が分岐ヒストリ
テーブルより読出されて分岐ＧＯ側へ後続の命令先取り
が行なわれた時にはアドレス生成回路４３１の出力する
分岐Ｎ０ＧＯ側のアドレスが、いずれもＯＴＸステージ
予測確認回路４２５信号線１３１を介して出力するＯＴ
ステージＧｏ先取り指示信号の制御によって選択回路４
２１で選択されたその結果を信号線１３９を介して命令
アドレスレジスタ４１１にセットするよう制御する。こ
の時、同時にＥＸステージＢＨＴ更新指示信号も与えら
れれば、選択回路４２１の出力は、命令アドレスリカバ
レジスタ４２８にセットされ、かわりに命令アドレスレ
ジスタ４１１には分岐情報レジスタ　（ＱＲ４）４２０
の保持するＥＸステージにある命令の命令アドレスが信
号線１５１を介してセ・ツトされ、その１マシンサイク
ル後には、命令先取り制御回路４２３の全ての入力が“
０“であれば、命令アドレスリカバレジスタ４２８に１
マシンサイクル前にセットされた、ｌマシンサイクル前
にはＯＴステージにあった無条件分岐命令かＢＣＴ命令
の後続の命令の先取りやり直しのだめのアドレスが信号
線１６２を介して命令アドレスレジスタ４１１にセント
されるよう制御する。

信号線１４７，１４０，１２９　（７）ＥＸ、　ＱＣ，
ＯＴノ各ステージの予測失敗信号が“Ｏ”の時、信号線
１２１を介してＯＡステージ予測確認回路４２４よりＯ
Ａステージ予測失敗信号が与えられると、命令先取り制
御回路４２３は、アドレス生成回路４３０が出力するＯ
Ａステージにある命令の分岐Ｎ０ＧＯ側の命令アドレス
を信号線１２８を介して命令アドレスレジスタ４１１に
セントするよう制御する。この時同時に、ＥＸステージ
ＢＨＴ更新指示信号が与えられれば、アドレス生成回路
４３０の出力は命令アドレスリカバレジスフ４２８にセ
ットされ、命令アドレスレジスタ４１１には、かわりに
分岐情報レジスタ（ＱＲ４）　４２０の保持するＥＸス
テージにある命令の命令アドレスが信号線１５１を介し
てセントされ、その１マシンサイクル後には、命令先取
り制御回路４２３の全ての入力が“０”であれば、１マ
シンサイクル前に命令アドレスリカバレジスタにセット
されたアドレスが信号線１６２を介して命令アドレスレ
ジスタ４１１にセットされるよう制御する。

信号線１４７，１４０．１２９．１２１のＥＸ、　ＱＣ
，ＯＴ。

ＯＡの各ステージの予測失敗信号が全て“０”の時、信
号線１０６を介して分岐ヒストリテーブル４１０よりＢ
ＨＴ−ＨＩＴ信号が与えられると、命令先取り制御回路
４２３は、分岐ヒストリテーブル４１０の出力するＩＣ
ステージにある命令の予測された分岐アドレスを信号線
１０５を介して命令アドレスレジスタ４１１にセットす
るよう制御する。この時、同時にＥＸステージＢＨＴ更
新指示信号も与えられると、信号線１０５の分岐ヒスト
リテーブル４１０より読出された分岐先アドレスは、命
令アドレスリカバレジスタ４２８にセットされ、命令ア
ドレスレジスタ４１１には、かわりにＥＸステージにあ
る命令の命令アドレスが分岐情報レジスタ（ＱＲ４）４
２０より信号線１５１を介してセットされ、その１マシ
ンサイクル後には、命令先取り制御回路４２３の全ての
入力が０”であれば１マシンサイクル前にセットされた
命令アドレスリカバレジスタ４２８の内容が命令アドレ
スレジスタ４１１にセントされるよう制御する。

信号線１４７．１４０．１２９．１２１のＥＸ、ＱＣ，
ＯＴ。

ＯＡ各ステージの予測失敗信号および信号線１０６のＢ
ＨＴ−ＨＩＴ信号が全て“Ｏ”の時に信号線１４Ｂを介
してＥＸステージ予測確認回路４２７よりＥＸステージ
Ｂ　Ｉ　Ｔ更新指示信号が与えられると、命令先取り制
御回路４２３は、命令アドレスリカバレジスタ４２８に
信号線１０７を介して命令アドレス加算回路４１２の出
力をセントし、命令アドレスレジスタ４１１にはＥＸス
テージにある命令の命令アドレスを分岐情報レジスタ（
ＱＲ４）４２０より信号線１５１を介してセットし、そ
の１マシンサイクル後には、命令先取り制御回路４２３
の全ての入力がＯ”であれば、ｌマシンサイクル前に命
令アドレスリカバレジスタ４２８にセントされたアドレ
スを命令アドレスレジスフ４１１にセントするよう制御
する。

次に第１図およびタイムチャートを参照しながら本実施
例の動作を詳細に説明する。

第１７図は、分岐命令ではない命令Ａ１のアドレスを分
岐命令のアドレスとして指定する誤った分岐情報が分岐
ヒストリテーブル４１０に存在し、命令先取り制御回路
４２３が誤った分岐情報に従って命令Ａ１の後続の命令
として命令Ｃ１を取出して実行している動作を示すタイ
ムチャートである。

第１図および第１７図を参照すると、マシンサイクル０
の時刻において、分岐命令ではない命令Ａｌのアドレス
〈Ａ１〉が命令アドレスレジスタ４１１にセットされ、
命令ＡＩのＩＣステージが実行される。アドレス＜Ａｔ
＞は信号線１０１を介して命令記憶回路４０８へ与えら
れ命令語の取出しが行なわれるとともに、分岐ヒストリ
テーブル４１０にも与えられ、アドレス〈Ａ１〉を分岐
命令のアドレスとして指定する分岐情報の取出しが行な
われる。

その結果、誤った分岐情報が取出され、ＢＨＴ−ＨＩＴ
信号が信号線１０６上に出力される。このため、命令先
取り制御回路４２３は、命令アドレスレジスタ４１１の
入力セレクタに分岐情報より得られた分岐先アドレスく
Ｃ１〉が出力されている信号線１０５を選択するよう指
示する。

次のマシンサイクル１の時刻においては、誤った分岐情
報による分岐先アドレス〈Ｃ１〉が命令アドレスレジス
タ４１１にセットされて、命令Ｃ１のＩＣステージが実
行されるとともに、命令Ａ１のＩＤステージが実行され
る。命令解読回路４０３は、命令ＡＩが分岐命令ではな
いことから、命令解読結果が分岐命令であることを示す
信号１１３には“０”を出力して命令Ａ１が分岐命令で
ないことをＯＡステージ予測確認回路４２４へ通知する
とともに、命令Ａ１の命令語長を分岐情報レジスタ（Ｑ
ＲＩ）４１７への信号線１１２に出力する。同時に、分
岐情報レジスタ（ＱＲＯ）４１６に保持された命令Ａ１
のアドレス＜Ａｔ＞と■ビット、分岐先アドレス〈Ｃ１
〉のうちＶビットが信号線１１５に出力される。

マシンサイクル２の時刻においては、命令Ｃ１のＩＤス
テージと命令Ｃ１の後続の命令Ｃ２のＩＣステージが実
行されると共に、命令Ａ１のＯＡＸステージ実行される
。同時にＯＡステージ予測確認回路４２４は、前のマシ
ンサイクルで信号線１１３および１１５を介して与えら
れた情報より、今ＯＡステージにある命令ＡＩが分岐命
令でないにもかかわらず分岐情報が存在し、分岐Ｇｏ側
へ後続の命令の先取りを行なったことを示すＯＡステー
ジ予測失敗信号を信号線１２１へ出力する。同時にアド
レス生成回路４３０は、分岐情報レジスタ（ＱＲ２）４
１８の保持する命令Ａ１のアドレス〈Ａ１〉と命令Ａｌ
の命令語長を加算し、命令Ａ１のＮ０ＧＯ側の後続の命
令のアドレスくＡ２〉を生成し、信号線１２８上に出力
する。命令先取り制御回路４２３は、ＯＡステージ予測
確認回路４２４の出力する信号線１２１のＯＡステージ
予測失敗信号により、命令アドレスレジスタ４１１の入
力セレクタに、信号線１２８上のＯＡＸステージらの命
令ＡＩの分岐Ｎ０ＧＯ側のアドレス〈Ａ２〉を選択する
よう指示する。又、ＯＡステージ予測失敗信号が出力さ
れたことにより、ＯＡＸステージり前のステージにある
予測側に後続する命令ＣＩ、Ｃ２の動作はすべてキャン
セルされる。

マシンサイクル３においては、命令Ａ１のＯＴステージ
が実行され、同時に命令アドレスレジスタ４１１には命
令Ａ１の後続の命令のアドレスくＡ２〉がセットされ、
命令Ａ２のＩＣステージも実行される。フリップフロッ
プ４３６は、前のマシンサイクルで出力されたＯＡステ
ージ予測失敗信号を受けて“１”にセットされ、今ＯＴ
ステージにある命令Ａｌの分岐情報が誤っており、正し
く更新しなければならないことを示す。

次のマシンサイクル４において、命令Ａ１はＯＣステー
ジを実行し、命令Ａ２の［Ｄステージ。

命令Ａ２の後続の命令Ａ３のＩＣステージが実行される
。フリップフロップ４３７には、フリップフロップ４３
６を受けて６１″がセットされ、フリップフロップ４３
８は“０”を保持し、合わせて現在ＯＣステージにある
命令Ａ１の分岐情報が誤っており、正しく更新する必要
のあることを並びに命令Ａ１についての予測に従った後
続の命令先取りはキャンセルされて既にＮ０ＧＯ側への
命令先取り動作の実行が改めて行なわれたことを示す。

マシンサイクル５においては、命令Ａ１のＥＸステージ
が実行される。命令実行回路４０７は命令Ａｌが分岐命
令ではないことから信号線１４９の分岐成否信号に分岐
ＮｏＧＯを示す“Ｏ゛を出力する。このため、選択回路
４２２は、分岐情報レジスタ（ＱＲ４）の保持する命令
ＡｌのアドレスくＡｌ〉と命令ＡＩの命令語長をアドレ
ス生成回路４３２で加算した結果得られるアドレス〈Ａ
２〉を選択し信号線１５５上に出力する。また、信号線
１５１には、命令Ａ１のアドレスくＡ１〉が出力される
。

一方フリップフロップ４３９，４４０は、フリソプフロ
ツブ４３７．４３８の内容をＯＣステージ予測確認回路
４２６を通して受け、それぞれ“１″、“Ｏ”にセント
される。ＥＸステージ予測確認回路４２７は、信号線１
４９の分岐成否信号と、前のマシンサイクルで信号線１
４６を介して与えられた分岐情報レジスタ（ＱＲ３）　
４１９の保持していた命令Ａ１の分岐情報のＶビット、
およびフリップフロップ４３９゜４４０とから、信号線
１４日上のＥＸステージＢＨＴ更新指示信号として“ｌ
”を出力し、信号線１４７のＥＸステージ予測失敗信号
には′０”を出力することによって、命令ＡＩについて
の分岐情報が存在し、その情報に従って分岐ＧＯ側へ後
続の命令先取りを行なったにもかかわらず、命令Ａ１は
実際には分岐動作を行なわないこと、しかしながら１＆
続の誤った分岐先取り動作はキャンセルされて既に分岐
Ｎ０ＧＯ側への命令取出し動作が行なわれているため、
ＥＸステージでは命令先取りのやり直しを指示する必要
のないことを示すとともに、命令ＡＩについての分岐情
報の更新が必要なことを示す。これを受けて、命令先取
り制御回路４２３は、命令アドレスレジスタ４１１の入
力セレクタに対し信号線１５１上の命令Ａ１のアドレス
〈Ａ１〉を選択するよう指示し、命令アドレスリカバレ
ジスタ４２８の入力セレクタに対しては、信号線１０７
上のアドレス＜Ａ２＞＋２４を選択するよう指示する。

もしこの時、命令アドレスレジスタ４１１の保持するア
ドレス＜Ａ２＞＋１６に対応する分岐情報が分岐ヒスト
リテーブルに存在し、ＢＨＴ−ＨＩＴ信号が信号ｖＡ１
０６を介して与えられれば、命令先取り制御回路４２３
は、命令アドレスリカバレジスタ４２８の人力セレクタ
に対しては、信号線１０５上に出力される１分岐ヒスト
リテーブル４１０より取出された分岐情報の示す分岐先
アドレスを、またＯＡステージにある命令Ａ２について
ＯＡステージ予測確認回路４２４より信号線１２１を介
してＯＡステージ予測失敗信号が与えられれば信号線１
２８上のアドレスを選択するよう指示する。

次のマシンサイクル６において、命令Ａ１は、分岐ヒス
トリテーブル４１０内の命令Ａｌについての分岐情報の
更新を行なうＨＵステージを実行する。先ず、フリップ
フロップ４４１は前のマシンサイクルで信号線１４日上
に出力されたＥＸステージＢＨＴ更新指示信号を受けて
“１”にセットされ、信号６１１５４を介してその出力
は分岐ヒストリテーブル４１０へ送られる。又、レジス
タ４３４には、同じく前のマシンサイクルで信号線１５
５上に出力されていた命令アドレス〈Ａ２〉がセットさ
れ、命令アドレスレジスタ４１１には、同じく前のマシ
ンサイクルで信号線１５１上に出力されていた命令アド
レス〈Ａ１〉が、また命令アドレスリカバレジスタ４２
８には前のマシンサイクルで信１９１１０７　上に出力
されていたアドレス＜Ａ２＞＋２４がそれぞれセットさ
れる。これに応答して分岐ヒストリテーブル４１０内の
命令Ａ１についての分岐情報の更新が行なわれ、ＡＩに
ついての分岐情報のＶビットがリセントされ、これ以降
命令ＡＩは分岐命令としては扱われな（なる。一方この
時、命令先取り制御回路４２３は、命令アドレスレジス
タ４１１の入力セレクタに対して、信号線１６２上に出
力されている命令アドレスリカパレジスク４２８の保持
するアドレス＜Ａ２＞＋２４を選択するよう指示する。

もしこの時、ＯＴステージにある命令Ａ２について、Ｏ
Ｔステージ予測確認回路４２５より信号線１２９を介し
てＯＴステージ予測失敗信号が与えられれば、命令先取
り制御回路４２３は、命令アドレスレジスタ４１１の入
力セレクタに対し信号線１３９上のアドレスを選択する
ように、又ＯＡステージにある命令Ａ３についてＯＡス
テージ予測確認＠１４２４より信号線１２１を介してＯ
Ａステージ予測失敗信号が与えられれば、信号線１２８
上のアドレスを選択するように指示する。

マシンサイクル７以降は、命令アドレスレジスタ４１１
にセントされたアドレス＜Ａ２＞＋２４に従って命令先
取り動作が続けられる。

第１８図は、分岐ヒストリテーブル４１０にＶビットが
“１”である対応する分岐情報が存在しなかったＢＣＴ
命令あるいは無条件分岐命令である命令Ｂ１の実行のよ
うすを示すタイムチャートであり、Ｂ１がＢＣＴ命令の
場合、命令Ｂ１で指定した計数値は“１”ではなくて、
−１する計数動作を行なっても計数結果は０″とはなら
す０、実際には分岐を行なうＢＣＴ命令の場合を示して
いる。

第１図および第１８図を参照するとマシンサイクル０の
時刻において、ＢＣＴ命令あるいは無条件分岐命令であ
る命令Ｂ１のアドレス＜Ｂｌ＞が命令アドレスレジスタ
４１１にセットされ、命令Ｂ１のＩＣステージが実行さ
れる。アドレス〈Ｂ１〉は信号１０１を介して命令記憶
回路４０８へ与えられ命令語の取出しが行なわれるとと
もに、分岐ヒストリテーブル４１０に与えられ、命令Ｂ
１に対応する分岐情報の取出しが行なわれ、同時に、命
令アドレス加算回路４１２へも与えられ、アドレスくＢ
１〉＋８が生成される。分岐ヒストリテーブル４１０に
は命令Ｂ１に対応する分岐情報が存在しないため、信号
線１０６のＢＨＴ−ＨＩＴ信号として“０１を出力する
。これに応答して命令先取り制御回路４２３は、命令ア
ドレスレジスタ４１１の入力セレクタに対し、信号線１
０７に出力されるアドレスくＢ１〉＋８を選択するよう
指示する。

次のマシンサイクル１の時刻においては、命令アドレス
レジスタ４１１にはアドレス＜Ｂ１＞＋３がセットされ
、命令Ｂ１の分岐Ｎ０ＧＯ側の後続の命令ＡＩのＩＣス
テージが実行される。同時に、分岐情報レジスタ　（Ｑ
ＲＯ）　４１６には、命令Ｂ１のアドレス〈Ｂ１〉とｖ
ビットとして“０″がセットされ、命令Ｂ１のＩＤステ
ージが実行される。

命令解読回路４０３は命令Ｂ１がＢＣＴ命令であること
を、あるいは無条件分岐命令であることを信号線１１４
に出力する。

マシンサイクル２の時刻においては、命令Ｂ１のＯＡス
テージと、命令ＡＩの１０ステージ及び命令Ａ１の後続
の命令Ａ２のＩＣステージが実行される。レジスタ４３
５は、前のマシンサイクルの信号ｖＡ１１４の出力を受
けて、命令Ｂ１がＢＣＴ命令であることを或いは無条件
分岐命令であることを信号線１２２上に示す。分岐情報
レジスタ（ＱＲｌ）４１７には分岐情報レジスタ（ＱＲ
Ｏ）が前のマシンサイクルで保持していたアドレスくＢ
１〉と０１であるＶビットがセットされ、■ビットはさ
らに信号線１２６に出力される。命令アドレス生成回路
４０１は、命令Ｂｌの分岐先アドレスを生成し、命令Ｂ
１がＢＣＴ命令である時にはオペランドアドレス生成回
路４０４より命令Ｂｌで指定された計数値を保持する汎
用レジスタの値が信号線１２０を介して比較回路４３３
へ与えられる。比較回路４３３は与えられた計数値が“
ｌ”でないことを検出して信号線１２３上の計数値１信
号として０″を出力する。

マシンサイクル３においては、命令Ｂ１のＯＴステージ
が欠けされ、命令Ｂ１の分岐先アドレスが命令アドレス
変換回路４０２によって実アドレスくＣ１〉に変換され
るとともに、命令Ｂ１の分岐Ｎ０Ｇｏ側の後続の命令Ａ
Ｉ、Ａ２．Ａ３のＯＡ。

ＩＤ、ＩＣステージが実行される。ＯＴステージ予測確
認回路４２５は、前のマシンサイクルで信号線１２２．
１２３．１２６を介して与えられた情報から、現在ＯＴ
ステージにある命令が、分岐ＧｏであるＢＣＴ命令であ
ること或いは無条件分岐命令であることにもかかわらず
対応する分岐情報が分岐ヒストリテーブル４１０にヒツ
トせず、分岐Ｎ０ＧＯ側へ後続の命令の先取りが続けら
れたこと、このため、命令Ｂ１の分岐ＧＯ側へ命令の先
取りを改めて実行する必要のあること、並びに命令Ｂｌ
についての分岐情報を正しく更新する必要のあることを
示すために、信号線１２９にＯＴステージ予測失敗信号
を、信号線１３０にＯＴステージＢＨＴ更新指示信号を
、また信号線１３１にＯＴステージＧ。

先取り指示信号をそれぞれ出力する。このＯＴステージ
ＧＯ先取り指示信号に応答して選択回路４２１は、信号
線１３３に出力される命令Ｂ１の分岐先アドレスを選択
し、信号線１３９上に出力する。命令先取り制御回路４
２３は、ＯＴステージ予測確認回路４２５の出力する信
号線１２９のＯＴステージ予測失敗信号により、命令ア
ドレスレジスタ４１１の人力セレクタに対して信号線１
３９上の命令Ｂ１の分岐先アドレス＜ＣＩ＞を選択する
よう指示する。

またＯＴステージ予測失敗信号が出力されたことにより
、ＯＴステージより前のステージにある分岐Ｎ０ＧＯ側
に後続する命令ＡＩ、　Ａ２、Ａ３の動作は全てキャン
セルされる。

マシンサイクル４においては、命令ＢｌのＯＣサイクル
が実行され、同時に命令アドレスレジスタ４１１には命
令Ｂ１の分岐先アドレス〈Ｃ１〉がセント、アドレスく
Ｃ１〉にある命令Ｃ１のＩＣステージも実行される。フ
リップフロップ４３７，４３８は、前のマシンサイクル
で出力されたＯＴステージＢＨＴ更新指示信号とＯＴス
テージＧｏ先取り指示信号とを受けてどちらも“１”に
セントされる。

次のマシンサイクル５においては、命令Ｂ１のＥＸステ
ージが実行される。命令実行回路４０７ば、命令Ｂ１が
ＢＣＴ命令であれば指定された計数動作を行ない、その
結果が“Ｏ”ではないことから信号線１４９の分岐成否
信号に分岐Ｇｏを示す“１゛を、命令Ｂ１が無条件分岐
命令であるときは信号線１４９の分岐成否信号としてや
はり１′を出力する。これに応答して選択回路４２２は
、分岐情報レジスタ（ＱＲ４）４２０の保持する命令Ｂ
１の分岐先アドレス〈Ｃ１〉を選択し信号線１５５上に
出力する。同時に信号線１５１上には、同じく分岐情報
レジスタ（ＱＲ４）４２０の保持する命令Ｂ１のアドレ
ス＜３１＞が出力される。一方フリップフロップ４３９
，４４０は、フリップフロップ４３７，４３８の内容を
ＯＣステージ予測確認回路４２６を通して受け、どちら
も“１”にセットされる。ＥＸステージ予測確認回路４
２７は、信号線１４９の分岐成否信号と、前のマシンサ
イクルで信号線１４６を介して与えられた分岐情報レジ
スタ　（ＱＲ３）　４１９の保持していた命令Ｂｌの分
岐情報の“Ｏ”である■ビットおよびフリップフロップ
４３９，４４０とから信号線１４８上のＥＸステージＢ
ＨＴ更新指示信号として“ｌ”を出力し、信号線１４７
のＥＸステージ予測失敗信号には“０”を出力すること
によって、命令Ｂ１についての分岐情報が存在せず分岐
Ｎ０ＧＯ側へ後続の命令の先取りを行なったにもかかわ
らず、命令Ｂ１は分岐を行なうこと、しかしながら後続
の分岐Ｎ０ＧＯ側の命令はキャンセルされて既に分岐Ｇ
ｏ側の命令取出しが行なわれているためＥＸステージで
は命令先取りのやり直しを指示する必要のないことを示
すとともに、命令Ｂ１についての分岐情報の更新が必要
なことを示す。これに応答して命令先取り制御回路４２
３は、命令アドレスレジスタ４１１の入力セレクタに対
して信号線１５１上の命令Ｂ１のアドレス〈Ｂ１〉を選
択するよう指示し、命令アドレスリカバレジスタ４２８
の入力セレクタに対しては信号ｋｉ１０７上のアドレス
＜Ｃ１＞＋１６を選択するよう指示する。

もしこの時、命令アドレスレジスタ４１１の保持するア
ドレス＜ＣＩ＞＋８に対して分岐ヒストリテーブル４１
０よりＢ）ＩＴ−ＨＩＴ信号が信号線１０６を介して与
えられれば、命令先取り制御回路４２３は、命令アドレ
スリカバレジスタ４２８の入力セレクタに対しては信号
線１０５上の分岐ヒストリテーブル４１０より取出され
た分岐アドレスを選択するよう指示する。

次のマシンサイクル６において、命令Ｂ１は分岐ヒスト
リテーブル４１０の更新を行なうＨＵＸステージ実行す
る。レジスタ４３４には信号線１５５上の命令Ｂ１の分
岐先アドレス〈Ｃ１〉がセットされ、命令アドレスレジ
スタ４１１には信号線１５１上の命令Ｂ１のアドレスく
Ｂ１〉が、命令アドレスリカバレジスタ４２８には＜Ｃ
Ｉ＞＋１６がそれぞれセントされる。一方、フリップフ
ロップ４４１　は前のマシンサイクルで信号線１４８上
に出力されたＥＸステージＢＨＴ更新指示信号を受けて
“１”にセットされ、その出力は信号線１５４を介して
分岐ヒストリテーブル４１０に与えられる。これに応答
して分岐ヒストリテーブル４１０には、分岐先アドレス
としくＣ１〉をもつアドレス〈Ｂ１〉の分岐情報が格納
され、これ以後、命令Ｂ１は分岐先アドレスとしてくＣ
１〉が予測されるようになる。

一方この時命令先取りｉ＋ＩＩ　御回路４２３は、命令
アドレスレジスタ４１１の入力セレクタに対して信号線
１６２上に出力されている命令アドレスリカバレジスタ
４２８の保持するアドレス＜ＣＩ＞＋１６を選択するよ
う指示する。もしこの時、○Ａステージにある命令Ｃ１
についてＯＡステージ予測確認回路４２４より信号線１
２１を介してＯＡステージ予測失敗信号が与えられれば
、命令先取り制御回路４２３は命令アドレスレジスタ４
１１の入力セレクタに対し信号線１２８上のアドレスを
選択するよう指示する。

マシンサイクル７以降は命令アドレスレジスタ４１１に
セットされたアドレス＜ＣＩ＞＋１６に従って命令先取
り動作が続けられる。

第１９図は、分岐ヒストリテーブルに対応する分岐情報
が存在するＢＣＴ命令ＢＣＴＩの実行のようすを示すタ
イムチャートであり、命令ＢＣＴＩで指定した計数値は
１″であって、−１する計数動作の結果は“０”となっ
て実際には分岐を行なわないＢＣＴ命令の場合を示して
いる。

第１図および第１９図を参照すると、マシンサイクル０
の時刻において、命令ＢＣＴＩのアドレス＜ＢＣＴＩ＞
が命令アドレスレジスタ４１１にセットされ、命令ＢＣ
ＴＩのＩＣステージが実行される。アドレス＜ＢＣＴＩ
＞は信号線１０１を介して命令記憶回路４０８へ与えら
れ、命令語の取出しが行なわれるとともに分岐ヒストリ
テーブル４１０に与えられ、命令ＢＣＴＩについての分
岐情報の取出しが行なわれる。分岐ヒストリ孕−ブル４
１０より取出された分岐情報は信号線１０５上に出力さ
れる。同時にＢＨＴ−ＨＩＴ信号が信号線１０６上に出
力される。これに応答して命令先取り制御回路４２３は
、命令アドレスレジスフ４１１の人力セレクタに対し、
信号線１０５に出力された命令ＢＣＴＩの分岐先アドレ
スくＣ１〉を選択するよう指示する。

次のマシンサイクルｌの時刻においては、命令ＢＣＴＩ
の分岐先アドレスくＣ１〉が命令アドレスレジスタ４１
１にセットされて、命令Ｃ１のＩＣステージが実行され
るとともに、命令ＢＣＴＩのＩＤステージが実行される
。命令解読回路４０３は命令ＢＣＴＩがＢＣＴ命令であ
ることを信号＆１１Ｌ４に出力すると同時に、信号線１
１２上に命令ＢＣＴｌの命令語長を出力する。

マシンサイクル２においては、命令ＢＣＴＩのＯＡステ
ージと命令Ｃ１のＩＤステージおよび命令Ｃ１の後続の
命令Ｃ２のＩＣステージが実行される。レジスタ４３５
は、前のマシンサイクルの信号線１１４の出力を受けて
、命令ＢＣＴＩがＢＣＴ命令であることを信号線１２２
上に示す０分岐情報レジスタ　（ＱＲＩ）４１７には、
前のマシンサイクルで分岐情報レジスタ（ＱＲＯ）が保
持していた命令ＢＣＴＩの分岐情報と命令ＢＣＴＩの命
令語長がセットされ、信号線１２６にはｖビットが出力
される。命令アドレス生成回路４０１は命令ＢＣＴ１の
分岐先アドレスを生成し、オペランドアドレス生成回路
４０４は命令ＢＣＴＩで指定された計数値を保持する汎
用レジスタの値を信号線１２０を介して比較回路４３３
に出力する。比較回路４３３は与えられた計数値が“ｌ
”であることを検出して信号線１２３に計数値１信号を
出力する。

マシンサイクル３においては、命令ＢＣＴＩ（７）ＯＴ
ステージが実行され、命令ＢＣＴＩの分岐先アドレスが
命令アドレス変換回路４０２で実アドレスに変換される
とともに、命令ＣＩ、Ｃ２およびＣ２の後続の命令Ｃ３
のＯＡ、ＩＤ、ＩＣステージがそれぞれ実行される。○
Ｔステージ予測確認回ｔ１４２５は、前のマシンサイク
ルで信号線１２２．１２３゜１２６を介して与えられた
情報から、○Ｔステージにある命令ＢＣＴＩが分岐Ｎ０
ＧＯのＢＣＴ命令であることにもかかわらず命令ＢＣＴ
Ｉの分岐情報が分岐ヒストリテーブル４１０にヒントし
て分岐Ｇｏ側へ後続の先取りが行なわれたこと、このた
め命令ＢＣＴＩの分岐Ｎ０ＧＯ側への後続の命令先取り
を改めて実行する必要のあること、並びに命令ＢＣＴＩ
についての分岐情報を正しく更新する必要のあることを
示すために、信号線１２９にＯＴステージ予測失敗信号
を出力し、信号線１３０にはＯＴステージＢＨＴ更新指
示信号を出力し、信号線１３１のＯＴステージＧｏ先取
り指示信号には“Ｏ′を出力する。これに応答して選択
回路４２１は、アドレス生成回路４３１が信号線１３８
に出力する命令ＢＣＴＩの分岐Ｎ０ＧＯ側の次の命令の
アドレスくＡ１〉を選択して信号線１３９上に出力し、
命令先取り制御回路４２３は、命令アドレスレジスタ４
１１の入力セレクタに対して信号線１３９上のアドレス
〈Ａ１〉を選択するよう指示する。又、ＯＴステージ予
ＩＩ＋失敗信号が出力されたことにより、ＯＴステージ
より前にある分岐Ｇｏ側に後続する命令Ｃ１，Ｃ２，Ｃ
３の動作は全てキャンセルされる。

マシンサイクル４においては、命令ＢＣＴＩのＯＣサイ
クルが実行され、同時に命令アドレスレジスタ４１１に
は、命令ＢＣＴＩの分岐Ｎ０ＧＯ側に後続する４令Ａｔ
のアドレスくＡ１〉がセットされ、命令Ａ１のＩＣステ
ージが実行される。フリップフロップ４３７．４３８は
、前のマシンサイクルで出力されたＯＴステージＢＨＴ
更新指示信号とＯＴステージＧｏ先取り指示信号とを受
けてそれぞれ１″、“０″にセットされる。ｏＣステー
ジ予測ｒＩｉ　ＬＷ回路４２６は、前のマシンサイクル
で分岐情報レジスタ　（ＱＲ２）　４１８が保持してい
た命令ＢＣＴＩの予測された分岐先アドレスくＣ１〉と
Ｖビットを信号線１３７を介して、又命令ＢＣＴｌの命
令語の指定により求められた実際の分岐先アドレスを信
号線１３３を介して命令アドレス変換回路４０２からそ
れぞれ受は取り、予測された分岐先アドレスくＣ１〉が
正しいかどうかの検出を行なう。しかしながらフリ７プ
フロソプ４３７が“１”にセントされているため、たと
え分岐先アドレスくＣ１〉が正しくなくとも○Ｃステー
ジ予測失敗信号が信号線１４０に出力されることはなく
、ＯＴステージで命令ＢＣＴＩの分岐Ｎ０ＧＯ側へ先取
りをやり直した動作をキャンセルして分岐ＧＯ側への先
取りが改めて始まることはない。

次のマシンサイクル５において、命令ＢＣＴＩのＥＸス
テージが実行される。命令実行回路４０７は命令ＢＣＴ
Ｉで指定された計数動作を行ない、その結果が０”にな
ることから、信号線１４９の分岐成否信号に分岐Ｎ０Ｇ
Ｏを示す“Ｏ”を出力する。これに応答して選択回路４
２２は、アドレス生成回路４３２の出力する命令ＢＣＴ
Ｉの分岐Ｎ０ＧＯ側に後続する命令Ａ１のアドレスくＡ
１〉を選択して信号線１５５に出力する。同時に信号線
１５１には分岐情報レジスタ（ＱＲ４）４２０の保持す
る命令ＢＣＴＩのアドレス＜ＢＣＴＩ＞が出力される。

一方フリップフロップ４３９，４４０−は、フリップフ
ロップ４３７，４３８の内容をＯＣステージ予測確認回
路４２６を通して受けそれぞれ“１″、“Ｏ”にセット
される。ＥＸステージ予測確認回路４２７は、信号線１
４９の分岐成否信号と、前のマシンサイクルで信号線１
４６を介して与えられた分岐情報レジスタ（ＱＲ３）４
１９の保持していた命令ＢＣＴＩの分岐情報のＶビット
、およびフリップフロップ４３９．４４０とから、信号
線１４日のＥＸステージＢＨＴ更新指示信号として“１
”を出力し、信号線１４７のＥＸステージ予測失敗信号
として“０”を出力することによって、命令ＢＣＴＩの
分岐情報に従って分岐Ｇｏへ後続の命令先取りを行なっ
たにもかかわらず、命令ＢＣＴｌは実際には分岐Ｎ０Ｇ
Ｏであること、しかしながら後続の誤った命令先取り動
作はキャンセルされて既に分岐Ｎ０ＧＯ側への命令取出
し動作が行なわれているためＥＸステージでは命令先取
りのやり直しを指示する必要のないことを示すと共に、
命令ＢＣＴＩの分岐情報の更新が必要なことを示す。こ
れを受けて命令先取り制御回路４２３は、命令アドレス
レジスフ４１１の入力セレクタに対し信号線１５１上の
命令ＢＣＴ１のアドレス＜ＢＣＴＩ＞を選択するよう指
示し、命令アドレスリカバレジスタ４２８の入力セレク
タに対しては信号＆？１１０７上のアドレス＜Ａｌ＞＋
１６を選択するよう指示する。もしこの時、命令アドレ
スレジスタ４１１の保持するアドレス＜Ａｌ＞＋８に対
応する分岐情報が分岐ヒストリテーブル４１０に存在し
てＢＨＴ−ＨＩＴ信号が信号線１０６を介して与えられ
れば、命令先取り制御回路４２３は、命令アドレスリカ
バレジスタ４２８の入力セレクタに対しては信号線１０
５上の分岐ヒストリテーブル４１０より取出された分岐
情報の示す分岐先アドレスを選択するよう指示する。

次のマシンサイクル６において、命令ＢＣＴＩは分岐ヒ
ストリテーブル４１０内の命令ＢＣＴ１についての分岐
情報の更新を行なうＨＵＸステージ実行する。命令アド
レスレジスタ４１１には命令アドレス＜ＢＣＴＩ＞がセ
ットされ、フリップフロ７プ４４１は前のマシンサイク
ルで信号線１４８に出力されたＥＸステージＢＨＴ更新
指示信号を受けて“１１にセットされ、その出力は信号
線１５４を介して分岐ヒストリテーブル４１０に与えら
れる。

これに応答して分岐ヒストリテーブル４１０内の命令Ｂ
ＣＴＩの分岐情報のＶビットがリセットされる。一方こ
の時、命令先取り制御回路４２３は命令アドレスレジス
タ４１１　の入力セレクタに対して信号線１６２上に出
力されている命令アドレスリカバレジスタ４２８の保持
するアドレスくＡ１〉＋１６を選択するよう指示し、も
しこの時、ＯＡステージにある命令ＡＩについて、ＯＡ
ステージ予測確認回路４２４より信号線１２１を介して
ＯＡステージ予測失敗信号が与えられれば、信号線１２
８上のアドレスを選択するように指示する。

マシンサイクル７以降は、命令アドレスレジスタ４１１
にセットされたアドレスに従って命令先取り動作が続け
られる。

第２０図は、分岐ヒストリテーブルに対応する分岐情報
が存在し、分岐ＧＯ側へ後続の命令先取り動作が行なわ
れた無条件分岐命令、あるいは実際に分岐ＧＯとなる条
件分岐命令Ｂ１の実行のようすを示すタイムチャートで
あり、命令Ｂ１に対する分岐情報の示す分岐先アドレス
が実際に命令Ｂ１の指定する分岐先アドレスとは異なっ
ていた場合を示している。

第１図及び第２０図を参照するとマシンサイクル０の時
刻において、無条件分岐命令あるいは条件分岐命令であ
る命令Ｂ１のアドレス＜Ｂ１＞が命令アドレスレジスタ
４１１にセントされて命令Ｂ１のＩＣステージが実行さ
れる。アドレス〈Ｂ１〉は信号線１０１を介して命令記
憶回路４０８に与えられ命令語の取出しが行なわれると
ともに、分岐ヒストリテーブル４１０にも与えられ、命
令Ｂ１に対する分岐情報の取出しが行なわれる。その結
果分岐ヒストリテーブル４１０は命令Ｂ１に対する分岐
情報を取出し、信号線１０５に分岐先アドレスくＣ１〉
を出力するとともに、信号線１０６にはＢＨＴ−ＨＩＴ
信号を出力する。これに応答して命令先取り制御回路４
２３は、命令アドレスレジスタ４１１の入力セレクタに
対して、予測された分岐先アドレス＜ＣＩ＞が出力され
ている信号線１０５を選択するよう指示する。

次のマシンサイクルｌにおいては、予測された分岐先ア
ドレスくＣ１〉が命令アドレスレジスタ４１１にセット
され、命令ＣＩのＩＣステージが実行されるとともに命
令ＢｌのＩＤステージが実行される。

マシンサイクル２において、命令Ｃ１のＩＤステージと
命令Ｃ１の後続の命令Ｃ２のＩＣステージが実行される
とともに、命令ＢｌのＯＡステージが実行され、命令Ｂ
１の分岐先アドレスが命令アドレス生成回路４０１によ
って計算され信号線１１９上にその論理アドレスが出力
される。

マシンサイクル３においては命令Ｂｌの○Ｔステージが
実行され、命令Ｂｌの分岐先アドレスが命令アドレス変
換回路４０２で実アドレスくＤｌ〉に変換され、信号線
１３３上に出力されるとともに、命令ＣＩ、Ｃ２，Ｃ３
のＯＡ、ＩＤ、ＩＣステージがそれぞれ実行される。分
岐情報レジスタ　（ＱＲ２）４１８には、命令Ｂ１の分
岐情報がセントされ、予測された分岐アドレス＜ＣＩ＞
とＶビットが信号線１３７上に出力される。

マシンサイクル４において、命令Ｂｌ、　Ｃ１゜Ｃ２，
Ｃ３，Ｃ４のＯＣ，ＯＴ、ＯＡ、ＩＤ、ＩＣの各ステー
ジがそれぞれ実行される。○Ｃステージ予測確認回路４
２６は、前のマシンサイクルで信号線１３７を介して与
えられた命令Ｂ１の予測された分岐先アドレス＜ｃｌ＞
とＶビットおよび信号線１３３を介して与えられた命令
Ｂ１の命令語によって指定された実際の分岐先アドレス
＜Ｄｉ＞とを照合し、予測された分岐先アドレス＜ｃｌ
＞が誤っていることを検出し、信号線１４０にｏｃステ
ージ予測失敗信号を出力するとともに、信号線１５６に
ＯＣステージＢＨＴ更新指示信号を、信号線１４１には
ｏＣステージＧｏ先取り指示信号をそれぞれ出力する。

分岐情報レジスタ　（Ｑ　Ｒ３）４１９は前のマシンサ
イクルで信号線１３３上に出力された命令Ｂｌの実際の
分岐先アドレス〈Ｄｌ〉がセットされ、信号線１４３上
にアドレス＜Ｄｉ＞を出力する。命令先取り制御回路４
２３は、信号線１４０のＯＣステージ予測失敗信号に応
答して、命令アドレスレジスタ４１１の入力セレクタに
対して信号線１４３上のアドレス＜Ｄｉ＞を選択するよ
う指示する。又、ＯＣステージ予測失敗信号が出力され
たことにより、命令Ｂｌの分岐情報の示す誤った分岐先
アドレス＜Ｃ１＞に従って先取りされた命令Ｃ１，Ｃ２
，Ｃ３，Ｃ４の動作は全てキャンセルされる。

マシンサイクル５においては、命令アドレスレジスタ４
１１には命令Ｂ１の実際の分岐先アドレスであるアドレ
ス＜Ｄｉ＞がセットされて命令Ｄ１のＩＣステージが実
行されるとともに、命令Ｂ１のＥＸステージが実行され
る。命令実行回路４０７は命令Ｂｌが条件分岐命令であ
れば、命令Ｂ１の命令語により指定された分岐条件を判
定して、その結果信号線１４９の分岐成否信号に分岐Ｇ
Ｏを示す“１”を出力し、命令Ｂｌが無条件分岐命令で
あればやはり信号線１４９の分岐成否信号に“１”を出
力する。これに応答して選択回路４２２は、分岐情報レ
ジスタ　（ＱＲ４）４２０の保持する実際の分岐先アド
レス〈Ｄｌ〉を選択して信号線１５５上に出力する。又
、信号ＶＡ１５１には命令Ｂ１のアドレスくＢ１〉が出
力される。フリップフロップ４３９゜４４０は、前のマ
シンサイクルで出力されたＯＣステージＢＨＴ更新指示
信号と、ＯＣステージＧ。

先取り指示信号を受けてどらちも“１”にセットされる
。ＥＸステージ予測確認回路４２７は、命令Ｂ１に対す
る分岐情報に従って誤った後続の命令の取出しが行なわ
れたが既にキャンセルされて正しい分岐Ｇｏ側のアドレ
スに従った命令先取りが行なわれており、ＥＸステージ
から命令先取りのやり直しを指示する必要のないこと、
ただし分岐ヒストリテーブル４１０の命令Ｂ１について
の分岐情報は修正する必要のあることを示すために、信
号線１４７のＥＸステージ予測失敗信号には“０”を、
信号線１４８のＥＸステージＢＨＴ更新指示信号には“
１”を出力する。これに応答して命令先取り制御回路４
２３は、命令アドレスレジスタ４１１の人力セレクタに
対し信号＆’Ｊ１１５１上の命令Ｂｌのアドレス＜Ｂ１
＞を選択するように、また命令アドレスリカバレジスタ
４２８の入力セレクタに対し信号、ｖ１１０７上のアド
レス＜［）ｌ＞＋１３を選択するようそれぞれ指示する
。もしこの時、命令アドレスレジスタ４１１の保持する
アドレスくＤｌ〉に対応する分岐情報が分岐ヒストリテ
ーブル４１０に存在してＢＨＴ−ＨＩＴ信号が信号線１
０６に出力されれば、命令アドレスリカバレジスタ４２
８の入力セレクタに対しては、信号線１０５上の分岐ヒ
ストリテーブル４１０より取出された分岐情報の示す分
岐先アドレスを選択するよう指示する。

次のマシンサイクル６において、命令Ｂ１のＨＵステー
ジが実行され、命令Ｂ１に対する分岐情報の更新が行な
われる。命令アドレスレジスタ４１１には命令Ｂｌのア
ドレスくＢ１〉がセットされ、レジスタ４３４には命令
Ｂ１の正しい分岐先アドレス＜ＤＩ＞がセットされ、フ
リップフロップ４４１は前のマシンサイクルで出力され
たＥＸステージＢＨＴ更新指示信号を受け１”がセント
され、その出力が信号線１５４を介して分岐ヒストリテ
ーブル４１０に与えられる。これに応答して分岐ヒスト
リテーブル４１０内の命令Ｂ１に対する分岐情報が分岐
先アドレスとして〈Ｄｌ〉を示すように更新される。一
方この時、命令先取り制御回路４２３は、命令アドレス
レジスタ４１１の入力セレクタに対し、命令アドレスリ
カバレジスタ４２８の出力を選択するよう指示する。

マシンサイクル７において、命令アドレスリカバレジス
タ４２８に退避していた命令アドレスが命令アドレスレ
ジスタ４１１にセットされて、以降そのアドレスに従っ
て命令先取り動作が続けられる。

第２１図は、分岐ヒストリテーブル４１０に対応する分
岐情報が存在し分岐ＧＯ側へ後続の命令先取り動作が行
なわれた条件分岐命令ＢＣＩの実行のようすを示すタイ
ムチャートであり、命令ＢＣ１に対する分岐情報の示す
分岐先アドレスは、実際に命令ＢＣＩの指定する分岐先
アドレスとは異なっており、さらに条件分岐命令ＢＣＩ
はその分岐条件を判定した結果分岐Ｎ０ＧＯであった場
合を示している。

第１図および第２１図を参照すると、マシンサイクルＯ
において、条件分岐命令ＢＣＩのアドレス＜ＢＣＩ＞が
命令アドレスレジスタ４１１にセットされ、命令ＢＣＩ
のＩＣステージが実行される。

同時に命令ＢＣＩの分岐情報が分岐ヒストリテーブル４
１０より取出され、予測された分岐先アドレスとして＜
ＣＩ＞が信号線１０５上に出力され、ＢＨＴ−ＨＩＴ信
号が信号線１０６上に出力される。

これに応答して命令先取り制御回路４２３は、命令アド
レスレジスタ４１１の入力セレクタに対して、信号ｗＡ
１０５上のアドレスくＣ１〉を選択するよう指示する。

次のマシンサイクル１において、命令ＢＣＩの予測され
た分岐先アドレス＜ＣＩ＞が命令アドレスレジスタ４１
１にセットされ、命令ＣＩのＩＣステージが実行される
とともに、命令ＢＣＩのＩＤステージが実行される。

マシンサイクル２において、命令Ｃ１のＩＤステージと
、命令Ｃ１の後続の命令Ｃ２のＩＣステージが実行され
ると共に、命令ＢＣＩのＯＡステージが実行され、命令
ＢＣＩの分岐先アドレスが命令アドレス生成回路４０１
によって計算され、信号線１１９上にその論理アドレス
が出力される。

マシンサイクル３においては、命令ＢＣＩの０Ｔステー
ジが実行され、命令ＢＣＩの分岐先アドレスが命令アド
レス変換回路４０２によって実アドレスくＤｌ〉に変換
され信号線１３３上に出力される。同時に命令ＣＩ、Ｃ
２，Ｃ３の○Ａ、ＩＤ。

ＩＣステージもそれぞれ実行される。分岐情報レジスタ
（ＱＲ２）　４１８には命令ＢＣＩの分岐情報がセット
され予測された分岐先アドレス〈Ｃ１〉とＶビットが信
号線１３７上に出力される。

マシンサイクル４においては、命令ＢＣＩ、ＣＩ、Ｃ２
，Ｃ３，Ｃ４のＱＣ，ＯＴ、　ＯＡ、　　ＩＤ。

ｒＣの各ステージがそれぞれ実行される。ＯＣステージ
予測確ｉ！２＠路４２６は、前のマシンサイクルで信号
線１３７を介して与えられた命令ＢＣＩの予測された分
岐先アドレスくＣ１〉とＶビット、および信号線１３３
を介して与えられた命令ＢＣＩの命令語によって指定さ
れた実際の分岐先アドレスくＤｌ〉とを照合して、予測
された分岐先アドレス〈Ｃ１〉が誤っていることを検出
し、信号線１４０にＯＣステージ予測失敗信号を出力す
るとともに、信号線１５６にＯＣステージＢＨＴ更新指
示信号を、信号線１４１にはＯＣステージＧＯ先取り指
示信号をそれぞれ出力する。分岐情報レジスタ（ＱＲ３
）４１９は、前のマシンサイクルで信号線１３３に出力
されていた実際の分岐先アドレス〈Ｄｌ〉がセットされ
、信号線１４３上にそのアドレス＜ＤＩ＞を出力する。

命令先取り制御回路４２３は信号線１４０のＯＣステー
ジ予測失敗信号に応答して、命令アドレスレジスタ４１
１の入力セレクタに対して、信号線１４３上のアドレス
くＤｌ〉を選択するよう指示する。又、ＯＣステージ予
測失敗信号が出力されたことにより命令ＢＣＩの分岐情
報の示す誤った分岐先アドレス〈Ｃ１〉に従って先取り
された命令ＣＩ、Ｃ２，Ｃ３，Ｃ４の動作は全てキャン
セルされる。

マシンサイクル５においては、命令アドレスレジスタ４
１１には、命令ＢＣＩの命令語より求められた分岐先ア
ドレス〈Ｄｌ〉がセットされ、命令ＤＩのＩＣステージ
が実行されるとともに、命令ＢＣＩのＥＸステージが実
行される。命令実行回路４０７は、条件分岐命令ＢＣＩ
の命令語により指定された分岐条件を判定して、その結
果信号線１４９の分岐成否信号に分岐Ｎ０ＧＯを示す“
Ｏ”を出力する。これに応答して選択回路４２２は、ア
ドレス生成回路４３２の出力する命令ＢＣＩの命令アド
レス＜ＢＣＩ＞と命令ＢＣＩの命令語長とを加算したア
ドレス〈Ａ１〉を選択し、信号線１５５上に出力する。

また、信号￥ａ１５１上には、命令ＢＣＩのアドレス＜
ＢＣ１＞が出力される。フリ７ブフロツプ４３９，４４
０は、前のマシンサイクルで出力されたＯＣステージＢ
ＨＴ更新指示信号と、ＯＣステージＧｏ先取り指示信号
とを受けて、どちらも“１″にセ−／　トされる。ＥＸ
ステージ予測確認回路４２７は、前のマシンサイクルで
信号’ｒｆＡ　１４６を介して分岐情報レジスタ　（Ｑ
Ｒ３）　４１９の保持する命令ＢＣＩのＶビットと、信
号線１４９の分岐成否信号およびフリップフロップ４３
９．４４０の出力を受けて、信号線１４７のＥＸステー
ジ予測失敗信号と信号線１４８のＥＸステージＢＨＴ更
新指示信号とに“１”を出力し、命令ＢＣＩの分岐情報
は誤っており、既に分岐ＧＯ側へ後続する命令の先取り
のやり直しが指示されたが、実際には命令ＢＣＩは分岐
Ｎ０ＧＯであり、分岐ヒストリテーブル４１０のＢＣＩ
に関する分岐情報を正しく更新するとともに分岐Ｎ０Ｇ
Ｏ側に後続する命令の先取りのやり直しを行なう必要の
あることを示す。これに応答して命令先取り制御回路４
２３は、命令アドレスレジスタ４１１の入力セレクタに
対して信号線１５１上のアドレス＜ＢＣＩ＞を選択する
ように、また命令アドレスリカバレジスタ４２８の入力
セレクタに対しては信号線１５５上のアドレス＜ＡＩ＞
を選択するようにそれぞれ指示する。

次のマシンサイクル６において、命令ＢＣＩのＨＵステ
ージが実行され命令ＢＣＩに対する分岐情報の更新が行
なわれる。命令アドレスレジスタ４１１には命令ＢＣＩ
のアドレス＜ＢＣＩ＞がセントされ、命令アドレスリカ
バレジスタ４２８とレジスフ４３４には命令ＢＣＩの分
岐Ｎ０ＧＯ側のアドレスくＡ１〉がセントされる。又、
フリップフロップ４４１には前のマシンサイクルで出力
されたＥＸステージＢＨＴ更新指示信号によって“ｌ”
がセットされ、その出力が信号線１５４を介して分岐ヒ
ストリテーブル４１０に与えられる。これに応答して分
岐ヒストリテーブル４１０内の命令ＢＣＩに対する分岐
情報のＶビットがリセットされる。一方この時、命令先
取り制御回路４２３は、命令アドレスレジスフ４１１の
入力セレクタに対して、命令ＢＣＩの分岐Ｎ０ＧＯ側の
アドレス〈Ａ１〉を保持する命令アドレスリカバレジス
タ４２８の出力を選択するように指示する。

マシンサイクル７においては、命令アドレスレジスタ４
１１にアドレスくＡ１〉がセットされ、命令ＢＣＩの後
続の命令Ａｌの取出しが行なわれる。

そして以降、命令アドレスレジスタ４１１にセットされ
たアドレスに従って命令先取り動作が続けられる。

〔発明の効果〕

次に本発明の効果を第１８図および第１９図を参照しな
がら説明する。

第１８図では、実際には分岐ＧＯとなるＢＣＴ命令Ｂ１
に対する分岐情報が分岐ヒストリテーブルに登録されて
いないため、分岐Ｎ０ＧＯ側に後続の命令の先取りが行
なわれた場合を示し、第１９図では逆に実際には分岐Ｎ
０ＧＯとなるＢＣＴ命令ＢＣＴＩに対する分岐情報が分
岐ヒストリテーブルに登録されていてその分岐情報に従
って分岐ＧＯ側に後続の命令の先取りが行なわれた場合
を示している。どちらの場合でも命令で指定された計数
値を予め検査し分岐ＧＯとなるかＮ０ＧＯとなるかを判
定し、その結果と照応して命令先取り動作が正しいかど
うかを検査する回路を設けたことにより、マシンサイク
ル４の時点で後続の正しい命令のＩＣステージが実行さ
れている。この場合、誤った命令先取り動作のために失
われたロスサイクルは、わずかに３マシンサイクルであ
る。一方、本発明を適用しない従来技術では、後続の正
しい命令のＩｃステージが実行されるのは、ＢＣＴ命令
についての分岐ヒストリテーブル上の誤った分岐情報を
更新するＨ　Ｕステージの後のマシンサイクル７の時と
なり、６マシンサイクルものロスサイクルを費やしてし
まう。

以上説明したように、ＢＣＴ命令に対する分岐情報が誤
っていた場合、本発明により従来技術に比べてはるかに
少ないロスサイクルを費やすだけで正しい後続の命令先
取り動作を行なうことができるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図は第１
図の分岐ヒストリテーブル４１０の実施例のブロック図
、 第３図は第２図の記憶部５０１および５０２の記憶形式
を示す図、 第４図は第２図のテスト回路５０３〜５０６の実施例の
ブロック図、 第５図は第１図の命令記憶回路４０８における命令語の
配列の一例を示す図、 第６図は第２図のプライオリティ回路５０７の実施例の
ブロック図、 第７図は第１図における分岐情報バッファ４１３および
分岐情報レジスタ４１６の格納形式を示す図、第８図は
第１図における分岐情報レジスタ４１７〜４２０の格納
形式を示す図、 第９図は第１図の命令記憶回路４０８における命令語と
分岐ヒストリテーブル４１０における分岐情報との対応
関係を説明するための図、 第１０図は第９図の分岐ヒストリテーブル４１０による
命令先取り動作を説明するための図、第１１図は第１図
のＯＡステージ予測ｌＩｉ認回路４２４の実施例のブロ
ック図、 第１２図は第１図のＯＴＸステージ予測確認回路４２５
実施例のブロック図、 第１３図は第１図のＯＣステージ予測確認回路４２６の
実施例のブロック図、 第１４図は第１図のＥＸステージ予測確認回路４２７の
実施例のブロック図、 第１５図は第１図の命令先取り制御回路４２３の実施例
のブロック図、 第１６図は命令の処理の流れの概要を示す図、第１７図
は分岐命令でない命令に対応する分岐情報が分岐ヒスト
リテーブルに登録されていてその誤った分岐情報に従っ
て命令先取りが行なわれた場合の動作を説明するための
タイムチャート、第１８図は無条件分岐命令あるいは実
際には分岐を行なうＢＣＴ命令の実行において対応する
分岐情報が分岐ヒストリテーブルに登録されていない場
合の動作を説明するためのタイムチャート、第１９図は
実際には分岐を行なわないＢＣＴ命令に対応する分岐情
報が分岐ヒストリテーブルに登録されていて、その分岐
情報に従って命令先取りが行なわれた場合の動作を説明
するためのタイムチャート、 第２０図は無条件分岐命令あるいは実際に分岐を行なう
条件分岐命令に対応する分岐情報が分岐ヒストリテーブ
ルに登録されていて、その分岐情報に従って命令先取り
を行なったところ、その分岐情報の示す分岐先アドレス
が誤っていた場合の動作を説明するためのタイムチャー
トおよび、第２１図は実際には分岐を行なわない条件分
岐命令に対応する分岐情報が分岐ヒストリテーブルに登
録されていて、その分岐情報に従って命令先取りを行な
ったところ分岐情報の示す分岐情報の示す分岐先アドレ
スが誤っていた場合の動作を説明するためのタイムチャ
ートである。 第１図〜第２１図において、 ４０１・・・命令アドレス生成回路 ４０２・・・命令アドレス変換回路 ４０３・・・命令解読回路 ４０４・・・オペランドアドレス生成回路４０５・・・
オペランドアドレス変換回路４０６・・・オペランド続
出し回路 ４０７・・・命令実行回路、４０８・・・命令記憶回路
４０９・・・命令バッファ ４１０・・・分岐ヒストリテーブル（ＢＨＴ）４１１・
・・命令アドレスレジスタ ４１２・・・命令アドレス加算回路 ４１３・・・分岐情報バッファ、４１４・・・命令整列
回路４１５・・・分岐情報切換回路 ４１６・・・分岐情報レジスタ　（ＱＲＯ）４１７・・
・分岐情報レジスタ　（ＱＲＩ）４１８・・・分岐１ｎ
報レジスタ（ＱＲ２）４１９・・・分岐情報レジスタ　
（ＱＲ３）４２０・・・分岐情報レジスタ（ＱＲ４）４
２１．４２２・・・選択回路、４２３・・・命令先取り
制御回路４２４・・・ＯＡＸステージ予測確認回路４２
５・・ＯＴＸステージ予測確認回路４２６・・ＯＣステ
ージ予測確認回路４２７・・・ＥＸステージ予測確認回
路４２８・・・命令アドレスリカバレジスタ４３０．４
３１，４３２・・・アドレス生成回路４３３・・・比較
回路、４３４，４３５・・・レジスタ４３６．４３７，
４３８，４３９，４４０，４４１・・・フリップフロッ
プ。 ５０１．５０２・・・記憶部 ５０３．５０４，５０５，５０６・・・テスト回路５０
７・・・プライオリティ回路、５０８・・・選択回路５
０９・・・オア回路、６０１，６０２，６０３，６０４
・・・アンド回路６０５．６０６，６０７，６０８・・
・オア回路、７０１・・・−数回路７０２・・・大小比
較回路、７０３・・・アンド回路１１０１．１１０２・
・・フリップフロップ１１０３・・・ノット回路、１１
０４・・・アンド回路１２０１．１２０２．１２０３．
１２０４・・・フリップフロップ１２０６、１２０７・
・・真偽回路 １２０８、１２０９．１２１０・・・アンド回路１２１
１．１２１２．１２１３・・・オア回路１３０１．１３
０２・・・レジスタ、１３０３・・・フリップフロップ
１３０６・・・比較回路、１３０７・・・真偽回路１３
０８・・・アンド回路、１３０９．１３１０・・・オア
回路１４０１・・・フリップフロップ １４０２、１４０３．１４０４・・・真偽回路１４０５
、１４０６・・・ナンド回路 １４０７、１４０８　　・・アンド回路、１４０９・・
・オア回路１５０１・・・フリップフロップ １５０２、１５０３．１５０４．１５０５．１５０６．
１５０７・・・真偽回路１５０８．１５０９，１５１０
．１５１１．１５１２．１５１３，１５１４，１５１５
，１５１６゜１５１７、１５１８・・・アンド回路。

Claims (1)

1. 【特許請求の範囲】 指定された汎用レジスタの保持する計数値を計数する命
   令実行回路を有し、該命令実行回路による計数結果によ
   り分岐の有無を決定して計数分岐命令を実行する情報処
   理システムにおける命令先取り装置において、 分岐命令のアドレスを指定する情報と該分岐命令の分岐
   先アドレスを含む分岐情報とを対にして複数対記憶する
   分岐ヒストリテーブル手段と、命令先取り動作を行なう
   際に該命令先取り動作において先取りされる命令のアド
   レスを指定する情報が前記分岐ヒストリテーブル手段に
   登録されているか否かを調べる第１の点検手段と、 前記命令先取り動作によって先取りされた命令が計数分
   岐命令である時には前記命令実行回路での計数動作に先
   立って予め計数値を検査し分岐の有無を調べる第２の点
   検手段と、 前記第１の点検手段による登録の判明に応答して前記分
   岐ヒストリテーブル手段から対応する分岐情報を読出し
   該分岐情報に従って命令先取り動作を継続せしめるよう
   制御し、且つ、前記第１と第２の点検手段の結果に応答
   して誤った命令先取り動作が行われた時には前記先取り
   された計数分岐命令の実行を待たずに、後続の誤った命
   令先取り動作を是正せしめるよう制御する命令先取り制
   御手段とを具備したことを特徴とする命令先取り装置。