JPH06236271A - プロセッサおよび命令推測実行方法 - Google Patents

プロセッサおよび命令推測実行方法

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JPH06236271A
JPH06236271A JP5319307A JP31930793A JPH06236271A JP H06236271 A JPH06236271 A JP H06236271A JP 5319307 A JP5319307 A JP 5319307A JP 31930793 A JP31930793 A JP 31930793A JP H06236271 A JPH06236271 A JP H06236271A
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Abstract

(57)【要約】 【目的】 命令を推測実行するためのデータ処理システ
ムを提供すること。 【構成】 本発明は、プロセッサ中のブランチ処理ユニ
ットによって生成できるアドレスに命令を記憶するメモ
リを含む。プロセッサは、更新値、ディスパッチ・バー
ジョン値、および完了バージョン値を記憶するカウント
・レジスタを含む。ブランチ制御用の更新値およびディ
スパッチ値を初期設定し、その初期設定の完了に応じ
て、更新値を完了バージョン値としてコピーする。シス
テムはさらに、条件付きブランチ命令のディスパッチに
応じて、ディスパッチ・バージョン値を検査して、ある
ブランチを選択すべきか否かを判定し、次いでディスパ
ッチ・バージョン値を減分する。ブランチの完了に応じ
て、完了バージョン・レジスタの内容を減分する。最後
に、ブランチが完了する前に割込みの発生に応じて、デ
ィスパッチ・バージョン値を完了バージョン値で置き換
えることにより、システムを、命令の推測実行の前の状
態に復元する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、データ処理システムに
関し、詳しくは、プログラム命令の推測実行をサポート
する方法およびシステムに関する。さらに詳細には、本
発明は、無条件状態情報を、推測実行が失敗した後の回
復のために保存しておく方法に関する。
【０００２】
【従来の技術】現代のデータ処理システムの設計者は、
絶えずそのようなシステムの性能面の向上に努めてい
る。データ処理システム効率を向上させる１つの技法
は、システム・プロセッサにおいて、サイクル・タイム
を短くし、１命令当たりサイクル（ＣＰＩ）率を下げる
ことである。このような技法をデータ処理システムに応
用した例に、ＩＢＭのＲＩＳＣシステム／６０００（Ｒ
Ｓ／６０００）コンピュータがある。ＲＳ／６０００シ
ステムは、数値中心の科学技術の応用分野およびマルチ
ユーザ商業環境でうまく機能するように設計されてい
る。ＲＳ／６０００プロセッサは、スーパースカラ実施
態様を使用する。すなわち、複数の命令が同時に発行さ
れ実行される。
【０００３】プロセッサ・アーキテクチャは、コンピュ
ータの計算要素を構築するためのレジスタ、演算機構、
および制御論理機構の組合せに関するものである。プロ
セッサ構築時の重要な考慮点は、プロセッサが提供する
命令セットである。命令とは、演算と、そのオペランド
の値または位置とを指定するステートメントである。命
令セットとは、特定のマシン用のそのようなあらゆる有
効ステートメントの集合である。
【０００４】元来、ＲＩＳＣマシンは、１マシン・サイ
クル当たり１個の命令を実行する。この目的のために、
すべての命令は一定の長さとされ、パイプライン実施態
様と互換性のある方式に適合されていた。命令セットを
単純にすることが、設計上の目標であった。これによっ
て、いわゆる複合命令セット・コンピュータ（ＣＩＳ
Ｃ）に比べて、サイクル・タイムがさらに短縮された。
しかし、ＲＩＳＣの利点の一部は、コンピュータのプロ
セッサとメイン・メモリの間のトラフィックの増加によ
って相殺された。このような状況が発生したのは、ＲＩ
ＳＣマシンでタスクを実行するには、さらに強力な命令
セットを備えたＣＩＳＣマシンで実行する場合よりも、
多くの命令インスタンスが必要だからである。
【０００５】複数の命令を同時に発行して実行するに
は、高命令帯域幅で実行できる独立した機能ユニットが
必要である。ＲＳ／６０００システムは、本来的にパイ
プライン式の別々のブランチ処理ユニット、固定小数点
処理ユニット、および浮動小数点処理ユニットを使用す
ることによってこれを実現している。ブランチ処理ユニ
ットは、条件付きブランチ命令を処理する。他のＲＩＳ
Ｃ設計と同様に、命令を復号するのに必要でなくなった
複雑な復号論理機構を使用して、プロセッサ・チップ上
に命令キャッシュが提供されている。これによって、プ
ロセッサとメモリの間のトラフィックが削減され、命令
の取出しがきわめて迅速になる。
【０００６】特に重要な命令サブセットは、条件付きブ
ランチに関するものである。条件付きブランチ命令と
は、他の１つまたは複数の命令の特定の処理の結果に応
じて、アプリケーション内で指定された条件付きブラン
チをとることを指令する命令である。実際的な例に、Ｆ
ｏｒｔｒａｎのｄｏループがある。以前から、条件付き
ブランチ命令は、（ＲＩＳＣシステムを含む）パイプラ
イン式コンピュータの扱いにくさの原因となってきた。
すなわち、条件付きブランチ命令がパイプライン待ち行
列中を待ち行列内の実行位置まで伝搬するまでに、条件
付きブランチを解決する前に、待ち行列中の条件付きブ
ランチ命令の後に１つのブランチに対応する命令をロー
ドしておいて、実行時遅延を避ける必要がある。それに
は、関連する命令の処理の結果を知らないままで、条件
付きブランチの次にくる命令に関して選択を行う必要が
ある。この選択は誤りとなる可能性がある。
【０００７】実行に影響を及ぼすすべての条件が最終的
に定義される前に命令を実行することを推測実行と呼
ぶ。条件付きブランチの結果または可能なあらゆる割込
みの到着を待っていると、完全な並行処理は不可能にな
る。したがって、命令の並行実行を完全に使用する場合
は、命令の推測実行からプロセッサを回復するための何
らかの方式を提供する必要がある。誤ったブランチに沿
って処理が進行していると判定された場合は、割込みを
生成して、実行の進路を変更することができる。割込み
に応答する際に、プロセッサは最後の非推測実行ステッ
プに戻る。
【０００８】ＲＩＳＣマシンでいくつかの複合演算を使
用すると、性能を向上できることが経験的に分かってい
る。これは一部には、プロセッサの実施態様に関する現
在の好ましい技法、すなわちＶＬＳＩの性質によるもの
である。現在、チップ上の使用面積を最小限に抑えるこ
とは、プロセッサを実施するのに使用するデバイスの数
を最小限にすることよりも重要である。従って、ＲＩＳ
Ｃベースの設計にいくつかの複合命令が使用されるよう
になった。複合命令を含めるための基準は、空間の使用
が最小限になることである。ＲＳ／６０００命令セット
の１つの命令を用いて、ブランチ・オン・カウント・ル
ープを実行することができる。ブランチ・オン・カウン
ト命令は、以前は３個の命令で行われていたものに代わ
る１ステップ命令である。単一の命令を３個の命令の代
用にすることは、専用カウント・レジスタを設けること
によって可能になった。しかし、この配列自体は推測実
行をサポートしない。カウント・レジスタの実施はＲＳ
／６０００マシン内に設けられたレジスタ名前変更用の
機構によっても可能であるが、ディスパッチ・サイクル
中にはカウント・レジスタの値が分からないので、マシ
ン・サイクルがある程度むだになる。
【０００９】プロセッサ・チップ上で最小面積を使用す
るブランチ・オン・ループのハードウェア実施態様が望
ましい。
【００１０】
【発明が解決しようとする課題】本発明の一目的は、プ
ログラム命令の推測実行をサポートする改良された方法
およびシステムを提供することである。
【００１１】本発明の他の目的は、条件付き状態情報
を、推測実行が失敗した後に回復するために保存してお
くことである。
【００１２】
【課題を解決するための手段】前述の目的は、以下のよ
うにして達成される。本発明は、命令を推測実行するた
めのデータ処理システムを提供する。このデータ処理シ
ステムは、プロセッサ中のブランチ処理ユニットによっ
て生成できるアドレスに命令を記憶するメモリを含む。
またプロセッサは、ブランチ制御カウントの更新値、デ
ィスパッチ・バージョン値、および完了バージョン値を
記憶するカウント・レジスタを含む。ブランチ処理ユニ
ットに接続された取出し機構が、ブランチ処理ユニット
で計算されたアドレスに基づいてメモリから命令を取り
出す。ブランチ処理ユニットは、条件付きブランチ命令
の処理を扱う。そのために、ブランチ制御用の更新値お
よびディスパッチ値を初期設定する手段が設けられてい
る。さらに、初期設定の完了に応じて、更新値を完了バ
ージョン値としてコピーする手段が含まれる。システム
はさらに、条件付きブランチ命令のディスパッチに応じ
て、ディスパッチ・バージョン値を検査して、あるブラ
ンチを選択すべきか否かを判定し、次いでディスパッチ
・バージョン値を減分する手段を含む。ブランチの完了
に応じて、完了バージョン・レジスタの内容を減分する
手段が設けられている。最後に、ブランチが完了する前
に割込みの発生に応じて、ディスパッチ・バージョン値
を完了バージョン値で置き換えることにより、システム
を、命令の推測実行の前の状態に復元する手段が設けら
れている。
【００１３】
【実施例】図面、特に図１を参照すると、本発明の方法
およびシステムを実施するために使用できるスーパース
カラ・コンピュータ・システム１０を示す高水準ブロッ
ク図が示されている。図のように、スーパースカラ・コ
ンピュータ・システム１０は、データ、命令などを記憶
するために使用されるメモリ１８を含むことが好まし
い。メモリ１８内に記憶されるデータまたは命令には、
当業者に周知の方法でキャッシュ／メモリ・インタフェ
ース２０を使用してアクセスすることが好ましい。キャ
ッシュ・メモリ・システムのサイズ設定および使用法
は、データ処理技術分野内の周知の一部門であり、本発
明では取り上げない。しかし、連想式キャッシュ技術を
使用することにより、キャッシュ／メモリ・インタフェ
ース２０内に一時的に記憶されたデータを使用して高率
のメモリ・アクセスを実現できることが、当業者には理
解されよう。
【００１４】キャッシュ／メモリ・インタフェース２０
からの命令は通常、好ましくは複数の待ち行列位置を含
む命令待ち行列２２にロードされる。スーパースカラ・
コンピュータ・システムの典型的な実施例では、命令待
ち行列が８個の待ち行列位置を含むことができ、したが
って所与のサイクル中に、キャッシュ／メモリ・インタ
フェース２０によって渡される有効な命令の数と、命令
待ち行列２２内で利用可能な空間の量に応じて、命令待
ち行列２２に０ないし８個の命令をロードすることがで
きる。
【００１５】そのようなスーパースカラ・コンピュータ
・システムでは普通であるが、命令待ち行列２２は、複
数の実行ユニットに命令をディスパッチするために使用
される。図１に示すように、コンピュータ・システム１
０は、浮動小数点処理ユニット２４、固定小数点処理ユ
ニット２６、およびブランチ処理ユニットを含む。した
がって、命令待ち行列２２は、単一のサイクル中に、０
ないし８個の命令を各実行ユニットに１個ずつディスパ
ッチすることができる。
【００１６】命令待ち行列２２からディスパッチされた
順次命令だけでなく、いわゆる「条件付きブランチ命
令」も、ブランチ処理ユニットで実行するために、命令
待ち行列２２にロードすることができる。条件付き命令
とは、１つまたは複数の順次命令の特定の処理の結果に
応じてアプリケーション内でとる関連する条件付きブラ
ンチを指定する命令である。スーパースカラ・コンピュ
ータ・システム１０などのパイプライン式プロセッサ・
システムの実行時遅延を最小限にするために、命令待ち
行列内の条件付きブランチ命令の存在を検出し、条件付
きブランチの結果を予測する。当業者には明らかなよう
に、条件付きブランチが「選択されない」と予測される
と、命令待ち行列内の順次命令は単に現経路に沿って進
行し、命令は修正されない。しかし、ブランチの発生に
関する予測が誤っている場合、プログラムの順序で条件
付きブランチ命令の次にくる順次命令をパージし、ター
ゲット命令を取り出す必要がある。また、条件付きブラ
ンチが「選択される」と予測され、予測が正しいことが
分かった場合は、ターゲット命令が取り出され、それら
の命令を使用して条件付きブランチをたどる。言うまで
もなく、「選択される」という予測が誤っている場合
は、ターゲット命令をパージし、プログラムの順序で条
件付きブランチ命令の次にくる順次命令を取り出す必要
がある。
【００１７】図示したように、スーパースカラ・コンピ
ュータ・システム１０はまた、条件レジスタ３２を含む
ことが好ましい。条件レジスタ３２は、コンピュータ・
システム１０内で処理される順次命令の結果を使用して
実行される様々な比較の結果を一時的に記憶するために
使用される。したがって、浮動小数点処理ユニット２４
および固定小数点処理ユニット２６が条件レジスタ３２
に結合される。条件レジスタ３２内の特定の条件の状況
を検出し、それをブランチ処理ユニット２８に結合し
て、ターゲット・アドレスを生成することができる。そ
の後、ターゲット・アドレスを使用し、ブランチを開始
する条件の発生に応じて、ターゲット命令を取り出す。
【００１８】次に、ブランチ処理ユニット２８は、ター
ゲット・アドレスを取出し機構３０に結合する。取出し
機構３０は、条件付きブランチをたどるのに必要なター
ゲット命令の取出しアドレスを計算し、それらの取出し
アドレスをキャッシュ／メモリ・インタフェース２０に
結合する。当業者には明らかなように、それらの取出し
アドレスに関連するターゲット命令がキャッシュ／メモ
リ・インタフェース２０内に存在する場合、それらのタ
ーゲット命令は命令待ち行列２２にロードされる。ある
いは、ターゲット命令を、メモリ１８から取り出し、そ
れらのターゲット命令の取出しに必要な遅延の後、キャ
ッシュ／メモリ・インタフェース２０から命令待ち行列
２２にロードすることもできる。
【００１９】代替命令待ち行列の使用による従来技術の
データ処理システムにおける命令待ち行列の内容の操作
を、図２の予約テーブル３６に示す。図２は、７個の連
続するサイクル・タイムにおける命令待ち行列データの
内容の操作を示す。サイクル・タイム１に、命令待ち行
列は、条件付きブランチ命令（ｂｃ）、比較命令（ｃｍ
ｐ）、および４個の演算論理機構（ａｌｕ）命令を含む
ことが図から分かる。従来技術の命令待ち行列の待ち行
列３中で条件付きブランチ命令が検出されると、待ち行
列３中の順次命令が代替命令待ち行列（図示せず）にロ
ードされる。次に、サイクル２で、条件付きブランチに
関連するターゲット命令に対する要求が開始され、サイ
クル３でこれらの命令が命令待ち行列にロードされる。
これらの命令は、条件付きブランチ命令に関連する条件
付きブランチが「選択される」という予測に基づいてい
る。
【００２０】次に、サイクル４で、比較（ｃｍｐ）命令
が命令待ち行列中の実行位置まで伝搬し、条件付きブラ
ンチ命令が「解決される」。条件付きブランチ命令が解
決されて、条件付きブランチが「選択されない」ことが
示された場合、サイクル５で、前に代替命令待ち行列に
ロードされた順次命令が、再び主命令待ち行列にロード
される。図２の命令待ち行列のサイクル６および７は、
以後の追加の順次命令の処理を示す。図示したように、
条件付きブランチ命令の予測を誤ると、命令待ち行列内
に単一の空サイクルしか存在しなくなる。しかし、前述
のように、この従来技術の技法を実施するには、代替命
令待ち行列を使用する必要がある。
【００２１】図３を参照すると、汎用レジスタ（ＧＰＲ
Ｓ）４０と、予測分岐、命令の推測実行、および誤った
ブランチに沿った命令の推測実行からの回復を伴うブラ
ンチ・オン・カウント命令を実施するために使用される
３個の専用レジスタとを含む、レジスタの一領域の概略
ブロック図が示されている。３個の専用レジスタは、デ
ィスパッチ・バージョン・レジスタ４２、更新バージョ
ン・レジスタ４４、および完了バージョン・レジスタ４
６である。
【００２２】機能的に、ディスパッチ・バージョン・レ
ジスタ４２は、アドレス生成に使用するカウントのディ
スパッチ・ステージ・バージョンを提供する。ディスパ
ッチ・ステージ・バージョンは常に、完了バージョン・
レジスタ４６に記憶されたカウントの完了ステージ・バ
ージョンに先行する。完了ステージ・バージョン・カウ
ントは、最後に推測実行されて確認された命令に対応す
るカウントである。更新バージョン・レジスタ４４の内
容は、推測実行された命令のカウントに対応する。この
カウントは、確認されると完了バージョン・レジスタ４
６にコピーされる。カウントの更新バージョンの目的
は、MOVE_TO_COUNT命令が実行を完了する前にディスパ
ッチ・バージョンを減分できるようにすることである。
MOVE_TO_COUNT命令自体を推測実行することが可能であ
る。
【００２３】レジスタ４２、４４、４６へのデータの移
動は、プロセッサ命令セットの一定の命令の発生によっ
て制御される。命令は、コンパイラによって生成され、
従来の、処理ユニットの制御論理機構によって復号され
る。プログラム中のループのブランチの推測実行は、固
定小数点処理ユニット２６によって開始される。カウン
ト値を汎用レジスタ４０にロードする記憶命令が実行さ
れる。次に、MOVE_TO_COUNT命令の実行が開始し、その
結果、ゲート４８および５０にゲート制御信号が印加さ
れる。その結果、汎用レジスタ４０の内容がディスパッ
チ・バージョン・レジスタ４２および更新バージョン・
レジスタ４４にコピーされる。
【００２４】BRANCH_ON_COUNT命令がディスパッチされ
ると、ディスパッチ・バージョン・レジスタ４２の内容
が検査され、ブランチを選択すべきか否か、またはプロ
グラムの各ステップの実行が順次失敗するか否かが判定
される。ゲート５２および５６にゲート制御信号が印加
され、その結果、ディスパッチ・バージョン・レジスタ
４２の内容がブランチ処理ユニット２８に適用され、減
分機構５４によってディスパッチ・バージョン・レジス
タ４２の以前の内容から１を減分した値がディスパッチ
・バージョン・レジスタ４２にコピーされる。
【００２５】BRANCH_ON_COUNT命令の次の命令が完了す
る前に割込みが発生して、たとえば誤った命令シーケン
スをたどったことが示された場合、ゲート５８にゲート
制御信号が印加される。ゲート５８は、完了バージョン
・レジスタ４６の内容をディスパッチ・バージョン・レ
ジスタ４２にコピーするために使用される。これによっ
て、ディスパッチ・バージョン・レジスタ４２の状態
が、まだ確認されていない推測命令の実行前の状態に戻
る。
【００２６】前述のように、ゲート４８は、MOVE_TO_CO
UNT命令の開始により、汎用レジスタ４０の内容の更新
バージョン・レジスタ４４へのコピーを制御する。更新
バージョン・レジスタ４４の内容は、MOVE_TO_COUNT命
令の完了により、ゲート６０によって完了バージョン・
レジスタ４６にコピーされる。この場合、BRANCH_ON_CO
UNT命令の次にくるブランチが完了して確認されるま
で、初期カウントが保存される。プロセッサ信号の完了
論理がブランチの結果から暫定的マーク付けを除去する
と、ゲート６２にゲート制御信号が印加され、その結
果、完了バージョン・レジスタ４６の内容が減分機構６
４によって減分されて、その結果が完了バージョン・レ
ジスタ４６にコピーされる。
【００２７】図４は、本発明の単純であるが性能がより
低い実施例を示す。この実施例では、ゲート４８および
更新バージョン・レジスタ４４が除去されている。ディ
スパッチ・バージョン・レジスタ４２および完了バージ
ョン・レジスタ４４へのデータの移動は、様々なゲート
への信号によって制御される。完了バージョン・レジス
タ４６は、更新バージョン・レジスタ４４ではなくディ
スパッチ・バージョン・レジスタ４２からデータを受け
取る。信号は、図３に関して説明した信号と同様である
が、いくぶん異なる時に発生する。タイミングの最も重
要な変更は、BRANCH_ON_COUNT命令に関するものであ
る。すなわち、この場合は、BRANCH_ON_COUNT命令は、M
OVE_TO_COUNT命令が完了し、完了バージョン・レジスタ
４６がロードされるまで、実行できない。
【００２８】MOVE_TO_COUNT命令が開始すると、ゲート
５０にゲート信号が印加され、汎用レジスタ４０の内容
がディスパッチ・バージョン・レジスタ４２にコピーさ
れる。MOVE_TO_COUNTが完了すると、ゲート６０に信号
が印加され、ディスパッチ・バージョン・レジスタ４２
の内容が完了バージョン・レジスタ４６に適用される。
これで、DISPATCH_ON_COUNT命令を実行することができ
る。BRANCH_ON_COUNT命令、割り込み、および完了BRANC
H_ON_COUNTの扱いは、第１の実施例と同じである。
【図面の簡単な説明】
【図１】本発明の方法およびシステムを実施するために
使用できるスーパースカラ・コンピュータ・システムの
高水準ブロック図である。
【図２】命令待ち行列の使用による従来技術のデータ処
理システムにおける命令待ち行列の内容の操作を示す予
約テーブルである。
【図３】本発明の好ましい実施例によるブランチ・オン
・カウント・レジスタ・アーキテクチャの概略図であ
る。
【図４】本発明の第２の好ましい実施例によるブランチ
・オン・カウント・レジスタの概略図である。
【符号の説明】
１０ スーパースカラ・データ処理システム １８ メモリ ２０ キャッシュ／メモリ・インタフェース ２２ 命令待ち行列 ２４ 浮動小数点処理ユニット ２６ 固定小数点処理ユニット ２８ ブランチ処理ユニット ３２ 条件レジスタ ４０ 汎用レジスタ ４２ ディスパッチ・バージョン・レジスタ ４４ 更新バージョン・レジスタ ４６ 完了バージョン・レジスタ ４８ ゲート

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】条件付きブランチ命令に対して作用し、メ
    モリ装置から命令を取り出す際に使用されるターゲット
    ・アドレスを計算する、ブランチ処理ユニットを含む、
    データ処理システム用のプロセッサであって、 条件付きブランチに関係するカウント値の初期バージョ
    ンの供給源と、 カウント値のディスパッチ・バージョンを記憶する手段
    と、 非推測実行命令に対応するカウント値の完了バージョン
    を記憶する手段と、 move to count命令の実行開始に応答して、カウント値
    の初期バージョンを、前記ディスパッチ・バージョン記
    憶手段にロードする手段と、 move to count命令の完了に応答して、カウント値の初
    期バージョンを、前記完了バージョン記憶手段に移動す
    る手段と、 branch on count命令のディスパッチに応答して、前記
    ディスパッチ・バージョンを減分する手段と、 ブランチの完了に応答して、前記完了バージョン記憶手
    段の内容を減分する手段とを備えるプロセッサ。
  2. 【請求項２】カウントの初期バージョンを移動する前記
    手段が、 前記カウントの初期バージョンを記憶する更新手段と、 前記更新手段の内容を、前記完了バージョン記憶手段に
    転送するゲートとを備える請求項１に記載のプロセッ
    サ。
  3. 【請求項３】割込みに応答して、前記完了バージョン記
    憶手段の内容を、前記ディスパッチ・バージョン記憶手
    段にロードする手段を備える請求項２に記載のプロセッ
    サ。
  4. 【請求項４】条件付きブランチ命令を処理するブランチ
    処理ユニットを有するデータ処理システムにおいて、ブ
    ランチ処理ユニットによって計算されたアドレスに基づ
    いてメモリから回復された命令を推測実行する方法であ
    って、 ディスパッチ・バージョン・レジスタを条件付きブラン
    チの制御用のカウント値で初期設定するステップと、 前記ディスパッチ・バージョン・レジスタの初期設定の
    完了時に、初期設定データを完了バージョン・レジスタ
    にコピーするステップと、 条件付きブランチ命令のディスパッチに応答して、ディ
    スパッチ・バージョン・レジスタの内容を検査して選択
    すべきブランチを決定し、次いで前記ディスパッチ・バ
    ージョン・レジスタの内容を減分するステップと、 前記選択されたブランチの完了に応じて、完了バージョ
    ン・レジスタの内容を減分するステップと、 前記選択されたブランチの完了前に割込みが発生したと
    き、前記完了バージョン・レジスタの内容を前記ディス
    パッチ・バージョン・レジスタにコピーするステップと
    を含む方法。
  5. 【請求項５】前記初期設定ステップが、 前記プロセッサの汎用レジスタに値をロードするステッ
    プと、 前記汎用レジスタの内容を前記ディスパッチ・バージョ
    ン・レジスタおよび更新レジスタに移動する処理を実行
    するステップとを含む請求項４に記載の方法。
  6. 【請求項６】前記初期設定データを前記完了バージョン
    ・レジスタにコピーする前記ステップが、更新レジスタ
    の内容を完了バージョン・レジスタにコピーするステッ
    プを含む請求項５に記載の方法。
  7. 【請求項７】更新レジスタの内容を完了バージョン・レ
    ジスタにコピーする前記ステップ以後の諸ステップをル
    ープとして実行するステップを含む請求項６に記載の方
    法。
  8. 【請求項８】すでに待ち行列に入っている未完了のbran
    ch on count命令の数とは無関係に、branch on count命
    令をディスパッチするステップを含む請求項７に記載の
    方法。
  9. 【請求項９】命令を格納するためのメモリと、 ディスパッチ・バージョン・レジスタおよび完了バージ
    ョン・レジスタと、 計算されたアドレスに基づいてメモリから命令を取り出
    す手段と、 条件付きブランチ命令を処理するブランチ処理ユニット
    と、 ブランチ制御のために前記ディスパッチ・バージョン・
    レジスタの内容を初期設定する手段と、 初期設定の完了に応答して、初期設定データを前記完了
    バージョン・レジスタにコピーする手段と、 条件付きブランチ命令のディスパッチに応答して、ディ
    スパッチ・バージョン・値を検査して、選択すべきブラ
    ンチを決定し、次いで前記ディスパッチ・バージョン・
    レジスタの内容を減分する手段と、 ブランチの完了に応答して、前記完了バージョン・レジ
    スタの内容を減分する手段と、 ブランチの完了前の割込みの発生に応答して、前記ディ
    スパッチ・バージョン・レジスタの内容を前記完了バー
    ジョン・レジスタの内容で置き換えて、システムを、命
    令の推測実行前の状態に復元する手段とを含む、命令を
    推測実行するためのデータ処理システム。
  10. 【請求項１０】前記ディスパッチ・バージョン値の内容
    を初期設定する前記手段が、 プロセッサの汎用レジスタに値をロードする手段と、 前記汎用レジスタの内容を前記ディスパッチ・バージョ
    ン・レジスタに移動する処理を実行する手段とを含む請
    求項９に記載のデータ処理システム。
  11. 【請求項１１】すでに待ち行列に入っている未完了のbr
    anch on count命令の数とは無関係に、branch on count
    命令をディスパッチするステップをさらに含む請求項１
    ０に記載のデータ処理システム。
  12. 【請求項１２】更新レジスタと、 前記ディスパッチ・バージョン・レジスタの初期設定と
    同期して前記更新レジスタの内容を初期設定する手段と
    を備え、 初期設定データを前記完了バージョンにコピーする手段
    が、前記更新レジスタの内容を前記完了バージョン・レ
    ジスタにコピーするために、前記更新レジスタと前記完
    了バージョン・レジスタの間に接続されていることを特
    徴とする、請求項１１に記載のデータ処理システム。
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Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0623874A1 (en) * 1993-05-03 1994-11-09 International Business Machines Corporation Method for improving the performance of processors executing instructions in a loop
US5740393A (en) * 1993-10-15 1998-04-14 Intel Corporation Instruction pointer limits in processor that performs speculative out-of-order instruction execution
US5721857A (en) * 1993-12-30 1998-02-24 Intel Corporation Method and apparatus for saving the effective address of floating point memory operations in an out-of-order microprocessor
US5963975A (en) * 1994-04-19 1999-10-05 Lsi Logic Corporation Single chip integrated circuit distributed shared memory (DSM) and communications nodes
US5642493A (en) * 1994-11-25 1997-06-24 Motorola, Inc. Method of loading instructions into an instruction cache by repetitively using a routine containing a mispredicted branch instruction
JP3494489B2 (ja) * 1994-11-30 2004-02-09 株式会社ルネサステクノロジ 命令処理装置
US5802346A (en) * 1995-06-02 1998-09-01 International Business Machines Corporation Method and system for minimizing the delay in executing branch-on-register instructions
US5943494A (en) * 1995-06-07 1999-08-24 International Business Machines Corporation Method and system for processing multiple branch instructions that write to count and link registers
US5764970A (en) * 1995-11-20 1998-06-09 International Business Machines Corporation Method and apparatus for supporting speculative branch and link/branch on count instructions
US5740419A (en) * 1996-07-22 1998-04-14 International Business Machines Corporation Processor and method for speculatively executing an instruction loop
DE69718278T2 (de) * 1996-10-31 2003-08-21 Texas Instruments Inc Methode und System zur Einzel-Zyklus-Ausführung aufeinanderfolgender Iterationen einer Befehlsschleife
US6003128A (en) * 1997-05-01 1999-12-14 Advanced Micro Devices, Inc. Number of pipeline stages and loop length related counter differential based end-loop prediction
US6085305A (en) * 1997-06-25 2000-07-04 Sun Microsystems, Inc. Apparatus for precise architectural update in an out-of-order processor
US5958047A (en) * 1997-06-25 1999-09-28 Sun Microsystems, Inc. Method for precise architectural update in an out-of-order processor
US5838988A (en) * 1997-06-25 1998-11-17 Sun Microsystems, Inc. Computer product for precise architectural update in an out-of-order processor
US6505296B2 (en) * 1997-10-13 2003-01-07 Hewlett-Packard Company Emulated branch effected by trampoline mechanism
US6233645B1 (en) 1998-11-02 2001-05-15 Compaq Computer Corporation Dynamically disabling speculative prefetch when high priority demand fetch opportunity use is high
US6338133B1 (en) 1999-03-12 2002-01-08 International Business Machines Corporation Measured, allocation of speculative branch instructions to processor execution units
US6675372B1 (en) * 2000-10-31 2004-01-06 Sun Microsystems, Inc. Counting speculative and non-speculative events
US6766444B1 (en) * 2000-11-02 2004-07-20 Intel Corporation Hardware loops
US7065636B2 (en) 2000-12-20 2006-06-20 Intel Corporation Hardware loops and pipeline system using advanced generation of loop parameters
US6920547B2 (en) 2000-12-20 2005-07-19 Intel Corporation Register adjustment based on adjustment values determined at multiple stages within a pipeline of a processor
US6996802B2 (en) 2002-03-18 2006-02-07 Sun Microsystems, Inc. Method and apparatus for deployment of high integrity software using initialization order and calling order constraints
US7181737B2 (en) 2002-03-18 2007-02-20 Sun Microsystems, Inc. Method and apparatus for deployment of high integrity software using static procedure return addresses
US6912633B2 (en) 2002-03-18 2005-06-28 Sun Microsystems, Inc. Enhanced memory management for portable devices
US7010783B2 (en) 2002-03-18 2006-03-07 Sun Microsystems, Inc. Method and apparatus for deployment of high integrity software using reduced dynamic memory allocation
US7281237B2 (en) 2003-01-16 2007-10-09 Sun Microsystems, Inc. Run-time verification of annotated software code
US7415618B2 (en) 2003-09-25 2008-08-19 Sun Microsystems, Inc. Permutation of opcode values for application program obfuscation
US7424620B2 (en) 2003-09-25 2008-09-09 Sun Microsystems, Inc. Interleaved data and instruction streams for application program obfuscation
US8220058B2 (en) 2003-09-25 2012-07-10 Oracle America, Inc. Rendering and encryption engine for application program obfuscation
US7353499B2 (en) 2003-09-25 2008-04-01 Sun Microsystems, Inc. Multiple instruction dispatch tables for application program obfuscation
US7363620B2 (en) 2003-09-25 2008-04-22 Sun Microsystems, Inc. Non-linear execution of application program instructions for application program obfuscation
US7930522B2 (en) * 2008-08-19 2011-04-19 Freescale Semiconductor, Inc. Method for speculative execution of instructions and a device having speculative execution capabilities
CN109739557B (zh) * 2019-01-08 2022-02-18 郑州云海信息技术有限公司 零开销循环装置及实现方法、系统、设备、计算机介质

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62159228A (ja) * 1986-01-07 1987-07-15 Nec Corp 命令先取り装置
JPS62159231A (ja) * 1986-01-07 1987-07-15 Nec Corp 命令先取り装置
JPH0328928A (ja) * 1989-06-26 1991-02-07 Nec Corp Ｌｏｏｐの制御方式
JPH0343830A (ja) * 1989-07-11 1991-02-25 Fujitsu Ltd ブロックリピート回路

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0150177A1 (en) * 1983-07-11 1985-08-07 Prime Computer, Inc. Data processing system
US4920477A (en) * 1987-04-20 1990-04-24 Multiflow Computer, Inc. Virtual address table look aside buffer miss recovery method and apparatus
US4942520A (en) * 1987-07-31 1990-07-17 Prime Computer, Inc. Method and apparatus for indexing, accessing and updating a memory
US5136696A (en) * 1988-06-27 1992-08-04 Prime Computer, Inc. High-performance pipelined central processor for predicting the occurrence of executing single-cycle instructions and multicycle instructions
US5142634A (en) * 1989-02-03 1992-08-25 Digital Equipment Corporation Branch prediction
US5101484A (en) * 1989-02-14 1992-03-31 Intel Corporation Method and apparatus for implementing an iterative program loop by comparing the loop decrement with the loop value

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62159228A (ja) * 1986-01-07 1987-07-15 Nec Corp 命令先取り装置
JPS62159231A (ja) * 1986-01-07 1987-07-15 Nec Corp 命令先取り装置
JPH0328928A (ja) * 1989-06-26 1991-02-07 Nec Corp Ｌｏｏｐの制御方式
JPH0343830A (ja) * 1989-07-11 1991-02-25 Fujitsu Ltd ブロックリピート回路

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EP0605872A1 (en) 1994-07-13
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DE69325086T2 (de) 1999-12-16
US5421020A (en) 1995-05-30
DE69325086D1 (de) 1999-07-01

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