JPS62159228A - 命令先取り装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、情報処理装置の命令シーケンスのステップに
含まれる分岐条件判定ステップ実行処理に先立って判定
結果を予測しつつ次の命令の先取りを行なう命令先取り
装置に関する。

〔従来の技術〕

従来、分岐ヒストリテーブルを用いて分岐予測を行なう
命令先取り装置としては、例えば特開昭５９−９１５５
０号公報に見られる装置が存在する。この従来装置は分
岐命令のアドレスを指定する情報とその分岐命令の分岐
先アドレスを含む分岐情報とを対にして分岐ヒストリテ
ーブルに登録しておき、命令先取り動作としてキャッシ
ュメモリから命令を取出す時に、先取りする命令のアド
レスが分岐命令のアドレスとして分岐ヒストリテーブル
に登録されているか否かを調べ、登録されていれば対応
する分岐先アドレスを用いて次の命令先取り動作を行な
うよう制御するもので、分岐ヒストリテーブルに登録さ
れた情報が誤っていた場合には、その命令の分岐条件の
判定を行った後に分岐ヒストリテーブルの対応する情報
を更新し、その後に後続の命令の先取りをやり直すよう
構成されている。

〔発明が解決しようとする問題点〕

前記の従来技術では、ループ回数を管理するために同じ
計数分岐命令（以下ＢＣＴ命令と呼ぶ）を多数回繰返す
ようなループを構成するプログラムにおいて、ループか
ら脱出する際のＢＣＴ命令の実行処理は、次のように行
なわれる。

ループを脱出する際のＢＣＴ命令は、分岐を行なわない
が、分岐ヒストリテーブルにはループ継続中の分岐情報
が保持されているため、ＢＣＴ命令の後続の命令先取り
は分岐有り（以降分岐Ｇ。

と呼ぶ）として処理されてしまう。このため、このルー
プ脱出時のＢＣＴ命令の計数動作が行なわれ、その結果
を参照して分岐条件判定ステップを実行した後、このＢ
ＣＴ命令に関する分岐情報が分岐無しく以降分岐ＮＯＣ
，Ｏと呼ぶ）に更新され、続いて命令先取りのやり直し
が開始される。

又、若しこのループが更に大きなループの中に組込まれ
ていて、この脱出したループに再び突入する際には、ル
ープを脱出する際に更新した分岐ヒストリテーブルの分
岐情報に従って分岐Ｎ０ＧＯ側の命令先取りが行なわれ
、ＢＣＴ命令の分岐条件判定ステップ実行後に、分岐ヒ
ストリテーブルの対応する分岐情報が分岐Ｇｏに更新さ
れた後、命令のやり直しが開始される。

以上述べたように、従来においては、ループを構成する
ＢＣＴ命令の実行にあたっては、ループを脱出する際お
よび再びループに突入する際に多大なロスタイムを生じ
、性能低下を招くという欠点がある。

本発明はこのような従来の欠点を解消したもので、その
目的は、ＢＣＴ命令に対する分岐情報が誤っていた場合
、速やかに正しい後続の命令先取り動作を行ない得るよ
うにすることにある。

〔問題点を解決するための手段〕

本発明は上記目的を達成するために、指定された汎用レ
ジスタの保持する計数値を計数する命令実行回路を有し
、該命令実行回路での計数結果により分岐の有無を決定
してＢＣＴ命令を実行する情報処理システムにおける命
令先取り装置において、 分岐命令のアドレスを指定する情報と該分岐命令の分岐
先アドレスを含む分岐情報とを対にして複数対記憶する
分岐ヒストリテーブル手段と、命令先取り動作を行なう
際に該命令先取り動作において先取りされる命令のアド
レスを指定する情報が前記分岐ヒストリテーブル手段に
登録されているか否かを調べる第１の点検手段と、前記
命令先取り動作によって先取りされた命令がＢＣＴ命令
である時には前記命令実行回路での計数動作に先立って
予め計数動作を行なう演算手段と、 前記演算手段による計数動作の結果に応答して分岐の有
無を調べる第２の点検手段と、前記第１の点検手段によ
る登録の判明に応答して前記分岐ヒストリテーブル手段
から対応する分岐情報を読出し、該分岐情報に従って命
令先取り動作を継続せしめるよう制御し、且つ、前記第
１および第２の点検手段の結果に応答して誤った命令先
取り動作が行なわれた時、即ちＢＣＴ命令がループ脱出
であるのに分岐Ｇｏの先取り動作が行なわれたか或いは
ループ継続であるのに分岐Ｎ０Ｇｏの先取りが行なわれ
た時には前記先取りされたＢＣＴ命令の実行を待たず社
、後続の誤った命令先取り動作を是正せしめるよう制御
する命令先取り制御手段とを備える。

〔作用〕

実際には分岐ＧＯであるＢＣＴ命令に対する分岐情報が
分岐ヒストリテーブル手段に登録されていないため分岐
Ｎ０ＧＯ側に後続の命令の先取りが行なわれ、或いは逆
に実際には分岐Ｎ０ＧＯとなるＢＣＴ命令に対する分岐
情報が分岐ヒストリテーブル手段に登録されていてその
分岐情報に従って分岐ＧＯ側に後続の命令の先取りが行
なわれると、演算手段と第２の点検手段の結果に応答し
て、命令先取り制御手段により、前記先取りされたＢＣ
Ｔ命令の分岐条件判定ステップの実行を待たずに後続の
誤った命令先取り動作が是正される。

〔実施例〕

次に本発明について図面を参照して詳細に説明する。

第１図を参照すると本発明の一実施例は、命令アドレス
生成回路（ＩＡ）４０１、命令アドレス変換回路（ＩＴ
）４０２、命令解読回路（ＩＤ）４０３、オペランドア
ドレス生成回路（ＯＡ）　４０４　、オペランドアドレ
ス変換回路（ＯＴ）　４０５　、オペランド記憶回路を
有するオペランド読出し回路（ＱＣ）４０６、命令実行
回路（ＥＸ）　４０７　、命令記憶回路（ＩＣ）４０８
、命令バッファ４０９、分岐ヒストリテーブル（ＢＨＴ
）　４１０　、命令アドレスレジスタ４１１、命令アド
レス加算回路４１２、分岐情報バッファ４１３、命令整
列回路４１４、分岐情報切換回路４１５、分岐情報レジ
スタ４１６．４１７，４１８，４１９，４２０　。

選択回路４２１，４２２　、命令先取り制御回路４２３
、○Ａステージ予測確認回路４２４、ＯＴＸステージ予
測確認回路４２５ＯＣステージ予測確認回路４２６、Ｅ
Ｘステージ予測確認回路４２７、命令アドレスリカバレ
ジスタ４２８、アドレス生成回路４３０，４３１，４３
２゜演算回路４３３、レジスタ４３４，４３５　、フリ
フプフロソブ４３６，４３７，４３８，４３９，４４０
，４４１から構成されている。

なお、命令先取り制御回路４２３が命令先取り制御手段
を構成し、演算回路４３３が演算手段＊２を構成し、Ｏ
ＴＸステージ予測確認回路４２５第２の点検手段＊３を
構成し、分岐ヒストリ・テーブル４１０が分岐ヒストリ
テーブル手段および第１の点検手段＊１を構成する。

命令記憶回路４０８およびオペランド読出し回路４０６
内のオペランド記憶回路は共に主記憶装置そのものであ
ってもよく、さらに命令記憶回路４０８が主記憶装置の
命令部の一部の写しである命令キャッシュメモリ、前記
オペランド記憶回路が主記憶装置のオペランド部の一部
の写しであるオペランドキャッシュメモリとして構成し
ても良い。

本発明は前述の命令の処理華位に対応した装置構成を必
ずしも有する必要はなく、例えば命令アドレス生成回路
４０１　とオペランドアドレス生成回路４０４．命令ア
ドレス変換回路４０２とオペランドアドレス変換回路４
０５．命令記憶回路４０８とオペランド続出し回路４０
６内の記憶回路が共用されたコンピュータシステムにお
いても適用され得る。

第１図において、分岐ヒストリテーブル（ＢＨＴ）　４
１０は分岐命令のアドレスを指定する情報と該分岐命令
の実行の予測としての分岐成否フラグ（Ｖｌ　と分岐先
アドレスとを第３図に示すように対にして記憶している
。命令記憶回路４０Ｂに対する命令アドレスレジスタ（
ＦＡＲ）４１１は、命令続出しのリクエストアドレスを
保持して命令の読出し動作を実行する。

さらに命令アドレスレジスタ（ＩＡＲ）４１１は分岐ヒ
ストリテーブル（ＢＩＴ）４１０および命令アドレス加
算回路４１２に信号線１０１を介して接続されている。

レジスタ４１１の内容は分岐ヒストリテーブル（ＢＨＴ
）４１０を索引し、読出されるべき命令のアドレスがそ
れに登録されているか否がを示す信号を信号綿１０６に
出力する。登録されていれば対応する分岐先アドレスが
信号線１０５に読出される。登録されていなければ命令
アドレス加算回路４１２により後続の命令語の命令先取
りのためのアドレスが生成される。

命令アドレス加算回路４１２は１回のリクエストで続出
される命令語を８Ｂｙｔｅと仮定したとき単に“ＩＡＲ
＋８”を出力１０７に生成する回路である。命令バッフ
ァ４０９は、命令記憶回路４０８から読出された８Ｂｙ
ｔｅの先取り命令語を蓄積し命令処理部への命令の供給
における待ち行列（Ｑｕｅｕｅ）を形成する。命令整列
回路４１４は、命令バッファ４０９が空のとき信号ｋＱ
１０２を介して命令記憶回路４０８から読み出される。

８Ｂｙｔｅの命令語に対応して、また命令バッファ４０
９が空でないとき信号線１０３を介して前記命令バッフ
ァに貯えられる８Ｂｙｔｅの命令語に対応してそれぞれ
命令を抽出して信号線１０４を介して命令解読回路４０
３に命令を供給する回路である。

命令解読回路４０３は信号線１０４を介して命令語が与
えられると、その命令語長を信号線１１２を介して分岐
情報レジスタ４１７へ報告するとともに、その命令が分
岐命令（無条件分岐命令５条件分岐命令など分岐動作を
行ない得る命令）であるか否かを信号線１１３を介して
ＯＡステージ予測確認回路４２４へ報告し、さらに、そ
の命令が無条件分岐命令であるか否かと、計数分岐命令
（Ｂｒａｎｃｈ　ｏｎｃｏｕｎ　を命令：以降ＢＣＴ命
令と呼ぶ）であるか否かを信号線１１４を介してレジス
フ４３５ヘセツトする機能を有する。

分岐情報バッファ４１３は、命令バッファ４０９に格納
される命令語に対して用意されておりその命令語中に分
岐成功と予測された分岐命令が存在すれば、第７図に示
す該分岐命令の分岐情報を格納する回路であり、分岐命
令のアドレスは信号線１０１を介して、また分岐情報と
しての分岐先アドレスおよびｖビットは分岐ヒストリテ
ーブル（ＢＨＴ）４１０から信号線１０５を介してそれ
ぞれセントされ、分岐成功と予測さた分岐命令が存在し
なければ、■ビットはＯに、命令アドレスは信号線１０
１を介してそれぞれセントされる。

分岐情報切換回路４１５は、命令バッファ４０９が空の
とき信号線１０１および１０５を介して与えられる前記
分岐情報を、そうでないときは分岐情報バッファ４１３
を介して与えられる前記分岐情報をそれぞれ出力する。

レジスタ４１６　、４１７および４１８はそれぞれ分岐
命令の各処理ステージに対応し、第８図に示す分岐情報
を保持する。分岐情報レジスタ４１９　、４２０はその
分岐先アドレス部を該分岐命令の実行によって生成され
る実際の分岐先アドレスに１き換えて保持するレジスタ
である。

アドレス生成回路４３０，４３１，４３２は、それぞれ
分岐情報レジスタ４１７，４１８，４２０に保持される
分岐命令のアドレスと、該分岐命令自身の命令語長とを
加算して分岐Ｎ０ＧＯ側の命令の命令アドレスを生成す
る。

オペランドアドレス生成回路４０４は、命令の指定する
オペランドアドレスを生成するとともに、命令がＢＣＴ
命令である場合、そのＢＣＴ命令によって指定された汎
用レジスタの保持する計数動作を行なうための値を信号
線１２０を介して演算回路４３３へ出力する機能を有す
る。

ＯＡステージ予測確認回路４２４は、命令解読回路４０
３で解読した命令が分岐命令でないのに、対応する分岐
情報が分岐ヒストリテーブルから続出されたか否かを検
出する回路であり、信号線１１３を介して命令の解読結
果を、信号線１１５を介して分岐情報レジスタ４１６の
保持するＶビットをそれぞれ受取り、分岐命令でないの
にＶビットがｌである時にはＯＡステージ予測失敗信号
を信号線１２１を介して命令先取り制御回路４２３とフ
リップフロップ４３６へ出力する。

演算回路４３３は、信号線１２−０を介して与えられる
計数値から値“１”を減算する計数動作を行ない、計数
結果が“Ｏ”であれば計数結果０信号を信号線１２３を
介してＯＴステージ予測確認回路４２５へ出力する。

ＯＴステージ予測確認回ｉ￥８４２５は、ＯＡステージ
予測確認回路４２４の出力するＯＡステージ予測失敗信
号を保持するフリップフロップ４３６の出力。

命令が無条件分岐命令であるかＢＣＴ命令であるかを保
持するレジスタ４３５の出力、ｆＪ算回路４３３の出力
する計数結果０信号、および分岐情報レジスタ４１Ｂの
保持するＶビットより、無条件分岐命令なのに対応する
分岐情報のＶビットが０である時、およびＢＣＴ命令で
且つ計数結果０信号が出力されない即ち分岐を行なう時
なのに対応する分岐情報のＶビットが０である時には、
信号線１２９を介して命令先取り制御回路４２３へＯＴ
ステージ予測失敗信号を、信号線１３０を介してフリッ
プフロップ４３７へＯＴステージＢＨＴ更新指示信号を
、信号線１３１を介してフリップフロップ４３８と選択
回路４２１へＯＴステージＧｏ先取り指示信号をそれぞ
れ出力し、ＢＣＴ命令で且つ計数結果Ｏ信号が出力され
た、即ち、分岐を行なわない時なのに対応する分岐情報
のＶビットが１である時には、信号線１２９と信号＆？
ｔ１３０へそれぞれＯＴステージ予測失敗信号とＯＴス
テージＢＨＴ更新指示信号を出力する。

選択回路４２１は、ＯＴステージ予測確認回路４２５の
出力するＯＴステージＧｏ先取り指示信号が１である時
は命令アドレス変換回路４０２の出力する分岐先アドレ
スを、０である時はアドレス生成回路４３１の出力する
分岐Ｎ０ＧＯ側のアドレスを選択する。

ＯＣステージ予測確認回路４２６は、ＯＴステージＢＨ
Ｔ更新指示信号を保持するフリップフロップ４３７の出
力、ＯＴステージＧＯ先取り指示信号を保持するフリッ
プフロップ４３８の出力、命令アドレス変換回路４０２
の出力する分岐先アドレス。

及び分岐情報レジスタ４１８の保持する予測された分岐
先アドレスとＶビットより、Ｖビットが１で分岐ＧＯと
予測され、実際の分岐先アドレスと予測された分岐先ア
ドレスが異なっていて更にＯＴステージ以前で予測の失
敗が検出されていない時には、信号線１４０を介して○
Ｃステージ予測失敗信号を命令先取り制御回路４２３へ
、信号線１５６を介してフリップフロップ４３９へＯＣ
ステージＢＨＴ更新指示信号を、信号線１４１を介して
フリップフロップ４４０へＯＣステージＧｏ先取り指示
信号をそれぞれ出力する。

ＥＸステージ予測確認回路４２７は、ｏｃステージＢＨ
Ｔ更新指示信号を保持するフリップフロップ４３９の出
力、ＯＣステージＧＯ先取り指示信号を保持するフリッ
プフロップ４４０の出力１分岐情報レジスタ４１９の保
持するＶビ・７ト、及び命令実行回路４０７の出力する
分岐成否信号より、実際の分岐成否とＶビットが異なり
、且つ、ｏＣステージ以前の予測失敗の検出にともなう
先取りのやり直しが行なわれていない時には、信号線１
４７を介して命令先取り制御回路４２３へＥＸステージ
予測失敗信号を、また、信号線１４８を介して同じく命
令先取り制御回路４２３とフリップフロップ４４１へＥ
ＸステージＢＨＴ更新指示信号を出力する。

選択回路４２２は分岐成否信号線１４９の状態に応答し
て該信号線の状態が分岐Ｇｏを示すとき、信号線１５２
を介して与えられる分岐情報レジスタ４２０の保持する
分岐先アドレスを選択し、分岐Ｎ０ＧＯを示す時には信
号線１５３を介して与えられるアドレス生成回路４３２
の出力を選択し、その出力を　５信号線１５５を介して
レジスタ４３４と命令アドレスリカバレジスタ４２８へ
供給する。

レジスタ４３４は、分岐予測が失敗した時に、分岐ヒス
トリテーブル（ＢＨＴ）４１０を更新するためのもので
あり、命令アドレスリカバレジスタ４２８は命令アドレ
スレジスタ　（ＩＡＲ）４１１に分岐ヒストリテーブル
４１０の内容を更新するためのライトアドレスがセット
され・・後に命令先取りのための新たなアドレスを供給
・るためのものである。

命令先取り制御回路４２３は、信号線１２１．１２９．
１４０゜１４７を介してそれぞれ与えられるＯＡ、ＯＴ
、ＯＣ，ＥＸ各ステージの予測失敗信号、及び信号線１
４８を介して与えられるＥＸステージＢＨＴ更新指示信
号に基づいて、命令アドレスレジスタ（ＩＡＲ）４１１
の入力と、命令アドレスリカバレジスタ４２６の入力と
を制御する回路である。

第１６図を参照すると、第１図に示す本発明の実施例に
おける命令の処理は、次の８つの処理華位に分けられる
。

＋ＩＩＩＡステージ：実行すべき命令アドレス（論理ア
ドレス）が生成される。

＋２１１７ステージー生成された命令アドレスのアドレ
ス変換が行なわれる。

＋３１１Ｃステージ：変換された命令の実アドレスで記
憶装置から命令が読出さ れる。

＋４１１Ｄステージ：続出された命令が解読される。

＋５１０Ａステージ：解読された命令のオペランドアド
レス（論理アドレス）が 生成される。

＋６１０７ステージ：生成されたオペランドアドレスの
アドレス変換が行なわれ る。

（７）　ＯＣステージ：変換されたオペランドの実アド
レスで記憶装置からオペラ ンドが続出される。

＋８１８Ｘステージ：命令が実行される。

上述のＩＴステージ及びＯＴステージのアドレス変換に
おいてアドレス変換バッファを設は必要な変換テーブル
が該アドレス変換バッファに存在すれば上記アドレス変
換処理は高速に実行し得る。

また、上述のＩＣステージおよびＯＣステージの命令お
よびオペランドの読出し動作において主記憶装置のデー
タの一部の写しを保持するキャッシュメモリを設は必要
な命令およびオペランドが該キャッシュメモリに存在す
ればＩＣステージおよびＯＣステージの処理は高速に行
ない得る。

上述のＩＴ、ＯＴおよびＩＣ，ＱＣの各ステージの高速
処理が可能なとき、複数の命令の処理の流れを無駄なく
実行する８段のパイプライン制御が可能である。

次に分岐ヒストリテーブル（ＢＨＴ）　４１０　、　Ｏ
Ａ、ＯＴ、ＱＣ，ＥＸ各ステージの予測確認回路４２４
．４２５，４２６，４２７および命令先取り制御回路４
２３のブロック図とタイムチャートを参照しながら本実
施例の動作を詳細に説明する。

第２図を参照すると分岐ヒストリテーブル（ＢＨＴ）４
１０は、ディレクトリ記憶部５０１、データ記憶部５０
２、テスト回路５０３，５０４，５０５，５０６　、プ
ライオリティ回路５０７、レベル選択回路５０８、およ
びオア回路５０９を備えている。記憶部５０１および５
０２は、１回のリクエストに対して命令記憶回路４０８
から読出される命令語の単位をブロックの単位とし、セ
ット数ｍ、レベル数ｎの記憶部である。

第３図を参照すると、記憶部５０１には分岐命令の命令
アドレスの一部とその内容が有効か否かを示すＶビット
が格納され、記憶部５０２には分岐先アドレスの実アド
レスが格納されている。前記Ｖビットは対応する分岐ヒ
ストリテーブル（ＢＨＴ）４１０のワードの有効性を示
すと同時に該分岐命令の実行の予測としての分岐成否フ
ラグの機能を有する。

この分岐ヒストリテーブル（ＢＨＴ）４１０への索引は
以下のようなセットアソシアティブ法によって行なわれ
る。

第２図に示されるテスト回路５０３，５０４．５０５及
び５０６はテーブル４１０の各レベルに対応して命令ア
ドレスレジスタ（ＩＡＲ）４１１に保持されるリクエス
トアドレスが各レベルのＢＨＴ−ＡＡｉ　　（ｉはレベ
ルに対応するサフィクスを示す）に登録されているか否
かを示す信号を信号線１１３０．１１３１゜１１３２、
１１３３に出力する。第４図を参照すると、テスト回路
５０３，５０４，５０５および５０６のそれぞれは、−
数回路７０１および大小比較回路７０２から構成されて
いる。

前記−数回路７０１では、命令アドレスレジスタ（［Ａ
Ｒ）４１１に保持されるリクエストアドレスの一部ＪＡ
Ｒ（：４−１７）をセントアドレスとして読出された記
憶部５０１の各レベルの内容と前記レジスタ４１１の内
容ＥＡＲ（：４−１７）とが比較され、等しいアドレス
が存在するか否かを検出する。−数回路７０１の出力に
より命令アドレスレジスタ（ＩＡＲ）４１１に保持され
るリクエストアドレスで読出されるべき命令語の８Ｂｙ
ｔｅブロツク中にすでに分岐ヒストリテーブル（ＢＨＴ
）４１０に登録された分岐命令が存在するか否かが判明
する。しかしリクエストアドレスとそれが読出すべき分
岐命令との対応をとるには上記一致検出のみでは不十分
である。第５図を参照すると、１回のリクエストで読出
される８Ｂｙｔｅの命令語のブロック中に２Ｂｙｔｅ命
令ＢＣＯ，Ａ、ＢＣＩ。

ＢＯ２の４個の命令が存在する。命令ＢＣＯ，ＢＣ１，
ＢＣ２が共に分岐成功と予測された分岐命令であるとき
には、各々の分岐命令は共にそのアドレスの一部が記憶
部（ＢＨＴ−ＡＡ）５０１に登録される。このとき他の
分岐命令から命令Ａに分岐して命令Ａのアドレス＜Ａ＞
が前記命令語のブロックを読出すためのリクエストアド
レスとして命令アドレスレジスタ（ＪＡＲ）４１１に保
持されるときには、分岐ヒストリテーブル（ＢＩＴ）４
１０から読出されるべき分岐命令の情報は命令の実行の
経路から分岐命令ＢＣＩの情報でなければならない。

従って前記レジスタ（ＩＡＲ）４１１に保持されるリク
エストアドレスと前記記憶部（ＢＨＴ−ＡＡ　＋　）　
５０１に保持される分岐命令のアドレスとの関係が上記
の一致条件とともに次式の関係が成立するとき、対応す
るレベルのＢＨＴ−ＨＩＴｉ信号が生成される。なお、
この信号は！１３０〜１３３を介してオア回路５０９に
与えられ、該ＢＨＴ−ＨＩＴｉ信号のオア信号が線１０
６を介して出力され分岐予測信号（ＢＩＴ−ＨＩＴ信号
）となる。

ＢＩＩＴ　　−１１１Ｔｉ　　＝　　（ＩＡＲ（：４　
１７）　　＝　　ＢＩＴ　　ＡＡｉ（：４−１７）　） ｎ　（ＩＡＲ（：２９．３０）　≦ＢＩＴ−ＡＡｉ（：
２９，３０）　１ ｎ　ＢＨＴ−ＡＡｉ（Ｖ） 再び第４図を参照すると、前記大小比較回路７０２は、
この条件を実現する回路である。

さらに前記信号ＢＨＴ−ＨＩ　Ｔ　ｉの条件が２個以上
のレベルにおいて成立したとき記憶部５０１の対応する
レベル（ＢＨＴ−ＡＡ　ｉ）に保持される分岐命令のア
ドレスの８Ｂｙｔｅブロツク内アドレスＢＨＴ−ＡＡ　
ｉ　　（：２９．３０）の値の最も小さいレベルが選択
される必要がある。再び第５図を参照すると、命令ＢＣ
ＩおよびＢＣ２の分岐命令関係情報が格納される分岐ヒ
ストリテーブル４１０のレベルで前記信号ＢＨＴ−ＨＩ
Ｔｉ条件が共に成立する。このとき命令の実行の経路か
ら命令ＢＣ１に対するレベルが選択される必要がある。

前記プライオリティ回路５０７は、前記信号ＢＨＴ−Ｈ
ＩＴｉの２個以上の成立に対するものであり、この出力
により記憶部ＢＨＴ−ＤＡ５０２のセットアドレスＩ　
Ａ　Ｒ（：　１Ｂ−２８）で示されるエントリの分岐先
アドレスがレベル選択回路５０Ｂを介して読出される。

第６図を参照すると、前記プライオリティ回路５０７は
アンド回路６０１〜６０４およびオア回路６０５〜６０
８から構成されている。アンド回路６０１〜６０４はｆ
ｉ＋１個並列個並置されている。前記第２図におけるレ
ベル選択回路５０８のｎ個のレベルの選択信号は第６図
における信号’ｉｏ　、　　■＋−，Ｖｚ　、Ｖｓによ
り以下のように与えられる。

Ｖ、のとき　　　　　　　　ＶｅＬｏ、　ＶｏＬ＋、　
”’、　ＶｏＬｌＩＶｏ　’　Ｖ＋ノとき　　　　　　
ＶｌＬｏ、ν、Ｌ、、−，ｖ、ｔ、ｆｉｖ、　・ｖ、　
−Ｖ、ノとき　　　　１ｈＬｏ、　Ｖ＊Ｌ＋、　−、Ｖ
！Ｌ。

ν（１’　ｖ、　’　ｖ、　’　ｖ、のとき　Ｖ３Ｌｏ
、ｖ３ＬＩ、　・＝、　ＶｓＬ−以上のようにして第２
図におけるレベル選択回路５０８から読出された分岐情
報は第１図の命令記憶回路４０８から読出される命令と
対応づけること　。

が可能である。

第９図には、命令記憶回路４０８における命令と分岐ヒ
ストリテーブル（ＢＨＴ）４１０における分岐情報の上
記対応関係が示されている。命令の実行順序が命令ＡＯ
，分岐命令ＢＣＯ，Ｂｌ、ＢＣ１、Ｂ２．Ｂ３．ＢＣ２
，ＣＩ、Ｃ２・・・と予測された場合である。なお、＜
Ａ＞はＡ命令のアドレスを、ＢＣｊは分岐命令をそれぞ
れ示す。

第１Ｏ図を参照すると、第９図に示した分岐ヒストリテ
ーブル（ＢＨＴ）４１０による命令先取り動作は次のよ
うにされる。リクエストアドレスの命令アドレスレジス
タ４１１のセットに応答して命令記憶回路４０８から命
令語が読出され、これと同時にテーブル（ＢＨＴ）４１
０が索引される。信号線１０６を介してＢＨＴ−ＨＩＴ
信号が出力されると記憶部ＢＨＴ−ＤＡ５０２の分岐先
アドレス〈Ｂ１〉がアドレスレジスタ４１１にセントさ
れ、次の命令先取りが行なわれる。前記信号線１０６を
介してＢ　　　。

ＨＴ−ＨＩＴ信号が出力されないときには命令アドレス
加算回路４１２に命令Ａの８バイト境界アドレス＜Ａ）
が与えられ、「８」加算されたアドレスが出力され、次
の命令先取りが逐次行なわれる。

以上の命令の先取りに従えば命令記憶回路４０８から続
出される命令語は、テーブル（ＢＨＴ）４１０の内容に
よる予測に従って順次続出され、命令バッファ４０９に
は予測された命令の実行順に格納することが可能である
。

このときたとえ信号ＢＩＴ−ＨＩＴが出力されても分岐
予測方向と反対側の命令先取り動作を−部付なわせしめ
た後に分岐予測方向の命令先取り動作を行なってもよい
。

以上のようにして命令先取りされた命令が分岐命令で第
１図の命令整列回路４１４により命令解読回路４０３に
導かれたとき同時に該分岐命令に対応する分岐情報が最
初の分岐情報レジスタ４１６　　（ＱＲＯ）にセントさ
れる。

以降前記分岐命令の処理の進行に伴い、前記分岐情報が
順次第２．第３．第４．第５の分岐情報レジスタ　（Ｑ
Ｒ１）　４１７．　　（ＱＲ２）　４１８．　（ＱＲ３
）４１９、　（ＱＲ４）　４２０へと転送される。そし
てＯＡ。

ＯＴ、ＱＣ，ＥＸ各ステージの予測確認回路４２４゜４
２５、４２６．４２７によって該分岐命令の実際の実行
処理結果と対応する前記分岐情報とが各ステージ毎にチ
ェックされる。

第１１図を参照すると、前記ＯＡステージ予測確認回路
４２４は、フリップフロップ１１０１．１１０２．ノッ
ト回路１１０３．およびアンド回路１１０４から構成さ
れている。フリップフロップ１１０１．１１０２にはそ
れぞれ信号線１１３を介して命令解読回路４０３の出力
する分岐命令を示す信号と、信号線１１５を介して分岐
情報レジスタ　（ＱＲＯ）４１６の保持する■ビットと
がセットされる。ノット回路１１０３とアンド回路１１
０４とによって、フリップフロップ１１０１の出力が０
”で且つフリップフロップ１１０２の出力が“１”であ
る時、即ち命令を解読した結果、分岐命令ではない命令
なのに対応する分岐情報が存在し、その分岐情報に従っ
て命令先取りが行なわれた時には、信号線１２１にＯＡ
ステージ予測失敗信号を出力する。

第１２図を参照すると、前記ＯＴステージ予測確認回路
４２５は、フリップフロップ１２０１．１２０２．１２
０３゜１２０４と真偽回路１２０６．１２０７と、アン
ド回路１２０８゜１２０９、１２１０．及びオア回路１
２１１．１２１２．１２１３とから構成されている。フ
リップフロップ１２０１．１２０２には、レジスタ４３
５の保持する無条件ブランチ命令を示すビットと、ＢＣ
Ｔ命令を示すビットとが信号線１２２を介してそれぞれ
セントされ、フリップフロップ１２０３には信号線１２
３を介して演算回路４３３の出力する計数結果０信号が
セットされ、フリップフロップ１２０４には分岐情報レ
ジスタ（ＱＲＩ）の保持するＶビットが信号線１２６を
介してセットされ、オア回路１２１３には信号線１４４
を介してＯＡステージ予測確認回路４２４が出力し且つ
フリップフロップ４３６に保持されたＯＡステージ予測
失敗信号の出力が与えられる。真偽回路１２０６．１２
０７．アンド回路１２０８．１２０９．１２１０によっ
てフリップフロップ１２０１．１２０４の出力がそれぞ
れ１”、“０″すなわち無条件ブランチ命令であるのに
対応する分岐情報が存在しなくて分岐ＧＯ側への命令先
取りが行なわれなかったときには、アンド回路１２０８
の出力が“１”になり、フリップフロップ１２０２．１
２０３゜１２０４の出力がそれぞれ°ｌ”、“０″、“
Ｏ”であるとき即ちＢＣＴ命令であってそのＢＣＴ命令
で指定された汎用レジスタの保持する計数値を−１した
結果が“θ″ではなくて分岐を行なうＢＣＴ命令である
のに対応する分岐命令が存在しなくて分岐Ｇｏ側への先
取り動作が行なわれなかった時にはアンド回路１２０９
の出力が“１”になり、フリップフロップ１２０２．１
２０３．１２０４の出力が全て＠１″の時すなわちＢＣ
Ｔ命令であってそのＢＣＴ命令で指定された汎用レジス
タの保持する計数値を−１した結果がＯ″であって、分
岐を行なわないＢＣＴ命令であるのに対応する分岐情報
が存在して分岐ＧＯ側へ命令先取り動作が行なわれた時
にはアンド回路１２１０の出力が“１１になる。更に、
オア回路１２１１．１２１２．１２１３によって無条件
分岐命令あるいは分岐を行なうＢＣＴ命令なのに分岐Ｇ
。

側への命令先取りが行なわれなかった時には、ＯＴステ
ージＧＯ先取り指示信号が信号線１３１に、ＯＴステー
ジ予測失敗信号が信号線１２９に、ＯＴステージＢＨＴ
更新指示信号が信号線１３０にそれぞれ出力される。又
、分岐を行なわないＢＣＴ命令なのに分岐Ｇｏ側への命
令先取りが行なわれた時には、ＯＴステージ予測失敗信
号とＯＴステージＢＨＴ更新指示信号とが出力される。

なお、ＯＴステージＢＨＴ更新指示信号は、ＯＡステー
ジで予測の失敗が検出され、ＯＡステージ予測Ｔｉｉ認
、回路４２４より、ＯＡステージ予測失敗信号がフリッ
プフロップ４３６にセットされ、その出力が信号線１４
４を介して与えられた時にも出力される。

第１３図を参照すると前記ＯＣステージ予測確認回路４
２６は、レジスタ１３０１．１３０２．フリップフロッ
プ１３０３．不一致を検出する比較回路１３０６．真偽
回路１３０７．アンド回路１３０８およびオア回路１３
０９．１３１０より構成されている。レジスタ１３０１
には、命令アドレス変換回路４０２より信号線１３３を
介して与えられる分岐命令の命令語より実際に求められ
た分岐先アドレスがセットされ、同じくレジスタ１３０
２には、分岐情報レジスタ　（ＱＲ２）　４１８より信
号線１３７を介して与えられる予測された分岐先アドレ
スがセットされる。フリップフロップ１３０３には同じ
く分岐情報レジスタ（ＱＲ２）４１８の保持するｖビッ
トがセットされ、真偽回路１３０７とオア回路１３１０
には、ＯＴステージ予測確認回路４２５が出力したＯＴ
ステージＢＨＴ更新指示信号と、ＯＴステージＧＯ先取
り指示信号を受けたフリップフロップ４３７，４３８の
出力が、それぞれ信号線１５７と１５８を介して与えら
れる。比較回路１３０６と真偽回路１３０７およびアン
ド回路１３０８によって、比較回路１３０６、　フリッ
プフロップ１３０３の出力、信号線１５７がそれぞれ１
１”３　“１”、“０”、即ち、分岐ヒストリテーブル
に対応する分岐情報が存在し、その分岐情報に従って後
続の命令先取りが行なわれたその命令について、ＯＡ、
ＯＴステージの予測確認回路で予測の失敗が検出されて
いなくて、なお且つ、予測された分岐先アドレスが実際
の分岐先アドレスと異なっていた時には、アンド回路１
３０８の出力が“１”になりＯＣステージ予測失敗信号
が信号線１４０に出力される。同時にオア回路１３０９
、１３１０によってＯＣステージＢＨＴ更新指示信号と
ＯＣステージＧｏ先取り指示信号がそれぞれ信号線１５
６と１４１上に出力される。又、ＯＣステージＢＨＴ更
新指示信号とＯＣステージＧｏ更新指示信号は、それぞ
れＯＴステージ予測確認回路４２５より出力されるＯＴ
ステージＢＨＴ更新指示信号とＯＴステージＧＯ先取り
指示信号とを受けたフリップフロップ４３７，４３８の
出力が１”となった時にも出力される。

第１４図を参照すると、前記ＥＸステージ予測確認回路
４２７は、フリップフロップ１４０１．真偽回路１４０
２、１４０３．１４０４．論理積の否定を求めるナンド
回路１４０５．１４０６．アンド回路１４０７．１４０
８．及びオア回路１４０９から構成されている。真偽回
路１４０２には、信号線１４９を介して命令実行回路４
０７の出力する分岐成否信号が与えられ、フリップフロ
ップ１４０１には、分岐情報レジスタ（ＱＲ３）　４１
９の保持する゛Ｖビットがセットされ、ナンド回路１４
０５．１４０６およびオア回路１４０９につながる信号
線１５９には、ＯＣステージＢＨＴ更新指示信号を受け
たフリップフロップ４３９の出力が与えられ、真偽回路
１４０４には、ＯＣステージＧｏ先取り指示信号を受け
たフリ７プフロツプ４４０の出力が信号線１６０を介し
て与えられる。前記の真偽回路１４０２．１４０３．１
４０４．ナンド回路１４０５．１４０６．アンド回路１
４０７．１４０８によって、信号線１４９の分岐成否信
号、フリップフロップ１４０１の出力１信号線１５９．
信号線１６０がそれぞれ“１”、“Ｏ”、“１”、“１
”、即ち、予測に従ってｍ’ｈｌＥの命令の先取りを分
岐Ｎ０ＧＯ側へ行なったその命令は、実際には分岐ＧＯ
であり、分岐成否信号が出力され、更にＯＣステージま
でにその命令についての予測の失敗が検出されておらず
或いは検出されていてもＧｏ側への先取り指示が出力さ
れていないときのみ、アンド回路１４０７の出力が“１
“になり、同様に信号線１４９．フリップフロップ１４
０１の出力、信号＆？！１５９，１６０がそれぞれ“Ｏ
ｏｌ　“１”、′１”、“０°、すなわち、分岐Ｇｏと
予測され、分岐Ｇｏ側へ後続の命令先取りを行なった命
令が実際には分岐Ｎ０ＧＯであり、分岐成否信号が出力
されなくて且つＯＣステージまでにその命令についての
予測の失敗が検出されていないか或いは検出されていて
も同時にＧＯ側への先取り指示が出ている場合のみ、ア
ンド回路１４０８の出力が“１”になる。更にオア回路
１４０９によって、ｏＣステージまでに予測の失敗が検
出されているか或いは分岐ＧＯと予測された命令が実際
には分岐Ｎ０ＧＯであり且つＯＣステージまでに分岐Ｎ
０ＧＯ側への先取り指示が出力されていない時、および
分岐Ｎ０ＧＯと予測された命令が実際には分岐ＧＯであ
り且つ○Ｃステージまでに分岐ＧＯ側への先取り指示が
出力されていない時に、ＥＸステージＢＨＴ更新指示信
号が信号線１４８に出力される。

第１５図を参照すると、前記命令先取り制御回路４２３
は、フリップフロップ１５０１．真偽回路１５０２゜１
５０３、１５０４．１５０５．１５０６．１５０７．ア
ンド回路１５０８．１５０９゜１５１０、１５１１．１
５１２．１５１３．１５１４．１５１５．１５１６．１
５１７．１５１８とから構成されている。この命令先取
り制御回路４２３は、ＯＡ、ＯＴ、ＱＣ，ＥＸ（７）各
スｆ　−’；　（７）予測確認回路より出力される予測
失敗信号と、ＥＸステージ予測確認回路４２７の出力す
るＥＸステージＢＩＴ更新指示信号、並びに分岐ヒスト
リテーブル４１０の出力するＢＨＴ−ＨＩＴ信号に基づ
いて、命令アドレスレジスタ４１１の前段にあるセレク
タおよび命令アドレスリカバレジスタ４２８の前段にあ
るセレクタの選択指示信号を出力する。

命令先取り制御回路４２３０入力信号が全て“０”の時
には、命令アドレスレジスタ４１１の入力セレクタは信
号線１０７上の命令アドレス加算回路４１２の出力する
＋８された命令アドレスを選択するよう制御され、次の
マシンサイクルには、命令アドレスレジスタ４１１には
選択された命令アドレス＋８がセットされる。信号線１
４８．１４７を介してＥＸステージ予測確認回路４２７
よりＥＸステージＢ）（Ｔ更新指示信号とＥＸステージ
予測失敗信号とが与えられると、命令アドレスリカバレ
ジスタ４２８には命令実行回路４０７の出力する分岐成
否信号によって制御される選択回路４２２の出力、即ち
実際の分岐判定を行なった結果分岐Ｇｏであれば分岐情
報レジスタ　（ＱＲ４）の保持する実際に命令語の指示
により求められた分岐先アドレスが、又、命令実行回路
４０７の分岐判定の結果分岐Ｎ０ＧＯであれば、アドレ
ス生成回路４３３の出力する分岐Ｎ０ＧＯ側のアドレス
が、いずれの場合も信号線１５５を介してセットされ、
同時に命令アドレスレジスタ４１１には分岐情報レジス
タ（ＱＲ４）の保持する分岐命令自身のアドレスが信号
線１５１を介してセットされる。更にその１マシンサイ
クル後には、命令先取り制御回路４２３は、入力信号が
全て“０”であれば、ＥＸステージＢＨＴ更新指示信号
を１マシンサイクル保持するフリップフロップ１５０１
の出力によって、命令アドレスレジスタ４１１には、１
マシンサイクル前に命令アドレスリカバレジスフ４２８
にセットされた実際の分岐判定結果による次に実行すべ
き命令のアドレスが信号線１６２を介してセットされる
よう制御する。

信号ｖＡ１４ＴのＥＸステージ予測失敗信号が“０＠の
時、信号線１４０を介してＯＣステージ予測確認回路４
２６よりＯＣステージ予測失敗信号が与えられると、命
令先取り制御回路４２３は、命令アドレスレジスタ４１
１に、分岐情報レジスタ（ＱＲ３）４１９の保持するＯ
Ｃステージにある命令の命令語より求めた分岐Ｇｏ側の
アドレスを信号線１４３を介してセットするよう制御す
る。この時、同時にＥＸステージＢＩＴ更新指示信号も
与えられれば、分岐情報レジスタ　（ＱＲ３）　４１９
の保持するＯＣステージにある命令の分岐先アドレスは
命令アドレスリカバレジスタ４２８にセントされ、かわ
りに命令アドレスレジスフ４１１には分岐情報レジスタ
（ＱＲ４）　４２０の保持するＥＸステージにある命令
の命令アドレスがセットされ、その１マシンサイクル後
には、命令先取り制御回路４２３の全ての入力が“０”
であれば命令アドレスリカバレジスタ４２８に１マシン
サイクル前にセントされた、１マシンサイクル前にはｏ
Ｃステージにあった命令の実際の分岐ＧＯ側のアドレス
が命令アドレスレジスタ４１１にセントされるよう制御
する。

信号線１４７，１４０のＥＸ、ＱＣ両ステージの予測失
敗信号がともに“０゛の時、信号線１２９を介してＯＴ
ステージ予測確認回路４２５よりＯＴステージ予測失敗
信号が与えられると、命令先取り制御回路４２３は、選
択回路４２１の出力すなわちＯＴステージにある命令が
無条件分岐命令か、実際には分岐を行なうＢＣＴ命令で
あって対応する分岐情報が分岐ヒストリテーブルに存在
しなくて分岐Ｎ０ＧＯ側に先取りが行なわれた時には、
命令アドレス変換回路４０２の出力する分岐ＧＯ側のア
ドレスが、又実際には分岐を行なわないＢＣＴ命令であ
って対応する分岐情報が分岐ヒストリテーブルより読出
されて分岐Ｇｏ側へ後続の命令先取りが行なわれた時に
はアドレス生成回路４３１の出力する分岐Ｎ０ＧＯ側の
アドレスが、いずれもＯＴステージ予測確認回路４２５
が信号ｖＡ１３１を介して出力するＯＴステージＧｏ先
取り指示信号の制御によって選択回路４２１で選択され
たその結果を信号線１３９を介して命令アドレスレジス
タ４１１にセントするよう制御する。この時、同時にＥ
ＸステージＢＨＴ更新指示信号も与えられれば、選択回
路４２１の出力は、命令アドレスリカバレジスタ４２８
にセントされ、かわりに命令アドレスレジスタ４１１に
は分岐情報レジスタ（ＱＲ４）４２０の保持するＥＸス
テージにある命令の命令アドレスが信号線１５１を介し
てセットされ、その１マシンサイクル後には、命令先取
り制御回路４２３の全ての人力が“０”であれば、命令
アドレスリカバレジスタ４２８に１マシンサイクル前に
セットされた、１マシンサイクル前にはＯＴステージに
あった無条件分岐命令かＢＣＴ命令の後続の命令の先取
りやり直しのためのアドレスが信号線１６２を介して命
令アドレスレジスタ４１１にセットされるよう制御する
。

信号線１４７，１４０，１２９　（７）ＥＸ、　ＱＣ，
０Ｔ（７）各ステージの予測失敗信号が“０”の時、信
号線１２１を介してＯＡステージ予測確認回路４２４よ
りＯＡステージ予測失敗信号が与えられると、命令先取
り制御回路４２３は、アドレス生成回路４３０が出力す
るＯＡステージにある命令の分岐Ｎ０ＧＯ側の命令アド
レスを信号線１２８を介して命令アドレスレジスタ４１
１にセントするよう制御する。この時同時に、ＥＸステ
ージＢＨＴ更新指示信号が与えられれば、アドレス生成
回路４３０の出力は命令アドレスリカバレジスタ４２８
にセットされ、命令アドレスレジスタ４１１には、かわ
りに分岐情報レジスタ（ＱＲ４）４２０の保持するＥＸ
ステージにある命令の命令アドレスが信号線１５１を介
してセットされ、そのｌマシンサイクル後には、命令先
取り制御回路４２３の全ての入力が“０”であれば、１
マシンサイクル前に命令アドレスリカバレジスタにセッ
トされたアドレスが信号線１６２を介して命令アドレス
レジスタ４１１にセットされるよう制御する。

信号線１４７．１４０．１２９．１２１のＥＸ、ＱＣ，
ＯＴ。

ＯＡの各ステージの予測失敗信号が全て“０”の時、信
号線１０６を介して分岐ヒストリテーブル４１０よりＢ
ＨＴ−ＨＩＴ信号が与えられると、命令先取り制御回路
４２３は、分岐ヒストリテーブル４１０の出力するＩＣ
ステージにある命令の予測された分岐アドレスを信号線
１０５を介して命令アドレスレジスタ４１１にセットす
るよう制御する。この時、同時にＥＸステージＢＨＴ更
新指示信号も与えられると、信号線１０５の分岐ヒスト
リテーブル４１０より読出された分岐先アドレスは、命
令アドレスリカバレジスタ４２８にセットされ、命令ア
ドレスレジスタ４１１には、かわりにＥＸステージにあ
る命令の命令アドレスが分岐情報レジスタ　（ＱＲ４）
４２０より信号線１５１を介してセットされ、そのｌマ
シンサイクル後には、命令先取り制御回路４２３の全て
の入力が“０”であれば１マシンサイクル前にセットさ
れた命令アドレスリ々バレジスタ４２８の内容が命令ア
ドレスレジスタ４１１にセットされるよう制御する。

信号線１４７．１４０．１２９．１２１のＥＸ、　ＯＣ
，ＯＴ。

ＯＡ各ステージの予測失敗信号および信号線１０６のＢ
ＨＴ−ＨＩＴ信号が全てＯ”の時に信号線１４８を介し
てＥＸステージ予測確認回路４２７よりＥＸステージＢ
ＩＴ更新指示信号が与えられると、命令先取り制御回路
４２３は、命令アドレスリカバレジスタ４２８に信号線
１０７を介して命令アドレス加算回路４１２の出力をセ
ットし、命令アドレスレジスタ４１１にはＥＸステージ
にある命令の命令アドレスを分岐情報レジスタ（ＱＲ４
）４２０より信号線１５１を介してセットし、その１マ
シンサイクル後には、命令先取り制御回路４２３の全て
の人力が″Ｏ”であれば、１マシンサイクル前に命令ア
ドレスリカバレジスタ４２８にセットされたアドレスを
命令アドレスレジスタ４１１にセットするよう制御する
。

次に第１図およびタイムチャートを参照しながら本実施
例の動作を詳細に説明する。

第１７図は、分岐命令ではない命令Ａ１のアドレスを分
岐命令のアドレスとして指定する誤った分枝情報が分岐
ヒストリテーブル４１０に存在し、命令先取り制御回路
４２３が誤った分岐情報に従って命令Ａ１の後続の命令
として命令Ｃ１を取出して実行している動作を示すタイ
ムチャートである。

第１図および第１７図を参照すると、マシンサイクルＯ
の時刻において、分岐命令ではない命令Ａｌのアドレス
＜Ａｔ＞が命令アドレスレジスタ４１１にセットされ、
命令Ａ１のＩＣステージが実行される。アドレスくＡ１
〉は信号線１０１を介して命令記憶回路４０８へ与えら
れ命令語の取出しが行なわれるとともに、分岐ヒストリ
テーブル４１０にも与えられ、アドレス〈Ａ１〉を分岐
命令のアドレスとして指定する分岐情報の取出しが行な
われる。

その結果、誤った分岐情報が取出され、ＢＨＴ−ＨＩＴ
信号が信号線１０６上に出力される。このため、命令先
取り制御回路４２３は、命令アドレスレジスフ４１１の
入力セレクタに分岐情報より得られた分岐先アドレスく
Ｃ１〉が出力されている信号！１９１０５を選択するよ
う指示する。

次のマシンサイクル１の時刻においては、誤った分岐情
報による分岐先アドレスくＣ１〉が命令アドレスレジス
タ４１１にセットされて、命令Ｃ１のＩＣステージが実
行されるとともに、命令Ａ１のＩＤステージが実行され
る。命令解読回路４０３は、命令Ａ１が分岐命令ではな
いことから、命令解読結果が分岐命令であることを示す
信号１１３には“０”を出力して命令Ａ１が分岐命令で
ないことをＯＡステージ予測確認回路４２４へ通知する
とともに、命令Ａ１の命令語長を分岐情報レジスタ（Ｑ
Ｒ１）　４１７への信号線１１２に出力する。同時に、
分岐情報レジスタ（ＱＲＯ）４１６に保持された命令Ａ
Ｉのアドレス〈Ａ１〉とＶビット、分岐先アドレスくＣ
１〉のうちｖビットが信号＆１ＬＬ５に出力される。

マシンサイクル２の時刻においては、命令Ｃ１のＩＤス
テージと命令Ｃ１の後続の命令Ｃ２のＩＣステージが実
行されると共に、命令Ａ１のＯＡステージが実行される
。同時にＯＡステージ予測確認回路４２４は、前のマシ
ンサイクルで信号線１１３および１１５を介して与えら
れた情報より、今ＯＡステージにある命令Ａｌが分岐命
令でないにもかかわらず分岐情報が存在し、分岐Ｇｏ側
へ後続の命令の先取りを行なったことを示すＯＡステー
ジ予測失敗信号を信号線１２１へ出力する。同時にアド
レス生成回路４３０は、分岐情報レジスタ（ＱＲ２）４
１８の保持する命令ＡＩのアドレス〈Ａ１〉と命令ＡＩ
の命令語長を加算し、命令ＡｔのＮ０Ｇｏ側の後続の命
令のアドレスくＡ２〉を生成し、信号線１２８上に出力
する。命令先取り制御回路４２３は、ＯＡステージ予測
確認回路４２４の出力する信号線１２１のＯＡステージ
予測失敗信号により、命令アドレスレノスフ４１１の入
力セレクタに、信号線１２８上のＯＡステージからの命
令Ａ１の分岐Ｎ０ＧＯ側のアドレス〈Ａ２〉を選択する
よう指示する。又、ＯＡステージ予測失敗信号が出力さ
れたことにより、○Ａステージより前のステージにある
予測側に後続する命令Ｃ１，Ｃ２の動作はすべてキャン
セルされる。

マシンサイクル３においては、命令Ａ１のＯＴステージ
が実行され、同時に命令アドレスレジスタ４１１には命
令ＡＩの後続の命令のアドレス〈Ａ２〉がセントされ、
命令Ａ２のＩＣステージも実行される。フリップフロッ
プ４３６は、前のマシンサイクルで出力されたＯＡステ
ージ予測失敗信号を受けて１″にセットされ、今ＯＴス
テージにある命令Ａ１の分岐情報が誤っており、正しく
更新しなければならないことを示す。

次のマシンサイクル４において、命令Ａ１は○Ｃステー
ジを実行し、命令Ａ２のＩＤステージ。

命令Ａ２の後続の命令Ａ３のＩＣステージが実行される
。フリップフロップ４３７には、フリップフロップ４３
６を受けて“１′がセントされ、フリップフロップ４３
８はＯ″を保持し、合わせて現在ｏＣステージにある命
令Ａ１の分岐情報が誤っており、正しく更新する必要の
あることを並びに命令ＡＩについての予測に従った後続
の命令先取りはキャンセルされて既にＮ０ＧＯ側への命
令先取り動作の実行が改めて行なわれたことを示す。

マシンサイクル５においては、命令Ａ１のＥＸステージ
が実行される。命令実行回路４０７は命令ＡＩが分岐命
令ではないことから信号線１４９の分岐成否信号に分岐
Ｎ０ＧＯを示す“０”を出力する。このため、選択回路
４２２は、分岐情報レジスタ（ＱＲ４）の保持する命令
ＡＩのアドレス〈Ａ１〉と命令ＡＩの命令語長をアドレ
ス生成回路４３２で加算した結果得られるアドレス〈Ａ
２〉を選択し信号線１５５上に出力する。また、信号線
１５１には、命令Ａ１のアドレス〈Ａ１〉が出力される
。

一方フリップフロップ４３９．４４０は、フリップフロ
ップ４３７，４３８の内容をＯＣステージ予測確認回路
４２６を通して受け、それぞれ“１”、′０″にセット
される。ＥＸステージ予測確認回路４２７は、信号線１
４９の分岐成否信号と、前のマシンサイクルで信号線１
４６を介して与えられた分岐情報レジスタ（ＱＲ３）４
１９の保持していた命令ＡＩの分岐情報のＶビットおよ
びフリップフロップ４３９゜４４０とから、信号線１４
８上のＥＸステージＢＨＴ更新指示信号として“１”を
出力し、信号線１４７のＥＸステージ予測失敗信号には
“０“を出力することによって、命令ＡＩについての分
岐情報が存在し、その情報に従って分岐Ｇｏ側へ後続の
命令先取りを行なったにもかかわらず、命令Ａ１は実際
には分岐動作を行なわないこと、しかしながら後続の誤
った分岐先取り動作はキャンセルされて既に分岐Ｎ０Ｇ
Ｏ側への命令取出し動作が行なわれているため、ＥＸス
テージでは命令先取りのやり直しを指示する必要のない
ことを示すとともに、命令Ａ１についての分岐情報の更
新が必要なことを示す、これを受けて、命令先取り制御
回路４２３は、命令アドレスレジスタ４１１０入力セレ
クタに対し信号線１５１上の命令Ａ１のアドレス〈Ａ１
〉を選択するよう指示し、命令アドレスリカバレジスタ
４２８の入力セレクタに対しては、信号線１０７上のア
ドレス＜Ａ２＞＋２４を選択するよう指示する。もしこ
の時、命令アドレスレジスタ４１１の保持するアドレス
＜Ａ２＞＋１６に対応する分岐情報が分岐ヒストリテー
ブルに存在し、ＢＨＴ−ＨＩＴ信号が信号線１０６を介
して与えられれば、命令先取り制御回路４２３は、命令
アドレスリカバレジスタ４２８の入力セレクタに対して
は、信号線１０５上に出力される１分岐ヒストリテーブ
ル４１０より取出された分岐情報の示す分岐先アドレス
を、またＯＡＸステージある命令Ａ２についてＯＡＸス
テージ予測確認回路４２４り信号線１２１を介してＯＡ
ステージ予測失敗信号が与えられれば信号線１２８上の
アドレスを選択するよう指示する。

次のマシンサイクル６において、命令Ａ１は、分岐ヒス
トリテーブル４１０内の命令ＡＩについての分岐情報の
更新を行なうＨＵＸステージ実行する。先ず、フリップ
フロップ４４１　は前のマシンサイクルで信号線１４８
上に出力されたＥＸステージＢＨＴ更新指示信号を受け
て“１”にセットされ、信号線１５４を介してその出力
は分岐ヒストリテーブル４１０へ送られる。又、レジス
タ４３４には、同しく前のマシンサイクルで信号線１５
５上に出力されていた命令アドレスくＡ２〉がセットさ
れ、命令アドレスレジスタ４１１には、同じく前のマシ
ンサイクルで信号線１５１上に出力されていた命令アド
レス＜Ａｌ＞が、また命令アドレスリカバレジス９４２
Ｂには前のマシンサイクルで信号線１０７上に出力され
ていたアドレス＜Ａ２＞＋２４がそれぞれセットされる
。これに応答して分岐ヒストリテーブル４１０内の命令
ＡＩについての分岐情報の更新が行なわれ、Ａ１につい
ての分岐情報のＶビットがリセットされ、これ以降命令
Ａ１は分岐命令としては扱われなくなる。一方この時、
命令先取り制御回路４２３は、命令アドレスレジスタ４
１１の入力セレクタに対して、信号線１６２上に出力さ
れている命令アドレスリカバレジスタ４２８の保持する
アドレス＜Ａ２＞＋２４を選択するよう指示する。

もしこの時、ＱＴステージにある命令Ａ２について、Ｏ
ＴＸステージ予測確認回路４２５り信号線１２９を介し
てＯＴＸステージ予測失敗信号与えられれば、命令先取
り制御回路４２３は、命令アドレスレジスタ４１１の入
力セレクタに対し信号線１３９上のアドレスを選択する
ように、又ＯＡＸステージある命令Ａ３についてＯＡＸ
ステージ予測確認回路４２４り信号線１２１を介してＯ
Ａステージ予測失敗信号が与えられれば、信号線１２８
上のアドレスを選択するように指示する。

マシンサイクル７以降は、命令アドレスレジスタ４１１
にセントされたアドレス＜Ａ２＞＋２４に従って命令先
取り動作が続けられる。

第１８図は、分岐ヒストリテーブル４１０にＶビットが
“１”である対応する分岐情報が存在しなかったＢＣＴ
命令あるいは無条件分岐命令である命令Ｂ１の実行のよ
うすを示すタイムチャートであり、Ｂ１がＢＣＴ命令の
場合、命令Ｂ１で指定した計数値は“１”ではなくて、
−１する計数動作を行なっても計数結果は“０”とはな
らず、実際には分岐を行なうＢＣＴ命令の場合を示して
いる。

第１図および第１８図を参照するとマシンサイクル０の
時刻において、ＢＣＴ命令あるいは無条件分岐命令であ
る命令Ｂｌのアドレス〈Ｂ１〉が命令アドレスレジスタ
４１１にセントされ、命令Ｂ１のＩＣステージが実行さ
れる。アドレス〈Ｂ１〉は信号１０１を介して命令記憶
回路４０８へ与えられ命令語の取出しが行なわれるとと
もに、分岐ヒストリテーブル４１０に与えられ、命令Ｂ
ｌに対応する分岐情暢の取出しが行なわれ、同時に、命
令アドレス加算回路４１２へも与えられ、アドレスくＢ
１〉＋８が生成される。分岐ヒストリテーブル４１０に
は命令Ｂ１に対応する分岐情報が存在しないため、信号
’６１０６　ノＢ　ＨＴ　−ＨＩ　Ｔ（８号として”０
”を出力する。これに応答して命令先取り制御回路４２
３は、命令アドレスレジスタ４１１の人力セレクタに対
し、信号線１０７に出力されるアドレスくＢ１〉＋８を
選択するよう指示する。

次のマシンサイクルｌの時刻においては、命令アドレス
レジスタ４１１にはアドレス＜　Ｂｌ　、＞　４−８が
セットされ、命令Ｂ１の分岐Ｎ０ＧＯ側の後続の命令Ａ
１のＩＣステージが実行される。同時に、分岐情報レジ
スタ　（ＱＲＯ）　４１６には、命令８１のアドレス〈
Ｂ１〉とＶピットとして“０″がセットされ、命令Ｂ１
のＩＤステージが実行される。

命令解読回路４０３は命令Ｂ１がＢＣＴ命令であること
を、あるいは無条件分岐命令であることを信号線１１４
に出力する。

マシンサイクル２の時刻においては、命令Ｂ１のＯＡス
テージと、命令ＡＩのＩＤステージ及び命令ＡＩの後続
の命令Ａ２のＩＣステージが実行される。レジスタ４３
５は、前のマシンサイクルの信号線１１４の出力を受け
て、命令Ｂ１がＢＣＴ命令であることを或いは無条件分
岐命令であることを信号＆１１２２上に示す０分岐情報
レジスタ（ＱＲｌ）４１７には分岐情報レジスタ（ＱＲ
Ｏ）が前のマシンサイクルで保持していたアドレスくＢ
１〉と“０″であるＶビットがセットされ、Ｖビットは
さらに信号線１２６に出力される。命令アドレス生成回
路４０１は、命令Ｂ１の分岐先アドレスを生成し、命令
ＢｌがＢＣＴ命令である時にはオペランドアドレス生成
回路４０４より命令Ｂ１で指定された計数値を保持する
汎用レジスタの値が信号線１２０を介して演算回路４３
３へ与えられる。演算回路４３３は与えられた計数値か
ら“１°を減算した結果が“０”でないことを検出して
信号線１２３上の計数結果０信号として“０”を出力す
る。

マシンサイクル３においては、命令Ｂ１の○Ｔステージ
が実行され、命令Ｂ１の分岐先アドレスが命令アドレス
変換回路４０２によって実アドレス〈Ｃ１〉に変換され
るとともに、命令Ｂ１の分岐Ｎ０ＧＯ側の後続の命令Ａ
１．Ａ２．Ａ３のＯＡ。

ＩＤ、ＩＣステージが実行される。ＯＴステージ予測確
認回路４２５は、前のマシンサイクルで信号線１２２．
１２３．１２６を介して与えられた情報から、現在ＯＴ
ステージにある命令が、分岐ＧＯであるＢＣＴ命令であ
ること或いは無条件分岐命令であることにもかかわらず
対応する分岐情報が分岐ヒストリテーブル４１０にヒツ
トせず、分岐Ｎ０ＧＯ側へ後続の命令の先取りが続けら
れたこと、このだめ、命令Ｂ１の分岐ＧＯ側へ命令の先
取りを改めて実行する必要のあること、並びに命令Ｂ１
についての分岐情報を正しく更新する必要のあることを
示すために、信号線１２９にＯＴステージ予測失敗信号
を、信号線１３０にＯＴステージＢＨＴ更新指示信号を
、また信号線１３１にＯＴステージＧ。

先取り指示信号をそれぞれ出力する。このＯＴステージ
ＧＯ先取り指示信号に応答して選択回路４２１は、信号
線１３３に出力される命令Ｂｌの分岐先アドレスを選択
し、信号線１３９上に出力する。命令先取り制御回路４
２３は、ＯＴＸステージ予測確認回路４２５出力する信
号線１２９のＯＴＸステージ予測失敗信号より、命令ア
ドレスレジスタ４１１の入力セレクタに対して信号線１
３９上の命令Ｂｌの分岐先アドレス〈Ｃ１〉を選択する
よう指示する。

またＯＴＸステージ予測失敗信号出力されたことにより
、ＯＴＸステージり前のステージにある分岐Ｎ０ＧＯ側
に後続する命令Ａｌ、Ａ２．Ａ３の動作は全てキャンセ
ルされる。

マシンサイクル４においては、命令Ｂ１のＯＣサイクル
が実行され、同時に命令アドレスレジスタ４１１には命
令Ｂ１の分岐先アドレス〈Ｃ１〉がセット、アドレス〈
Ｃ１〉にある命令Ｃ１のＩＣステージも実行される。フ
リップフロップ４３７．４３８は、前のマシンサイクル
で出力されたＯＴステージＢＨＴ更新指示信号と○Ｔス
テージＧＯ先取り指示信号とを受けてどちらも“１′に
セットされる。

次のマシンサイクル５においては、命令Ｂ１のＥＸステ
ージが実行される。命令実行回路４０７は、命令Ｂ１が
ＢＣＴ命令であれば指定された計数動作を行ない、その
結果が“０゛ではないことから信号線１４９の分岐成否
信号に分岐Ｇｏを示す“１１を、命令Ｂ１が無条件分岐
命令であるときは信号線１４９の分岐成否信号としてや
はり“１″を出力する。これに応答して選択回路４２２
は、分岐情報レジスタ　（ＱＲ４）４２０の保持する命
令Ｂ１の分岐先アドレス〈Ｃ１〉を選択し信号線１５５
上に出力する。同時に信号線１５１上には、同じく分岐
情報レジスタ　（ＱＲ４）　４２０の保持する命令Ｂ１
のアドレスくＢ１〉が出力される。一方フリップフロッ
プ４３９．４４０は、フリップフロップ４３７．４３８
の内容をＯＣステージ予測確認回路４２６を通して受け
、どちらも“１”にセントされる。ＥＸステージ予測確
認回路４２７は、信号線１４９の分岐成否信号と、前の
マシンサイクルで信号線１４６を介して与えられた分岐
情報レジスタ　（ＱＲ３）　４１９の保持していた命令
Ｂ１の分岐情報の“θ″であるＶビット、およびフリッ
プフロップ４３９，４４０とから信号線１４８上のＥＸ
ステージＢＨＴ更新指示信号トシて“ｌ”を出力し、信
号線１４７のＥＸステージ予測失敗信号には“０”を出
力することによって、命令Ｂｌについての分岐情報が存
在せず分岐Ｎ０ＧＯ側へ後続の命令の先取りを行なった
にもかかわらず、命令Ｂ１は分岐を行なうこと、しかし
ながら後続の分岐Ｎ０ＧＯ側の命令はキャンセルされて
既に分岐ＧＯ側の命令取出しが行なわれているためＥＸ
ステージでは命令先取りのやり直しを指示する必要のな
いことを示すとともに、命令Ｂ　１についての分岐情報
の更新が必要なことを示す。これに応答して命令先取り
制御回路４２３は、命令アドレスレジスタ４１１の入力
セレクタに対して信号線１５１上の命令Ｂ１のアドレス
＜８１＞を選択するよう指示し、命令アドレスリカバレ
ジスタ４２８の入力セレクタに対しては信号線１０７上
のアドレス＜ｃｌ＞＋１６を選択するよう指示する。

もしこの時、命令アドレスレジスタ４１１の保持するア
ドレス＜ｃｌ＞＋Ｈに対して分岐ヒストリテーブル４１
０よりＢＨＴ−ＨＩＴ信号が信号線１０６を介して与え
られれば、命令先取り制御回路４２３は、命令アドレス
リカバレジスタ４２Ｂの入力セレクタに対しては信号線
１０５上の分岐ヒストリテーブル４１０より取出された
分岐アドレスを選択するよう指示する。

次のマシンサイクル６において、命令Ｂ１は分岐ヒスト
リテーブル４１０の更新を行なうＨＵステージを実行す
る。レジスタ４３４には信号線１５５上の命令Ｂｌの分
岐先アドレス＜Ｃ１＞がセットされ、命令アドレスレジ
スタ４１１には信号線１５１上の命令Ｂ４のアドレスく
Ｂ１〉が、命令アドレスリカバレジスタ４２８には＜Ｃ
Ｉ＞＋１６がそれぞれセットされる。一方、フリップフ
ロップ４４１は前のマシンサイクルで信号線１４８上に
出力されたＥＸステージＢＨＴ更新指示信号を受けて１
”にセットされ、その出力は信号線１５４を介して分岐
ヒストリテーブル４１０に与えられる。これに応答して
分岐ヒストリテーブル４１０には、分岐先アト、レスと
しくＣＩ＞をもつアドレス＜Ｂ１＞の分岐情報が格納さ
れ、これ以後、命令Ｂ１は分岐先アドレスとして〈Ｃ１
〉が予測されるようになる。

一方この時命令先取り制御回路４２３は、命令アドレス
レジスタ４１１の入力セレクタに対して信号線１６２上
に出力されている命令アドレスリカバレジスタ４２８の
保持するアドレス＜ＣＩ＞＋１６を選択するよう指示す
る。もしこの時、ＯＡステージにある命令Ｃ１について
ＯＡステージ予測確認回路４２４より信号線１２１を介
してＯＡステージ予測失敗信号が与えられれば、命令先
取り制御回路４２３は命令アドレスレジスタ４１１の入
力セレクタに対し信号線１２８上のアドレスを選択する
よう指示する。

マシンサイクル７以降は命令アドレスレジスフ４１１に
セットされたアドレス＜Ｃ１＞＋１６に従って命令先取
り動作が続けられる。

第１９図は、分岐ヒストリテーブルに対応する分岐情報
が存在するＢＣＴ命令ＢＣＴＩの実行のようすを示すタ
イムチャートであり、命令ＢＣＴＩで指定した計数値は
“ｌ”であって、−１する計数動作の結果は“０”とな
って実際には分岐を行なわないＢＣＴ命令の場合を示し
ている。

第１図および第１９図を参照すると、マシンサイクルＯ
の時刻において、命令ＢＣＴＩのアドレス＜ＢＣＴＩ＞
が命令アドレスレジスフ４１１にセットされ、命令１３
ｃＴ１のＩＣステージが実行される。アドレス＜ＢＣＴ
Ｉ＞は信号ｖＡＩＯＬを介して命令記憶回路４０８へ与
えられ、命令語の取出しが行なわれるとともに分岐ヒス
トリテーブル４１０に与えられ、命令ＢＣＴＩについて
の分岐情報の取出しが行なわれる。分岐ヒストリテーブ
ル４１０より取出された分岐情報は信号線１０５上に出
力される。同時にＢ）（Ｔ−ＨＩＴ信号が信号線１０６
上に出力される。これに応答して命令先取り制御回路４
２３は、命令アドレスレジスタ４１１の入力セレクタに
対し、信号線１０５に出力された命令ＢＣＴＩの分岐先
アドレス〈Ｃ１〉を選択するよう指示する。

次のマシンサイクル１の時刻においては、命令ＢＣＴＩ
の分岐先アドレス〈Ｃ１〉が命令アドレスレジスタ４１
１にセットされて、命令Ｃ１のＩＣステージが実行され
るとともに、命令ＢＣＴＩのＩＤステージが実行される
。命令解読回路４０３は命令ＢＣＴＩがＢＣＴ命令であ
ることを信号ｖＡ１１４に出力すると同時に、信号線１
１２上に命令ＢＣＴ１の命令語長を出力する。

マシンサイクル２においては、命令ＢＣＴＩのＯＡステ
ージと命令Ｃ１のＩＤステージおよび命令Ｃ１の１＆続
の命令Ｃ２のＩＣステージが実行される。レジスタ４３
５は、前のマシンサイクルの信号線１１４の出力を受け
て、命令ＢＣＴＩがＢＣＴ命令であることを信号線１２
２上に示す。分岐情報レジスタ　（ＱＲ１）　４１７に
は、前のマシンサイクルで分岐情報レジスタ（ＱＲＯ）
が保持していた命令ＢＣＴＩの分岐情報と命令ＢＣＴＩ
の命令語長がセントされ、信号線１２６にはｖビットが
出力される。命令アドレス生成回路４０１は命令ＢＣＴ
ｌの分岐先アドレスを生成し、オペランドアドレス生成
回路４０４は命令ＢＣＴＩで指定された計数値を保持す
る汎用レジスタの値を信号ｍ１２０を介して演算回路４
３３に出力する。演算回路４３３は与えられた計数値か
ら“１”を減算した結果が“０”であることを検出して
信号線１２３に計数結果０信号を出力する。

マシンサイクル３においては、命令ＢＣＴＩのＯＴステ
ージが実行され、命令ＢＣＴＩの分岐先アドレスが命令
アドレス変換回路４０２で実アドレスに変換されるとと
もに、命令Ｃ１，Ｃ２およびＣ２の後ｂ’ｔノ命令Ｃ１
）ＯＡ、ＩＤ、ＩＣステージがそれぞれ実行される。Ｏ
Ｔステージ予測確認回ｆＷ４２５は、前のマシンサイク
ルで信号線１２２，１２３゜１２６を介して与えられた
情報から、ＯＴステージにある命令ＢＣＴＩが分岐Ｎ０
ＧＯのＢＣＴ命令であることにもかかわらず命令ＢＣＴ
Ｉの分岐情報が分岐ヒストリテーブル４１０にヒントし
て分岐ＧＯ側へ後続の先取りが行なわれたこと、このた
め命令ＢＣＴＩの分岐Ｎ０ＧＯ側への後続の命令先取り
を改めて実行する必要のあること、並びに命令ＢＣＴＩ
についての分岐情報を正しく更新する必要のあることを
示すために、信号線１２９にＯＴステージ予測失敗信号
を出力し、信号線１３０にはＯＴステージＢＨＴ更新指
示信号を出力し、信傍線１３１の○ＴステージＣＯ先取
り指示信号には“０”を出力する。これに応答して選択
回路４２１は、アドレス生成回路４３１が信号線１３８
に出力する命令ＢＣＴＩの分岐Ｎ０ＧＯ側の次の命令の
アドレスくＡ１〉を選択して信号線１３９上に出力し、
命令先取り制御回路４２３は、命令アドレスレジスタ４
１１の入力セレクタに対して信号線１３９上のアドレス
〈Ａ】〉を選択するよう指示する。又、ＯＴステージ予
測失敗信号が出力されたことにより、ＯＴＸステージり
前にある分岐ＧＯ側に後続する命令Ｃ１，Ｃ２，Ｃ３の
動作は全てキャンセルされる。

マシンサイクル４においては、命令ＢＣＴＩのｏＣサイ
クルが実行され、同時に命令アドレスレジスフ４１１Ｌ
：は、命令ＢＣＴＩの分岐Ｎ０ＧＯ側に後続する命令Ａ
１のアドレス＜ＡＩ＞がセントされ、命令へｌのＩＣス
テージが実行される。フリップフロップ４３７，４３８
は、前のマシンサイクルで出力されたＯＴステージＢＨ
Ｔ更新指示信号とＯＴステージＧＯ先取り指示信号とを
受けてそれぞれ１”、１０″にセットされる。ＯＣステ
ージ予測確認回路４２６は、前のマシンサイクルで分岐
情報レジスタ（ＱＲ２）４１８が保持していた命令ＢＣ
ＴＩの予測された分岐先アドレス〈Ｃ１〉と■ビットを
信号線１３７を介して、又命令ＢＣＴ１の命令語の指定
により求められた実際の分岐先アドレスを信号線１３３
を介して命令アドレス変換回路４０２からそれぞれ受は
取り、予測された分岐先アドレス〈Ｃ１〉が正しいかど
うかの検出を行なう。しかしながらフリップフロップ４
３７が“Ｉ”にセントされているため、たとえ分岐先ア
ドレス〈Ｃ１〉が正しくなくともＯＣステージ予測失敗
信号が信号線１４０に出力されることはなく、ＯＴＸス
テージ命令ＢＣＴＩの分岐Ｎ０ＧＯ側へ先取りをやり直
した動作をキャンセルして分岐Ｇｏ側への先取りが改め
て始まることはない。

次のマシンサイクル５において、命令ＢＣＴＩのＥＸス
テージが実行される。命令実行回路４０７は命令ＢＣＴ
Ｉで指定された計数動作を行ない、その結果が“Ｏ”に
なることから、信号線１４９の分岐成否信号に分岐Ｎ０
ＧＯを示す“Ｏ”を出力する。これに応答して選択回路
４２２は、アドレス生成回路４３２の出力する命令ＢＣ
ＴＩの分岐Ｎ。

Ｇｏ側に後続する命令Ａ１のアドレスくＡ１〉を選択し
て信号線１５５に出力する。同時に信号線１５１には分
岐情報レジスタ　（ＱＲ４）　４２０の保持する命令Ｂ
ＣＴＩのアドレス＜ＢＣＴＩ＞が出力される。一方フリ
ップフロップ４３９．４４０は、フリップフロップ４３
７．４３８の内容をｏＣステージ予測確認回路４２６を
通して受けそれぞれ１１”、“０”にセットされる。Ｅ
Ｘステージ予測確認回路４２７は、信号線１４９の分岐
成否信号と、前のマシンサイクルで信号線１４６を介し
て与えられた分岐情報レジスタ（Ｑ　Ｒ３）、　４１９
の保持していた命令ＢＣＴＩの分岐情報のＶビット、お
よびフリップフロップ４３９．４４０とから、信号線１
４８のＥＸステージＢＨＴ更新指示信号として“１”を
出力し、信号線１４７のＥＸステージ予測失敗信号とし
て“Ｏ″を出力することによって、命令ＢＣＴＩの分岐
情報に従って分岐Ｇｏへ後続の命令先取りを行なったに
もかかわらず、命令ＢＣＴＩは実際には分岐Ｎ０ＧＯで
あること、しかしながら後続の誤った命令先取り動作は
キャンセルされて既に分岐Ｎ０ＧＯ側への命令取出し動
作が行なわれているためＥＸステージでは命令先取りの
やり直しを指示する必要のないことを示すと共に、命令
ＢＣＴＩの分岐情報の更新が必要なことを示す。これを
受けて命令先取り制御回路４２３は、命令アドレスレジ
スタ４１１の入力セレクタに対し１３号号線５１上の命
令ＢＣＴｌのアドレス＜ＢＣＴＩ＞を選択するよう指示
し、命令アドレスリカバレジスタ４２８の入力セレクタ
に対しては信号線１０７上のアドレス＜ＡＩ＞＋１６を
選択するよう指示する。もしこの時、命令アドレスレジ
スタ４１１の保持するアドレス＜Ａｌ＞＋８に対応する
分岐情報が分岐ヒストリテーブル４１０に存在してＢＨ
Ｔ−ＨＩＴ信号が信号線１０６を介して与えられれば、
命令先取り制御回路４２３は、命令アドレスリカバレジ
スタ４２８の入力セレクタに対しては信号線１０５上の
分岐ヒストリテーブル４１０より取出された分岐情報の
示す分岐先アドレスを選択するよう指示する。

次のマシンサイクル６において、命令ＢＣＴＩは分岐ヒ
ストリテーブル４１０内の命令ＢＣＴＩについての分岐
情報の更新を行なうＨＵステージを実行する。命令アド
レスレジスタ４１１には命令アドレス＜ＢＣＴＩ＞がセ
ットされ、フリップフロップ４４１は前のマシンサイク
ルで信号線１４日に出力されたＥＸステージＢＩＴ更新
指示信号を受けて“ｌ”にセフ）され、その出力は信号
線１５４を介して分岐ヒストリテーブル４１０に与えら
れる。

これに応答して分岐ヒストリテーブル４１０内の命令Ｂ
ＣＴＬの分岐情報のＶビットかりセットされる。一方こ
の時、命令先取り制御回路４２３は命令アドレスレジス
タ４１１の人力セレクタに対して信号線１６２上に出力
されている命令アドレスリカバレジスタ４２８の保持す
るアドレス＜Ａｔ＞＋１６を選択するよう指示し、もし
この時、ＯＡステージにある命令Ａ１について、ＯＡス
テージ予ｍ　確ｔｖ回路４２４より信号線１２１を介し
てＯＡステージ予測失敗信号が与えられれば、信号線１
２８上のアドレスを選択するように指示する。

マシンサイクル７以降は、命令アドレスレジスタ４１１
にセットされたアドレスに従って命令先取り動作が続け
られる。

第２０図は、分岐ヒストリテーブルに対応する分岐情報
が存在し、分岐ＧＯ側へ後続の命令先取り動作が行なわ
れた無条件分岐命令、あるいは実際に分岐Ｇｏとなる条
件分岐命令Ｂ１の実行のようすを示すタイムチャートで
あり、命令Ｂ１に対する分岐情報の示す分岐先アドレス
が実際に命令Ｂ１の指定する分岐先アドレスとは異なっ
ていた場合を示している。

第１図及び第２０図を参照するとマシンサイクル０の時
刻において、無条件分岐命令あるいは条件分岐命令であ
る命令ＢｌのアドレスくＢ１〉が命令アドレスレジスタ
４１１にセットされて命令Ｂ１のＩＣステージが実行さ
れる。アドレスくＢ１〉は信号線１０１を介して命令記
憶回路４０８に与えられ命令語の取出しが行なわれると
ともに、分岐ヒストリテーブル４１０にも与えられ、命
令Ｂ１に対する分岐情報の取出しが行なわれる。その結
果分岐ヒストリテーブル４１０は命令Ｂ１に対する分岐
情報を取出し、信号線１０５に分岐先アドレスくＣ１〉
を出力するとともに、信号線１０６にはＢＨＴ−ＨＩＴ
信号を出力する。これに応答して命令先取り制御回路４
２３は、命令アドレスレジスタ４１１の入力セレクタに
対して、予測された分岐先アドレスくＣ１〉が出力され
ている信号線１０５を選択するよう指示する。

次のマシンサイクル１においては、予測された分岐先ア
ドレス＜Ｃ１＞が命令アドレスレジスタ４１１にセット
され、命令ＣＩのＩＣステージが実行されるとともに命
令Ｂｌの［Ｄステージが実行される。

マシンサイクル２において、命令ＣＩの［Ｄステージと
命令Ｃ１の後続の命令Ｃ２のＩＣステージが実行される
とともに、命令ＢｌのＯＡステージが実行され、命令Ｂ
ｌの分岐先アドレスが命令アドレス生成回路４０１によ
って計算され信号線１１９上にその論理アドレスが出力
される。

マシンサイクル３においては命令Ｂ１のＯＴステージが
実行され、命令Ｂ１の分岐先アドレスが命令アドレス変
換回路４０２で実アドレスくＤｌ〉に変換され、信号線
１３３上に出力されるとともに、命令ＣＩ、Ｃ２，Ｃ３
のＯＡ、１０．ＩＣステージがそれぞれ実行される。分
岐情報レジスタ（ＱＲ２）４１８には、命令Ｂ１の分岐
情報がセントされ、予測された分岐アドレスくＣ１〉と
Ｖビットが信号線１３７上に出力される。

マシンサイクル４において、命令Ｂ１．Ｃ１゜Ｃ２，Ｃ
３，Ｃ４のＱＣ，ＯＴ、　ＯＡ、　　［Ｄ、　　ＩＣの
各ステージがそれぞれ実行される。ｏＣステージ予測確
認回路４２６は、前のマシンサイクルで信号線１３７を
介して与えられた命令Ｂ１の予測された分岐先アドレス
＜ＣＩ＞と■ビットおよび信号線１３３を介して与えら
れた命令Ｂｌの命令語によって指定された実際の分岐先
アドレス〈Ｄｌ〉とを照合し、予測された分岐先アドレ
ス〈Ｃ１〉が誤っていることを検出し、信号線１４０に
ＯＣステージ予測失敗信号を出力するとともに、信号線
１５６にＯＣステージＢＨＴ更新指示信号を、信号線１
４１にはｏＣステージＧｏ先取り指示信号をそれぞれ出
力する。分岐情報レジスタ（Ｑ　Ｒ３）４１９は前のマ
シンサイクルで信号線１３３上に出力された命令Ｂ１の
実際の分岐先アドレスくＤｌ〉がセントされ、信号線１
４３上にアドレス〈Ｄｌ〉を出力する。命令先取り制御
回路４２３は、信号線１４０のＯＣステージ予測失敗信
号に応答して、命令アドレスレジスタ４１１の入力セレ
クタに対して信号線１４３上のアドレス〈Ｄｌ〉を選択
するよう指示する。又、ＯＣステージ予測失敗信号が出
力されたことにより、命令Ｂ１の分岐情報の示す誤った
分岐先アドレス＜Ｃ１＞に従って先取りされた命令ＣＩ
、Ｃ２，Ｃ３，Ｃ４の動作は全てキャンセルされる。

マシンサイクル５においては、命令アドレスレジスタ４
１１には命令Ｂｌの実際の分岐先アドレスであるアドレ
ス〈Ｄｌ〉がセットされて命令ＤＩのＩＣステージが実
行されるとともに、命令Ｂ１のＥＸステージが実行され
る。命令実行回路４０７は命令８１が条件分岐命令であ
れば、命令Ｂ１の命令語により指定された分岐条件を判
定して、その結果信号線１４９の分岐成否信号に分岐Ｇ
Ｏを示す“１”を出力し、命令Ｂ１が無条件分岐命令で
あればやはり信号線１４９の分岐成否信号に“１″を出
力する。これに応答して選択回路４２２は、分岐情報レ
ジスタ　（ＱＲ４）４２０の保持する実際の分岐先アド
レスくＤｌ〉を選択して信号線１５５上に出力する。又
、信号線１５１には命令Ｂ１のアドレス〈Ｂ１〉が出力
される。フリップフロップ４３９゜４４０は、前のマシ
ンサイクルで出力されたｏＣステージＢＨＴ更新指示信
号と、ＯＣステージＧＯ先取り指示信号を受けてどらち
も“１”にセットされる。ＥＸステージ予測確認回路４
２７は、命令−８１に対する分岐情報に従って誤った後
続の命令の取出しが行なわれたが既にキャンセルされて
正しい分岐ＧＯ側のアドレスに従った命令先取りが行な
われており、ＥＸステージから命令先取りのやり直しを
指示する必要のないこと、ただし分岐ヒストリテーブル
４１０の命令Ｂ１についての分岐情報は修正する必要の
あることを示すために、信号線１４７のＥＸステージ予
測失敗信号には“０”を、信号線１４８のＥＸステージ
ＢＨＴ更新指示信号には“１″を出力する。これに応答
して命令先取り制御回路４２３は、命令アドレスレジス
タ４１１の入力セレクタに対し信号線１５１上の命令Ｂ
１のアドレスくＢ１〉を選択するように、また命令アド
レスリカバレジスタ４２Ｂの入力セレクタに対し信号線
１０７上のアドレス＜ＤＩ＞＋８を選択するようそれぞ
れ指示する。もしこの時、命令アドレスレジスタ４１１
の保持するアドレスくＤｌ〉に対応する分岐情報が分岐
ヒストリテーブル４１０に存在してＢＨＴ−ＨＩＴ信号
が信号線１０６に出力されれば、命令アドレスリカバレ
ジスタ４２８の人力セレクタに対しては、信号＆？）１
０５上の分岐ヒストリテーブル４１０より取出された分
岐情報の示す分岐先アドレスを選択するよう指示する。

次のマシンサイクル６において、命令Ｂ１のＨＵステー
ジが実行され、命令Ｂｌに対する分岐情報の更新が行な
われる。命令アドレスレジスタ４１１には命令Ｂ１のア
ドレス〈Ｂ１〉がセットされ、レジスタ４３４には命令
Ｂ１の正しい分岐先アドレス〈Ｄｌ〉がセットされ、フ
リップフロップ４４１は前のマシンサイクルで出力され
たＥＸステージＢＨＴ更新指示信号を受け“ｌ”がセッ
トされ、その出力が信号線１５４を介して分岐ヒストリ
テーブル４１０に与えられる。これに応答して分岐ヒス
トリテーブル４１０内の命令Ｂｌに対する分岐情報が分
岐先アドレスとして＜Ｄｌ＞を示ずように更新される。

一方この時、命令先取り制御回路４２３は、命令アドレ
スレジスタ４１１の入力セレクタに対し、命令アドレス
リカバレジスタ４２８の出力を選択するよう指示する。

マシンサイクル７において、命令アドレスリカバレジス
タ４２８に退避していた命令アドレスが命令アドレスレ
ジスタ４１１にセットされて、以降そのアドレスに従っ
て命令先取り動作が続けられる。

第２１図は、分岐ヒストリテーブル４１０に対応する分
岐情報が存在し分岐ＧＯ側へ後続の命令先取り動作が行
なわれた条件分岐命令ＢＣＩの実行のようすを示すタイ
ムチャートであり、命令ＢＣＩに対する分岐情報の示す
分岐先アドレスは、実際に命令ＢＣＩの指定する分岐先
アドレスとは異なっており、さらに条件分岐命令ＢＣＩ
はその分岐。

条件を判定した結果分岐Ｎ０ＧＯであった場合を示して
いる。

第１図および第２１図を参照すると、マシンサイクル０
において、条件分岐命令ＢＣＩのアドレス＜ＢＣＩ＞が
命令アドレスレジスタ４１１にセントされ、命令ＢＣＩ
のＩＣステージが実行される。

同時に命令ＢＣＩの分岐情報が分岐ヒストリテーブル４
１０より取出され、予測された分岐先アドレスとして＜
ＣＩ＞が信号線１０５上に出力され、ＢＨＴ−ＨＩＴ信
号が信号線１０６上に出力される。

これに応答して命令先取り制御回路４２３は、命令アド
レスレジスタ４１１の入力セレクタに対して、信号線１
０５上のアドレス〈Ｃ１〉を選択するよう指示する。

次のマシンサイクル１において、命令ＢＣＩの予測され
た分岐先アドレス＜ＣＩ＞が命令アドレスレジスタ４１
１にセットされ、命令Ｃ１のＩＣステージが実行される
とともに、命令ＢＣＩのＩＤステージが実行される。

マシンサイクル２において、命令ＣＩのＩＤステージと
、命令Ｃ１の後続の命令Ｃ２のＩＣステージが実行され
ると共に、命令ＢＣＩのＯＡステージが実行され、命令
ＢＣＬの分岐先アドレスが命令アドレス生成回路４０１
によって計算され、信号線１１９上にその論理アドレス
が出力される。

マシンサイクル３においては、命令ＢＣＩのＯＴステー
ジが実行され、命令ＢＣＩの分岐先アドレスが命令アド
レス変換回路４０２によって実アドレスくＤｌ〉に変換
され信号線１３３上に出力される。同時に命令Ｃ１，Ｃ
２，Ｃ３のＯＡ、ＩＤ。

ＩＣステージもそれぞれ実行される。分岐情報レジスタ
　（ＱＲ２）４１８には命令ＢＣＩの分岐情報がセント
され予測された分岐先アドレス〈Ｃ１〉と■ビットが信
号線１３７上に出力される。

マシンサイクル４においては、命令ＢＣ１，ＣＩ、Ｃ２
，Ｃ３，Ｃ４のＯＣ，○Ｔ、　ＯＡ、　　ＩＤ。

ＩＣの各ステージがそれぞれ実行される。ｏＣステージ
予測確認回路４２６は、前のマシンサイクルで信号線１
３７を介して与えられた命令ＢＣＩの予測された分岐先
アドレス＜Ｃ１＞と■ビット・および信号線１３３を介
して与えられた命令ＢＣＩの命令語によって指定された
実際の分岐先アドレス＜ＤＩ＞とを照合して、予測され
た分岐先アドレス〈Ｃ１〉が誤っていることを検出し、
信号線１４０にＯＣステージ予測失敗信号を出力すると
ともに、信号線１５６にＯＣステージＢＨＴ更新指示信
号を、信号線１４１にはＯＣステージＧｏ先取り指示信
号をそれぞれ出力する。分岐情報レジスタ（ＱＲ３）４
１９は、前のマシンサイクルで信号線１３３に出力され
ていた実際の分岐先アドレス〈Ｄｌ〉がセットされ、信
号線１４３上にそのアドレスくＤｌ〉を出力する。命令
先取り制御回路４２３は信号線１４０のＯＣステージ予
測失敗信号に応答して、命令アドレスレジスフ４１１の
入力セレクタに対して、信号線１４３上のアドレス〈Ｄ
ｌ〉を選択するよう指示する。又、ＯＣステージ予測失
敗信号が出力されたことにより命令ＢＣ１の分岐情報の
示す誤った分岐先アドレス〈Ｃ１〉に従って先取りされ
た命令ＣＩ、Ｃ２，Ｃ３，Ｃ４の動作は全てキャンセル
される。

マシンサイクル５においては、命令アドレスレジスタ４
１１には、命令ＢＣＩの命令語より求められた分岐先ア
ドレス〈Ｄｌ〉がセットされ、命令ＤＩのＩｃステージ
が実行されるとともに、命令ＢＣＬのＰ−Ｘステージが
実行される。命令実行回路４０７は、条件分岐命令ＢＣ
Ｉの命令語により指定された分岐条件を判定して、その
結果信号線１４９の分岐成否信号に分岐Ｎ０ＧＯを示す
“０”を出力する。これに応答して選択回路４２２は、
アドレス生成回路４３２の出力する命令ＢＣＩの命令ア
ドレス＜ＢＣＩ＞と命令ＢＣＩの命令語長とを加算した
アドレス〈Ａ１〉を選択し、信号線１５５上に出力する
。また、信号線１５１上には、命令ＢＣＩのアドレス＜
ＢＣＩ＞が出力される。フリップフロップ４３９，４４
０は、前のマシンサイクルで出力されたＯＣステージＢ
ＨＴ更新指示信号と、ｏＣステージＧＯ先取り指示信号
とを受けて、どちらも“１″にセットされる。ＥＸステ
ージ予測確認回路４２７は、前のマシンサイクルで信号
線１４６を介して分岐情報レジスタ　（ＱＲ３）　４１
９の保持する命令ＢＣＩのｖビットと、信号線１４９の
分岐成否信号およびフリ、プフロノブ４３９，４４０の
出力を受けて、信号線１４７のＥＸステージ予測失敗信
号と信号線１４８のＥＸステージＢＨＴ更新指示信号と
に“１”を出力し、命令ＢＣＩの分岐情報は誤っており
、既に分岐ＧＯ側へ後続する命令の先取りのやり直しが
指示されたが、実際には命令ＢＣＩは分岐Ｎ０ＧＯであ
り、分岐ヒストリテーブル４１０のＢＣｌに関する分岐
情報を正しく更新するとともに分岐Ｎ０ＧＯ側に後続す
る命令の先取りのやり直しを行なう必要のあることを示
す。これに応答して命令先取り制御回路４２３は、命令
アドレスレジスタ４１１の入力セレクタに対して信号ｎ
　１５１上のアドレス＜ＢＣＩ＞を選択するように、ま
た命令アドレスリカバレジスタ４２８の入力セレクタに
対しては信号線１５５上のアドレス＜ＡＩ＞を選択する
ようにそれぞれ指示する。

次のマシンサイクル６において、命令ＢＣＩのＨＵステ
ージが実行され命令ＢＣＩに対する分岐情報の更新が行
なわれる。命令アドレスレジスタ４１１には命令ＢＣ１
のアドレス＜ＢＣＩ＞がセットされ、命令アドレスリカ
バレジスタ４２８とレジスタ４３４には命令ＢＣＩの分
岐Ｎ０ＧＯ側のアドレス〈Ａ１〉がセットされる。又、
フリップフロップ４４１には前のマシンサイクルで出力
されたＥＸステージＢＨＴ更新指示信号によって“ｌ″
がセントされ、その出力が信号線１５４を介して分岐ヒ
ストリテーブル４１０に与えられる。これに応答して分
岐ヒストリテーブル４１０内の命令ＢＣＩに対する分岐
情報の■ビットがリセフトされる。一方この時、命令先
取り制御回路４２３は、命令アドレスレジスタ４１１の
入力セレクタに対して、命令ＢＣＩの分岐Ｎ０ＧＯ側の
アドレス〈Ａ１〉を保持する命令アドレスリカバレジス
タ４２８の出力を選択するように指示する。

マシンサイクル７においては、命令アドレスレジスタ４
１１にアドレスくＡ１〉がセットされ、命令ＢＣＩの後
続の命令Ａ１の取出しが行なわれる。

そして以降、命令アドレスレジスタ４１１にセントされ
たアドレスに従って命令先取り動作が続けられる。

〔発明の効果〕

次に本発明の効果を第１８図および第１９図を参照しな
がら説明する。

第１８図では実際には分岐ＧｏであるＢＣ，Ｔ命令Ｂｌ
に対する分岐情報が分岐ヒストリテーブルに登録されて
いないため、分岐Ｎ０ＧＯ側に後続の命令の先取りが行
なわれた場合を示し、第１９図では逆に実際には分岐Ｎ
０ＧＯとなるＢＣＴ命令ＢＣＴＩに対する分岐情報が分
岐ヒストリテーブルに登録されていてその分岐情報に従
って分岐ＧＯ側に後続の命令の先取りが行なわれた場合
を示している。どちらの場合でも命令で指定された計数
動作を、実際の命令実行を行なうＥＸステージよりも前
に予め行なう演算回路と、その結果に照応して命令先取
り動作が正しいかどうかを検査する回路を設けたことに
より、マシンサイクル４の時点で後続の正しい命令のＩ
Ｃステージが実行されている。この場合、誤った命令先
取り動作のために失われたロスサイクルは、わずかに３
マシンサイクルである。一方、本発明を適用しない従来
技術では、後続の正しい命令のＩＣステージが実行され
るのはＢＣＴ命令についての分岐ヒストリテーブル上の
誤った分岐情報を更新するＨＵステージの後のマシンサ
イクル７の時となり、６マシンサイクルものロスサイク
ルを費やしてしまう。

以上説明したように、ＢＣＴ命令に対する分岐情報が誤
っていた場合、本発明によって、従来技術に比べてはる
かに少ないロスサイクルを費やすだけで正しい後続の命
令先取り動作を行なうことができるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図は第１
図の分岐ヒストリテーブル４１０の実施例のブロック図
、 第３図は第２図の記憶部５０１および５０２の記憶形式
を示す図、 第４図は第２図のテスト回路５０３〜５０６の実施例の
ブロック図、 第５図は第１図の命令記憶回路４０８における命令語の
配列の一例を示す図、 第６図は第２図のプライオリティ回路５０７の実施例の
ブロック図、 第７図は第１図における分岐情報バッファ４１３および
分岐１ｎ報レジスタ４１６の格納形式を示す図、第８図
は第１図における分岐情報レジスタ４１７〜４２０の格
納形式を示す図、 第９図は第１図の命令記憶回路４０８における命令語と
分岐ヒストリテーブル４１０における分岐情報との対応
関係を説明するための図、 第１０図は第９図の分岐ヒストリテーブル４１０による
命令先取り動作を説明するための図、第１１図は第１図
のＯＡステージ予測確認回路４２４の実施例のブロック
図、 第１２図は第１図のＯＴステージ予測確認回路４２５の
実施例のブロック図、 第１３図は第１図のＯＣステージ予測確認回路４２６の
実施例のブロック図、 第１４図は第１図のＥＸステージ予測確認回路４２７の
実施例のブロック図、 第１５図は第１図の命令先取り制御回路４２３の実施例
のブロック図、 第１６図は命令の処理の流れの概要を示す図、第１７図
は分岐命令でない命令に対応する分岐情報が分岐ヒスト
リテーブルに登録されていてその誤った分岐情報に従っ
て命令先取りが行なわれた場合の動作を説明するための
タイムチャート、第１８図は無条件分岐命令あるいは実
際には分岐を行なうＢＣＴ命令の実行において対応する
分岐情報が分岐ヒストリチープールに登録されていない
場合の動作を説明するためのタイムチャート、第１９図
は実際には分岐を行なわないＢＣＴ命令に対応する分岐
情報が分岐ヒストリテーブルに登録されていて、その分
岐情報に従って命令先取りが行なわれた場合の動作を説
明するためのタイムチャート、 第２０図は無条件分岐命令あるいは実際に分岐を行なう
条件分岐命令に対応する分岐情報が分岐ヒストリテーブ
ルに登録されていて、その分岐情報に従って命令先取り
を行なったところ、その分岐情報の示す分岐先アドレス
が誤っていた場合の動作を説明するためのタイムチャー
トおよび、第２１図は実際には分岐を行なわない条件分
岐命令に対応する分岐情報が分岐ヒストリテーブルに登
録されていて、その分岐情報に従って命令先取りを行な
ったところ分岐情報の示す分岐情報の示す分岐先アドレ
スが誤っていた場合の動作を説明するためのタイムチャ
ートである。 第１図〜第２１図において、 ４０１・・・命令アドレス生成回路 ４０２・・・命令アドレス変換回路 ４０３・・・命令解読回路 ４０４・・・オペランドアドレス生成回路４０５・・・
オペランドアドレス変換回路４０６・・・オペランド続
出し回路 ４０７・・・命令実行回路、４０８・・・命令記憶回路
４０９・・・命令バッファ ４１０・・・分岐ヒストリテーブル（ＢＨＴ）４１１・
・・命令アドレスレジスタ ４１２・・・命令アドレス加算回路 ４１３・・・分岐情報バッファ、４１４・・・命令整列
回路４１５・・・分岐情報切換回路 ４１６・・・分岐情報レジスタ　（ＱＲＯ）４１７・・
・分岐情報レジスタ　（ＱＲＩ）４１８・・・分岐情報
レジスタ（ＱＲ２）４１９・・・分岐情報レジスタ　（
ＱＲ３）４２０・・・分岐情報レジスタ　（ＱＲ４）４
２１．４２２・・・選択回路、４２３・・・命令先取り
制御回路４２４・・・ＯＡステージ予２ＩＩ！Ｉ確認回
路４２５・・・ＯＴステージ予測確認回路４２６・・・
ＯＣステージ予測確認回路４２７・・・ＥＸステージ予
測確認回路４２８・・・命令アドレスリカバレジスタ４
３０．４３１，４３２・・・アドレス生成回路４３３・
・・演算回路、４３４　、４３５・・・レジスタ４３６
．４３７，４３８，４３９，４４０．４４１　・・・フ
リップフロソプ５０１．５０２・・・記憶部 ５０３，５０４，５０５，５０６・・・テスト回路５０
７・・・プライオリティ回路、５０８・・・選択回路５
０９・・・オア回路、６０１，６０２，６０３，６０４
・・・アンド回路６０５．６０６，６０７．６０８・・
・オア回路、７０１・・・−数回路７０２・・・大小比
較回路、７０３・・・アンド回路１１０１、１１０２・
・・フリップフロップ１１０３・・・ノット回路、１１
０４・・・アンド回路１２０１、１２０２．１２０３．
１２０４　・・・フリップフロップ１２０６、１２０７
・・・真偽回路 １２０８、１２０９．１２１０・・・アンド回路１２１
１．１２１２．１２１３・・・オア回路１３０１．１３
０２・・・レジスタ、１３０３・・・フリップフロップ
１３０６・・・比較回路、１３０７・・・真偽回路１３
０８・・・アンド回路、１３０９．１３１０・・・オア
回路１４０１・・・フリップフロップ １４０２、１４０３．１４０４・・・真偽回路１４０５
、１４０６・・・ナンド回路 １４０７、１４０８・・・アンド回路、１４０９・・・
オア回路１５０１・・・フリップフロップ １５０２、１５０３．１５０４．１５０５．１５０６．
１５０７・・・真偽回路１５０Ｂ、１５０９，１５１０
．　１５１１，１５１２．１５１３，１５１４，１５１
５，１５１６゜１５１７．１５１８・・・アンド回路。

Claims (1)

1. 【特許請求の範囲】 指定された汎用レジスタの保持する計数値を計数する命
   令実行回路を有し、該命令実行回路での計数結果により
   分岐の有無を決定して計数分岐命令を実行する情報処理
   システムにおける命令先取り装置において、 分岐命令のアドレスを指定する情報と該分岐命令の分岐
   先アドレスを含む分岐情報とを対にして複数対記憶する
   分岐ヒストリテーブル手段と、命令先取り動作を行なう
   際に該命令先取り動作において先取りされる命令のアド
   レスを指定する情報が前記分岐ヒストリテーブル手段に
   登録されているか否かを調べる第１の点検手段と、 前記命令先取り動作によって先取りされた命令が計数分
   岐命令である時には前記命令実行回路での計数動作に先
   立って予め計数動作を行なう演算手段と、 前記演算手段による計数動作の結果に応答して分岐の有
   無を調べる第２の点検手段と、 前記第１の点検手段による登録の判明に応答して前記分
   岐ヒストリテーブル手段から対応する分岐情報を読出し
   、該分岐情報に従って命令先取り動作を継続せしめるよ
   う制御し、且つ、前記第１および第２の点検手段の結果
   に応答して誤った命令先取り動作が行なわれた時には前
   記先取りされた計数分岐命令の実行を待たずに、後続の
   誤った命令先取り動作を是正せしめるよう制御する命令
   先取り制御手段とを具備したことを特徴とする命令先取
   り装置。