JPH01183737A - 情報処理装置 - Google Patents
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- JPH01183737A JPH01183737A JP63007035A JP703588A JPH01183737A JP H01183737 A JPH01183737 A JP H01183737A JP 63007035 A JP63007035 A JP 63007035A JP 703588 A JP703588 A JP 703588A JP H01183737 A JPH01183737 A JP H01183737A
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- 238000000034 method Methods 0.000 claims description 21
- 230000010365 information processing Effects 0.000 claims description 16
- 238000006073 displacement reaction Methods 0.000 abstract description 22
- 238000010586 diagram Methods 0.000 description 11
- GVBNSPFBYXGREE-UHFFFAOYSA-N Visnadine Natural products C1=CC(=O)OC2=C1C=CC1=C2C(OC(C)=O)C(OC(=O)C(C)CC)C(C)(C)O1 GVBNSPFBYXGREE-UHFFFAOYSA-N 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/28—Enhancement of operational speed, e.g. by using several microcontrol devices operating in parallel
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3802—Instruction prefetching
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- General Physics & Mathematics (AREA)
- Advance Control (AREA)
- Executing Machine-Instructions (AREA)
- Devices For Executing Special Programs (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、パイプライン処理にお１ノる分岐命令の処
理効率を高め、処理能力の向上を図った情報処理装置に
関する。
理効率を高め、処理能力の向上を図った情報処理装置に
関する。
（従来の技術）
最近の情報処理装置にあっては、処理速度の向上を図る
ために、パイプライン制御方式が用いられている。この
パイプライン１．１１１１方式は、命令を実行するまで
の一連の処理をいくつかのステージに分割し、それぞれ
のステージの処理を受は持つ複数の処理回路を並列動作
させることにより、処理速度の高速化を行なう方式であ
る。
ために、パイプライン制御方式が用いられている。この
パイプライン１．１１１１方式は、命令を実行するまで
の一連の処理をいくつかのステージに分割し、それぞれ
のステージの処理を受は持つ複数の処理回路を並列動作
させることにより、処理速度の高速化を行なう方式であ
る。
第６図は、パイプライン制御方式により命令の実行処理
を行なう情報処１！！！装置の構成を示すブロック図で
ある。
を行なう情報処１！！！装置の構成を示すブロック図で
ある。
第６図において、情報処理装置は、命令の７エツチ（Ｉ
Ｆステージ）、命令のデコード（ＩＤステージ）、実行
処理（ＥＸステージ）をそれぞれ独立して行なう０１０
部１と、実行処理しようとする命令を格納するメモリ３
とを有している。
Ｆステージ）、命令のデコード（ＩＤステージ）、実行
処理（ＥＸステージ）をそれぞれ独立して行なう０１０
部１と、実行処理しようとする命令を格納するメモリ３
とを有している。
０１０部１は、命令フェッチユニット（Ｉ ＦＵ）５、
命令デコードユニット（ＩＤＬＩ）７、実行ユニット（
ＥＸｔＪ）９を備えている。
命令デコードユニット（ＩＤＬＩ）７、実行ユニット（
ＥＸｔＪ）９を備えている。
ＩＦＬＩ５は、メモリ３から読出された命令コードをフ
ェッチして格納し、格納された命令コードをＩＤＵ７に
与えるものであり、フェッチされた複数の命令コードを
格納する命令バッフ？（図示せず）を有している。ＩＦ
Ｕ５は、このフェッチ動作を１サイクルで行なうものと
する。
ェッチして格納し、格納された命令コードをＩＤＵ７に
与えるものであり、フェッチされた複数の命令コードを
格納する命令バッフ？（図示せず）を有している。ＩＦ
Ｕ５は、このフェッチ動作を１サイクルで行なうものと
する。
ＩＤｔＪ７はＩＦＬＩ５から与えられる命令コードをデ
コードし、デコードされた命令コードをＥＸＵ９に与え
るものである。ＩＤＵ７は、このデコード動作を１サイ
クルで行なうものとする。 −ＥＸＵ９はＩＤＵ
７から与えられるデコードされた命令コードを実行処理
するものであり、条件分岐命令（ＢＣＣ）にあっては、
条件成立あるいは不成立の判定（状態フラグの確認）及
び条件成立時の分岐先アドレスの算出等が含まれる。
コードし、デコードされた命令コードをＥＸＵ９に与え
るものである。ＩＤＵ７は、このデコード動作を１サイ
クルで行なうものとする。 −ＥＸＵ９はＩＤＵ
７から与えられるデコードされた命令コードを実行処理
するものであり、条件分岐命令（ＢＣＣ）にあっては、
条件成立あるいは不成立の判定（状態フラグの確認）及
び条件成立時の分岐先アドレスの算出等が含まれる。
このような構成において、条件分岐命令以外の命令（Ａ
１）の実行処理に続いて、条件分岐命令（ＢＣＣ）が処
理される場合を、第７図に示すタイミング図を参照して
説明する。
１）の実行処理に続いて、条件分岐命令（ＢＣＣ）が処
理される場合を、第７図に示すタイミング図を参照して
説明する。
まず、分岐命令以外の命令（Ａ１）は、サイクルＴ１で
フェッチされ、サイクルＴ２でデコードされた後、サイ
クルＴ３〜Ｔ５の期間で実行処理される。
フェッチされ、サイクルＴ２でデコードされた後、サイ
クルＴ３〜Ｔ５の期間で実行処理される。
命令（Ａ１）に後続する条件分岐命令（ＢＣＣ）は、サ
イクルＴ１で命令（Ａ１）がフェッチされた後、サイク
ルＴ２でフェッチされ、サイクルＴ３でデコードされる
。
イクルＴ１で命令（Ａ１）がフェッチされた後、サイク
ルＴ２でフェッチされ、サイクルＴ３でデコードされる
。
デコードされた条件分岐命令（ＢＣＣ）は、先にデコー
ドされた命令（Ａ１）がサイクルＴ２〜Ｔ５の期間で実
行処理されているため、サイクルＴ６で実行処理される
ことになる。
ドされた命令（Ａ１）がサイクルＴ２〜Ｔ５の期間で実
行処理されているため、サイクルＴ６で実行処理される
ことになる。
命令（Ａ１）の実行処理が終了して、条件分岐命令（Ｂ
ＣＣ）の実行処理が開始され、条件が成立した場合には
、分岐先アドレスが算出される。分岐先アドレスが算出
されて、サイクルＴ７で条件分岐命令の実行処理が終了
すると、算出された分岐先アドレスにしたがって分岐先
命令（Ｃ１）のブリフェッチがサイクルＴ８で行なわれ
る。ブリフェッチされた分岐先命令（Ｃ１）は、次のサ
イクルＴ９でデコードされ、サイクルＴ１０で実行処理
される。
ＣＣ）の実行処理が開始され、条件が成立した場合には
、分岐先アドレスが算出される。分岐先アドレスが算出
されて、サイクルＴ７で条件分岐命令の実行処理が終了
すると、算出された分岐先アドレスにしたがって分岐先
命令（Ｃ１）のブリフェッチがサイクルＴ８で行なわれ
る。ブリフェッチされた分岐先命令（Ｃ１）は、次のサ
イクルＴ９でデコードされ、サイクルＴ１０で実行処理
される。
（発明が解決しようとする課題）
以上説明したように、第６図に示した構成にあっては、
条件分岐命令（Ｂｃｃ）は、ＥＸステージで分岐先アド
レスが算出され、条件分岐命令（Ｂｃｃ）の実行処理が
終了した後、分岐先命令（Ｃ１）のプリフェッチが開始
されるようになっていた。
条件分岐命令（Ｂｃｃ）は、ＥＸステージで分岐先アド
レスが算出され、条件分岐命令（Ｂｃｃ）の実行処理が
終了した後、分岐先命令（Ｃ１）のプリフェッチが開始
されるようになっていた。
このため、ＥＸＵ９は、分岐先命令がフェッチされて（
サイクルＴ８）、フェッチされた分岐先命令がデコード
される（サイクルＴ９）期間、分岐先命令の実行処理が
持たされることになる。これにより、ＥＸＵ９ではサイ
クルＴ８．Ｔ９の期間で処理が行なわれないことになり
、バイブライン処理におけるＥＸステージに中断期間が
生じることになる。
サイクルＴ８）、フェッチされた分岐先命令がデコード
される（サイクルＴ９）期間、分岐先命令の実行処理が
持たされることになる。これにより、ＥＸＵ９ではサイ
クルＴ８．Ｔ９の期間で処理が行なわれないことになり
、バイブライン処理におけるＥＸステージに中断期間が
生じることになる。
したがって、条件分岐命令の実行処理のために、装置全
体としての処理速度が遅くなり、処理能力が低下すると
いう問題が生じていた。
体としての処理速度が遅くなり、処理能力が低下すると
いう問題が生じていた。
そこで、この発明は、上記に鑑みてなされたちのであり
、その目的とするところは、構成を著しく増大させるこ
となく、分岐命令の実行効率を高めて、装置全体として
の処理能力を向上させることができる情報処理装置を提
供することにある。
、その目的とするところは、構成を著しく増大させるこ
となく、分岐命令の実行効率を高めて、装置全体として
の処理能力を向上させることができる情報処理装置を提
供することにある。
［発明の構成］
（課題を解決するための手段）
上記目的を達成するために、この発明は、パイプライン
制御方式により命令の実行処理が制御される情報処理装
置にして、実行処理しようとする命令をフェッチして格
納する格納手段と、前記格納手段に格納された命令をデ
コードし、デコード結果にしたがって実効アドレスの算
出を指令するデコード手段と、前記デコード手段から与
えられる指令を受けて、デコードされた命令の実効アド
レスを算出し、デコードされた命令が分岐命令である場
合には分岐命令の分岐先アドレスを少なくとも分岐命令
の実行処理が終了する前に分岐先命令をプリフェッチす
るために算出する実効アドレス算出手段と、前記デコー
ド手段によってデコードされた命令を実行処理する実行
手段とから構成される。
制御方式により命令の実行処理が制御される情報処理装
置にして、実行処理しようとする命令をフェッチして格
納する格納手段と、前記格納手段に格納された命令をデ
コードし、デコード結果にしたがって実効アドレスの算
出を指令するデコード手段と、前記デコード手段から与
えられる指令を受けて、デコードされた命令の実効アド
レスを算出し、デコードされた命令が分岐命令である場
合には分岐命令の分岐先アドレスを少なくとも分岐命令
の実行処理が終了する前に分岐先命令をプリフェッチす
るために算出する実効アドレス算出手段と、前記デコー
ド手段によってデコードされた命令を実行処理する実行
手段とから構成される。
（作用）
上記構成において、この発明は、分岐命令がデコードさ
れた時に分岐先アドレスを算出して、少なくとも分岐命
令の実行処理が終了する前に算出された分岐先アドレス
にしたがって分岐先命令をプリフェッチするようにして
いる。
れた時に分岐先アドレスを算出して、少なくとも分岐命
令の実行処理が終了する前に算出された分岐先アドレス
にしたがって分岐先命令をプリフェッチするようにして
いる。
（実施例）
以下、図面を用いてこの発明の詳細な説明する。
第１図はこの発明の一実施例に係る情報処理装置の構成
を示すブロック図である。同図に示す情報処理装置は、
命令のフェッチ（ＩＦステージ）、命令のデコード（Ｉ
Ｄステージ）、命令の実行処理（ＥＸステージ）をパイ
プライン制御方式によりそれぞれ別々に行なう０８０部
１１を備えており、条件分岐命令の処理において、条件
分岐命令の処理が終了する前に、条件分岐命令の分岐先
アドレスを算出するようにしたものである。
を示すブロック図である。同図に示す情報処理装置は、
命令のフェッチ（ＩＦステージ）、命令のデコード（Ｉ
Ｄステージ）、命令の実行処理（ＥＸステージ）をパイ
プライン制御方式によりそれぞれ別々に行なう０８０部
１１を備えており、条件分岐命令の処理において、条件
分岐命令の処理が終了する前に、条件分岐命令の分岐先
アドレスを算出するようにしたものである。
第１図において、０８０部１１は命令フェッチユニット
（ＩＦＵ）１３、命令デコードユニット（ＩＤＵ）１５
、実効アドレス生成ユニット（ＡＧＵ）１７、実行ユニ
ット（ＥＸＵ）１９を備えている。
（ＩＦＵ）１３、命令デコードユニット（ＩＤＵ）１５
、実効アドレス生成ユニット（ＡＧＵ）１７、実行ユニ
ット（ＥＸＵ）１９を備えている。
ＩＦｕ１３は、命令バッファ２１と命令プリフェッチ用
のラッチ回路（Ｐｃｔ）２３を有している。
のラッチ回路（Ｐｃｔ）２３を有している。
命令バッファ２１は、メモリ３から読出されてフェッチ
された命令コードを格納し、格納された命令コードを読
出して、その一部をＩＤＵ１５に与え、その他の部分を
ＡＧＬ１１７に与えるものである。
された命令コードを格納し、格納された命令コードを読
出して、その一部をＩＤＵ１５に与え、その他の部分を
ＡＧＬ１１７に与えるものである。
フェッチされる命令コードは、第２図に示すように、１
６ビツトを１語単位として構成されており、アドレシン
グモードに関する情報を含む１６ビツトのオペレーショ
ンコード（オペコード）に加えて、アドレシングの際の
変位を示す１６ビツトあるいは３２ビツトのディスプレ
ースメントが付加されて構成されている。したがって、
命令バッフ？２１は、命令コードを１６ビツト単位で格
納している。
６ビツトを１語単位として構成されており、アドレシン
グモードに関する情報を含む１６ビツトのオペレーショ
ンコード（オペコード）に加えて、アドレシングの際の
変位を示す１６ビツトあるいは３２ビツトのディスプレ
ースメントが付加されて構成されている。したがって、
命令バッフ？２１は、命令コードを１６ビツト単位で格
納している。
また、命令バッファ２１は、次に読出される１語の命令
コードの位置（アドレス）を示すポインタ（図示せず）
を備えている。このポインタは、Ｉ Ｈの命令コードが
順次読出される毎に、読出された命令コードの次に格納
されている１９の命令コードの位置を示すものである。
コードの位置（アドレス）を示すポインタ（図示せず）
を備えている。このポインタは、Ｉ Ｈの命令コードが
順次読出される毎に、読出された命令コードの次に格納
されている１９の命令コードの位置を示すものである。
したがって、命令バッファ２１は、このポインタの示す
位置にしたがって命令バッファ２１から読出された命令
コードにあって、オペコードをＩＤＬＪ１５に与え、デ
ィスプレースメントをＡＧＵ１７から与えられるディス
プレースメントの送出を要求するＤＩＳ信号にしたがっ
てＡＧｔＪ１７に与える。
位置にしたがって命令バッファ２１から読出された命令
コードにあって、オペコードをＩＤＬＪ１５に与え、デ
ィスプレースメントをＡＧＵ１７から与えられるディス
プレースメントの送出を要求するＤＩＳ信号にしたがっ
てＡＧｔＪ１７に与える。
ＰＣＩ ２３は、ＡＧＬ１１７から与えられる実効アド
レスを格納するものであり、格納された実効アドレスは
、メモリ３から読出される命令の命令アドレスとしてメ
モリ３に与えられる。
レスを格納するものであり、格納された実効アドレスは
、メモリ３から読出される命令の命令アドレスとしてメ
モリ３に与えられる。
ＩＤＬ１１５は、命令バッファ２１から１６ビツト単位
で与えられるオペコードを受Ｃノでこれをデコードして
、デコード結果の命令コードをＥＸＬＪ１９に与える。
で与えられるオペコードを受Ｃノでこれをデコードして
、デコード結果の命令コードをＥＸＬＪ１９に与える。
また、ＩＤＵ１５は、オペコードのデコード結果として
得られるアドレッシングモードに関する情報とともに、
この情報にしたがって実効アドレスを算出する旨の要求
信＠（ＡＲ信号）をＡＧＵ１７に与える。このＡＲ信号
は、ＩＤＬｊ１５でデコードされた命令コードが条件分
岐命令を示している場合には、条件分岐命令における分
岐先アドレスの算出を要求する信号となる。
得られるアドレッシングモードに関する情報とともに、
この情報にしたがって実効アドレスを算出する旨の要求
信＠（ＡＲ信号）をＡＧＵ１７に与える。このＡＲ信号
は、ＩＤＬｊ１５でデコードされた命令コードが条件分
岐命令を示している場合には、条件分岐命令における分
岐先アドレスの算出を要求する信号となる。
さらに、ＩＤＵ１５は、デコードされた命令コードが条
件分岐命令である場合には、条件分岐命令の直前の命令
がＥＸＵ １９で実行処理された時点で確定する状態フ
ラグを検出して、条件分岐命令が成立するか否かを判断
し、判断結果をＡＧＵ １７に与える。
件分岐命令である場合には、条件分岐命令の直前の命令
がＥＸＵ １９で実行処理された時点で確定する状態フ
ラグを検出して、条件分岐命令が成立するか否かを判断
し、判断結果をＡＧＵ １７に与える。
ＡＧＵ１７は、ＩＤＵ１５から与えられるアドレッシン
グモードに関する情報にしたがって、デコードされた命
令コードにディスプレースメントが付加されている場合
には、ディスプレースメントの送出を要求するＤＩＳ信
号をＩＦＵ１３の命令バッファ２１に与える。これによ
り、命令バッファ２１からディスプレースメントがＡＧ
Ｕ１７に与えられると、ＡＧＬ１１７はＩＤＵ１５から
与えられるＡＲ信号にしたがって、命令バッファ２１か
ら与えられるディスプレースメントを用いてアドレッシ
ングモードに対応した実効アドレスを算出し、算出した
実効アドレスをＰＣＩ２３に与える。
グモードに関する情報にしたがって、デコードされた命
令コードにディスプレースメントが付加されている場合
には、ディスプレースメントの送出を要求するＤＩＳ信
号をＩＦＵ１３の命令バッファ２１に与える。これによ
り、命令バッファ２１からディスプレースメントがＡＧ
Ｕ１７に与えられると、ＡＧＬ１１７はＩＤＵ１５から
与えられるＡＲ信号にしたがって、命令バッファ２１か
ら与えられるディスプレースメントを用いてアドレッシ
ングモードに対応した実効アドレスを算出し、算出した
実効アドレスをＰＣＩ２３に与える。
また、ＡＧＬ１１７は、ＩＤＵ１５でデコードされた命
令コードが条件分岐命令である場合には、ＩＤＬ１１５
から与えられるアドレッシングモード −及び△Ｒ倍
信号したがって、命令バッファ２１から対応するディス
プレースメントを受け、分岐先アドレスを算出し、算出
した分岐先アドレスを保持する。そして、分岐条件が成
立した場合には、算出した分岐先アドレスをＰＣＩ２３
に与えてセットし、分岐条件が不成立の場合には、算出
した分岐先アドレスをＰＣＩ ２３に与えず、ＰＣＩ２
３へのセットは行なわない。
令コードが条件分岐命令である場合には、ＩＤＬ１１５
から与えられるアドレッシングモード −及び△Ｒ倍
信号したがって、命令バッファ２１から対応するディス
プレースメントを受け、分岐先アドレスを算出し、算出
した分岐先アドレスを保持する。そして、分岐条件が成
立した場合には、算出した分岐先アドレスをＰＣＩ２３
に与えてセットし、分岐条件が不成立の場合には、算出
した分岐先アドレスをＰＣＩ ２３に与えず、ＰＣＩ２
３へのセットは行なわない。
ずなわち、分岐先アドレスの算出は、分岐条件の成立及
び不成立にかかわらず行なわれ、分岐条−件が成立した
場合にのみ算出された分岐先アドレスがＰＣＩ２３にセ
ットされる。
び不成立にかかわらず行なわれ、分岐条−件が成立した
場合にのみ算出された分岐先アドレスがＰＣＩ２３にセ
ットされる。
ＥＸＵ１９は、ＩＤＵ１５から与えられる命令コードを
実行処理するとともに、実行処理後の状態フラグの情報
を１ＤｔＪ１５に与える。
実行処理するとともに、実行処理後の状態フラグの情報
を１ＤｔＪ１５に与える。
以上説明したように、この発明の一実施例は構成されて
おり、次にこの実施例の作用を第３図に示すタイミング
チャート図を参照して説明する。
おり、次にこの実施例の作用を第３図に示すタイミング
チャート図を参照して説明する。
なお、命令の７エツチ（ＩＦステージ）と命令のデコー
ド（ＩＤステージ）は、ともに１サイクルで終了するも
のとする。
ド（ＩＤステージ）は、ともに１サイクルで終了するも
のとする。
まず、分岐命令以外の命令（Ａ１）が、メモリ３から読
出されてサイクルＴ１でプリフェッチされ、命令バッフ
ァ２１に格納された後サイクルＴ２でＩＤＵ１５に与え
られてデコードされると、デコードされた命令（Ａ１）
の実効アドレスが、サイクルＴ３でデコード結果のアド
レッシングモード及びＡＲ信号にしたがって、命令バッ
ファ２１から与えられるディスプレースメントを用いて
ＡＧＬＪ１７で算出されるとともに、命令（Ａ１）の実
行処理がＥ）ｌＪ１９で同時に開始され、サイクルＴ５
で実行処理が終了する。
出されてサイクルＴ１でプリフェッチされ、命令バッフ
ァ２１に格納された後サイクルＴ２でＩＤＵ１５に与え
られてデコードされると、デコードされた命令（Ａ１）
の実効アドレスが、サイクルＴ３でデコード結果のアド
レッシングモード及びＡＲ信号にしたがって、命令バッ
ファ２１から与えられるディスプレースメントを用いて
ＡＧＬＪ１７で算出されるとともに、命令（Ａ１）の実
行処理がＥ）ｌＪ１９で同時に開始され、サイクルＴ５
で実行処理が終了する。
一方、命令（Ａ１）に後続する命令がメモリ３から読出
されて、サイクルＴ２でフェッチされて命令バッファ２
１に格納されると、格納された命令のオペコードは、第
４図（Ａ）に示すように命令バッファ２１のポインタの
指示によりサイクルＴ３でＩＤＵ１５に与えられてデコ
ードされる。
されて、サイクルＴ２でフェッチされて命令バッファ２
１に格納されると、格納された命令のオペコードは、第
４図（Ａ）に示すように命令バッファ２１のポインタの
指示によりサイクルＴ３でＩＤＵ１５に与えられてデコ
ードされる。
デコード結果において、この命令が条件分岐命令（ＢＯ
Ｏ）であるとすると、この条件分岐命令（ＢＣＣ）の分
岐先アドレスを算出する旨のＡＲ信号がＡＣｔＵ１７に
与えられる。ＡＧＵ１７はこのＡＲ信号を受けて、条件
分岐命令（ＢｏＣ）のデコード結果として得られＩＤＵ
１５から与えられるアドレッシングモードを参照して、
条件分岐命令（ＢＯＣ）にディスプレースメントが付加
されているか否かを判別する。ここで、条件分岐命令（
ＢＣＣ）のオペコードに３２ビツトのディスプレースメ
ントが付加されているものとすると、命令バッファ２１
に対して条件分岐命令（ＢＣＯ）のオペコードに対応し
たディスプレースメントを要求するために、ＤＩＳ信号
がＡＧＵ１７から命令バッファ２１に与えられる。
Ｏ）であるとすると、この条件分岐命令（ＢＣＣ）の分
岐先アドレスを算出する旨のＡＲ信号がＡＣｔＵ１７に
与えられる。ＡＧＵ１７はこのＡＲ信号を受けて、条件
分岐命令（ＢｏＣ）のデコード結果として得られＩＤＵ
１５から与えられるアドレッシングモードを参照して、
条件分岐命令（ＢＯＣ）にディスプレースメントが付加
されているか否かを判別する。ここで、条件分岐命令（
ＢＣＣ）のオペコードに３２ビツトのディスプレースメ
ントが付加されているものとすると、命令バッファ２１
に対して条件分岐命令（ＢＣＯ）のオペコードに対応し
たディスプレースメントを要求するために、ＤＩＳ信号
がＡＧＵ１７から命令バッファ２１に与えられる。
ＤＫＳ信号が命令バッファ２１に与えられると、条件分
岐命令（ＢＣＣ）が命令バッファ２１からＩＤＬ１１５
に与えられた後、命令バッファ２１のポインタは第４図
（Ｂ）に示すように、条件分岐命令（ＢＣＯ）のディス
プレースメントの位置を指示しているため、１６ビツト
のディスプレースメントが順次読出されてＡＧＵ１７に
与えられる。３２ビツトのディスプレースメントが読出
されると、第４図（Ｃ）に示すようにポインタはディス
プレースメントの次に命令バッファ２１にフェッチされ
て格納されている命令（Ａ３）のオペコードの位置を指
示する。
岐命令（ＢＣＣ）が命令バッファ２１からＩＤＬ１１５
に与えられた後、命令バッファ２１のポインタは第４図
（Ｂ）に示すように、条件分岐命令（ＢＣＯ）のディス
プレースメントの位置を指示しているため、１６ビツト
のディスプレースメントが順次読出されてＡＧＵ１７に
与えられる。３２ビツトのディスプレースメントが読出
されると、第４図（Ｃ）に示すようにポインタはディス
プレースメントの次に命令バッファ２１にフェッチされ
て格納されている命令（Ａ３）のオペコードの位置を指
示する。
３２ビツトのディスプレースメントがＡＧＵ １７に与
えられると、このディスプレースメントを用いて条件分
岐命令（ＢＣＣ）の分岐先アドレスが、条件分岐命令（
ＢＣＣ）のデコード結果として得られるアドレッシング
モードにしたがってサイクルＴ４で算出される。
えられると、このディスプレースメントを用いて条件分
岐命令（ＢＣＣ）の分岐先アドレスが、条件分岐命令（
ＢＣＣ）のデコード結果として得られるアドレッシング
モードにしたがってサイクルＴ４で算出される。
分岐先アドレスはサイクルＴ４で算出されることになる
が、条件分岐命令（ＢＣＣ）の前にデコードされた命令
（Ａ１）の実行処理がサイクルＴ５まで終了せず、サイ
クルＴ４の時点では分岐条件の成立あるいは不成立を示
す状態フラグの値が確定しないため、算出された分岐先
アドレスはサイクルＴ５の間ＡＧＬ１１７に保持され、
実効アドレス算出（ＡＧ）ステージはウェイト状態とな
る。
が、条件分岐命令（ＢＣＣ）の前にデコードされた命令
（Ａ１）の実行処理がサイクルＴ５まで終了せず、サイ
クルＴ４の時点では分岐条件の成立あるいは不成立を示
す状態フラグの値が確定しないため、算出された分岐先
アドレスはサイクルＴ５の間ＡＧＬ１１７に保持され、
実効アドレス算出（ＡＧ）ステージはウェイト状態とな
る。
命令（Ａ１）の実行処理がサイクル■５で終了 −し
て状態フラグが確定すると、分岐条件の成立／不成立が
決定される。
て状態フラグが確定すると、分岐条件の成立／不成立が
決定される。
分岐条件が成立した場合には、算出された分岐先アドレ
スがＡＧＬ１１７からＰＣＩ２３に与えられてセットさ
れる。これにより、サイクルＴ６で条件分岐命令（ＢＣ
Ｃ）の実行が開始されると同時に、ＰＣＩ２３にセット
された分岐先アドレスにしたがってメモリ３から分岐先
命令（Ｃ１）が読出されてプリフェッチされ、命令バッ
ファ２１に格納される。この侵、分岐先命令はサイクル
Ｔ７でデコードされ、条件分岐命令（ＢＣＣ）の実行処
理が終了した直後のサイクルＴ８で実効アドレスの算出
と同時に実行処理が行なわれる。寸なわら、分岐先命令
（Ｃ１）は、第３図に示すように、条件分岐命令（ＢＣ
Ｃ）の処理が終了した次のサイクルで実行処理されるこ
とになる。
スがＡＧＬ１１７からＰＣＩ２３に与えられてセットさ
れる。これにより、サイクルＴ６で条件分岐命令（ＢＣ
Ｃ）の実行が開始されると同時に、ＰＣＩ２３にセット
された分岐先アドレスにしたがってメモリ３から分岐先
命令（Ｃ１）が読出されてプリフェッチされ、命令バッ
ファ２１に格納される。この侵、分岐先命令はサイクル
Ｔ７でデコードされ、条件分岐命令（ＢＣＣ）の実行処
理が終了した直後のサイクルＴ８で実効アドレスの算出
と同時に実行処理が行なわれる。寸なわら、分岐先命令
（Ｃ１）は、第３図に示すように、条件分岐命令（ＢＣ
Ｃ）の処理が終了した次のサイクルで実行処理されるこ
とになる。
このように、予め条件分岐命令（Ｂｅｅ）の分岐先アド
レスを算出しておき、条件分岐命令（ＢＣＯ）の実行が
終了する以前に分岐先命令（Ｃ１）のブリフェッチを開
始するようにしているので、条件分岐命令（ＢＣＣ）の
実行サイクル数分だけ分岐先命令の７エツチを早めるこ
とができるようになる。
レスを算出しておき、条件分岐命令（ＢＣＯ）の実行が
終了する以前に分岐先命令（Ｃ１）のブリフェッチを開
始するようにしているので、条件分岐命令（ＢＣＣ）の
実行サイクル数分だけ分岐先命令の７エツチを早めるこ
とができるようになる。
これにより、条件分岐命令の実行処理によるバイブライ
ンのステージに中断を生じることは防止され、処理効率
を高めることができる。
ンのステージに中断を生じることは防止され、処理効率
を高めることができる。
次に、分岐条件が不成立の場合について説明する。分岐
先アドレスが算出された後、分岐条件の不成立が判明し
た場合には、算出された分岐先アドレスはＰ（１２３に
セットされず、分岐先命令のフェッチは行なわれない。
先アドレスが算出された後、分岐条件の不成立が判明し
た場合には、算出された分岐先アドレスはＰ（１２３に
セットされず、分岐先命令のフェッチは行なわれない。
したがって、条件分岐命令の次の命令（Ａ３）がすでに
命令バッファ２１に格納されている場合には、この命令
（Ａ３）がポインタの指示により読出されてデコードが
開始される。
命令バッファ２１に格納されている場合には、この命令
（Ａ３）がポインタの指示により読出されてデコードが
開始される。
一方、分岐先アドレスの算出が終了する前に、分岐条件
の不成立が判明した場合には、分岐先アドレスの算出を
行なうが、算出された分岐先アドレスのＰＣＩ２３への
セットは行なわない。すなわら、分岐先アドレスの算出
が終了する前に、分岐条件の不成立が判明した場合であ
っても、分岐先アドレスを算出することにより、命令バ
ッファ２１から条件分岐命令（ＢＣＣ）のディスプレー
スメントを読出して、命令バッファ２１のポインタを第
４図（Ｃ）に示すように、条件分岐命令（ＢＣＣ）の次
の命令（Ａ３）のオペコードを指示するようにさせる。
の不成立が判明した場合には、分岐先アドレスの算出を
行なうが、算出された分岐先アドレスのＰＣＩ２３への
セットは行なわない。すなわら、分岐先アドレスの算出
が終了する前に、分岐条件の不成立が判明した場合であ
っても、分岐先アドレスを算出することにより、命令バ
ッファ２１から条件分岐命令（ＢＣＣ）のディスプレー
スメントを読出して、命令バッファ２１のポインタを第
４図（Ｃ）に示すように、条件分岐命令（ＢＣＣ）の次
の命令（Ａ３）のオペコードを指示するようにさせる。
これにより、分岐条件が不成立の場合にあっても、条件
分岐命令（ＢＯＣ）の次に命令（Ａ３）のオペコードが
命令バッファ２１から読出されて、正常な読出動作が行
なわれることになる。
分岐命令（ＢＯＣ）の次に命令（Ａ３）のオペコードが
命令バッファ２１から読出されて、正常な読出動作が行
なわれることになる。
ここで、分岐条件が不成立の場合に、分岐先アドレスの
算出を行なうことなく、条件分岐命令（ＢＯＯ）のディ
スプレースメントの語数弁だけポインタを進めて、条件
分岐命令（ＢＣＣ）の次に命令（Ａ３）のオペコードを
読出すようにポインタを制御する方法が考えられる。し
かしながら、このようなＩＩＪｗＪ方法では、分岐条件
が成立した時と成立しない時とでポインタの制御を変え
なければならない。このため、命令バッフ？２１の制御
論理が複雑となる。これに対して、この発明の実施例で
は、分岐条件の成立、不成立にかかわらず、命令バッフ
ァ２１は通常の動作を行なえばよいので、余分な構成を
設ける必要がなくなるとともに命令バッファ２１の制御
論理を簡単化することができるようになる。
算出を行なうことなく、条件分岐命令（ＢＯＯ）のディ
スプレースメントの語数弁だけポインタを進めて、条件
分岐命令（ＢＣＣ）の次に命令（Ａ３）のオペコードを
読出すようにポインタを制御する方法が考えられる。し
かしながら、このようなＩＩＪｗＪ方法では、分岐条件
が成立した時と成立しない時とでポインタの制御を変え
なければならない。このため、命令バッフ？２１の制御
論理が複雑となる。これに対して、この発明の実施例で
は、分岐条件の成立、不成立にかかわらず、命令バッフ
ァ２１は通常の動作を行なえばよいので、余分な構成を
設ける必要がなくなるとともに命令バッファ２１の制御
論理を簡単化することができるようになる。
なお、この発明は上記に限るものではなく、例えば、第
５図に示すように、命令バッフ？２１へのディスプレー
スメントの要求を示すＤＩＳ信号を、命令コードのオペ
コードがＩＤＵ１５でデコードされて、アドレッシング
モードが判明した後、ＩＤＬＪ１５から命令バッファ２
１に与えるようにしてもよい。
５図に示すように、命令バッフ？２１へのディスプレー
スメントの要求を示すＤＩＳ信号を、命令コードのオペ
コードがＩＤＵ１５でデコードされて、アドレッシング
モードが判明した後、ＩＤＬＪ１５から命令バッファ２
１に与えるようにしてもよい。
［発明の効果］
以上説明したように、この発明によれば、分岐命令がデ
コードされた時に分岐先アドレスを算出して、少なくと
も分岐命令の実行処理が終了する前に算出された分岐先
アドレスにしたがって分岐先命令をプリフェッチするよ
うにしたので、構成を著しく増大させることなく、分岐
命令の実行処理効率を高め、装置全体としての処理能力
を向上させることができる。
コードされた時に分岐先アドレスを算出して、少なくと
も分岐命令の実行処理が終了する前に算出された分岐先
アドレスにしたがって分岐先命令をプリフェッチするよ
うにしたので、構成を著しく増大させることなく、分岐
命令の実行処理効率を高め、装置全体としての処理能力
を向上させることができる。
第１図はこの発明の一実施例に係る情報処理袋ｄの構成
を示すブロック図、第２図は第１図に示す情報処理装置
で処理される命令の構成を示す図、第３図は第１図に示
す情報処理装置のタイミングチャート図、第４図（Ａ）
乃至同図（Ｃ）は第１図における命令バッファの格納状
態を示す図、第５図はこの発明の他の実施例に係る情報
処理の構成を示すブロック図、第６図は従来の情報処理
装置の構成を示すブロック図、第７図は第６図に示す情
報処理装置のタイミングチャート図である。 １１・・・ＣＰＵ部 １３・・・命令フェッチユニット １５・・・命令デコードユニット １７・・・実効アドレス生成ユニット １９・・・実行ユニット ２１・・・命令バッファ
を示すブロック図、第２図は第１図に示す情報処理装置
で処理される命令の構成を示す図、第３図は第１図に示
す情報処理装置のタイミングチャート図、第４図（Ａ）
乃至同図（Ｃ）は第１図における命令バッファの格納状
態を示す図、第５図はこの発明の他の実施例に係る情報
処理の構成を示すブロック図、第６図は従来の情報処理
装置の構成を示すブロック図、第７図は第６図に示す情
報処理装置のタイミングチャート図である。 １１・・・ＣＰＵ部 １３・・・命令フェッチユニット １５・・・命令デコードユニット １７・・・実効アドレス生成ユニット １９・・・実行ユニット ２１・・・命令バッファ
Claims (2)
- （１）パイプライン制御方式により命令の実行処理が制
御される情報処理装置にして、 実行処理しようとする命令をフェッチして格納する格納
手段と、 前記格納手段に格納された命令をデコードし、デコード
結果にしたがつて実効アドレスの算出を指令するデコー
ド手段と、 前記デコード手段から与えられる指令を受けて、デコー
ドされた命令の実効アドレスを算出し、デコードされた
命令が分岐命令である場合には分岐命令の分岐先アドレ
スを少なくとも分岐命令の実行処理が終了する前に分岐
先命令をプリフエツチするために算出する実効アドレス
算出手段と、前記デコード手段によつてデコードされた
命令を実行処理する実行手段と を有することを特徴とする情報処理装置。 - （２）前記実効アドレス算出手段は、分岐命令における
分岐条件が不成立の場合であつても、分岐命令の次に実
行処理される命令が前記格納手段から読出されるように
、分岐条件の成立、不成立にかかわらず分岐先アドレス
を算出することを特徴とする請求項１記載の情報処理装
置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63007035A JP2723238B2 (ja) | 1988-01-18 | 1988-01-18 | 情報処理装置 |
| US07/272,948 US5237664A (en) | 1988-01-18 | 1988-11-18 | Pipeline circuit |
| DE3855629T DE3855629T2 (de) | 1988-01-18 | 1988-12-15 | Verzweigungsschaltung für einen Pipeline-Prozessor |
| EP88121006A EP0324952B1 (en) | 1988-01-18 | 1988-12-15 | Branching circuit for a pipelined processor |
| KR1019890000482A KR920009999B1 (ko) | 1988-01-18 | 1989-01-18 | 정보처리장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63007035A JP2723238B2 (ja) | 1988-01-18 | 1988-01-18 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01183737A true JPH01183737A (ja) | 1989-07-21 |
| JP2723238B2 JP2723238B2 (ja) | 1998-03-09 |
Family
ID=11654782
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63007035A Expired - Lifetime JP2723238B2 (ja) | 1988-01-18 | 1988-01-18 | 情報処理装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5237664A (ja) |
| EP (1) | EP0324952B1 (ja) |
| JP (1) | JP2723238B2 (ja) |
| KR (1) | KR920009999B1 (ja) |
| DE (1) | DE3855629T2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE68928937T2 (de) * | 1988-12-27 | 1999-07-01 | Fujitsu Ltd | Steuerungssystem und -verfahren zum Instruction Fetch |
| JP2761688B2 (ja) * | 1992-02-07 | 1998-06-04 | 三菱電機株式会社 | データ処理装置 |
| US5574887A (en) * | 1993-09-20 | 1996-11-12 | Apple Computer, Inc. | Apparatus and method for emulation routine pointer prefetch |
| US5408622A (en) * | 1993-09-23 | 1995-04-18 | Apple Computer, Inc. | Apparatus and method for emulation routine control transfer via host jump instruction creation and insertion |
| US5748976A (en) * | 1993-10-18 | 1998-05-05 | Amdahl Corporation | Mechanism for maintaining data coherency in a branch history instruction cache |
| DE19945940C2 (de) * | 1999-09-24 | 2002-01-17 | Infineon Technologies Ag | Verfahren und Vorrichtung zur Bearbeitung bedingter Sprungbefehle in einem Prozessor mit PIPELINE-Rechnerarchitektur |
| JP4159586B2 (ja) * | 2006-08-03 | 2008-10-01 | エヌイーシーコンピュータテクノ株式会社 | 情報処理装置および情報処理の高速化方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51138355A (en) * | 1975-05-26 | 1976-11-29 | Hitachi Ltd | Processing apparatus with a high speed branching feature |
| JPS5318931A (en) * | 1976-08-06 | 1978-02-21 | Hitachi Ltd | Information processor |
| JPS57114949A (en) * | 1981-01-05 | 1982-07-17 | Nec Corp | Data processor |
| JPS61289429A (ja) * | 1985-06-18 | 1986-12-19 | Matsushita Electric Ind Co Ltd | 演算処理装置 |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3881173A (en) * | 1973-05-14 | 1975-04-29 | Amdahl Corp | Condition code determination and data processing |
| JPS573142A (en) * | 1980-06-04 | 1982-01-08 | Matsushita Electric Ind Co Ltd | Instruction prefetching system |
| US4430706A (en) * | 1980-10-27 | 1984-02-07 | Burroughs Corporation | Branch prediction apparatus and method for a data processing system |
| JPS5848144A (ja) * | 1981-09-16 | 1983-03-22 | Nec Corp | デ−タ処理装置の分岐命令制御方式 |
| US4435756A (en) * | 1981-12-03 | 1984-03-06 | Burroughs Corporation | Branch predicting computer |
| US4742451A (en) * | 1984-05-21 | 1988-05-03 | Digital Equipment Corporation | Instruction prefetch system for conditional branch instruction for central processor unit |
| JPH0769818B2 (ja) * | 1984-10-31 | 1995-07-31 | 株式会社日立製作所 | デ−タ処理装置 |
| JPS61229134A (ja) * | 1985-04-03 | 1986-10-13 | Nec Corp | マイクロコンピユ−タ |
| JPH0789319B2 (ja) * | 1985-04-22 | 1995-09-27 | 株式会社日立製作所 | デ−タ処理装置における先行制御装置 |
| US4679141A (en) * | 1985-04-29 | 1987-07-07 | International Business Machines Corporation | Pageable branch history table |
| CA1254661A (en) * | 1985-06-28 | 1989-05-23 | Allen J. Baum | Method and means for instruction combination for code compression |
| US4777587A (en) * | 1985-08-30 | 1988-10-11 | Advanced Micro Devices, Inc. | System for processing single-cycle branch instruction in a pipeline having relative, absolute, indirect and trap addresses |
| DE3650473T2 (de) * | 1985-11-08 | 1996-08-14 | Nippon Electric Co | Mikroprogrammsteuereinheit |
| US4853840A (en) * | 1986-01-07 | 1989-08-01 | Nec Corporation | Instruction prefetching device including a circuit for checking prediction of a branch instruction before the instruction is executed |
| WO1987005417A1 (en) * | 1986-02-28 | 1987-09-11 | Nec Corporation | Instruction prefetch control apparatus |
| US4991080A (en) * | 1986-03-13 | 1991-02-05 | International Business Machines Corporation | Pipeline processing apparatus for executing instructions in three streams, including branch stream pre-execution processor for pre-executing conditional branch instructions |
| JPS6393041A (ja) * | 1986-10-07 | 1988-04-23 | Mitsubishi Electric Corp | 計算機 |
| JP2603626B2 (ja) * | 1987-01-16 | 1997-04-23 | 三菱電機株式会社 | データ処理装置 |
-
1988
- 1988-01-18 JP JP63007035A patent/JP2723238B2/ja not_active Expired - Lifetime
- 1988-11-18 US US07/272,948 patent/US5237664A/en not_active Expired - Fee Related
- 1988-12-15 DE DE3855629T patent/DE3855629T2/de not_active Expired - Fee Related
- 1988-12-15 EP EP88121006A patent/EP0324952B1/en not_active Expired - Lifetime
-
1989
- 1989-01-18 KR KR1019890000482A patent/KR920009999B1/ko not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51138355A (en) * | 1975-05-26 | 1976-11-29 | Hitachi Ltd | Processing apparatus with a high speed branching feature |
| JPS5318931A (en) * | 1976-08-06 | 1978-02-21 | Hitachi Ltd | Information processor |
| JPS57114949A (en) * | 1981-01-05 | 1982-07-17 | Nec Corp | Data processor |
| JPS61289429A (ja) * | 1985-06-18 | 1986-12-19 | Matsushita Electric Ind Co Ltd | 演算処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5237664A (en) | 1993-08-17 |
| EP0324952A2 (en) | 1989-07-26 |
| EP0324952B1 (en) | 1996-10-23 |
| KR920009999B1 (ko) | 1992-11-10 |
| EP0324952A3 (en) | 1991-09-25 |
| DE3855629T2 (de) | 1997-03-27 |
| JP2723238B2 (ja) | 1998-03-09 |
| DE3855629D1 (de) | 1996-11-28 |
| KR890012226A (ko) | 1989-08-25 |
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