JPS61289429A - 演算処理装置 - Google Patents
演算処理装置Info
- Publication number
- JPS61289429A JPS61289429A JP13233585A JP13233585A JPS61289429A JP S61289429 A JPS61289429 A JP S61289429A JP 13233585 A JP13233585 A JP 13233585A JP 13233585 A JP13233585 A JP 13233585A JP S61289429 A JPS61289429 A JP S61289429A
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- JP
- Japan
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- branch
- branched
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
あらかじめ次の命令を待ち行列記憶レジスタに取込みな
がら、命令を実行する演算処理装置に関するものである
。
がら、命令を実行する演算処理装置に関するものである
。
従来の技術
従来の演算処理装置は、第２図に示すように、一つの待
ち行列記憶レジスタ１１と一つのプリフェッチカウンタ
１２を持ち、外部データバスが使われていない時間を利
用して、命令の実行と並行して、その命令以降の命令を
フェッチして待ち行列記憶レジスタ１１に待機させてお
く。このような構成によって、実行中の命令が終了する
と直ちに待ち行列記憶レジスタ１１１Ｃ格納されていた
次の命令を命令レジスタ１３へ送って実行を開始するこ
とができ、命令の７エツチに要する時間を除いて処理速
度を上げていた。
ち行列記憶レジスタ１１と一つのプリフェッチカウンタ
１２を持ち、外部データバスが使われていない時間を利
用して、命令の実行と並行して、その命令以降の命令を
フェッチして待ち行列記憶レジスタ１１に待機させてお
く。このような構成によって、実行中の命令が終了する
と直ちに待ち行列記憶レジスタ１１１Ｃ格納されていた
次の命令を命令レジスタ１３へ送って実行を開始するこ
とができ、命令の７エツチに要する時間を除いて処理速
度を上げていた。
発明が解決しようとする問題点
このような従来の演算処理装置では、分岐命令を実行し
て分岐が生じた場合、それまですでに待ち行列記憶レジ
スタに取込まれていた命令は全て無効になり、分岐先の
命令を取込むまで演算処理装置は何もできなくなり、性
能の低下を引き起こすという問題があった。
て分岐が生じた場合、それまですでに待ち行列記憶レジ
スタに取込まれていた命令は全て無効になり、分岐先の
命令を取込むまで演算処理装置は何もできなくなり、性
能の低下を引き起こすという問題があった。
本発明はかかる点に鑑みてなされたもので、命令の分岐
が生じた場合でも休みなく連続して命令の実行が可能な
演算処理装置を提供することを目的としている。
が生じた場合でも休みなく連続して命令の実行が可能な
演算処理装置を提供することを目的としている。
問題点を解決するための手段
本発明は上記問題点を解決するため、待ち行列記憶レジ
スタとブリフェッチカウンタをそれぞれ複数持ち、分岐
命令を実行する前に１分岐検出回路によって分岐命令を
検出し、分岐先の命令を実行中の待ち行列記憶レジスタ
とは別の待ち行列記憶レジスタに格納し、分岐が生じた
時にスイッチによって待ち行列記憶レジスタを切り換え
るものである。
スタとブリフェッチカウンタをそれぞれ複数持ち、分岐
命令を実行する前に１分岐検出回路によって分岐命令を
検出し、分岐先の命令を実行中の待ち行列記憶レジスタ
とは別の待ち行列記憶レジスタに格納し、分岐が生じた
時にスイッチによって待ち行列記憶レジスタを切り換え
るものである。
作 用
本発明は上記した構成により、分岐が生じた時にはすで
に分岐先の命令が待ち行列記憶レジスタに取込まれてい
るため、演算処理装置を休ませることなく直ちに分岐先
の命令を実行できる。
に分岐先の命令が待ち行列記憶レジスタに取込まれてい
るため、演算処理装置を休ませることなく直ちに分岐先
の命令を実行できる。
実施例
第１図は本発明の演算処理装置の、待ち行列記憶レジス
タが二個の場合の一実施例を示すブロック図である。第
１図において、１及び２は待ち行列記憶レジスタであっ
て、それぞれプリフェッチした命令とその番地を組にし
て格納し、実行されるまで待機させる。３及び４はプリ
フェッチカウンタであって、フェッチすべき命令の番地
を格納しておいて、フェッチする時、外部のアドレスバ
スへその番地を出力し、フェッチ後その番地をインクリ
メントする。６及び６は分岐検出回路である。７は命令
レジスタであって、実行中の命令を格納する。８はスイ
ッチであって、ブリフェッチカウンタ３を用いてフェッ
チした命令は待ち行列記憶レジスタ１へ、ブリフェッチ
カウンタ４を用いてフェッチした命令は待ち行列記憶レ
ジスタ２へ格納されるように制御する。９はスイッチで
あって、次に実行すべき命令を格納した待ち行列記憶レ
ジスタを選択する。
タが二個の場合の一実施例を示すブロック図である。第
１図において、１及び２は待ち行列記憶レジスタであっ
て、それぞれプリフェッチした命令とその番地を組にし
て格納し、実行されるまで待機させる。３及び４はプリ
フェッチカウンタであって、フェッチすべき命令の番地
を格納しておいて、フェッチする時、外部のアドレスバ
スへその番地を出力し、フェッチ後その番地をインクリ
メントする。６及び６は分岐検出回路である。７は命令
レジスタであって、実行中の命令を格納する。８はスイ
ッチであって、ブリフェッチカウンタ３を用いてフェッ
チした命令は待ち行列記憶レジスタ１へ、ブリフェッチ
カウンタ４を用いてフェッチした命令は待ち行列記憶レ
ジスタ２へ格納されるように制御する。９はスイッチで
あって、次に実行すべき命令を格納した待ち行列記憶レ
ジスタを選択する。
今、実行中の命令以降の命令が、ブリフェッチカウンタ
３を用いてフェッチされ、その時の番地と供に待ち行列
１に格納されているとする。もし、実行中の命令の次の
命令が分岐命令であるならば、分岐検出回路６で検出さ
れて、実行中の命令とは独立に分岐先の番地を計算する
。この時、必要に応じてその分岐命令と組にして格納さ
れていた番地を用いて分岐先の番地を計算する（例えば
、分岐命令の番地から相対的な番地への分岐の場合）。
３を用いてフェッチされ、その時の番地と供に待ち行列
１に格納されているとする。もし、実行中の命令の次の
命令が分岐命令であるならば、分岐検出回路６で検出さ
れて、実行中の命令とは独立に分岐先の番地を計算する
。この時、必要に応じてその分岐命令と組にして格納さ
れていた番地を用いて分岐先の番地を計算する（例えば
、分岐命令の番地から相対的な番地への分岐の場合）。
そして、分岐先の番地はブリフェッチカウンタ４へ格納
され、分岐先の命令をフェッチし待ち行列記憶レジスタ
２へ格納する。その後、分岐命令が命令レジスタ７へ送
られ実行され、前の命令の実行結果などによって分岐が
生じたならば、スイッチ９を待ち行列記憶レジスタ２の
側へ切り換えて、すでに格納されている分岐先の命令を
命令レジスタ７に取込んで実行する。分岐が生じないな
らば、そのまま待ち行列記憶レジスタ１に格納されてい
る次の命令を実行する◇分岐が生じるたびに、上に述べ
た動作を行ない、スイッチ９で待ち行列記憶レジスタを
交互に切り換えて実行を続ける。
され、分岐先の命令をフェッチし待ち行列記憶レジスタ
２へ格納する。その後、分岐命令が命令レジスタ７へ送
られ実行され、前の命令の実行結果などによって分岐が
生じたならば、スイッチ９を待ち行列記憶レジスタ２の
側へ切り換えて、すでに格納されている分岐先の命令を
命令レジスタ７に取込んで実行する。分岐が生じないな
らば、そのまま待ち行列記憶レジスタ１に格納されてい
る次の命令を実行する◇分岐が生じるたびに、上に述べ
た動作を行ない、スイッチ９で待ち行列記憶レジスタを
交互に切り換えて実行を続ける。
発明の効果
以上述べてきた°ように、本発明によれば、分岐命令に
よって分岐が生じた場合でも、演算処理装置を止めるこ
となく続けて命令の実行ができ実用的にきわめて有用で
ある。
よって分岐が生じた場合でも、演算処理装置を止めるこ
となく続けて命令の実行ができ実用的にきわめて有用で
ある。
第１図は本発明の一実施例における演算処理装置のブロ
ック図、第２図は従来の演算処理装置のブロック図であ
る。 １．２及び１１・・・・・・待ち行列記憶レジスタ、３
゜４及び１２・・・・・・ブリフェッチカウンタ、６及
びｅ・・・・・・分岐検出回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第２
図 （ａ） Ｃｂ）
ック図、第２図は従来の演算処理装置のブロック図であ
る。 １．２及び１１・・・・・・待ち行列記憶レジスタ、３
゜４及び１２・・・・・・ブリフェッチカウンタ、６及
びｅ・・・・・・分岐検出回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第２
図 （ａ） Ｃｂ）
Claims (1)
- 命令とその命令が格納されていた番地とを組にして格納
する待ち行列記憶レジスタを複数個持ち、命令をプリフ
ェッチする際に用いる番地を格納するプリフェッチカウ
ンタを前記待ち行列記憶レジスタに対してそれぞれ一つ
ずつ持ち、前記複数の待ち行列のうち一つを選択して実
行するためのスイッチを持ち、前記複数の待ち行列記憶
レジスタにそれぞれ一つずつ接続された分岐検出回路に
よって、前記複数の待ち行列記憶レジスタに格納された
命令が分岐命令であるかどうかをその命令の実行前に検
出して、前記複数の待ち行列記憶レジシタのうち前記ス
イッチで選択されていない待ち行列記憶レジスタに分岐
先の命令を格納するごとき構成をもつことを特徴とする
演算処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13233585A JPS61289429A (ja) | 1985-06-18 | 1985-06-18 | 演算処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13233585A JPS61289429A (ja) | 1985-06-18 | 1985-06-18 | 演算処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61289429A true JPS61289429A (ja) | 1986-12-19 |
Family
ID=15078919
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13233585A Pending JPS61289429A (ja) | 1985-06-18 | 1985-06-18 | 演算処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61289429A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01126732A (ja) * | 1987-11-12 | 1989-05-18 | Matsushita Electric Ind Co Ltd | 情報処理装置 |
| JPH01183737A (ja) * | 1988-01-18 | 1989-07-21 | Toshiba Corp | 情報処理装置 |
| JPH02287626A (ja) * | 1989-04-28 | 1990-11-27 | Toshiba Corp | パイプライン方式の分岐命令制御装置 |
-
1985
- 1985-06-18 JP JP13233585A patent/JPS61289429A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01126732A (ja) * | 1987-11-12 | 1989-05-18 | Matsushita Electric Ind Co Ltd | 情報処理装置 |
| JPH01183737A (ja) * | 1988-01-18 | 1989-07-21 | Toshiba Corp | 情報処理装置 |
| JPH02287626A (ja) * | 1989-04-28 | 1990-11-27 | Toshiba Corp | パイプライン方式の分岐命令制御装置 |
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