JPH0311430A - フエッチアクセス時の異常処理方法 - Google Patents
フエッチアクセス時の異常処理方法Info
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- JPH0311430A JPH0311430A JP1145074A JP14507489A JPH0311430A JP H0311430 A JPH0311430 A JP H0311430A JP 1145074 A JP1145074 A JP 1145074A JP 14507489 A JP14507489 A JP 14507489A JP H0311430 A JPH0311430 A JP H0311430A
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- 230000005856 abnormality Effects 0.000 title claims abstract description 27
- 238000003672 processing method Methods 0.000 title 1
- 230000007704 transition Effects 0.000 claims abstract description 6
- 238000000034 method Methods 0.000 claims description 4
- 230000003213 activating effect Effects 0.000 claims description 2
- 230000002159 abnormal effect Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 238000001514 detection method Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Advance Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ブリフェッチ機能をもつマイクロプログラ
ム制御方式のプロセッサによる、フェッチアクセス時の
異常を検出、処理するための方法に関する。
ム制御方式のプロセッサによる、フェッチアクセス時の
異常を検出、処理するための方法に関する。
ブリフェッチ（単にフェッチとも言う）とは、命令実行
に先立ってプログラム（命令）を読み込み、これを何段
かのレジスタまたはメモリで構成されるキュ （ＦＩＦ
Ｏ：ＦＩＲ３Ｔ ＩＮ ＦＩ Ｒ３Ｔ ＯＵＴ
５ＴＡＣＫ）に格納しておくことを言い、命令実行の
バス未使用状態を利用して行われるものである。なお、
ブランチ（分岐）命令が実行されるとキューはクリアさ
れ、飛び先アドレスから新たにフェッチが開始される。
に先立ってプログラム（命令）を読み込み、これを何段
かのレジスタまたはメモリで構成されるキュ （ＦＩＦ
Ｏ：ＦＩＲ３Ｔ ＩＮ ＦＩ Ｒ３Ｔ ＯＵＴ
５ＴＡＣＫ）に格納しておくことを言い、命令実行の
バス未使用状態を利用して行われるものである。なお、
ブランチ（分岐）命令が実行されるとキューはクリアさ
れ、飛び先アドレスから新たにフェッチが開始される。
このように、命令のフェッチと命令の実行とが分離され
、命令の実行とは無関係にフェッチされた命令を格納し
ていく方式では、フェッチと命令実行のそれぞれに異常
処理機能を持たせるのが普通である。すなわち、フェッ
チ時にパリティエラーを含むアクセス異常が検出される
と、その場でハードウェア割り込みが生じ、フェッチま
たは命令実行を停止して異常処理を行う。なお、命令実
行時のアクセス異常についても同様に、フェッチまたは
命令実行を停止して異常処理を行う。
、命令の実行とは無関係にフェッチされた命令を格納し
ていく方式では、フェッチと命令実行のそれぞれに異常
処理機能を持たせるのが普通である。すなわち、フェッ
チ時にパリティエラーを含むアクセス異常が検出される
と、その場でハードウェア割り込みが生じ、フェッチま
たは命令実行を停止して異常処理を行う。なお、命令実
行時のアクセス異常についても同様に、フェッチまたは
命令実行を停止して異常処理を行う。
このことを概念的に示すのが、第３図である。
同図において、■はプリフェッチキュー ２は命令実行
部である。つまり、プリフェッチキュー１はフェッチさ
れた命令を格納し、命令実行部２はキュー１に格納され
た命令を、その格納部に応じて順次実行するが、割り込
み要求が入ると、命令実行を停止して異常処理を行う、
と言うわけである。
部である。つまり、プリフェッチキュー１はフェッチさ
れた命令を格納し、命令実行部２はキュー１に格納され
た命令を、その格納部に応じて順次実行するが、割り込
み要求が入ると、命令実行を停止して異常処理を行う、
と言うわけである。
しかしながら、かかる方式には次のような問題がある。
すなわち、命令の実行に先立ってアクセス異常に対処す
るため、その前でブランチ（分岐）する命令が実行され
るなどして、フェッチアクセス異常の起きた命令がスキ
ップされる可能性があるにもかかわらず、異常処理を実
行してしまう。つまり、余計な処理が入ることになる。
るため、その前でブランチ（分岐）する命令が実行され
るなどして、フェッチアクセス異常の起きた命令がスキ
ップされる可能性があるにもかかわらず、異常処理を実
行してしまう。つまり、余計な処理が入ることになる。
したがって、この発明の課題はかかる余計な処理を省く
ことにある。
ことにある。
ブリフェッチ機能をもつマイクロプロセッサにてフェッ
チされる命令を格納し、ブランチ命令の実行にてリセッ
トされるプリフェッチキューに異常フラグ格納部を設け
、フェッチ時にパリティエラーを含むアクセス異常を検
出し、かつその後にブランチ命令が実行されないときに
限り、前記異常フラグをアクティブにした後、この異常
フラグを前記キューの遷移と同期して遷移させ、これと
対応する命令の実行時には、この命令のかわりにエラー
処理のための命令を実行する。
チされる命令を格納し、ブランチ命令の実行にてリセッ
トされるプリフェッチキューに異常フラグ格納部を設け
、フェッチ時にパリティエラーを含むアクセス異常を検
出し、かつその後にブランチ命令が実行されないときに
限り、前記異常フラグをアクティブにした後、この異常
フラグを前記キューの遷移と同期して遷移させ、これと
対応する命令の実行時には、この命令のかわりにエラー
処理のための命令を実行する。
ブランチ（分岐）命令が実行されるとキューはクリアさ
れることを利用し、ブランチ命令が実行されない時に限
り異常処理を実行するようにし、無駄な処理を省く。
れることを利用し、ブランチ命令が実行されない時に限
り異常処理を実行するようにし、無駄な処理を省く。
〔実施例］
第１図はこの発明の実施例を示すブロック図、第２Ａ図
、第２Ｂ図および第２Ｃ図はいずれも第１図の各部をわ
かり易く説明するための概念図である。
、第２Ｂ図および第２Ｃ図はいずれも第１図の各部をわ
かり易く説明するための概念図である。
第１図において、ＩＡは命令コードレジスタ、ＩＢは異
常フラグレジスタ、２はマイクロシーケンサ、制？；Ｊ
［ｌ ＲＯＭおよびパイプラインレジスタ等からなる命
令実行部、３は割込ベクタレジスタ、４はセレクタ、５
はアンドゲート、６はアクセス異常検出部である。
常フラグレジスタ、２はマイクロシーケンサ、制？；Ｊ
［ｌ ＲＯＭおよびパイプラインレジスタ等からなる命
令実行部、３は割込ベクタレジスタ、４はセレクタ、５
はアンドゲート、６はアクセス異常検出部である。
ＩＡとＩＢでプリフェッチキュー１が構成され（第１図
および第２Ａ図参照）、フェッチ時に第１図のアクセス
異常検出部６にてアクセス異常を検出すると、異常フラ
グレジスタＩＢの異常フラグをオンにし、プリフェッチ
キューｌの状態遷移に伴って、この異常フラグも第２Ｂ
図（イ）、（ロ）、（ハ）のように順次遷移するように
する。
および第２Ａ図参照）、フェッチ時に第１図のアクセス
異常検出部６にてアクセス異常を検出すると、異常フラ
グレジスタＩＢの異常フラグをオンにし、プリフェッチ
キューｌの状態遷移に伴って、この異常フラグも第２Ｂ
図（イ）、（ロ）、（ハ）のように順次遷移するように
する。
そして、この異常フラグ対応の命令が実行されるべきタ
イミングで異常フラグがオンしていれば、セレクタ４に
より割り込みベクタ（異常処理のためのプログラムの先
頭アドレス）が割込ベクタレジスタ３から出力される。
イミングで異常フラグがオンしていれば、セレクタ４に
より割り込みベクタ（異常処理のためのプログラムの先
頭アドレス）が割込ベクタレジスタ３から出力される。
このときの様子をわかり易く示すのが第２Ｃ図で、異常
フラグがオンのときはアンドゲート５が開き、その出力
がセレクタ４に与えられ、これによりセレクタ４は割込
ベクタレジスタ３の出力を選択することになる。
フラグがオンのときはアンドゲート５が開き、その出力
がセレクタ４に与えられ、これによりセレクタ４は割込
ベクタレジスタ３の出力を選択することになる。
このとき、アクセス異常の生じた命令が実行される前に
ブランチ等の命令が実行されると、プリフェッチキュー
１がクリアされ、異常フラグもクリアされるため、異常
処理は行われない。また、当該命令が実行される場合は
、本来の命令の替わりに割り込みが発生して異常処理が
実行されるため、タイミングずれ等の問題が生じるおそ
れもない 〔発明の効果〕 この発明によれば、ブランチ命令が実行されない時に限
り異常処理を実行するようにしたので、無駄な処理を省
くことができる利点がもたらされる。
ブランチ等の命令が実行されると、プリフェッチキュー
１がクリアされ、異常フラグもクリアされるため、異常
処理は行われない。また、当該命令が実行される場合は
、本来の命令の替わりに割り込みが発生して異常処理が
実行されるため、タイミングずれ等の問題が生じるおそ
れもない 〔発明の効果〕 この発明によれば、ブランチ命令が実行されない時に限
り異常処理を実行するようにしたので、無駄な処理を省
くことができる利点がもたらされる。
【図面の簡単な説明】
第１図はこの発明の実施例を示すブロック図、第２Ａ図
、第２Ｂ図および第２Ｃ図はいずれも第１図の各部をわ
かり易く説明するための概念図、第３図は従来例を説明
するための説明図である。 符号説明 １・・・プリフェッチキュー ＬＡ・・・命令コードレ
ジスタ、ＩＢ・・・異常フラグレジスタ、２・・・命令
実行部、３・・・割込ベクタレジスタ、４・・・セレク
タ、５・・・アンドゲート、６・・・アクセス異常検出
部。
、第２Ｂ図および第２Ｃ図はいずれも第１図の各部をわ
かり易く説明するための概念図、第３図は従来例を説明
するための説明図である。 符号説明 １・・・プリフェッチキュー ＬＡ・・・命令コードレ
ジスタ、ＩＢ・・・異常フラグレジスタ、２・・・命令
実行部、３・・・割込ベクタレジスタ、４・・・セレク
タ、５・・・アンドゲート、６・・・アクセス異常検出
部。
Claims (1)
- １）プリフェッチ機能をもつマイクロプロセッサにてフ
ェッチされる命令を格納し、ブランチ命令の実行にてリ
セットされるプリフェッチキューに異常フラグ格納部を
設け、フェッチ時にパリティエラーを含むアクセス異常
を検出し、かつその後にブランチ命令が実行されないと
きに限り、前記異常フラグをアクティブにした後、この
異常フラグを前記キューの遷移と同期して遷移させ、こ
れと対応する命令の実行時には、この命令のかわりにエ
ラー処理のための命令を実行することを特徴とするフェ
ッチアクセス時の異常処理方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1145074A JP2531791B2 (ja) | 1989-06-09 | 1989-06-09 | フエッチアクセス時の異常処理方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1145074A JP2531791B2 (ja) | 1989-06-09 | 1989-06-09 | フエッチアクセス時の異常処理方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0311430A true JPH0311430A (ja) | 1991-01-18 |
| JP2531791B2 JP2531791B2 (ja) | 1996-09-04 |
Family
ID=15376781
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1145074A Expired - Lifetime JP2531791B2 (ja) | 1989-06-09 | 1989-06-09 | フエッチアクセス時の異常処理方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2531791B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008217070A (ja) * | 2007-02-28 | 2008-09-18 | Fujitsu Ltd | コンピュータシステム及びメモリシステム |
| CN112486574A (zh) * | 2020-12-16 | 2021-03-12 | 江苏国科微电子有限公司 | 一种完成队列的回复管理方法、装置、设备及存储介质 |
| US11467045B2 (en) * | 2018-12-27 | 2022-10-11 | SIKA Dr. Siebert & Kühn GmbH & Co. KG | Calibration structure for calibrating a temperature sensor and methods therefore |
-
1989
- 1989-06-09 JP JP1145074A patent/JP2531791B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008217070A (ja) * | 2007-02-28 | 2008-09-18 | Fujitsu Ltd | コンピュータシステム及びメモリシステム |
| US8423834B2 (en) | 2007-02-28 | 2013-04-16 | Fujitsu Semiconductor Limited | Computer system and memory system |
| US11467045B2 (en) * | 2018-12-27 | 2022-10-11 | SIKA Dr. Siebert & Kühn GmbH & Co. KG | Calibration structure for calibrating a temperature sensor and methods therefore |
| CN112486574A (zh) * | 2020-12-16 | 2021-03-12 | 江苏国科微电子有限公司 | 一种完成队列的回复管理方法、装置、设备及存储介质 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2531791B2 (ja) | 1996-09-04 |
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