JPH01281534A

JPH01281534A - データ処理装置

Info

Publication number: JPH01281534A
Application number: JP11083488A
Authority: JP
Inventors: Nobuhiko Honda; 信彦本田; Toyohiko Yoshida; 豊彦吉田
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1988-05-07
Filing date: 1988-05-07
Publication date: 1989-11-13

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明はオペランドのフェッチを行うパイプライン処
理ステージを持ち、上記ステージによりメモリ空間上に
マツプされたＩ１０領域からのオペランドフェッチも可
能なデータ処理装置に関するものである。

〔従来の技術〕

第８図に従来のデータ処理装置を用いたデータ処理シス
テムの構成図を示す。

図において、（＋３１）は従来のデータ処理装置、（１
３２）はメモリ、（１３３）及び（１３４１はＩ１０デ
バイス、（＋３５）はアドレスバス、（１３６）はデー
タバス、（１３７）はコントロールバスを示ス。

従来のデータ処理装置ではメモリ空間にＩ１０デバイス
のアドレスを割り当てた場合、アドレスバス（１３５）
に出力するアドレスがメモリ　（１３２）を指し示すも
のなのか、Ｉ１０デバイス　（１３３）、　（＋３４）
を指し示すものなのかを区別する／）−ドウエアを持た
ないため、Ｉ１０デバイス　（１３３）、　（１３４）
に対してもメモリ（１３２）　と同様のアクセスを行う
。

〔発明が解決しようとする課題〕

オペランドプリフェッチを行うようなパイプライン構成
を持つデータ処理装置において、Ｉ１０デバイスに対し
てオペランドプリフェッチを行う場合、パイプラインキ
ャンセルによってＩ１０デバイスに対して行ったオペラ
ンドプリフェッチが無効とならないように、何らかの手
段を用いて先行する命令の実行がすべて完了するまで１
１０デバイスに対するオペランドプリフェッチを遅延さ
せる必要がある。従来のデータ処理装置では、アクセス
がＩ１０デバイスに対するものかどうかを区別する八−
ドウエアを持たないため、ハードウェア上でアクセスを
遅延させるような構成をとることができず、工１０デバ
イスに対するオペランドプリフェッチを遅延させるため
にはその命令の前にダミーの命令を挿入しておく、ある
いはＩ１０領域のアクセスのために特別の命令を用いる
など、ソフトウェア上で対処する必要があった。

また、命令フェッチや間接アドレッシングのためのアド
レスフェッチなど、Ｉ１０領域に対して行われること自
体が不合理なアクセスが存在するが、従来のデータ処理
゛装置では、アクセスがＩ１０デバイスに対するものか
どうかを区別するハードウェアを持たないため、Ｉ１０
デバイスに対するこのような不合理なアクセスを検出す
ることができず、これらを禁止することができなかった
。

この発明は、これらの課垣を解決するためになされたも
ので、メモリ空間にマツプされたＩ１０デバイスに対す
る無効なアクセスが生じないようなハードウェア構成の
データ処理装置を得ることを目的としている。

ｃＨ，’ｓを解決するための手段〕本発明は、アクセス要求アドレスをＩ１０領域と比較す
るＩ１０領域アクセス検出手段を備え、プリフェッチす
るオペランドのアドレスがＩ１０領域に含まれることが
上記Ｉ１０領域アクセス検出手段によって検出された場
合、先行する命令の実行がすべて完了し、オペランドプリフェッチが有効であることが確定するま
でオペランドプリフェッチを遅延させることを指示する
動作遅延手段と、上記動作遅延手段よりオペランドプリ
フェッチ動作の遅延が指示された場合、オペランドプリ
フェッチ動作を一時停止する動作制御手段と、上記動作
遅延手段よりオペランドプリフェッチ動作の遅延が指示
された場合、オペランドプリフェッチ動作の停止状態を
解除する専用ｆｌＪｔｌＪコードを生成する専用制御コ
ード生成手段とを設けたものである。また、命令フェッ
チやメモリ間接アドレッシングのためのアクセスがＩ１
０領域に対して行われるものかどうかを検出するＩ１０
領域アクセス検出手段を設け、これによりＩ１０領域に
対するアクセスが検出された場合、これらのアクセスを
抑止し、例外を発生ずるアクセス抑止手段を設けたもの
である。

〔作用〕

本発明では、Ｉ１０領域アクセス検出手段がオペランド
プリフエッヂ要求がＩ１０領域に対するものであること
を検出した場合、動作遅延手段がオペランドプリフェッ
チ動作の遅延を指示し、オペランドプリフェッチ動作制
御手段がオペランドプリフェッチ動作を停止し、専用制
御コード生成手段がＩ１０領域に対してオペランドプリ
フエッヂを行う命令のオペランドプリフェッチの停止状
態を解除する専用制御コードを生成する。Ｉ１０領域に
対してオペランドプリフェッチを行う命令に先行する命
令の処理がすべて終了し、このオペランドプリフェッチ
動作の停止状態を解除する専用制御コードが実行される
と、オペランドプリフェッチ動作の停止は解除され、Ｉ
１０領域に対してオペラン・ドブリフエッチが行われる
。

また、Ｉ１０領域アクセス検出手段が命令フェッチ要求
及びメモリ間接アドレッシングのためのアドレスフェッ
チ要求がＩ１０領域に対するものであることを検出した
場合、アクセス抑止手段がこれらのアクセスを抑止し、
例外を発生する。しかも、複数のＩ１０領域アクセス検
出手段を各アクセス部に設け、早期にｆ１０領域に対す
るアクセスを検出することにより、命令フェッチやメモ
リ間接アドレッシングのためのアクセスなど不当なＩ１
０領域アクセスが行われることを防ぐ。

〔発明の実施例〕

（１）機能ブロックの構成第６図に本発明のデータ処理装置のブロック図を示す。

本発明のデータ処理装置の内部をｍ能面に大きく分ける
と、命令フェッチ部（１）、命令デコード（２１、ｐｃ
計算部（３）、オペランドアドレス計算部（４）、マイ
クロＲＯＭ部（５）、データ演算部（６）、外部バスイ
ンターフェイス部（７）に分かれる。第６図では、その
他にＣＰＵ外部にアドレスを出力するアドレス出力回路
（８）とＣＰＵ外部とデータの入出力を行うデータ入出
力回路（９）を他の機能ブロック部と分けて示した。

（１，１）命令フェッチ部命令フェッチ部（１１にはブランチバッファ、命令キュ
ーとその制御部などがあり、次にフェッチすべき命令のアドレスを決定して、ブラン
チバッファやＣＰＵ外部の　メモリから命令をフェッチ
する。ブランチバッファへの命令登録も行う。

ブランチバッファは小規模であるためセレクティブキャ
ッシュとして動作する。プランチバッ２アの動作の詳細
はり昭６１−２０２０４１で詳しく述べられている。

次にフェッチすべき命令のアドレスは命令キューに入力
すべ−き命令のアドレスとして専用のカウンタで計算さ
れろ。分岐やジャンプが起きたときには、新たな命令の
アドレスが、ＰＣ計算部（３）やデータ演算部（６）よ
り転送されてくる。

ＣＰＵ外部のメモリから命令をフェッチするときは、外
部バスインターフェイス部（７）を通して、フェッチす
べき命令のアドレスをアドレス出力ｇ路（８）からＣＰ
Ｕ外部に出力し、データ入出力回路１９）から命令コー
ドをフェッチする。

バッファリングした命令コードのうち、命令デコード部
（２）で次にデコードすべき命令コードを命令デコード
部（２）に出力する。

（１，２）命令デコード部命令デコード部（２）では基本的に１６ビツト（ハーフ
ワード）単位に命令コードをデコードする。このブロッ
クには第１ハーフワードに含まれるオペコードをデコー
ドするＦＨＷデコーダ、第２、第３八−フワードに含ま
れるオペコードをデコードするＮＦＨＷデコーダ、アド
レッシングモードをデコードするアドレッシングモード
デコーダが含まれる。

さらにＦｌ（ＷデコーダやＮＦＩ（Ｗデコーダの出力を
さらにデコードして、マイクａ　ＲＯＭのエントリアド
レスを計算するデコーダ２、条件分岐命令の分岐予測を
行う分岐予測ａｌ講、オペランドアドレス計算のときの
パイプラインコンフリクトをチエツクするアドレス計算
コンフリクトチエツク機構も含まれる。

命令フェッチ部より入力された命令コードを２クロツク
にっき０〜６バイトデコードする。デコード結果のうち
、データ演算部（６）での演算に関する情報がマイクロ
ＲＯＭ部（５）に、オペランドアドレス計算に関係する
情報がオペランドアドレス計算部（４）に、ＰＣ計算に
関係する情報がＰＣ計算部（３）に、それぞれ出力され
る。

（１，３）　マイクロＲＯＭ部マイクロＲＯＭ部（５）には主にデータ５１２算部（６
）を制御するマイクロプログラムが格納されているマイ
クロＲＯＭ　、マイクロシーケンサ、マイクロ命令テコ
ードなどが含まれる。マイクロ命令はマイクロＲＯＭか
ら２クロツクに１度読み出される。マイクロシーケンサ
はマイクロプログラムで示されるシーケンス処理の他に
、例外、割込、トラップ（この３つをあわせてＥＩＴと
呼ぶ）の処理をハードウェア的に受付ける。

また、マイクロＲＯＭ部はストアバッファの管理も行う
。マイクｏ　ＲＯＭ部には命令コードに依存しない割込
みや演算実行結果によるフラッグ情報と、デコーダ２の
出力など命令デコード部の出力が入力されろ。マイクロ
デコーダの出力は主にデータ演算部（６）に対して出力
されるが、ジャンプ命令の実行による先行処理中止情報
など一部の情報は他のブロックへも出力される。

（１，４）オペランドアドレス計算部オペランドアドレス計算部（４）Ｃよ、命令デコード部
（２）のアドレスデコーダなどから出力されたオペラン
ドアドレス計算に関係する情報によりハードワイヤード
制卸される。このブロックではオペランドのアドレス計
算に関するほとんどの処理が行われる。メモリ間接アド
レシングのためのメモリアクセスのアドレスやオペラン
ドアドレスがメモリにマツプされたＩ１０領域に入るか
どうかのチエツクも行われる。

アドレス計Ｗ　結ｉは外部バスインターフェイス部（刀
に送られる。アドレス計算に必要な汎用レジスタやプロ
グラムカウンタの値はデータ演算部より入力される。

メモリ間接アドレッシングを行うときは外部バスインタ
ーフェイス部（７）を通してアドレス出力回路（８）か
らＣＰＩＪ外部に参照すべきメモリアドレスを出力し、
データ入出力部（９）から入力された間接アドレス値を
命令デコード部（２）を通してフェッチする。

（１，５）ＰＣ計算部ＰＣ計算部（３）は命令デコード部（２）から出力され
るＰＣ計算に関係する情報でハードワイヤードに制御さ
れ、命令のＰＣ値を計算する。本特許のデータ処理装置
は可変長命令セットを持っており、命令をデコードして
みないとその命令の長さが判らない。

ＰＣ計算部（３）は、命令デコード部（２）から出力さ
れる命令長をデコード中の命令のＰＣ値に加算すること
によりつぎの命令のＰＣ値を作り出す。また、命令デフ
ード部（２）が、分岐命令をデコードしてデコード段階
での分岐を指示したときは命令長の代わりに分岐変位を
分岐命令のＰＣ値に加算することにより分岐先命令のＰ
Ｃ値を計算する。分岐命令に対して命令デコード段階で
分岐を行うことを本発明のデータ処理装置ではブリブラ
ンチと呼ぶ。プリブランチの方法については特願昭６１
−２０４５００と豊！昭６１−２００５’５７で詳しく
述べられている。

ＰＣ計算部（３）の計算結果は各命令のＰＣ値として命
令のデコード結果とともに出力されるほか、ブリブラン
チ時には、次にデコードすべき命令のアドレスとして命
令ツイツチ部に出力される。

また、次に命令デコード部（２）でデコードされる命令
の分岐予測のためのアドレスにも使用される。

分岐予測の方法については特願昭６２−８３９４で詳し
く述べられている。

（１，６）データ演算部データ演算部（６）はマイクロプログラムにより制御さ
れ、マイクロＲＯＩＪ部（５）の出力情報に従い、各命
令の機能を実現するのに必要な演算をレジスタと演算器
で実行する。オペランドアドレス計算部（４）で計算さ
れたアドレスを外部バスインターフェイス部（７）を通
して得ろ場合や、そのアドレスでフェッチを行ったオペ
ランドをデータ入出力＠　略（９１から得る場合もある
。

演算器としてはＡＬＵ　、バレルシック、プライオリテ
ィエンコーグやカウンタ、シフトレジスタなどがある。

レジスタと主な演算器の間は３バスで結合されており、
１つのレジスタ間演算を指示する１マイクロ命令を２ク
ロツクサイクルで処理する。

データ演算のと＞ｃｐｕ外部のメモリをアクセスする必
要がある時はマイクロプログラムの指示により外部バス
インターフェイス部（７）を通してアドレス出力回路（
８）からアドレスをＣＰＵ外部に出力し、データ入出力
回路（９）を通して目的のデータをフェッチする。

ＣＰＵ外部のメモリにデータをストアするときは外部バ
スインターフェイス部（７）を通してアドレス出力回路
（８）よりアドレスを出力すると同時に、データ入出力
間、ｍ　（９１からデータをＣＰＵ外部に出力する。オ
ペランドストアを効率的に行うためデータ演算部（６）
には４バイトのストアバッファがある。

ジャンプ命令の処理や例外処理などを行って新たな命令
アドレスをデータ演算部（６）が得たときはこれを命令
フェッチ部（１）とＰＣｆ＋算部（３）に出力する。

（１，７１外部ハスインターフェイス部外部バスインタ
ーフェイス部（７）は本特許のデータ処理装置の外部バ
スでの通信を制御する。メモリのアクセスはすべてクロ
ック同期で行われ、最４１２クロックサイクルで行うこ
とができる。

メモリに対するアクセス要求は命令フェッチ部（１）、
アドレス計算部（４）、データ演算部（６）から独立に
生じる。外部バスインターフェイス部（７）はこれらの
メモリアクセス要求を調停する。さらにメモリとＣＰＵ
を結ぶデータバスサイズである３２ビツト（ワード）の
整置境界をまたぐメモリ番地にあるデータのアクセスは
、このブロック内で自動的にワード境界をまたぐことを
検知して、２＠のメモリアクセスに分解して行う。

ブリフェッチするオペランドとストアするオペランドが
重なる場合の、コンフリクト防止処理やストアオペラン
ドからフエッヂオベランドへのバイパス処理も行う。

（２）バイブライン機構本発明のデータ処理装置のパイプライン処理は第７図に
示す構成となる。命令のブリフェッチを行う命令フェッ
チステージ（ＴＦス子−ジ（１１１）、命令のデコード
を行うデコードステージ（Ｄステージ（１２））　、オ
ペランドのアドレス計算を行うオペランドアドレス計算
ステージ（Ａステージ（１３））、マイクロＲＯＭアク
セス（特にＲステージ（１６）と呼ぶ）とオペランドの
ブリフェッチ（特にＯＦステージ（１７）と呼ぶ）を行
うオペランドフェッチステージ（Ｆステージ（１４））
　、命令の実行を行う実行ステージ（Ｅステージ（１５
））の５段構成をパイぴライン処理の基本とする。Ｅス
テージ（１５）では１段のストアバッファがあるほか、
高機能命令の一部は命令実行自体をパイプライン化する
ため、実際には５段以上のパイプライン処理効果がある
。

各ステージは他のステージとは独立（こ動作し、理論上
は５つのステージが完全に独立動作する。

各ステージは１回の処理を最小２クロックで行うことが
できる。°従って理想的には２クロツクごとに次々とパ
イプライン処理が進行する。

本発明のデータ処理装置にはメモリーメモリ間ＭＷや、
メモリ間接アドレッシングなど、基本パイプライン処理
１回だけでは処理が行えない命令理に対してもなるべく
均衡したパイプライン処理が行えるように設計されてい
る。複数のメモリオペランドをもつ命令に対してはメモ
リオペランドの数をもとに、デコード階段で複数のパイ
プライン処理単位（ステップコード）に分解してパイプ
ライン処理を行うのである。パイプライン処理単位の分
解方法に関しては特願昭６１−２３６４５６で詳しく述
べられている。

ＩＦステージ（１１）からＤステージ（１２）に渡され
る情報は命令コードそのものである。Ｄステージ（Ｉ２
）からＡステージ（１３）に渡される情報は命令で指定
された演算に関するもの（Ｄコード（２１）と呼ぶ）と
、オペランドのアドレス計算に関係するもの（Ａコード
（２２）と呼ぶ）との２つである。Ａステージ（Ｉ３）
からＦステージ（１４）に渡される情報はマイクコプロ
グラムルーチンのエントリ番地やマイクロプログラムへ
のパラメータなどを含むＲコード（２３）と、オペラン
ドのアドレスとアクセス方法指示情報などを含むＦコー
ドとの２つである。Ｆステージ（１４）からＥステージ
（１５）に渡される情報は演算制御情報とリテラルなど
を含むＥコード（２５）と、オペランドやオペランドア
ドレスなどを含むＳコード（２６）との２つである。

Ｅステージ（１５）以外のステージで検出されたＥＩＴ
はそのコードがＥステージ（１５）に到達するまではＥ
ＩＴ処理を起動しない。Ｅステージ（１５）で処理され
ている命令のみが実行段階の命令であり、・ＩＦステー
ジ（１１）〜Ｆステージ（１４）で処理されている命令
はまだ実行段階に至っていないのである。従ってＥステ
ージ（１５）以外で検出されｔこＥＩＴは検出しｔここ
とをステップコード中に記録して次のステージに伝えら
れるのみである。

（２，１）各パイプラインステージの処理釜バイブライ
ンステージの入出力ステップコー１ζにｔａｒ第７図に
示したように便宜上名前が付けられている。またステッ
プコードはオペコードに関する処理を行い、マイクロＲ
ＯＭのエントリ番地やＥステージ（１５）に対するパラ
メータなどになる系列とＥステー’）　（Ｉｓ）のマイ
クロ命令に対するオペランドになる系列の２系列がある
。

（２，１，１）命令フェッチステージ命令フェッチステージ（ＩＦステージ（＋　１）　）は
命令をメモリやブランチバッファからフェッチし、命令
キューに入力して、Ｄステージ（１２）に対して命令コ
ードを出力する。命令キューの入力は１ｍされた４バイ
ト単位で行う。メモリから命令をフェッチするときはＭ
Ｗされた４バイトにつき最小２クロックを要する。ブラ
ンチバッファがヒツトした時は整置された４バイトにつ
き１クロツクでフェッチ可能である。命令キューの出力
単位は２バイトごとに可変であり、２クロツクの間に最
大６バイトまで出力できる。また分岐の直後には命令キ
ューをバイパスして命令基本部２バイ）−を直接命令デ
コーダに転送することもできる。

ブランチバッファへの命令の登録やクリアなどの制御、
ブリフェッチ先命令アドレスの管理や命令キューの制御
もＩＦステージ（１１）で行う。

ＩＦステージ（ロ）で検出するＥＩＴには命令をメモリ
からフェッチするときのバ°スアクセス例外や、メモリ
保誰違反などによるアドレス変換例外がある。

（２，１，２）命令デコードステージ命令デコードステージ（Ｄステージ（１２））はＩＦス
テージ（１１）から入力された命令コードをデコードす
る。デコードは命令デコード部（２）のＦｉｌｌデコー
ダ、ＮＦＨＷデコーダ、アドレッシングモードデコーダ
を使用して、２クロック単位に１度行い、１回のデコー
ド処理で、θ〜６バイトの命令コードを消費する（ＲＥ
Ｔ命令の復帰先アドレスを含むステップコードの出力処
理などでは命令コードを消費しない）。１回のデコード
でＡステージ（１３）に対してアドレス計算情報であろ
Ａコード（２２）で・ある約３５ピッ１−の制御コード
と最大３２ビツトアドレス修飾情報と、オペコードの中
間デコード結果であるＤコード（２１）である約５０ビ
ツトの制御コードと８ビツトのリテラル情報とを出力す
る。

Ｄステージ（１２）では各命令のＰＣ計算部（３）の制
御、分岐予測処理、プリブランチ命令に対するプリブラ
ンチ処理、命令キューからの命令コード出力処理も行う
。

Ｄステージ（１２）で検出するＥＩＴには予約命令例外
、プリブランチ時の奇数アドレスジャンプトラップがあ
る。また、ＩＦステージ（１１）より転送されてきた各
種ＥＩＴはステップコード内にエンコードする処理をし
てＡステージ（１３）に転送する。

（２，１，３）オペランドアドレス計算ステージオペラ
ンドアドレス計算ステージ（Ａステージ（１３））は処
理が大きく２つに分かれろ。１つは命令デコード部（２
）のデコーダ２を使用して、オペコードの後段デコード
を行う処理で、他方はオペランドアドレス計ｊＥ　ｇ　
＋４１でオペランドアドレスの計算を行う処理である。

オペコードの後段デコード処理はＤコード（２１）を入
力とし、レジスタやメモリの書き込み予約及びマイクロ
プログラムのエントリ番地とマイクロプログラムに対す
るパラメータなどを含むＲコード（２３）の出力を行う
。なお、レジスタやメモリの書き込み予約は、アドレス
計算で参照したレジスタやメモリの内容が、バイブライ
ン上を先行する命令で書き換えられ、誤ったアドレス計
算が行われるのを防ぐためのものである。レジスタやメ
モリのδき込み予約はデッドロックを避けるため、ステ
ップコードごとに行うのではなく命令ごとに行う。レジ
スタやメモリの書き込み予約については液１ｊｕｋ＝１
４４３９４で詳しく述べられている。

オペランドアドレス計算処理はＡコード（２２）を入力
とし、Ａコード（２２）に従いオペランドアドレス計算
部（４）で加算やメモリ間接参照を組み合オ）せてアド
レス計算を行い、その計算結果をＦコード（２４）とし
て出力する。この際、アドレス計算に伴うレジスタやメ
モリの読み出し時にコンフリクトチエツクを行い、先行
命令がレジスタやメモリに占き込み処理を終了していな
いためコンフリクトが指示されれば、先行命令がＥステ
ージ（１５）で書き込み処理を終了するまで待つ。また
、オペランドアドレスやメモリ間接参照のアドレスがメ
モリにマツプされたＩ１０領域に入るかどうかのチエ・
ツクも行う。

Ａステージ（１３）で検出するＥＩＴには予約命令例外
、特権命令例外、バスアクセス例外、アドレス変換例外
、メモリ間接アドレッシングのときのオペランドブレイ
クポイントヒツトトラップがある。Ｄコード（２１）、Ａコード（２２）
自体がＥＩＴを起こしたことを示しておれば、Ａステー
ジ（１３）はそのコードに対してアドレス計算処理をせ
ず、そのＥＩＴをＲコード（２３）やＦコード（２４）
に伝えろ。

（２．１．４）マイクロＲＯＭアクセスステージオペラ
ンドフェッチステージ（Ｆステージ（＋４））も処理が
大きく２つに分かれろ。１つはマイクロＲＯＭのアクセ
ス処理であり、待にＲステージ（１６）と呼ぶ。他方は
オペランドプリフェッチ処理であり、特にＯＦステージ
（１７）と呼ぶ。Ｉ（ステージ（１Ｇ）とＯＦステージ
（１７）は必ずしも同時に動作するわけではなく、メモ
リアクセス権がＵ’Ｊできるかどうかなどに依存して、
独立に動作する。

Ｒステージ（１６）の処理であるマイクロＲＯＭアクセ
ス処理はＲ：ｌ−ド（２３）に対して次のＥステージ（
１５）での実行に使用する実行制御コードであるＥコー
ドを作り出すためのマイクロＲＯＭアクセスとマイクロ
命令デコード処理である。１つのＲコード（２３）に対
する処理が２つ以上のマイクロプログラムステップに分
解されろ場合、マイクロＲＯＭはＥステージ（１５）で
使用され、次のＲコード（２３）はマイクロＲＯＭアク
セス持ちになる。Ｒコード（２３）に対するマイクロＲ
ＯＭアクセスが行われるのはその前のＥステージ（１５
）での最後のマイクロ命令実行の時である。本発明のデ
ータ処理装置ではほとんどの基本命令は１マイクロプロ
グラムステツプ行われるため実際にはＲコード（２３）
に対するマイクロＲＯＭアクセスが次々と行われること
が多い。

Ｒステージ（１６）で新たに検出するＥＩＴはない。

Ｒコード（２３）が命令処理再実行型のＥＩＴを示して
いるときはそのＥＩＴ処理に対するマイクロプログラム
が実行されるのでＲステージ（１６）はそのＲコード（
２３）に従ったマイクロ命令をフェッチする。

Ｒコード（２３）が奇数アドレスジャンプトラップを示
しているときＲステージ（１６）はそれをＥコード（２
５）に伝えろ。これはブリブランチに対するもので、Ｅ
ステージ（＋５）ではそのＥコード（２５）で分！技が
生じなければそのブリブランチを有効として奇数アドレ
スジャンプトラップを発生する。

（２，１，５）オペランドフェッチステージオペランド
フェッチステージ（ＯＦステージ（＋７））はＦステー
ジ（１４）で行う上記の２つの処理のうちオペランドブ
リフェッチ処理を行う。

オペランドプリフェッチはＦコード（２４）を入力とし
、フェッチしたオペランドとそのアドレスをＳコード（
２６）として出力する。１つのＦコード（２４）ではワ
ード境界をまたいでもよいが４バイト以下のオペランド
フェッチを指定する。Ｆコード（２４）にはオペランド
のアクセスを行うかどうかの指定も含まれており、Ａス
テージ（１３）で計算したオペランドアドレス自体や即
値をＥステージ（１５）に転送する場合にはオペランド
ブリフェッチは行わず、Ｆコード（２４）の内容をＳコ
ード（２６）として転送する。ブリフェッチしようとす
るオペラン１：とＥステージ（＋５）が書き込み処理を
行おうとするオペランドが一致するときは、オペランド
プリフェッチはメモリから行わず、バイパスして行なう
。

またＩ１０領域に対してはオペランドプリフェッチを遅
延させ、先行命令がすべて完了するまで待ってオペラン
ドフェッチを行う。

ＯＦステージ（１７）で検出するＥＩＴにはバスアクセ
ス例外、アドレス変換例外、オペランドプリフェッチに
対するプレイクポイントヒッ！・によるデバッグトラッ
プがある。Ｆコード（２４）がデバッグ）・ラップ以外
のＥＩＴを示しているときはそれをＳコード（２６）に
転送し、オペランドプリフェッチ（よ行わない。Ｆコー
ド（２４）がデバッグトラップを示しているときはその
Ｆコード（２４）に対してＥＩＴを示していないときと
同じ処理をすると共にデバッグトラップをＳコード（２
６）に伝える。

（２，１，６）実行ステージ実行ステージ（Ｅステージ（１５）　）はＥコード（２
５）、Ｓフード（２６）を入力として動作する。このＥ
ステー’）　（１５）が命令を実行するステージあり、
Ｆステージ（１４）以前にステージで行われた処理はす
べてＥステージ（１５）のための前処理である。Ｅステ
ージ（１５）でジャンプ命令が実行されたり、ＢＩＴ処
理が起動されたりしたときは、ＩＦステージ（１１）〜
Ｆステージ（１４）までの処理はすべて無効化される。

Ｅステージ（１５）はマイクロプログラムによりｔＩＪ
御され、Ｒコード（２３）に示されたマイクロプログラ
ムのエントリ番地からの一連のマイクロプログラムを実
行することにより命令を実行する。

マイクロＲＯＭの読み出しとマイクロ命令の実行はパイ
プライン化されて行われる。従ってマイクロプログラム
で分岐が起きたときは１マイクロステツプの空きができ
る。また、Ｅステージ（１５）はデータ演算部（６）に
あるストアバッファを利用して、４バイト以内のオペラ
ンドストアと次のマイク［１命令束行をバイブライン処
理することもできる。

Ｅステージ（１５）ではＡステージ（１３）で行ったレ
ジスタやメモリに対する書き込み予約をオペランドの書
き込みの後、解除する。

また条件分岐命令がＥステージ（１５）で分岐を起こし
たときはその条件分岐命令に対する分岐予測が誤ってい
たのであるから分岐履歴の書換えを行う。

Ｅステージ（１５）で検出されるＥＩＴにはバスアクセ
ス例外、アドレス変換例外、デバッグトラップ、奇数ア
ドレスジャンプトラップ、予約機能例外、不正オペラン
ド例外、予約スタックフォーマット例外、ゼロ除算トラ
ップ、無条件トラップ、条件トラップ、遅延コンテキス
トトラップ、外部割込、遅延割込、リセット割込、シス
テム障害がある。

Ｅステージ（１５）で検出されたＥＩＴはすべてＥＩＴ
処理されるがＥステージ（１５）以前のＩＦステージ（
１１）〜Ｆステージ（１４）の間で検出されＲコード（
２３）やＳコード（２６）に反映されているＥＩＴは必
ずＥＡＴ処理されるとは限らない。１Ｆステージ（１１
）〜Ｆステージ（１４）の間で検出したが、先行の命令
がＥステージ（Ｉ５）でジャンプ命令が実行されたなど
の原因でＥステージ（１５）まで到達しなかったＥＩＴ
はすべてキャンセルされる。そのＥＩＴを起こした命令
はそもそも実行されなかったことになる。

外部割込や遅延割込は命令の切れ目でＥステージ（１５
）で直接受は付けられ、マイクロプログラムにより必要
な処理が実行される。その他の各［ＥＩＴも処理はマイ
クロプログラムより行われる。

（２・２）各パイプラインステージの状態制御パイプラ
インの各ステージは入力ラッチと出力ラッチを持ち、他
のステージとは独立に動作することを基本とする。各ス
テージは１つ前に行った処理が終わり、その処理結果を
出力ラッチから次のステージの入力ラッチに転送し、自
分のステージの入力ラッチに次の処理に必要な入力信号
がすべてそろえば次の処理を開始する。つまり、各ステ
ージは、１つ前段のステージから出力されてくる次の処
理に対する入力信号がすべて有効となり、今の処理結果
を後段のステージの入力ラッチに転送して出力ラッチが
空になると次の処理を開始する。

各ステージが動作を開始する１つ前のクロックタイミン
グで入力信号がすべてそろっている必要がある。入力信
号がそろっていないと、そのステージは待ち状態（入力
待ち）になる。出力ラッチから次のステージの入力ラッ
チへの転送を行うときは次のステージの入力ラッチが空
き状態になっている必要があり、次のステージの入カラ
フチが空きでない場合もパイプラインステージは待ち状
態（出力待ち）になる。必要なメモリアクセス権がｉｆ
ｆできなかったり、処理しているメモリアクセスにウェ
イトが挿入されたり、その他のパイプラインコンフリク
トが生じろと、各ステージの処理自体が遅延する。

＋３１　Ｉ　／　Ｏ領域に対するアクセスの検出本発明
のデータ処理装置は、Ｉ１０領域に対するアクセス要求
を検出するために、Ｉ１０コンパし・−夕と呼ばれろＩ
１０領域アクセス検出手段を外部バスインターフェイス
部（７）及びオペランドアドレス計算部（４）の２か所
に持っている。

（３，１）（１０コンパレータ本発明のデータ処理装置のＩ１０コンパレークの配衣を
第３図に示す。外部バスインターフェイス部（７）のＩ
１０コンパレータ（１０１）にはＣＡ人レジスタ（＋０
３）及びＡＡ入レジスタ１０６）がせつぞくされている
。ＣＡＡレジスタ（１０３）には命令フェッチ要求のア
ドレスが、Ａ入レジスタ（１０Ｂ）にはオペランドフェ
ッチ要求またはオペランド書き込み要求のアドレスが格
納されている。このため外部バスインターフェイス部（
７）のＩ１０コンパレータ　（１０１）では命令フェッ
チ要求とオペランドフェッチ要求及びオペランド書き込
み要求についてのＩ１０領域に対するアクセスが検出さ
れる。

オペランドアドレス計算部（４）のＩ１０コンパレータ
（１０２）にはＡＯラッチ（ｉｏｓ）が接続されており
、人０ラッチ（１０ｇ）は１人レジスタ（１０４）及び
２人レジスタ（１０５）　　と人Ｏバス（１１３）で接
続されている。１人レジスタ　（１０４）には間接アド
レッシングのためのアドレスフェッチ要求のアドレスが
、２人レジスタ（１０５）にはオペランドプリフェッチ
要求のアドレスが格納されている。このためオペランド
アドレス計算部（４）のＩ１０コンパレータ（１０２）
では間接アドレッシングのためのアドレスフェッチ要求
及びオペランドプリフェッチ要求についてのＩ１０領域
に対するアクセスが検出される。

（３，２１１１０５域に対するオペランドブリフエッチ本発明のデータ処理装置では、オペランドプリフェッチ
要求のアドレスがＩ１０領域に含まれる場合、Ｉ１０領
域に対してオペランドプリフェッチを行う命令に先行す
る命令の実行がすべて完了するまでオペランドプリフェ
ッチを遅延してＩ１０領域に対する無効なアクセスがお
きるのを防いでいる。

（３，２，１）Ａステージ、Ｒステージ及びＯＦステー
ジの構成本発明のデータ処理装置のバイブラインの構成要素であ
るＡステージ（１３）、Ｒステージ（１６）及びＯＦス
テージ（１７）の構成をそれぞれ第１図（１）　（ｂ）
　（ｅ）に示す。

Ａステージ（１３）は、Ｄステージ（１２）よｔ）Ｄコ
ード（２１）を受は取り、それをラッチするＤコードラ
ッチ（３５）、Ｄコード（２１）を処理しＲコード（２
３）を作成するデコード部（３７）　、及びデコード部
（３７）が作成したＲコード（２３）をラッチしＲステ
ージ（１６）へ出力するＲコードラッチ（３９）と、Ｄ
ステージ（１２）よりＡコード（２２）を受は取り、そ
れをラッチするＡコードラッチ（３６）、Ａコード（２
２）を処理しＦコード（２４）を作成するアドレス計算
Ｎ　（３８）　、アドレス計算部（３８）中にあってア
ドレス計算結果をＩ１０コンパレータ（１０２）を用い
てＩ１０領域と比較し、オペランドアドレスがＩ１０領
域に含まれることを検出した場合マツチピット（４１）
を生成するマツチピット生成回路（３４）　、及びアド
レス計算部（３８）が作成したＦコード（２４）をラッ
チしＯＦステージ（１７）へ出力するＦコードラッチ（
４０）より構成される。

Ｒステージ（１６）は、Ａステージ（１３）よりＲコー
ド（２３）を受は取り、それをラッチするＲステージ入
力ラッチ（５１）、Ｒコード（２３）を処理しＥコード
（２５）を作成するＲステージ処理部（５２）、Ｒステ
ージ処理部（５２）が作成したＥコード（２５）をラッ
チしＥステージ（１５）へ出力するＲステージ出力ラッ
チ（５３）　、及びＩ１０領域に対するオペランドプリ
フェッチを行う際、Ｒコード（２３）を生成するＲコー
ド生成回路（５４）より構成される。

ＯＦステージ（１７）は、Ｆコード（２４）を受は取り
、それをラッチするＯＦステージ入力ラッチ（６１）、
Ｆコード（２４）を処理しＳコード（２６）を作成する
ＯＦステージ処理部（６２）、ＯＦステージ処理部（６
２）が作成したＳコード（２６）をラッチしＥステージ
（１５）へ出力するＯＦステージ出力ラッチ（６３）　
、及びＩ１０領域に対するオペランドプリフェッチを行
う際にＯＦステージ（１７）を−時停止するＯＦステー
ジ動作一部回路（６４）より構成される。

（３，２，２）Ａステージ、Ｒステージ及びＯＦステー
ジの動作各１テージの動作をそれぞれ第２図　（ａ）　（ｂ）　
（ｅ）に示すフローチャートにしたがって説明する。。

まず、Ａステージ（１３）の動作について説明する。

デコード部（３７）はＤコードラッチ（３５）中のＤコ
ード（２１）を読み出しく７１）、Ｒコード（２３）を
作成しく７２）、Ｒコードラッチ（３９）に出力する（
７５）。アドレス計算部（３８）はＡコードラッチ（３
６）中のＡコード（２２）を読み出しく７１）、アドレ
ス計算を行ってＦコード（２４）を作成しく７２）、Ｆ
コードラッチ（４０）に出力する（７５）。アドレス計
算部（３８）の計算結果であるオペランドアドレスがＩ
１０領域に含まれる場合、マツチピット生成回路（３４
）はＲコード（２３）及びＦコード（２４）中のマツチ
ピット（４１）をセットする（７４）。ここでマツチピ
ット（４１）とは、そのステップコードによるオペラン
ドプリフェッチがＩ１０領域に対して行われることを示
すピットのことである。

次にＲステージ（１６）の動作について説明する。

Ｒステージ処理部（５２）はＲステージ人カラッチ（５
１）中のＲコード（２３）を読み出す（８１）。Ｒステ
ージ処理部（５２）はＲコード読み出し後Ｒステージ人
カラッチクリア信号（５５）を出力し、Ｒステージ人カ
ラッチ（５１）を空き状態にして次のＲコードの入力を
可能にする。Ｒステージ処理部（５２）は読み出しなＲ
コード（２３）よりＥコード（２５ンを作ｆλしく８４
）、Ｒステージ出力ラッチ（５３）に出力する（８５）
。Ｒステージ処理部（５２）が読み出しなＲコード（２
３）のマツチピット（４１）がセットされている場合、
Ｒコード生成回路（５４）がＲステージ入カランチクリ
アイ１号（５５）をマスクするため、Ｒコード読み出し
後もＲステージ入力ラッチ（５Ｉ）はクリアされない（
８３）。

このためＲステージ人カラッチ（５１）は空き状態とな
らず現在のＲコードをそのまま保持する。Ｒステージ処
理部（５２）はマツチピット（４１）よりマツチピッ１
−クリア信号（４２）の出力を示すＥコード（２５）を
作成しく８４）、Ｒステージ出力ラッチ（５３）に出力
する（８５）。このＥコードがＥステージ（１５）で実
行され、７ツチビツトクリア信号（４２）が出力されマ
ツチピッ１−（４１）がクリアされろと、Ｒコード生成
回路（５４）によるＲステージ人カラッチクリア信号（
５５）のマスクが解除されろため、Ｒステージ処理部（
５２）がＲステージ人カラッチ（５１）よりＲコード（
２３）を読み出し、Ｒステージ入力ラッチクリア信号（
５５）を出力すると、Ｒステージ入力ラッチ（５１）は
空き状態となり次のＲコード（２３）の入力が可能とな
る。

次にＯＦステージ（１７）の動作について説明する。

ＯＦステージ処理部（６２）はＯＦステージ人カラッチ
（６１）中のＦコード（２４）を読み出す（９１）。Ｏ
Ｆステージ処理部（６２）は読み出しなＦコード（２４
）にしたがってオペランドプリフェッチを行い（９４）
、Ｓコード（２６）を作成して（９５）、ＯＦステージ
出力ラッチ（６３）に出力する（９６）。ＯＦステージ
処理部（６２）が読み出しｔこＦコード（２４）にマツ
チピッ１−（４１）がセットされている場合、ＯＦステ
ージ処理部（６２）がオペランドプリフェッチを行うた
めに外部バスインターフェイス部（７）に対して出力し
たオペランドプリフェッチ要求信号（６５）はＯＦステ
ージ動作制御回路（６４）にマスクされ、外部バスイン
ターフェイス部（７）に対するアクセス要求は出力され
ない。このため、ＯＦステージ（■７）はアクセス要求
が受は付けられない状態と同じとなりウェイト状態とな
る（９３）。

この状態は、マツチピットクリア信号（４２）の出力を
示すＥコード（２５）の実行によりマツチピットクリア
信号（４２）が出力され、ＯＦステージ（１７）中のマ
ツチピット（４１）がクリアされるまで続く。マツチピ
ット（４１）がクリアされると、ＯＦステージ動作制胛
回＃　（８４）はアクセス要求のマスクを解除するため
、　ＯＦステージ（１７）は外部バスインターフェイス
部（７）に対してアクセス要求を出力し、これが受は付
けられるとＩ１０領域に対するオペランドのブリフェッ
チが行われ（９４）、ＯＦステージ処理部（６２）はＳ
コード（２６）を作成しく９５）、ＯＦステージ出力ラ
ッチ（６３）に出力する（９６）。

（３，２，３）オペランドプリフェッチ動作の遅延以上
の動作を行うＡステージ、Ｒステージ及びＯＦステージ
によゆ、本発明のデータ処理装置のオペランドプリフェ
ッチ動作は第４図のようになる。

第４図において、ステップコード１　（１２１）　、ス
テップコーＦ　２　（１２２）及びステップコード３　
　（１２３）は通、茗のメモリ領域に対してオペランド
プリフェッチを行うステップコードであり、ステップコ
ード４　　（＋２４１はＩ１０領域に対してオペランド
プリフェッチを行うステップコードである。

時に）５に、ステップコード１　　（１２１）はＥステ
ー′；（＋５）で実行される。ステップコード　（１２
２）はＦステージ（１４）で処理され、ＯＦステージ（
１７）は通常のメモリ領域に対してオペランドブリフエ
ッヂを行う。ステ、ツブコード３　（１２３）はＡステ
ージ（１３）で処理され、アドレスの計算結果がＩ１０
領域ではないためマツチピット（４１）はセットされな
い。

ステップコード４　　（１２４）はＤステージ（１２）
で処理される。

時刻６に、ステップコード２　　（１２２）はＥステー
ジ（１５）で実行される。ステップコード３　　（１２
３）はＦステージ（１４）で処理され、ＯＦステージ（
１７）は通常のメモリ領域に対してオペランドプリフェ
ッチを行う。ステップコード４　（１２４）はＡステー
ジ（１３）で処理され、オペランドアドレスの計算結果
がＩ１０領域であるためマツチピット（４１）がセット
される。

時刻７に、ステップコード３　（１２３１はＥステー’
）　（Ｉｓ）で実行される。ステップコード４　（１２
４）　ニマッチピット（４１）がセットされているため
、ＯＦステージ（１７）はマツチピット（４１）がクリ
アされるまでウェイト状態になる。Ｒステージ（１６）
はマツチピント（４１）がセットされているためマツチ
ビットクリアを示すＥコード（１２５）を作成する。こ
のとき、Ｒステージ人カラッチ（５１）はクリアされな
い。

時刻８に、マツチビットクリアを示すステップコード（
１２５）はＥステージ（１５）で実行されマツチピット
（４１）をクリアする。

時刻９に、マツチピット（４１）がクリアされたので、
ＯＦステージ（１７）は動作を再開しｌ１０ｆｔ域に対
してオペランドプリフェッチを行う。またＲステージ（
１６）は通常のＥコードを作成し、Ｒステージ人カラフ
チ（５１）をクリアする。

時刻ｌＯに、ステップコード４　　（１２４）はＥステ
ージ（１５）で実行されろ。

このように本発明のデータ処理装置では、通常のメモリ
領域に対するオペランドプリフェッチの場合、ＯＦステ
ージ（Ｉ７）はＥステージ（１５）と平行して動作して
おり（時刻５及び時刻６）、先行するステップコードの
実行が完了する前にＯＦステージ（１７）がオペランド
プリフェッチを行う可能性ｈ（ある。このため時刻５に
、ステップコード２　　（１２２）によるオペランドプ
リフェッチがステップコード１　　（１２１）の実行よ
りも先に行われ、その後ステップコード１　　（１２１
）の実行によってパイプラインがキャンセルされた場合
、ステップコード２　　（１２２）によるオペランドプ
リフェッチは無効となる。

しかし、Ｉ１０領域に対するオペランドプリフェッチの
ｊ＆合、Ａステージ（１３）がステップコード４　（１
２４）にセットしたマツチピット（４１）によりＯＦス
テージ（１７）は動作を停止しく時刻７）、ステップコ
ード３　（１２３）の実行が完了しく時＃Ｉ７）　、マ
ツチピットクリアのステップコード（６５）が実行され
る（時刻８）まで停止は解除されないため、ステップコ
ード３　　（１２３１の実行が完了する前にＯＦステー
ジ（１７）がＩ１０領域に対してオペランドプリフェッ
チを行うことはない。このため、ステ・ツブコード３　
（１２３）の実行（時刻７）によりパイプラインがキャ
ンセルされてもステップコード４（１２４）によるオペ
ランドプリフェッチはまだ行われていないので、Ｉ１０
領域に対して無効なオペランドプリフェッチが行われる
ことはない。

（３，３）Ｉ１０Ｉｌ域に対するストリング命令の動作本発明のデータ処理装置のストリングコピー命令（５Ｍ
０Ｖ命令）の動作を第５図に示すフローチャートにした
がって説明する。５Ｍ０Ｖ命令では、転送元からデータ
を読み出し　（１４１）、読み出したデータを転送先に
書き込み　（１４２）、ポインタを更新する　（１４３
１゜その後、終了条件の判定を行い　（１４４）、終了
条件が成立している場合は命令の実行を終了する。終了
条件が成立していない場合は次のデータの転送を行う。

５Ｍ０ＶＩｉ令は以上のような動作を行うが、このよう
な命令がＩ１０領域に対して行われることは不合理であ
る。このためＥステージ（１５）より出力された５Ｍ０
Ｖ命令によるアクセス要求のアドレスが、９４ｔ　Ｉ　
ハスインターフェイス部（７１の■１０コンパレータ（
１０１）によってｌ１００１域であることが検出された
場合、アクセスを抑止することで、Ｉ１０領域に対する
無効なアクセスを防止することができる。

次に５Ｍ０Ｖ命令によって、メモリ領域とＩ１０領域の
境界部分までのデータの転送を行った場合について説明
する。５Ｍ０Ｖ命令の動作はパイプライン化されており
、終了条件の判定　（１４４）と転送データの読み出し
く１４１）は平行して行われる。このため、５Ｍ０Ｖ命
令は高速な転送動作を行うことができる。５Ｍ０Ｖ命令
はメモリ領域とＩ１０領域の境界部分までの転送を終了
し、終了判定を行い、終了条件が成立しているため命令
の実行を終了する。このとき終了判定と次の転送データ
の読み出しは平行して行われるため、５ＮＯＶ命令の実
行を終了する前に、先読みが行われようとする。この先
読みはメモリ領域とＩ１０領域の境界を越えてＩ１０領
域に対するものとなり、Ｅステージ（１５）より出力さ
れたアクセス要求は、外部バスインターフェイス部（７
）のＩ１０コンパレータ（１０１）によってＩ１０領域
に対するアクセスであることが検出される。

５Ｍ０Ｖ命令がＩ１０領域に対して行われるのは不合理
であるので、このアクセスは抑止され、Ｉ１０策域に対
して先読みが終わることはない。このように、５Ｍ０Ｖ
命令によるＩ１０領域に対するアクセスを抑止すること
で、５Ｍ０Ｖ命令の高速動作のために転送データの先読
みを行っているにも関わらず、Ｉ１０領域に対して無効
な先読みが行われることはない。

（３，４１１１０領域に体するフェッチ及びアドレスフ
ェッチ本発明のデータ処理装置で生じるアクセス要求には、Ｉ
Ｆステージ（１１）が出力する命令フェッチ要求、Ａス
テージ（１３）が出力する間接アドレッシングのための
アドレスフェッチ要求、Ｆステージ（１４）が出力する
オペランドプリフェッチ要求、及びＥステージ（１５）
が出力するオペランドフェッチ要求及びオペランド書き
込み要求がある。このうら、命令フェッチ要求と間接ア
ドレッシングのためのアドレスフェッチ要求はＩ１０領
域に対して行われることがそもそも不合理である。命令
フェッチ要求のアドレスは、ＣＡ人レジスタ（１０３）
に格納されるため、このアドレスは外部バスインターフ
ェイス［（７１のＩ１０コンパレータ（１０１）によっ
てＩ１０領域と比較されろ。また、間接アドレッシング
のためのアドレスフェッチ要求のアドレスは１人レジス
タ（１０４）に格納されるため、このアドレスはオペラ
ンドアドレス計算部（４１のＩ１０コンパレータ（１０
２）によってＩ１０領域と比較されろ。

これらのアクセス要求がＩ１０領域に体するものである
ことが検出された場合、アクセスは抑止され例外が発生
する。このため、Ｉ１０領域に対する不合理なアクセス
は行われない。

〔発明の効果〕

以上のように本発明では、ｌ１０１￥域に体す、るアク
セス要求を検出するＩ１０領域アクセス検出手段が、オ
ペランドプリフェッチ要求がｌ１０ｆｉｌｌ域に対する
ものであることを検出した場合、動作遅延手段がオペラ
ンドプリフェッチ動作の遅延を指示する動作遅延信号を
出力し、動作遅延信号を受は取った動作制御手段がオペ
ランドプリフェッチ動作を停止し、動作遅延新語を受は
取った専用制御コード生成手段がオペランドプリフェッ
チ動作の停止状態を解除する専用制御コードを生成し、
この専用制御コードの実行によってオペランドプリフェ
ッチ動作の停止状態を解除するように構成したので、Ｉ
１０領域に対してオペランドプリフェッチを行う命令に
先行する命令の実行がすべて完了し、オペランドプリ７
エフチ動作の停止状態を解除する専用制御コードが実行
されるまでＩ１０領域に対するオペランドプリフェッチ
動作は遅延されるため、Ｉ１０領域に対して無効なオペ
ランドプリフェッチが行われることを防止する効果があ
る。

また、ｌ１０ｗ１域アクセス検出手段が、命令フェッチ
要求やメモリＷＲ接アドレッシングのためのアドレスフ
ェッチ要求などＩ１０領域に対してアクセスを行うこと
が不合理なアクセス要求を検出した場合、このアクセス
を抑止できろため、Ｉ１０領域に対する無効なアクセス
を防止する効果がある。更に、複数のＩ１０領域アクセ
ス検出手段を各アクセス要求毎に設けたことにより、早
期にＩ１０領域に対するアクセスが検出できろため、Ｉ
１０領域に対する不当なアクセスの抑止が可能となる効
果がある。

【図面の簡単な説明】

第１図ｃａｔ　（ｂ）　（ｅ）はそれぞれこの発明の一
実施例によるデータ処理装置のパイプライン構成要素で
あるＡステージ、Ｒステージ及びＯＦステージの構成図
、第２図（ｍｌ　（ｂ）　（ｅ）はそれぞれＡステージ
、Ｒステージ及びＯＦステージの動作を示すフローチャ
ート、ｍ３図１！アドレスレジスタ、アドレスバス及び
Ｉ１０コンパレータの接続を示す図、第４図はパイプラ
インの動作状態を示す図、第５図は５Ｍ０Ｖ命令の動作
を示すフローチャート、第６図はデータ処理装置の全体
構成図、第７図はデータ処理装置のパイプライン構成図
、第８図は従来のデータ処理装置によるデータ処理シス
テムの構成図である。図において、（３４１はマツチピット生成回路、（５４
）はＲコード生成回路、（６４）はＯＦステージ動作制
御回路、（１０１１はバスインターフェイス部のＩ１０
コンパレータ、（１０２）はオペランドアドレス計算部
のＩ１０コンパレータを示す。なお、図中同一符号は同一または相当部分を示す。

Claims

【特許請求の範囲】

（１）オペランドのフェッチを行う第１のステージと上
記第１のステージでフェッチしたオペランドに関する演
算を行う第２のステージとを含む複数のパイプラインス
テージで命令を処理し、上記第１のステージで行われるオペランドのフェッチが
メモリ空間に割り付けられた入出力デバイスのアドレス
領域に対するものか、入出力デバイスではなくメモリの
アドレス領域に対するものかを検出する入出力デバイス
領域アクセス検出手段と、上記入出力デバイス領域アクセス検出手段が入出力デバ
イスのアドレス領域に対するアクセスであることを検出
した時、オペランドフェッチを一時停止するオペランド
フエツチ停止手段とを備え、第１の命令とメモリ上で上
記第１の命令に引き続いたアドレスにある第２の命令を
パイプライン処理するとき、上記第１の命令に対する上記第２のステージの処理が完
了するまで、上記オペランドフエツチ停止手段により第
２の命令の上記第１のステージで行われる入出力デバイ
スのアドレス領域に対するオペランドフェッチを停止す
ることを特徴としたデータ処理装置。
（２）オペランドのフェッチを行う第１のステージと上
記第１のステージでフェッチしたオペランドに関する演
算を行うことにより命令を実行する第２のステージとを
含む複数のパイプラインステージで命令を処理し、上記第１のステージで行われるオペランドのフェッチが
メモリ空間に割り付けられた入出力デバイスのアドレス
領域に対するものか、入出力デバイスではなくメモリの
アドレス領域に対するものかを検出する入出力デバイス
領域アクセス検出手段と、上記入出力デバイス領域アクセス検出手段が入出力デバ
イスのアドレス領域に対するアクセスであることを検出
した時、オペランドフェッチを一時停止するオペランド
フエツチ停止手段と、上記第１のステージでオペランド
フェッチが一時停止されたとき上記第２のステージに対
して処理を要求する第２ステージコードを出力するコー
ド出力機構とを備え、上記第１のステージで入出力デバ
イスからオペランドをフェッチする命令の処理において
、上記第２ステージコードに対する処理が上記第２のス
テージで行われたとき、一時停止されていた上記第１の
ステージのオペランドフェッチ動作を再開することを特
徴としたデータ処理装置。
（３）オペランドのフェッチがメモリ空間に割り付けら
れた入出力デバイスのアドレス領域に対するものか、入
出力デバイスではなくメモリのアドレス領域に対するも
のかを検出する第１の入出力デバイス領域アクセス検出
手段と、命令コードのフェッチがメモリ空間に割り付けられた入
出力デバイスのアドレス領域に対するものか、入出力デ
バイスではなくメモリのアドレス領域に対するものかを
検出する第２の入出力デバイス領域アクセス検出手段と
を備え、上記第２の入出力デバイス領域アクセス検出手段により
、命令コードのフェッチが入出力デバイスのアドレス領
域に対するものであることを検出したとき、命令フェッ
チを抑止することを特徴としたデータ処理装置。
（４）オペランドのフェッチがメモリ空間に割り付けら
れた入出力デバイスのアドレス領域に対するものか、入
出力デバイスではなくメモリのアドレス領域に対するも
のかを検出する第１の入出力デバイス領域アクセス検出
手段と、メモリ間接アドレッシングのためのメモリ空間へのアク
セスがメモリ空間に割り付けられた入出力デバイスのア
ドレス領域に対するものか、入出力デバイスではなくメ
モリのアドレス領域に対するものかを検出する第２の入
出力デバイス領域アクセス検出手段とを備え、上記第２の入出力デバイス領域アクセス検出手段により
、メモリ間接アドレッシングのためのメモリ空間へのア
クセスが入出力デバイスのアドレス領域に対するもので
あることを検出したとき、メモリ間接アドレッシングの
ためのメモリ空間へのアクセスを抑止することを特徴と
したデータ処理装置。