WO2007004323A1 - 情報処理装置 - Google Patents

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WO2007004323A1
WO2007004323A1 PCT/JP2005/023719 JP2005023719W WO2007004323A1 WO 2007004323 A1 WO2007004323 A1 WO 2007004323A1 JP 2005023719 W JP2005023719 W JP 2005023719W WO 2007004323 A1 WO2007004323 A1 WO 2007004323A1
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PCT/JP2005/023719
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Inventor
Keisuke Kaneko
Masaitsu Nakajima
Takanobu Tani
Original Assignee
Matsushita Electric Industrial Co., Ltd.
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Publication date
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Priority to US11/994,041 priority patent/US20090094474A1/en
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    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
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    • G06F9/3875—Pipelining a single stage, e.g. superpipelining

Definitions

  • the present invention relates to an information processing apparatus such as a microprocessor that accesses a memory.
  • a high-performance processor is mounted on many devices that handle video and audio. Processors are required to be able to process multiple data in a short time and process high-quality video and audio signals, and there are methods to improve the operating frequency as a means to achieve this.
  • the number of pipeline stages is determined by the number of stages required to access the memory, the type of processing executed in each stage, and the like. What is important in making this decision is the circuit delay from the generation of the address of the memory to be accessed to the start of access to that memory.
  • access to a memory includes from generation of an address to activation of access control for the memory.
  • Address generation requires a circuit with a large number of logic stages, such as an adder, and the processing time in that circuit is a limitation when the overall operation speed is improved.
  • a conventional method for accessing a memory includes a seven-stage pipeline CPU, a plurality of memories corresponding to a plurality of address spaces, and a plurality of memory control units for controlling access to each memory. This will be described with reference to FIGS. 1 to 3.
  • FIG. 1 shows the pipeline operation of the CPU. Specifically, FIG. 1 shows how an Id instruction 110, which is a memory access instruction, is input to each stage.
  • the pipeline includes an F1 stage 12, an F2 stage 13, a D1 stage 14, a D2 stage 15, an E1 stage 16, an E2 stage 17, and an E3 stage 18.
  • the Id instruction 110 which is a memory access instruction, is executed when there is no cause to stop the pipeline
  • each stage is input every clock 11 and processing is executed in each stage.
  • FIG. 2 shows a configuration of a conventional information processing apparatus.
  • FIG. 2 only the components corresponding to the above D2 stage 15, E1 stage 16, and E2 stage 17 are shown for simplicity of explanation.
  • the CPU 21 outputs the access address 212 and the memory access request 214 to the memory control unit 22.
  • the memory control unit 22 performs different memory access control for each address space.
  • FIG. 2 illustrates a memory control unit that accesses an external memory provided via a cache, an SRAM, and a BCU. 22 configurations are shown. Access to SRAM and cache is started from the E1 stage, and access to external memory provided via the BCU is started from the E2 stage.
  • the CPU 21 generates the access address 212 by adding the output value 208 of the register A207 force and the output value 210 of the register B209 force by the adder 211.
  • the access address 212 is input to the space determination unit 216 of the memory control unit 22.
  • the space determination unit 216 determines the address space to which the access address 212 belongs, and outputs the cache space determination signal 217, the SRAM space determination signal 218, or the BCU space determination signal 219 to the activation request generation unit 215 according to the determination result. To do.
  • the activation request generation unit 215 outputs the E1 memory control activation request 220 to the E1 main memory control unit 223 based on the memory access request 214, and at the same time, when the SRAM space determination signal 218 is input, controls the E1 SRAM control Send start request 221 to E1SRAM controller 224
  • the El cache control activation request 222 is output to the E1 cache control unit 225.
  • FIG. 3 shows the timing of each process when accessing the cache space.
  • register A output 208 and register B output 210 are added to generate access address 212. Furthermore, the access address 212 is decoded at time tdec304 to determine the access address space.
  • Patent Document 1 discloses the following method.
  • Patent Document 1 Japanese Patent Laid-Open No. 2001-5663
  • an object of the present invention is to provide an information processing apparatus that shortens access time to a memory without incurring a penalty of repeated access to the memory.
  • the information processing apparatus of the present invention controls access means for accessing a memory corresponding to an address space to which an address generated using at least two address generation source information belongs.
  • a prediction unit that predicts one or a plurality of address spaces having a possibility that an address to be accessed belongs by using one of the address generation source information, and all of the prediction by the prediction unit
  • a determination unit for determining an address space to which the access target address generated using the at least two address generation source information belongs, and an activation unit that activates access by the access unit to the memory corresponding to the address space; Of the access started by the control of the control means and the start-up means is determined by the determination means.
  • an access stop means for stopping the access by said access means other than the access corresponding to the address space.
  • the information processing apparatus performs the space determination after generating the access address, and then generates the access address when generating the access address without starting the control of access to the memory.
  • the space to which the generated access address belongs is predicted from the original value.
  • the information processing apparatus of the present invention activates access to all the memories corresponding to the predicted one or more spaces, and then determines the correct address space from the generated access address, and Only access that is correct will continue, and those that are out of prediction will be interrupted.
  • the information processing apparatus can shorten the access time to the memory without causing a penalty of repeated access to the memory.
  • the information processing apparatus of the present invention performs spatial prediction so that the correct address space is always included in the predicted address space when performing spatial prediction.
  • an address space to which the access target address belongs is determined by a value of a predetermined field of the access target address, and the prediction unit includes the one address generation
  • the address space to which the value of the predetermined field of the original information belongs is determined, and the value one digit lower than the predetermined field of the one address generation source information is determined.
  • the address to be accessed is generated by adding or subtracting the at least two pieces of address generation source information, and the prediction means is based on the predetermined field of the one address generation source information. By determining the value of the next lower digit, it is determined whether the least significant digit of the predetermined field of the one address generation source information is changed, and the address to be accessed is determined. Predict the address space that may belong.
  • the information processing apparatus further comprises holding means for holding space specifying information for specifying an address space to which a predetermined value of the one address generation source information belongs, and the access target address
  • the address space to which the address belongs is determined by the value of the predetermined field of the address to be accessed, and the predicting means uses the space specifying information held by the holding means and uses the one address generation source.
  • An address space having a possibility that the address to be accessed may belong may be predicted by determining a value one digit lower than the predetermined field of information.
  • the address to be accessed is generated by adding or subtracting the at least two address generation source information, and the prediction means is based on the predetermined field of the one address generation source information. By determining the value of the next lower digit, it can be determined whether or not the lowest digit of the predetermined field of the one address generation source information changes, and the address to be accessed can belong. Predictive address space.
  • the information processing apparatus of the present invention further corresponds to a supply unit that supplies a clock to a memory corresponding to all address spaces predicted by the prediction unit, and an address space determined by the determination unit.
  • Clock supply means for stopping supply of the clock by the supply means to a memory other than the memory to be provided.
  • a memory access control method of the present invention is a method for controlling access means for accessing a memory corresponding to an address space to which an address generated using at least two address generation source information belongs, A prediction step for predicting one or a plurality of address spaces having the possibility of access target address using one address generation source information, and all the address spaces predicted in the prediction step Corresponding to An activation step for activating access by the access means, a determination step for determining an address space to which the access target address generated using the at least two address generation source information belongs, and the activation An access stop step of stopping access by the access means other than the access corresponding to the address space determined in the determination step among the access started by the control in the step.
  • the present invention can provide an information processing apparatus that shortens access time to memory without causing a penalty of repeated access to the memory.
  • the clock cycle time of the entire information processing apparatus can be shortened, and the operating frequency in the information processing apparatus can be improved.
  • FIG. 1 is a diagram showing a pipeline operation of a CPU.
  • FIG. 2 is a diagram showing a configuration of a conventional information processing apparatus.
  • FIG. 3 is a diagram showing the timing of each process when accessing the cache space.
  • FIG. 4 is a configuration diagram of the information processing apparatus according to the first embodiment.
  • FIG. 5 is a diagram showing an address space.
  • FIG. 6 is a diagram showing a flow of first spatial prediction.
  • FIG. 7 is a diagram showing a flow of second spatial prediction.
  • FIG. 8 is a diagram showing a final spatial prediction flow.
  • FIG. 9 is a diagram showing timing of each process in the first embodiment.
  • FIG. 10 is a configuration diagram of an information processing apparatus according to a second embodiment.
  • FIG. 11 is a diagram showing timing of each process at the time of SRAM access in the second embodiment.
  • FIG. 12 is a diagram showing timing of each process at the time of Cache access in the second embodiment.
  • FIG. 13 is a configuration diagram of an information processing apparatus according to a third embodiment.
  • FIG. 14 is a diagram showing the timing of each process in the third embodiment. Description of symbols
  • FIG. 4 shows the configuration of the information processing apparatus according to the first embodiment.
  • the memory access instruction performed by CPU 21 is an instruction instructing to perform a memory access with an access address generated by adding the value of register A207 and the value of register B209. Assume a case. Also, when an address is generated by the above addition, it is assumed that an address is generated by adding the 32-bit value of register A207 and the lower 16-bit value of register B209.
  • Register A output 208 which is an output from register A207, is input to space prediction unit 401.
  • the space prediction unit 401 predicts which address space the access address 212 belongs to.
  • the spatial prediction unit 401 outputs part of the SRAM spatial prediction signal 402, the cache spatial prediction signal 403, and the BCU spatial prediction signal 404 to the activation request generation unit 413 of the memory control unit 22 based on the prediction result. To do.
  • the activation request generation unit 413 generates an E1 memory control activation request 220, an E1SRAM from the memory access request 214, the SRAM space prediction signal 402, the cache space prediction signal 403, and a part of the BCU space prediction signal 404.
  • the access address 212 enters the E1 stage address holding unit 405 and is held during execution of the memory access instruction in the E1 stage.
  • the memory control unit 22 uses the E1 stage address 406 to determine the correct address space to which the access address 212 belongs by the E1 stage space determination unit 407.
  • the E1 stage space determination unit 407 outputs the E1 stage SRAM space determination signal 408, the E1 stage cache space determination signal 409, or the E1 stage BCU space determination signal 410 to the E1 main memory control unit 414 as a determination result.
  • the El main memory control unit 414 controls the control unit corresponding to the space other than the space to which the E1 stage address 406 (access address 212) belongs. Outputs an access interruption signal.
  • the E1 main memory control unit 414 when the E1 stage address 406 belongs to the SRAM space, the E1 main memory control unit 414 outputs a cache control interruption signal 411 to the E1 cache control unit 225. When the E1 stage address 406 belongs to the cache space, the E1 main memory control unit 414 outputs the SRAM control interruption signal 412 to the E1SRAM control unit 224. When the E1 stage address 406 belongs to the BCU space, the E1 main memory control unit 414 activates the SRAM control interruption signal 412 and the cache control interruption signal 411.
  • the E1SRAM control unit 224 interrupts the SRAM access control of the E1 stage.
  • the E1 cache control unit 225 interrupts the E1 stage cache access control.
  • the space prediction unit 401 predicts a plurality of access spaces to which the access address 212 may belong, and when the memory access instruction enters the E1 stage.
  • the E1 stage a control unit corresponding to each of the plurality of access spaces predicted that the access address 212 may belong is activated.
  • the space prediction unit 401 predicts a plurality of access spaces to which the access address 212 may belong so that the correct address space to which the access address 212 belongs is included. This eliminates the need to restart access control to the correct address space in the E1 stage, so there is no penalty for repeating the same type of processing.
  • the prediction performed by the spatial prediction unit 401 is referred to as “spatial prediction”.
  • FIG. 5 shows the CPU address space
  • Address “0x00000000” to “0x3fffffff” is the address of "SRAM space” that accesses the SRAM.
  • Address “0x40000000” to “0x5ffffff” is the address of "cache space” that accesses the cache.
  • "0x60000000" and subsequent addresses are "BCU space” addresses for accessing external devices through the BCU.
  • FIGS. 6 to 8 show the flow of spatial prediction performed by the spatial prediction unit 401.
  • the spatial prediction unit 401 performs the first prediction (see FIG. 6) and the second prediction (see FIG. 7), and makes a final prediction from each result. (See Figure 8).
  • the space prediction unit 401 determines to which address space the value of the register A output 208, which is the output value from the register A207, belongs.
  • the space prediction unit 401 first determines whether or not the value of the register A output 208 belongs to the SRAM space (S61 in FIG. 6). If the space prediction unit 401 determines that it does not belong to the SRAM space (no in S61), it determines whether or not the value of the register A output 208 belongs to the cache space (S62 in FIG. 6). If the space prediction unit 401 determines that it does not belong to the cache space (No in S62), it determines that the value of the register A output 208 belongs to the BCU space.
  • the spatial prediction unit 401 performs the second prediction in parallel with the first prediction.
  • the space prediction unit 401 determines whether the value of the register A207 is an address near the boundary of the adjacent address space in FIG. 5 and determines which of the access addresses 212 obtained by the adder 211 is Predicts whether it belongs to the address space.
  • the CPU 21 generates the access address 212 by adding the value of the register A207 and the value of the register B209. At this time, only the lower 16 bits of the value of register B209 are used.
  • the field for determining the address space is a field from bit 28 to bit 31.
  • the space to which the value of register A207 belongs differs from the space to which access address 212 belongs when the value of the field from bit 28 to bit 31 changes due to addition, that is, the bit of the value of register A207.
  • 27 Power 1 the spatial prediction unit 401 determines whether or not bit 27 of the value of the register A207 is “1”.
  • the space prediction unit 401 first determines whether or not the value of the register A207 belongs to the SRAM space (S71 in FIG. 7). When the value of the register A207 belongs to the SRAM space (yes in S71), the space prediction unit 401 determines whether or not the value of the bit 27 of the value of the register A207 is “1” (S72). When the value of bit 27 is “1” (yes in S72), the space prediction unit 401 predicts that the space to which the access address 212 belongs is the cache space in the second prediction. When the value of bit 27 is “0” (no in S72), the space prediction unit 401 predicts that the space to which the access address 212 belongs is the SRAM space in the second prediction.
  • the space prediction unit 401 determines whether or not the value of the register A207 belongs to the cache space (S73). .
  • the space prediction unit 401 determines whether or not the bit 27 of the value of the register A207 is “1” (S74).
  • bit 27 is “1” (yes in S74)
  • the space prediction unit 401 predicts that the space to which the access address 212 belongs is the BCU space in the second prediction.
  • bit 27 is “0” (no in S74)
  • the space prediction unit 401 predicts that the space to which the access address 212 belongs is the cache space in the second prediction.
  • the space prediction unit 401 uses the bit 27 force S of register A207 S Judgment is made (S75).
  • bit 27 is “1” (yes in S75)
  • the space prediction unit 401 predicts that the space to which the access address 212 belongs is the SRAM space in the second prediction.
  • bit 27 is “0” (no in S75)
  • the space prediction unit 401 predicts that the space to which the access address 212 belongs is the BCU space in the second prediction.
  • the spatial prediction unit 401 Upon completion of the first prediction and the second prediction, the spatial prediction unit 401 performs final prediction, and activates a control interruption signal for each space according to the prediction result.
  • the spatial prediction unit 401 activates the SRAM spatial prediction signal 402 when the SRAM space is obtained as a prediction result by the first prediction or the second prediction (S81 in FIG. 8).
  • the spatial prediction unit 401 activates the cache space prediction signal 403.
  • Spatial schedule The measurement unit 401 activates the BCU space prediction signal 404 when the BCU space is obtained as a prediction result by the first prediction or the second prediction (S82).
  • the spatial prediction unit 401 outputs only the SRAM spatial prediction signal 402, and the value of the register A207 is
  • the spatial prediction unit 401 When it is “0x3ffffff0”, the spatial prediction unit 401 outputs an SRAM spatial prediction signal 402 and a cache space prediction signal 403.
  • register A207 is "0x3fffff0"
  • register B209 is' 0x1000
  • Fig. 9 shows the case where the cache access has taken two cycles for some reason in the E1 stage.
  • Spatial prediction unit 401 performs the first prediction using the value of register A207. In the case of FIG. 9, the space prediction unit 401 obtains the SRAM space as the first prediction result.
  • the space prediction unit 401 obtains the cache space as the second prediction result.
  • the spatial prediction unit 401 obtains an SRAM space and a cache space as final prediction results from the first prediction and the second prediction. Therefore, the space prediction unit 401 outputs an SRAM space prediction signal 402 and a cache space prediction signal 403.
  • the output delay of these signals is the sum of tR 302, which is the time required to read the value of register A207, and tpr 708, which is the time to decode the upper 4 bits and bit 27 of the value of register A207. . tpre708 is shorter than tadd303, which is the output delay of 32-bit Karo arithmetic. Also, the output delay does not include the decoding time tdec304 of the addition result. Therefore, the delay until the SRAM space prediction signal 402 and the cache space prediction signal 403 are output is shorter than the delay until the addition result is decoded and output. Therefore, the start of the E1 stage can be executed earlier than when the address space is determined by decoding the address in the D2 stage.
  • the space of the E1 stage address 406 is determined.
  • the E1 stage address 406 is "0x40000ff0", so the cache It is space. Therefore, the SRAM control interruption signal 412 for the E1SRAM control unit 224 becomes active.
  • the output timing of the SRAM control interruption signal 412 is immediately after tdec304, which is the time required to decode the address.
  • the E1 SRAM control unit 224 Upon receiving the SRAM control interruption signal 412, the E1 SRAM control unit 224 interrupts the SRAM control.
  • the E1 cache control unit 225 continues the control, and the E1 main memory control unit 414 activates the E2SRAM control activation request 232 in the cycle 711 that receives the tag end signal 228 from the tag control unit 226.
  • the Id instruction 110 proceeds to processing in the E2 stage.
  • the information processing apparatus can shorten the processing delay in the D2 stage and shorten the clock cycle. That is, the operating frequency can be improved.
  • the space prediction unit 401 can predict to include the correct space to which the access address 212 belongs. That is, one of the controls activated multiple times in the E1 stage is correct. Of the predicted controls, only correct control is continued, and control that is not predicted is interrupted, thereby eliminating the need for restarting control in the E1 stage.
  • the information processing apparatus can improve the clock cycle without increasing the penalty.
  • the memory access request generation unit 213 outputs the memory access request 214, the E1SR AM control unit 224, the E1 cache control unit 225, and the E2BCU control unit 239 all start controlling access to the corresponding memory. By doing so, it is possible to improve the clock cycle without incurring a penalty. However, in this case, power consumption increases. On the other hand, the information processing apparatus according to the first embodiment can suppress power consumption because memory access control is not performed for all control units.
  • the field force for determining the address space of the access address 212 is assumed to be a field from bit 28 to bit 31.
  • the field for determining the address space is not limited to the field from bit 28 to bit 31. Therefore, in the second prediction, the spatial prediction unit 401 uses the register A Based on the value of 207, it is determined whether the value S of the bit immediately below the field for determining the address space is S “l” or “0”.
  • the access address 212 is a force S assuming that the access address 212 is generated by adding the value of the register A207 and the value of the register B209, and the access address 212 is stored in the register A207. May be generated by subtracting the value of register B209 from the value.
  • the value of the register A207 is determined depending on whether the value S of the bit immediately below the field for determining the address space is “1”, “0”. This is the opposite of the case of the first embodiment described above.
  • the spatial prediction unit 401 is an example of a prediction unit of the information processing apparatus of the present invention.
  • the activation request generation unit 413 is an example of activation means of the information processing apparatus of the present invention.
  • the E1 stage space determination unit 407 is an example of a determination unit of the information processing apparatus of the present invention.
  • the E1 main memory control unit 414 is an example of access stop means of the information processing apparatus of the present invention.
  • FIG. 10 shows the configuration of the information processing apparatus according to the second embodiment.
  • the information processing apparatus is an apparatus capable of controlling the supply of a clock to the cache tag memory 23, and the clock control unit 803 is connected to the cache tag memory by a tag clock permission signal 801. This is a device that stops the supply of the clock to 23.
  • the spatial prediction unit 401 controls the access to the memory by performing the spatial prediction, and also controls the supply of the clock to the cache tag memory 23. To do.
  • the E1 cache control unit 225 supplies the tag clock permission signal 801 to the clock control unit 803 only when controlling access to the cache. That is, the tag clock permission signal 801 becomes active only when the E1 cache control unit 225 is in the “accessing” state.
  • FIG. 11 is a diagram showing timings at which each process is executed when the SRAM space is accessed.
  • Figure llf. The value of register A207 is '0x30000000' and register B209 The timing when each process is executed when the value is “0x00001000” is shown.
  • FIG. 12 is a diagram showing the timing at which each process is executed when the cache space is accessed.
  • FIG. 12 shows the timing at which each process is executed when the value of the register A207 is “0x3ffffff0” and the value of the register B209 is 0x00001000.
  • the spatial prediction finally obtained is the SRAM space and the cache space, and the SRAM space prediction signal 402 and the cache space prediction signal 403 are active.
  • the SRAM control interruption signal 412 is output, and the E1SRAM control unit 224 is interrupted.
  • the E1 cache control unit 225 continues processing because the prediction result is correct. Further, since the E1 cache control activation request 222 and the tag activation request 227 are output according to the cache space prediction signal 403, the E1 cache control unit 225 supplies the tag clock permission signal 801 to the clock control unit 803 for clock control.
  • the unit 803 supplies the tag clock 802 to the cache tag memory 23.
  • the space prediction finally obtained is the SRAM space and the cache space
  • the correct address space to which the access address 212 belongs is the SRAM space
  • the following operation is performed.
  • the SRAM space prediction signal 402 and the cache space prediction signal 403 are activated by the spatial prediction finally obtained, and the SRAM clock control unit (not shown) is not shown by the El SRAM control unit 224.
  • R supply SRAM clock to SRAM.
  • the E1 cache control unit 225 supplies a tag clock permission signal 801 to the clock control unit 803, and the clock control unit 803 supplies the tag clock 802 to the cache tag memory 23. Since the correct address space is the SRAM space, the E1 cache control unit 225 supplies the tag clock stop signal to the clock control unit 803, so that the clock control unit 803 supplies the tag clock 802 to the cache tag memory 23. Stop that.
  • means (block) for controlling the supply of clock is often arranged on the upper side of the clock tree, and means (block) for generating the clock supply signal is arranged on the lower side of the clock tree.
  • means (block) for generating the clock supply signal is arranged on the lower side of the clock tree.
  • the information processing apparatus can improve the clock cycle to generate the tag clock permission signal 801 by using the spatial prediction result obtained by the spatial prediction unit 401.
  • FIG. 13 shows the configuration of the information processing apparatus according to the third embodiment.
  • the information processing apparatus of Embodiment 3 performs spatial prediction at high speed.
  • the register A write data generation unit 111 generates register A write data 112, which is write data to the register A207.
  • the register A write data 112 is input not only to the register A 207 but also to the decoding unit 113 that determines which address space it belongs to when it is used as an address.
  • the space determination result (decoded result) 114 obtained by the decoding unit 113 is held in the register A space attribute holding unit 115 at the same time when the register A write data 112 is written to the register A2 07. Is done. That is, the data input to the register A space attribute holding unit 115 is synchronized with the data input to the register A207.
  • the register A space attribute 116 which is the spatial determination result obtained by the decoding unit 113, is input to the spatial prediction unit 401, and the spatial prediction unit 401 performs the same prediction as in the first embodiment. At this time, in the first embodiment, the space prediction unit 401 determines the space to which the value of the register A20 7 belongs from the register A output 208. In the third embodiment, the space prediction unit 401 is information on the register A space attribute holding unit 11 5 force. Use register A space attribute 116 and reference only bit 27 of the value in register A207.
  • the present invention is useful for an information processing apparatus that operates in clock synchronization, and is particularly useful for a microprocessor, a digital signal processing circuit, a system LSI, and the like having a memory system that performs different types of access methods for each address space. Useful.

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Abstract

　情報処理装置は、少なくとも二つのアドレス生成元情報が用いられて生成されるアドレスが属するアドレス空間に対応するメモリにアクセスするアクセス手段を制御する装置であって、一つの前記アドレス生成元情報を用いて、アクセス対象のアドレスが属する可能性を有する一つ又は複数のアドレス空間を予測する予測手段と、前記予測手段によって予測された全部のアドレス空間に対応するメモリへの前記アクセス手段によるアクセスを起動させる起動手段と、前記少なくとも二つのアドレス生成元情報を用いて生成される前記アクセス対象のアドレスが属するアドレス空間を判定する判定手段と、前記起動手段の制御によって起動したアクセスのうちの、前記判定手段によって判定されたアドレス空間に対応するアクセス以外の前記アクセス手段によるアクセスを停止させるアクセス停止手段とを備える。                                                                                 

Description

明 細 書
情報処理装置
技術分野
[0001] 本発明は、メモリにアクセスするマイクロプロセッサ等の情報処理装置に関する。
背景技術
[0002] 映像や音声を扱う多くの機器には、高性能なプロセッサが実装されている。プロセッ サには、複数のデータを短時間で処理したり、高品質の映像や音声の信号を処理す ること力 S求められ、それを実現する手段として動作周波数を向上させる方法がある。
[0003] 一般的に、動作周波数の向上を達成する手段として、パイプラインの段数を増加さ せる方法がある。し力 ながら、パイプラインの段数が多くなると、分岐命令を実行す る際のペナルティが大きくなる等のデメリットも増加する。
[0004] パイプラインの段数は、メモリにアクセスするために必要なステージの数や、各ステ ージで実行する処理の種類等によって決定される。その決定の際に重要となるのが 、アクセスしょうとするメモリのアドレスの生成からそのメモリへのアクセスの起動までの 回路遅延である。
[0005] 一般的に、メモリへのアクセスはアドレスの生成からそのメモリに対するアクセス制御 の起動までを含む。アドレスの生成には加算器等の論理段数が多い回路が必要とな り、その回路における処理時間が全体の動作速度を向上させる際の制限となる。
[0006] アドレスが属する空間毎にその空間に対応するメモリへのアクセスを制御するプロ セッサやメモリアクセス制御回路にぉレ、ては、アドレスが属する空間をデコードする必 要がある。アドレスが確定する時間と、そのアドレスが属する空間をデコードする時間 とが必要であるので、クロックサイクルを向上させることは容易ではない。
[0007] 以下に、メモリへの従来のアクセス方法を、 7段パイプラインの CPUと、複数のアド レス空間それぞれに対応する複数のメモリと、各メモリへのアクセスを制御する複数の メモリ制御部とを有するシステムを用いて、図 1から図 3を参照して説明する。
[0008] 図 1は CPUのパイプライン動作を示す。具体的には、図 1はメモリアクセス命令であ る Id命令 110が各ステージに投入される様子を示す。 [0009] パイプラインは、 F1ステージ 12、 F2ステージ 13、 D1ステージ 14、 D2ステージ 15 、 E1ステージ 16、 E2ステージ 17、及び E3ステージ 18で構成される。
[0010] F1ステージ 12及び F2ステージ 13では命令のフェッチが行なわれ、 D1ステージ 1 4及び D2ステージ 15では命令のデコードが行なわれる。 D2ステージ 15ではァクセ スアドレスの生成も行なわれる。 E1ステージ 16及び E2ステージ 17ではメモリへのァ クセスが行なわれる。
[0011] メモリアクセス命令である Id命令 110は、パイプラインが止まる要因がない場合、図
1に示すように、クロック 11毎に各ステージに投入され、各ステージにおいて処理が 実行される。
[0012] 図 2に従来の情報処理装置の構成を示す。図 2では、説明の簡単化のため、上記 の D2ステージ 15、 E1ステージ 16、及び E2ステージ 17に対応する各構成のみを示 す。
[0013] CPU21は、アクセスアドレス 212とメモリアクセス要求 214とをメモリ制御部 22に出 力する。
[0014] メモリ制御部 22はアドレス空間毎に異なるメモリアクセス制御を行なうものであって、 図 2は、キャッシュ、 SRAM、及び、 BCUを介して設けられている外部メモリにァクセ スするメモリ制御部 22の構成を示している。 SRAM及びキャッシュへのアクセスは E1 ステージから開始され、 BCUを介して設けられてレ、る外部メモリへのアクセスは E2ス テージから開始される。
[0015] CPU21は、レジスタ A207力らの出カイ直 208とレジスタ B209力らの出カイ直 210と を加算器 211により加算することにより、アクセスアドレス 212を生成する。
[0016] アクセスアドレス 212はメモリ制御部 22の空間判定部 216に入力される。空間判定 部 216は、アクセスアドレス 212が属するアドレス空間を判定し、判定結果に応じて、 キャッシュ空間判定信号 217、 SRAM空間判定信号 218、又は BCU空間判定信号 219を、起動要求生成部 215に出力する。
[0017] 起動要求生成部 215は、メモリアクセス要求 214に基づいて E1メモリ制御起動要 求 220を E1メインメモリ制御部 223へ出力すると同時に、 SRAM空間判定信号 218 が入力された場合には E1SRAM制御起動要求 221を E1SRAM制御部 224に出 力し、キャッシュ空間判定信号 217が入力された場合には Elキャッシュ制御起動要 求 222を E1キャッシュ制御部 225に出力する。
[0018] 図 3にキャッシュ空間にアクセスする場合の各処理のタイミングを示す。
[0019] サイクル 31において W命令 110が D2ステージ 15に入ると、出力遅延時間 tR302 の後にレジスタ A出力 208及びレジスタ B出力 210が出力される。次に、時間 tadd30
3で、レジスタ A出力 208とレジスタ B出力 210とが加算されてアクセスアドレス 212が 生成される。更に、アクセスアドレス 212が時間 tdec304でデコードされてアクセスァ ドレス空間が判定される。
[0020] すなわち、サイクル 31において、アドレス空間を判定するためには、「tR302 + tad d303 + tdec304jの時間（遅延時間）が必要になる。その時間（遅延時間）経過後に
、 E1ステージ 16の各種起動信号が生成される。
[0021] 一般的な CPUにおいて、レジスタファイルや、加算器の出力が確定するのに要す る時間は比較的長いので、アドレスを生成する時間がクロックサイクルの上限を決定 する主要因となり、高速化のボトルネックとなる。
[0022] この課題を解決するために、以下に示す方法が特許文献 1により開示されている。
すなわち、生成されたアドレスの一部を利用してメモリへのアクセスを起動し、並行し てアドレス空間をデコードする。次のサイクルで、起動したアクセスに対応するァドレ ス空間とデコードしたアドレス空間とがー致する場合、そのアクセスを続行する。 特許文献 1：特開 2001— 5663号公報
発明の開示
発明が解決しょうとする課題
[0023] し力 ながら、上記特許文献 1の方法では、起動したアクセスに対応するアドレス空 間とデコードしたアドレス空間とが異なる場合、起動したアクセスを中断し、アドレスが 属する正しい空間へのアクセスを再実行することとなり、ペナルティが発生する。
[0024] 本発明は、上記課題を考慮し、メモリへのアクセスを繰り返すというペナルティを発 生させることなぐメモリへのアクセス時間を短縮する情報処理装置を提供することを 目的とする。
課題を解決するための手段 [0025] 上記目的を達成するために、本発明の情報処理装置は、少なくとも二つのアドレス 生成元情報が用いられて生成されるアドレスが属するアドレス空間に対応するメモリ にアクセスするアクセス手段を制御する装置であって、一つの前記アドレス生成元情 報を用いて、アクセス対象のアドレスが属する可能性を有する一つ又は複数のァドレ ス空間を予測する予測手段と、前記予測手段によって予測された全部のアドレス空 間に対応するメモリへの前記アクセス手段によるアクセスを起動させる起動手段と、 前記少なくとも二つのアドレス生成元情報を用いて生成される前記アクセス対象のァ ドレスが属するアドレス空間を判定する判定手段と、前記起動手段の制御によって起 動したアクセスのうちの、前記判定手段によって判定されたアドレス空間に対応する アクセス以外の前記アクセス手段によるアクセスを停止させるアクセス停止手段とを 備える。
[0026] このように、本発明の情報処理装置は、アクセスアドレスを生成した後に空間判定を 行ない、その後にメモリへのアクセスの制御を起動するのではなぐアクセスアドレス の生成時に、アクセスアドレスを生成する元の値から、生成後のアクセスアドレスが属 する空間を予測する。そして、本発明の情報処理装置は、予測した一つ又は複数の 空間に対応するメモリ全部へのアクセスを起動し、その後に生成後のアクセスァドレ スから正しいアドレス空間を判定し、前記複数起動したアクセスのうち、正しいものだ けを継続し、予測がはずれたものは中断する。これにより、本発明の情報処理装置は 、メモリへのアクセスを繰り返すというペナルティを発生させることなぐメモリへのァク セス時間を短縮することができる。
[0027] なお、本発明の情報処理装置は、空間予測を行なう際、予測したアドレス空間の中 に必ず正しいアドレス空間が含まれるように、空間予測を行なう。
[0028] 本発明の情報処理装置では、例えば、前記アクセス対象のアドレスが属するァドレ ス空間は、前記アクセス対象のアドレスの所定のフィールドの値によって決定され、 前記予測手段は、前記一つのアドレス生成元情報の前記所定のフィールドの値が属 するアドレス空間を判定するとともに、前記一つのアドレス生成元情報の前記所定の フィールドより一つ下の桁の値を判定して、前記アクセス対象のアドレスが属する可 能性を有するアドレス空間を予測する。 [0029] また例えば、前記アクセス対象のアドレスは、前記少なくとも二つのアドレス生成元 情報の加算又は減算を行なうことによって生成され、前記予測手段は、前記一つの アドレス生成元情報の前記所定のフィールドより一つ下の桁の値を判定することによ り、前記一つのアドレス生成元情報の前記所定のフィールドの最下位の桁が変化す るか否かを判定して、前記アクセス対象のアドレスが属する可能性を有するアドレス 空間を予測する。
[0030] 本発明の情報処理装置は、更に、前記一つのアドレス生成元情報の所定のフィー ノレドの値が属するアドレス空間を特定する空間特定情報を保持する保持手段を備え 、前記アクセス対象のアドレスが属するアドレス空間は、前記アクセス対象のアドレス の前記所定のフィールドの値によって決定され、前記予測手段は、前記保持手段に よって保持されている前記空間特定情報を用いるとともに、前記一つのアドレス生成 元情報の前記所定のフィールドより一つ下の桁の値を判定することにより、前記ァク セス対象のアドレスが属する可能性を有するアドレス空間を予測してもよい。
[0031] 例えば、前記アクセス対象のアドレスは、前記少なくとも二つのアドレス生成元情報 の加算又は減算を行なうことによって生成され、前記予測手段は、前記一つのァドレ ス生成元情報の前記所定のフィールドより一つ下の桁の値を判定することにより、前 記一つのアドレス生成元情報の前記所定のフィールドの最下位の桁が変化するか否 かを判定して、前記アクセス対象のアドレスが属する可能性を有するアドレス空間を 予測する。
[0032] 本発明の情報処理装置は、更に、前記予測手段によって予測された全部のァドレ ス空間に対応するメモリへクロックを供給する供給手段と、前記判定手段によって判 定されたアドレス空間に対応するメモリ以外のメモリへの前記供給手段によるクロック の供給を停止させるクロック停止手段とを備えてもよい。
[0033] 本発明のメモリアクセス制御方法は、少なくとも二つのアドレス生成元情報が用いら れて生成されるアドレスが属するアドレス空間に対応するメモリにアクセスするァクセ ス手段を制御する方法であって、一つの前記アドレス生成元情報を用いて、アクセス 対象のアドレスが属する可能性を有する一つ又は複数のアドレス空間を予測する予 測ステップと、前記予測ステップにおレ、て予測した全部のアドレス空間に対応するメ モリへの前記アクセス手段によるアクセスを起動させる起動ステップと、前記少なくと も二つのアドレス生成元情報を用いて生成される前記アクセス対象のアドレスが属す るアドレス空間を判定する判定ステップと、前記起動ステップにおける制御によって 起動したアクセスのうちの、前記判定ステップにおいて判定したアドレス空間に対応 するアクセス以外の前記アクセス手段によるアクセスを停止させるアクセス停止ステツ プとを含む。
発明の効果
[0034] 本発明は、メモリへのアクセスを繰り返すというペナルティを発生させることなぐメモ リへのアクセス時間を短縮する情報処理装置を提供することができる。
[0035] すなわち、本発明により、情報処理装置全体のクロックサイクル時間を短くすること が可能となり、情報処理装置における動作周波数を向上させることが可能となる。 図面の簡単な説明
[0036] [図 1]図 1は、 CPUのパイプライン動作を示す図である。
[図 2]図 2は、従来の情報処理装置の構成を示す図である。
[図 3]図 3は、キャッシュ空間にアクセスする場合の各処理のタイミングを示す図である
[図 4]図 4は、実施の形態 1の情報処理装置の構成図である。
[図 5]図 5は、アドレス空間を示す図である。
[図 6]図 6は、第一の空間予測のフローを示す図である。
[図 7]図 7は、第二の空間予測のフローを示す図である。
[図 8]図 8は、最終の空間予測のフローを示す図である。
[図 9]図 9は、実施の形態 1における各処理のタイミングを示す図である。
[図 10]図 10は、実施の形態 2の情報処理装置の構成図である。
[図 11]図 11は、実施の形態 2における SRAMアクセス時の各処理のタイミングを示 す図である。
[図 12]図 12は、実施の形態 2における Cacheアクセス時の各処理のタイミングを示す 図である。
[図 13]図 13は、実施の形態 3の情報処理装置の構成図である。 [図 14]図 14は、実施の形態 3における各処理のタイミングを示す図である, 符号の説明
11 クロック
12 F1ステー 'ジ
13 F2ステージ
14 D1ステー -ジ
15 D2ステー -ン
16 E1ステージ
17 E2ステージ
18 E3ステー 'シ
110 Id命令
21 CPU
22 メモリ制御部
23 キャッシュ .タグメモリ
24 キャッシュ •データメモリ
207 レジスタ A
208 レジスタ A出力
209 レジスタ B
210 レジスタ B出力
211 加算器
212 アクセスァ 'ドレス
213 メモリアクセス要求生成部
214 メモリアクセス要求
215 起動要求生成部
216 空間判定部
217 キャッシュ空間判定信号
218 SRAM空 ：間判定信号
219 BCU空間判定信号 220 Elメモリ制御起動要求
221 El SRAM制御起動要求
222 E1キャッシュ制御起動要求
223 E1メインメモリ制御部
224 El SRAM制御部
225 E1キャッシュ制御部
226 タグ制御部
227 タグ起動要求
228 タグ終了信号
229 SRAM終了信号
230 キャッシュ終了信号
231 E2メモリ制御起動要求
232 E2SRAM制御起動要求
233 E2キャッシュ制御起動要求
234 E2BCU制御起動要求
235 E2メインメモリ制御部
236 E2キャッシュ制御部
237 キャッシュデータ制御部
238 E2SRAM制御部
239 E2BCU制御咅
31 サイクル
302 tR
303 tadd
304 tdec
01 空間予測部
02 SRAM空間予測信号 03 キャッシュ空間予測信号 04 BCU空間予測信号 405 Elステージアドレス保持部
406 Elステージアドレス
407 E1ステージ空間判定部
408 E1ステージ SRAM空間判定信号
409 E1ステージキャッシュ空間判定信号
410 E1ステージ BCU空間判定信号
411 キャッシュ制御中断信号
412 SRAM制御中断信号
413 起動要求生成部
414 E1メインメモリ制御部
801 タグクロック許可信号
802 タグクロック
803 クロック制御部
111 レジスタ A書き込みデータ生成部
112 レジスタ A書き込みデータ
113 デコード部
114 デコード結果
115 レジスタ A空間属性保持部
116 レジスタ A空間属性
71 E1メインメモリ制御ステート
72 E1キャッシュ制御ステート
73 El SRAM制御ステート
74 E2メインメモリ制御ステート
75 E2Cashe制御ステート
76 Cashe制御ステート
77 BCU制御ステート
発明を実施するための最良の形態
以下に、本発明を実施するための最良の形態について、図面を参照して説明する [0039] (実施の形態 1)
まず、実施の形態 1の情報処理装置を説明する。
[0040] 図 4に実施の形態 1の情報処理装置の構成を示す。
[0041] 実施の形態 1では、 CPU21が行なうメモリアクセス命令は、レジスタ A207の値とレ ジスタ B209の値とを加算することによって生成されるアクセスアドレスでメモリァクセ スを行なうことを指示する命令である場合を想定する。また、上記の加算によってアド レスが生成される場合、レジスタ A207の 32ビットの値と、レジスタ B209の下位 16ビ ットの値とが加算されてアドレスが生成される場合を想定する。
[0042] レジスタ A207からの出力であるレジスタ A出力 208力 空間予測部 401に入力さ れる。
[0043] 空間予測部 401は、レジスタ A出力 208の値に基づいて、アクセスアドレス 212が 属するアドレス空間がどの空間であるのかを予測する。
[0044] 空間予測部 401は、予測結果に基づいて、 SRAM空間予測信号 402、キャッシュ 空間予測信号 403、及び BCU空間予測信号 404の一部を、メモリ制御部 22の起動 要求生成部 413に出力する。
[0045] 起動要求生成部 413は、メモリアクセス要求 214と、 SRAM空間予測信号 402、キ ャッシュ空間予測信号 403、及び BCU空間予測信号 404の一部とから、 E1メモリ制 御起動要求 220、 E1SRAM制御起動要求 221、及び E1キャッシュ制御起動要求 2
22の一部を生成して出力する。起動要求は予測結果によっては複数生成され出力 される。
[0046] パイプラインが E1ステージに進む際、アクセスアドレス 212は E1ステージアドレス 保持部 405に入り、 E1ステージでのメモリアクセス命令実行中保持される。
[0047] メモリ制御部 22は、 E1ステージアドレス 406を用いて E1ステージ空間判定部 407 により、アクセスアドレス 212が属する正しいアドレス空間を判定する。 E1ステージ空 間判定部 407は、判定結果として、 E1ステージ SRAM空間判定信号 408、 E1ステ ージキャッシュ空間判定信号 409、又は E1ステージ BCU空間判定信号 410を、 E1 メインメモリ制御部 414に出力する。 [0048] Elメインメモリ制御部 414は、 Elステージ空間判定部 407からの空間判定信号に 基づいて、 E1ステージアドレス 406 (アクセスアドレス 212)が属する空間以外の空間 に対応する制御部に対して、アクセスの中断信号を出力する。例えば、 E1ステージ アドレス 406が SRAM空間に属する場合、 E1メインメモリ制御部 414は、キャッシュ 制御中断信号 411を E1キャッシュ制御部 225に出力する。 E1ステージアドレス 406 がキャッシュ空間に属する場合、 E1メインメモリ制御部 414は、 SRAM制御中断信 号 412を E1SRAM制御部 224に出力する。 E1ステージアドレス 406が BCU空間に 属する場合、 E1メインメモリ制御部 414は、 SRAM制御中断信号 412と、キャッシュ 制御中断信号 411とをアクティブにする。
[0049] E1SRAM制御部 224は、 SRAM制御中断信号 412がアクティブになると、 E1ス テージの SRAMアクセス制御を中断する。
[0050] E1キャッシュ制御部 225は、キャッシュ制御中断信号 411がアクティブになると、 E 1ステージのキャッシュアクセス制御を中断する。
[0051] すなわち、メモリアクセス命令が D2ステージにあるとき、空間予測部 401により、ァ クセスアドレス 212が属する可能性がある複数のアクセス空間が予測され、 E1ステー ジにメモリアクセス命令が入るときに、 E1ステージにおいて、アクセスアドレス 212が 属する可能性があると予測された複数のアクセス空間それぞれに対応する制御部が 起動する。
[0052] E1ステージにメモリアクセス命令があるとき、アクセスアドレス 212が属する正しいァ ドレス空間に対応する制御部によるメモリへのアクセスのみが実行され、予測がはず れたアドレス空間に対応する制御部によるメモリへのアクセスは中断する。そして、 E 2ステージにメモリアクセス命令が投入される。
[0053] D2ステージにおいて、空間予測部 401は、アクセスアドレス 212が属する正しいァ ドレス空間が含まれるように、アクセスアドレス 212が属する可能性がある複数のァク セス空間を予測する。これにより、 E1ステージにおける正しいアドレス空間へのァクセ ス制御を再起動する必要がなくなるため、同じ種類の処理を再度繰り返すというペナ ルティは発生しない。以下では、空間予測部 401が行なう予測を「空間予測」という。
[0054] 以下に、 D2ステージにおいて空間予測部 401が行なう空間予測の方法について 説明する。
[0055] 図 5に、 CPUのアドレス空間を示す。
[0056] アドレス" 0x00000000"から" 0x3fffffff"までは SRAMにアクセスする「SRAM 空間」のアドレスであり、アドレス" 0x40000000"から" 0x5fffffff"まではキャッシュ にアクセスする「キャッシュ空間」のアドレスであり、アドレス" 0x60000000"以降は B CUを通じて外部デバイスにアクセスする「BCU空間」のアドレスである。
[0057] 図 6から図 8は空間予測部 401が行なう空間予測のフローを示す。図 6から図 8に示 すように、空間予測部 401は、第一の予測（図 6参照）と、第二の予測（図 7参照）とを 行ない、それぞれの結果から最終的な予測を行なう（図 8参照）。
[0058] 空間予測部 401は、第一の予測では、レジスタ A207からの出力値であるレジスタ A出力 208の値がどのアドレス空間に属するのかを判定する。
[0059] すなわち、空間予測部 401は、まず、レジスタ A出力 208の値が SRAM空間に属 するか否かを判定する（図 6の S61)。空間予測部 401は、 SRAM空間に属さないと 判定した場合（S61で no)、レジスタ A出力 208の値がキャッシュ空間に属するか否 力を判定する（図 6の S62)。空間予測部 401は、キャッシュ空間に属さないと判定し た場合（S62で no)、レジスタ A出力 208の値が BCU空間に属すると判定する。
[0060] 空間予測部 401は、第一の予測と並行して第二の予測を行なう。
[0061] 空間予測部 401は、第二の予測では、レジスタ A207の値が図 5の隣接するァドレ ス空間の境界付近のアドレスかどうかを判断し、加算器 211によって得られるアクセス アドレス 212がどのアドレス空間に属するのかを予測する。
[0062] 上述したように、 CPU21は、レジスタ A207の値と、レジスタ B209の値とを加算す ることによりアクセスアドレス 212を生成する。このとき、レジスタ B209の値のうち下位 16ビットのみが利用される。アドレス空間を判定するフィールドがビット 28からビット 3 1までのフィールドである場合を想定する。この場合、レジスタ A207の値が属する空 間と、アクセスアドレス 212が属する空間とが異なるのは、加算によりビット 28からビッ ト 31までのフィールドの値が変化する場合、すなわちレジスタ A207の値のビット 27 力 1」である場合である。空間予測部 401は、第二の予測では、レジスタ A207の値 のビット 27が「1」であるか否かを判定する。 [0063] すなわち、空間予測部 401は、まず、レジスタ A207の値が SRAM空間に属するか 否かを判定する（図 7の S71)。レジスタ A207の値が SRAM空間に属する場合（S7 1で yes)、空間予測部 401は、レジスタ A207の値のビット 27の値が「1」であるか否 かを判定する（S72)。ビット 27の値が「1」である場合（S72で yes)、空間予測部 401 は、第二の予測では、アクセスアドレス 212が属する空間がキャッシュ空間であると予 測する。ビット 27の値が「0」である場合（S72で no)、空間予測部 401は、第二の予 測では、アクセスアドレス 212が属する空間が SRAM空間であると予測する。
[0064] S71でレジスタ A207の値が SRAM空間に属すると判定しなかった場合（S71で n o)、空間予測部 401は、レジスタ A207の値がキャッシュ空間に属するか否かを判定 する（S73)。レジスタ A207の値がキャッシュ空間に属する場合（S73で yes)、空間 予測部 401は、レジスタ A207の値のビット 27が「1」であるか否かを判定する（S74) 。ビット 27が「1」である場合（S74で yes)、空間予測部 401は、第二の予測では、ァ クセスアドレス 212が属する空間が BCU空間であると予測する。ビット 27が「0」であ る場合（S74で no)、空間予測部 401は、第二の予測では、アクセスアドレス 212が 属する空間がキャッシュ空間であると予測する。
[0065] 更に、 S73でレジスタ A207の値がキャッシュ空間に属すると判定しなかった場合（ S73で no)、空間予測部 401は、レジスタ A207のィ直のビット 27力 S「1」である力否力 を判定する（S75)。ビット 27が「1」である場合（S75で yes)、空間予測部 401は、第 二の予測では、アクセスアドレス 212が属する空間が SRAM空間であると予測する。 ビット 27が「0」である場合（S75で no)、空間予測部 401は、第二の予測では、ァクセ スアドレス 212が属する空間が BCU空間であると予測する。
[0066] 空間予測部 401は、第一の予測と第二の予測とを終了すると、最終的な予測を行 なレ、、その予測結果にしたがって、各空間に対する制御中断信号をアクティブにする
[0067] 空間予測部 401は、最終予測では、第一の予測又は第二の予測により予測結果と して SRAM空間を得た場合（図 8の S81)、 SRAM空間予測信号 402をアクティブに する。空間予測部 401は、第一の予測又は第二の予測により予測結果としてキヤッシ ュ空間を得た場合 (S82)、キャッシュ空間予測信号 403をアクティブにする。空間予 測部 401は、第一の予測又は第二の予測により予測結果として BCU空間を得た場 合（S82)、 BCU空間予測信号 404をアクティブにする。
[0068] 上記のフローに従うと、例えば、レジスタ A207の値力^ '0x30000000"である場合
、空間予測部 401は SRAM空間予測信号 402のみを出力し、レジスタ A207の値が
"0x3ffffff0"である場合、空間予測部 401は SRAM空間予測信号 402とキャッシュ 空間予測信号 403とを出力する。
[0069] 図 9は、レジスタ A207の値が" 0x3ffffff0"であり、レジスタ B209の値力 '0x1000
"である場合の各処理が実行されるタイミングを示す。図 9の場合、アクセスアドレス 2
12は" 0x40000ff0"となり、アクセスすべき空間はキャッシュ空間である。
[0070] 図 9は、 E1ステージでなんらかの要因でキャッシュへのアクセスに 2サイクルかかつ た場合を示している。
[0071] 空間予測部 401はレジスタ A207の値を用いて第一の予測を行なう。図 9の場合、 空間予測部 401は第一の予測結果として SRAM空間を得る。
[0072] また、空間予測部 401は、レジスタ A207の値が SRAM空間に属し、かつ、ビット 2 7が「1」であるため、第二の予測結果としてキャッシュ空間を得る。
[0073] 空間予測部 401は、第一の予測と第二の予測とから、最終的な予測結果として、 S RAM空間とキャッシュ空間とを得る。そのため、空間予測部 401は、 SRAM空間予 測信号 402と、キャッシュ空間予測信号 403とを出力する。
[0074] これらの信号の出力遅延は、レジスタ A207の値の読み出しに要する時間である tR 302と、レジスタ A207の値の上位 4ビット及びビット 27をデコードする時間である tpr e708との合計である。 tpre708は 32ビットのカロ算器の出力遅延である tadd303より 短レ、。また、出力遅延には、加算結果のデコード時間 tdec304は含まれなレ、。その ため、 SRAM空間予測信号 402及びキャッシュ空間予測信号 403が出力されるまで の遅延は、加算結果がデコードされて出力されるまでの遅延より短い。よって、 E1ス テージの開始を、 D2ステージにおいてアドレスをデコードしてアドレス空間を判定す る場合よりも早く実行することが可能になる。
[0075] Id命令 110が E1ステージに入った時点で E1ステージアドレス 406の空間が判定さ れる。図 9の場合、 E1ステージアドレス 406は" 0x40000ff0"であるためキャッシュ 空間である。そのため、 E1SRAM制御部 224に対しての SRAM制御中断信号 412 がアクティブになる。 SRAM制御中断信号 412の出力タイミングは、アドレスをデコー ドするのに要する時間である tdec304の直後である。
[0076] E1SRAM制御部 224は、 SRAM制御中断信号 412を受けて、 SRAM制御を中 断する。
[0077] 他方、 E1キャッシュ制御部 225は制御を継続し、 E1メインメモリ制御部 414はタグ 制御部 226からのタグ終了信号 228を受けたサイクル 711で E2SRAM制御起動要 求 232をアクティブにする。同時に Id命令 110は E2ステージでの処理に進む。
[0078] 上述したように、実施の形態 1の情報処理装置は、 D2ステージでの処理遅延を短 縮し、クロックサイクルを短縮することができる。すなわち、動作周波数を向上させるこ とが可能となる。
[0079] また、空間予測部 401は、空間予測を行なうとき、アクセスアドレス 212が属する正 しい空間を含むように予測することが可能となる。すなわち、 E1ステージで複数起動 した制御のうち一つは正しい。予測された制御のうちで、正しレ、制御のみが継続し、 予測がはずれた制御は中断することで、 E1ステージでの制御の再起動の必要性を なくすことが可能となる。
[0080] したがって、実施の形態 1の情報処理装置は、ペナルティを増加させずにクロックサ イタルを向上させることが可能となる。
[0081] なお、メモリアクセス要求生成部 213がメモリアクセス要求 214を出力すると、 E1SR AM制御部 224、 E1キャッシュ制御部 225、及び E2BCU制御部 239の全部が対応 するメモリへのアクセスの制御を起動することにより、ペナルティを発生させずにクロッ クサイクルを向上させることが可能となる。し力、しながらこの場合、消費電力は大きくな る。それに対して、実施の形態 1の情報処理装置は、全部の制御部のメモリアクセス 制御が行なわれるのではないので、消費電力を抑えることができる。
[0082] また、実施の形態 1では、アクセスアドレス 212のうちのアドレス空間を判定するフィ 一ルド力 ビット 28からビット 31までのフィールドである場合を想定した。しかしながら 、アドレス空間を判定するフィールドは、ビット 28からビット 31までのフィールドである 場合に限定されない。したがって、第二の予測では、空間予測部 401は、レジスタ A 207の値にぉレヽて、アドレス空間を判定するフィールドの一つ下のビットの値力 S「l」で あるのか「0」であるのかを判定する。
[0083] また、実施の形態 1では、アクセスアドレス 212は、レジスタ A207の値とレジスタ B2 09の値とを加算することによって生成される場合を想定した力 S、アクセスアドレス 212 は、レジスタ A207の値からレジスタ B209の値を減算することによって生成されてもよ レ、。この場合、第二の予測では、レジスタ A207の値において、アドレス空間を判定 するフィールドの一つ下のビットの値力 S「1」であるの力、「0」であるのかに応じて判定さ れる空間が、上述した実施の形態 1の場合の反対となる。
[0084] 更に、実施の形態 1では、空間予測部 401は本発明の情報処理装置の予測手段 の一例である。起動要求生成部 413は本発明の情報処理装置の起動手段の一例で ある。 E1ステージ空間判定部 407は本発明の情報処理装置の判定手段の一例であ る。 E1メインメモリ制御部 414は本発明の情報処理装置のアクセス停止手段の一例 である。
[0085] (実施の形態 2)
次に、実施の形態 2の情報処理装置を説明する。
[0086] 図 10に実施の形態 2の情報処理装置の構成を示す。
[0087] 実施の形態 2の情報処理装置は、キャッシュタグメモリ 23に対してのクロックの供給 を制御することが可能な装置であって、タグクロック許可信号 801によりクロック制御 部 803がキャッシュタグメモリ 23へのクロックの供給を停止する装置である。
[0088] 実施の形態 2では、実施の形態 1の場合と同様に、空間予測部 401が空間予測を 行なうことによってメモリへのアクセスを制御するとともに、キャッシュタグメモリ 23への クロックの供給も制御する。
[0089] E1キャッシュ制御部 225は、キャッシュに対するアクセスを制御する場合のみ、タグ クロック許可信号 801をクロック制御部 803に供給する。すなわち、 E1キャッシュ制御 部 225が「アクセス中」の状態である場合のみ、タグクロック許可信号 801はァクティ ブになる。
[0090] 図 11は SRAM空間へアクセスされる場合の各処理が実行されるタイミングを示す 図である。図 l l fま、レジスタ A207の値力 ' 0x30000000"であり、レジスタ B209の 値が" 0x00001000"である場合の各処理が実行されるタイミングを示す。
[0091] 空間予測及びその予測結果に基づくメモリへのアクセスの制御は、実施の形態 1と 同様に行なわれる。図 11の場合、最終的に得られる空間予測は SRAM空間のみと なり、 SRAM空間予測信号 402のみがアクティブになる。この場合、 E1キャッシュ制 御部 225は起動しないため、タグクロック許可信号 801はアクティブにならず、タグク ロック 802はキャッシュタグメモリ 23には供給されない。
[0092] 図 12はキャッシュ空間へアクセスされる場合の各処理が実行されるタイミングを示 す図である。図 12はレジスタ A207の値が" 0x3fffffff0"であり、レジスタ B209の値 力 0x00001000"である場合の各処理が実行されるタイミングを示す。
[0093] 空間予測及びその予測結果に基づくメモリへのアクセスの制御は、実施の形態 1と 同様に行なわれる。図 12の場合、最終的に得られる空間予測は SRAM空間とキヤッ シュ空間となり、 SRAM空間予測信号 402と、キャッシュ空間予測信号 403とがァク ティブになる。し力 ながら、 E1ステージにおいて、 SRAM制御中断信号 412が出 力され、 E1SRAM制御部 224は中断される。 E1キャッシュ制御部 225は予測結果 が正しいため処理を継続する。また、キャッシュ空間予測信号 403にしたがって E1キ ャッシュ制御起動要求 222、及びタグ起動要求 227が出力されるため、 E1キャッシュ 制御部 225はタグクロック許可信号 801をクロック制御部 803に供給し、クロック制御 部 803はタグクロック 802をキャッシュタグメモリ 23へ供給する。
[0094] 他方、最終的に得られる空間予測が SRAM空間とキャッシュ空間とであって、ァク セスアドレス 212が属する正しいアドレス空間が SRAM空間である場合、以下に示 す動作が行なわれる。すなわち、最終的に得られる空間予測によって、 SRAM空間 予測信号 402とキャッシュ空間予測信号 403とがアクティブになり、 El SRAM制御 部 224により、図示されていない SRAM用のクロック制御部は図示されていなレ、 SR AMクロックを SRAMに供給する。また、 E1キャッシュ制御部 225はタグクロック許可 信号 801をクロック制御部 803に供給し、クロック制御部 803はタグクロック 802をキヤ ッシュタグメモリ 23へ供給する。そして、正しいアドレス空間が SRAM空間であるので 、E1キャッシュ制御部 225は、タグクロック停止信号をクロック制御部 803に供給する ことにより、クロック制御部 803がキャッシュタグメモリ 23へタグクロック 802を供給する ことを停止させる。
[0095] 一般的にクロック制御において、クロックの供給を制御する手段（ブロック）はクロック ツリーの上位側に配置されることが多ぐクロック供給信号を生成する手段（ブロック） はクロックツリーの下位側に配置されることが多レ、。そのためクロック供給信号は 1サイ クル中の早い時点で出力されることが望ましい。
[0096] E1ステージ空間判定部 407により得られる、アクセスアドレス 212に基づく空間判 定結果を用いる場合、 E1ステージにおいて、キャッシュへのアクセスのためにタグク ロック許可信号 801を生成するタイミングが遅くなり、全体のクロックサイクルの向上を 図ることができない。
[0097] 実施の形態 2の情報処理装置は、空間予測部 401によって得られる空間予測結果 を利用することにより、タグクロック許可信号 801を生成するためクロックサイクルを向 上させることが可能となる。
[0098] (実施の形態 3)
次に、実施の形態 3の情報処理装置を説明する。
[0099] 図 13に実施の形態 3の情報処理装置の構成を示す。
[0100] 実施の形態 3の情報処理装置は空間予測を高速に行なう。
[0101] 図 13の情報処理装置は、レジスタ A207に値を書き込む際に、レジスタ A207の値 力 Sメモリへアクセスするためのアクセスアドレスの生成に用いられた場合にどの空間 に属するのかを示す判定結果を別の保持部に保持しておき、その判定結果を D2ス テージでの空間予測時に用いる。
[0102] レジスタ A書き込みデータ生成部 111は、レジスタ A207への書き込みデータであ るレジスタ A書き込みデータ 112を生成する。レジスタ A書き込みデータ 112は、レジ スタ A207へ入力されるのみならず、それ自身がアドレスとして使用された場合にどの アドレス空間に属するのかを判定するデコード部 113にも入力される。
[0103] デコード部 113によって得られる空間判定結果（デコード結果） 114は、レジスタ A2 07へのレジスタ A書き込みデータ 112の書き込みが行なわれた時と同じ時に、レジス タ A空間属性保持部 115に保持される。すなわち、レジスタ A空間属性保持部 115 へのデータの入力は、レジスタ A207へのデータの入力と同期する。 [0104] デコード部 113によって得られる空間判定結果であるレジスタ A空間属性 116は空 間予測部 401に入力され、空間予測部 401は実施の形態 1と同様の予測を行なう。 この際、空間予測部 401は、実施の形態 1ではレジスタ A出力 208からレジスタ A20 7の値が属する空間を判定するが、実施の形態 3ではレジスタ A空間属性保持部 11 5力 の情報であるレジスタ A空間属性 116を使用し、レジスタ A207の値のビット 27 のみを参照する。
[0105] そのため、レジスタ A207の複数のビットから空間を判定する処理が消滅し、空間予 測部 401は、実施の形態 1の場合よりもより早く空間予測結果を得ることが可能となる 。すなわち、情報処理装置全体のクロックサイクルを向上させることが可能となる。 産業上の利用可能性
[0106] 本発明は、クロック同期で動作する情報処理装置に有用であり、特にアドレス空間 毎に異なる種別のアクセス方法を行なうメモリシステムを有するマイクロプロセッサ、デ ジタル信号処理回路、及びシステム LSI等に有用である。

Claims

請求の範囲
[1] 少なくとも二つのアドレス生成元情報が用いられて生成されるアドレスが属するアド レス空間に対応するメモリにアクセスするアクセス手段を制御する装置であって、 一つの前記アドレス生成元情報を用いて、アクセス対象のアドレスが属する可能性 を有する一つ又は複数のアドレス空間を予測する予測手段と、
前記予測手段によって予測された全部のアドレス空間に対応するメモリへの前記ァ クセス手段によるアクセスを起動させる起動手段と、
前記少なくとも二つのアドレス生成元情報を用いて生成される前記アクセス対象の アドレスが属するアドレス空間を判定する判定手段と、
前記起動手段の制御によって起動したアクセスのうちの、前記判定手段によって判 定されたアドレス空間に対応するアクセス以外の前記アクセス手段によるアクセスを 停止させるアクセス停止手段と
を備える情報処理装置。
[2] 前記アクセス対象のアドレスが属するアドレス空間は、前記アクセス対象のアドレス の所定のフィールドの値によって決定され、
前記予測手段は、前記一つのアドレス生成元情報の前記所定のフィールドの値が 属するアドレス空間を判定するとともに、前記一つのアドレス生成元情報の前記所定 のフィールドより一つ下の桁の値を判定して、前記アクセス対象のアドレスが属する 可能性を有するアドレス空間を予測する
請求項 1記載の情報処理装置。
[3] 前記アクセス対象のアドレスは、前記少なくとも二つのアドレス生成元情報の加算 又は減算を行なうことによって生成され、
前記予測手段は、前記一つのアドレス生成元情報の前記所定のフィールドより一 つ下の桁の値を判定することにより、前記一つのアドレス生成元情報の前記所定の フィールドの最下位の桁が変化するか否かを判定して、前記アクセス対象のアドレス が属する可能性を有するアドレス空間を予測する
請求項 2記載の情報処理装置。
[4] 更に、前記一つのアドレス生成元情報の所定のフィールドの値が属するアドレス空 間を特定する空間特定情報を保持する保持手段を備え、
前記アクセス対象のアドレスが属するアドレス空間は、前記アクセス対象のアドレス の前記所定のフィールドの値によって決定され、
前記予測手段は、前記保持手段によって保持されている前記空間特定情報を用 レヽるとともに、前記一つのアドレス生成元情報の前記所定のフィールドより一つ下の 桁の値を判定することにより、前記アクセス対象のアドレスが属する可能性を有するァ ドレス空間を予測する
請求項 1記載の情報処理装置。
[5] 前記アクセス対象のアドレスは、前記少なくとも二つのアドレス生成元情報の加算 又は減算を行なうことによって生成され、
前記予測手段は、前記一つのアドレス生成元情報の前記所定のフィールドより一 つ下の桁の値を判定することにより、前記一つのアドレス生成元情報の前記所定の フィールドの最下位の桁が変化するか否かを判定して、前記アクセス対象のアドレス が属する可能性を有するアドレス空間を予測する
請求項 4記載の情報処理装置。
[6] 更に、
前記予測手段によって予測された全部のアドレス空間に対応するメモリへクロックを 供給する供給手段と、
前記判定手段によって判定されたアドレス空間に対応するメモリ以外のメモリへの 前記供給手段によるクロックの供給を停止させるクロック停止手段と
を備える請求項 1記載の情報処理装置。
[7] 少なくとも二つのアドレス生成元情報が用いられて生成されるアドレスが属するアド レス空間に対応するメモリにアクセスするアクセス手段を制御する方法であって、 一つの前記アドレス生成元情報を用いて、アクセス対象のアドレスが属する可能性 を有する一つ又は複数のアドレス空間を予測する予測ステップと、
前記予測ステップにおいて予測した全部のアドレス空間に対応するメモリへの前記 アクセス手段によるアクセスを起動させる起動ステップと、
前記少なくとも二つのアドレス生成元情報を用いて生成される前記アクセス対象の アドレスが属するアドレス空間を判定する判定ステップと、
前記起動ステップにおける制御によって起動したアクセスのうちの、前記判定ステツ プにおいて判定したアドレス空間に対応するアクセス以外の前記アクセス手段による アクセスを停止させるアクセス停止ステップと
を含むメモリアクセス制御方法。
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