JPH0476648A - キャッシュ記憶装置 - Google Patents
キャッシュ記憶装置Info
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- JPH0476648A JPH0476648A JP2185031A JP18503190A JPH0476648A JP H0476648 A JPH0476648 A JP H0476648A JP 2185031 A JP2185031 A JP 2185031A JP 18503190 A JP18503190 A JP 18503190A JP H0476648 A JPH0476648 A JP H0476648A
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- 230000015654 memory Effects 0.000 claims abstract description 74
- 238000006073 displacement reaction Methods 0.000 claims abstract description 18
- 238000000034 method Methods 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 6
- 230000010365 information processing Effects 0.000 description 3
- 238000013507 mapping Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 210000003692 ilium Anatomy 0.000 description 1
- 238000011144 upstream manufacturing Methods 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はキャッシュ記憶装置に関し、特に情報処理シス
テムにおいてＣＰＬＩ及び主記憶装置と密に結合して動
作するキャッシュ記憶装置に関する。
テムにおいてＣＰＬＩ及び主記憶装置と密に結合して動
作するキャッシュ記憶装置に関する。
情報処理システムにおいて、主記憶アクセスを高速化す
るだめの手段としてキャッシュ記憶装置記憶装置にアク
セスしたデータをより高速にアクセスできるキャッジ−
記憶装置に保存し二度目以降のアクセスは主記憶装置で
はなくキャッジ−記憶装置に対して行うものである。
るだめの手段としてキャッシュ記憶装置記憶装置にアク
セスしたデータをより高速にアクセスできるキャッジ−
記憶装置に保存し二度目以降のアクセスは主記憶装置で
はなくキャッジ−記憶装置に対して行うものである。
第３図は従来のキャッシュ記憶装置の一例を示すブロッ
ク図である。第３図を参照しながら従来のキャッシュ記
憶装置の構成並びに動作について説明する。
ク図である。第３図を参照しながら従来のキャッシュ記
憶装置の構成並びに動作について説明する。
このキャッシュ記憶装置は、主記憶装置に対してマツピ
ングされ通常１バイト以上のデータをそれぞれ記憶する
複数のブロックで構成されたデータメモリ３Ａと、各ブ
ロックのデータが主記憶装置のどのアドレスのものかを
示すアドレスを記憶する複数の記憶領域を備えたタグメ
モリ４Ａとを主体として構成される。第３図に示された
キャッシュ記憶装置は、マツピング方法の中で［ダイレ
クトマツピング方式」を採用したものである。
ングされ通常１バイト以上のデータをそれぞれ記憶する
複数のブロックで構成されたデータメモリ３Ａと、各ブ
ロックのデータが主記憶装置のどのアドレスのものかを
示すアドレスを記憶する複数の記憶領域を備えたタグメ
モリ４Ａとを主体として構成される。第３図に示された
キャッシュ記憶装置は、マツピング方法の中で［ダイレ
クトマツピング方式」を採用したものである。
データメモリ３Ａ、タグメモリ４Ａにアドレス信号ＡＬ
）が与えられると、ダイレクトマツピング方式ではこれ
らのブロックが一意に決まり、アドレス信号ＡＬ）中の
ブロックアドレスフィールドで指定されるタグメモリ４
Ａの記憶領域がアクセスされる。
）が与えられると、ダイレクトマツピング方式ではこれ
らのブロックが一意に決まり、アドレス信号ＡＬ）中の
ブロックアドレスフィールドで指定されるタグメモリ４
Ａの記憶領域がアクセスされる。
タグメモリ４Ａから読出された値とアドレス信号ＡＤの
アドレス比較フィールドの値とが比較回文 路８によって比軟されＺ一致、不一致が判定され、一致
ならば目的とするアドレスのデータがデータメモリ３Ａ
に存在することを示すので、データメモ’Ｊ３Ａｋアク
セスし、不一致ならはデータメモリ３Ａ中に存在しない
ので、タグメモリ４Ａとデータメモリ３Ａのデータを更
新する。
アドレス比較フィールドの値とが比較回文 路８によって比軟されＺ一致、不一致が判定され、一致
ならば目的とするアドレスのデータがデータメモリ３Ａ
に存在することを示すので、データメモ’Ｊ３Ａｋアク
セスし、不一致ならはデータメモリ３Ａ中に存在しない
ので、タグメモリ４Ａとデータメモリ３Ａのデータを更
新する。
ここで、アドレッシング・モードをもつ命令セットを壱
するＣＰＵと組付せて情報処理システムを構成した腸骨
、タグメモ１Ｊ４Ａ、データメモリ３Ａに与えられるア
ドレス信号ＡＤを得るには、命令のアドレッシング−モ
ードがベースアドレスＢＡＡとディスブレースメンｌ−
ＤＰＭを指定しているならは、ベースアドレスＢＡＡと
ディスブレースメントＤＰＭとを加算器２３で加温して
アドレス信号ＡＤを得ることになる。タグメモリ４Ａは
アドレス信号ＡＤのブロックアドレスフィールドの値に
よってのみアクセスされる。
するＣＰＵと組付せて情報処理システムを構成した腸骨
、タグメモ１Ｊ４Ａ、データメモリ３Ａに与えられるア
ドレス信号ＡＤを得るには、命令のアドレッシング−モ
ードがベースアドレスＢＡＡとディスブレースメンｌ−
ＤＰＭを指定しているならは、ベースアドレスＢＡＡと
ディスブレースメントＤＰＭとを加算器２３で加温して
アドレス信号ＡＤを得ることになる。タグメモリ４Ａは
アドレス信号ＡＤのブロックアドレスフィールドの値に
よってのみアクセスされる。
上述した従来のキャッシュ記憶装置は、タグメモリ４Ａ
のアクセスに用いる値はアドレス信号ＡＤ中の一部分の
ブロックアドレスフィールドしか用いないにもかかわら
ず、アドレス信号Ａｌ）が全てのフィールドを１つの加
算器２３で加算しなければ得られないので、タグメモリ
４Ａのアクセスは全てのフィールドを加算し終わるまで
待たなければならず、アクセスの高速化が計れないとい
う欠点を有している。
のアクセスに用いる値はアドレス信号ＡＤ中の一部分の
ブロックアドレスフィールドしか用いないにもかかわら
ず、アドレス信号Ａｌ）が全てのフィールドを１つの加
算器２３で加算しなければ得られないので、タグメモリ
４Ａのアクセスは全てのフィールドを加算し終わるまで
待たなければならず、アクセスの高速化が計れないとい
う欠点を有している。
本発明の目的は、アクセスの高速化を計ることができる
キャッシュ記憶装置を提供することにある。
キャッシュ記憶装置を提供することにある。
本発明のキャッシュ記憶装置は、複数のブロックを備え
これら各ブロックに主記憶装置からのデータを格納して
おき、所定のタイミングで第１の実効ブロックアドレス
により指定された前記フロックのデータを読出すデータ
メモリと、このデータメモリの各ブロックと対応する記
憶領域を備え、これら記憶領域に、前記データメモリの
各ブロックに格納されているデータの主記憶装置のアド
レスと対応する値を格納しておき、前記第１の実効ブロ
ックアドレスにより指定された記憶領域及びこの記憶領
域より１ブロック上位の記憶領域の値ｔｌ−胱出読出グ
メモリと、前記データメモリのブロック内のアドレスを
指定するためのブロック内アドレスの基準値、このブロ
ック内アドレスの基準値の上位側に設けられ前記データ
メモリの各ブロック及び前記タグメモリの各記憶領域を
指定するだめのブロックアドレスの基準値、並びに前記
データメモリの各ブロックに格納されているデータの主
記憶装置のアドレスと対応する比較アドレス値の基準値
を含んで構成されたベースアドレスとこのベースアドレ
スの各基準値に対する変位を示すディスブレースメント
とを加算して実効ブロック内アドレス、第２の実効ブロ
ックアドレス、実効比較アドレス値を出力すると共に前
記ブロック内アドレスの基準値及び変位の加算結果の桁
上多信号を出力する第１の加算器と、前記ベースアドレ
スのブロックアドレスの基準値と前記ディスプレースメ
ントのブロックアドレスの変位とを加りし前記第１の実
効ブロックアドレスを出力する第２の加算器と、前記第
１の加算器からの桁上り信号により前記タグメモリの２
つの記憶領域から読出された値の一方を選択して出力す
る第１のマルチプレクサと、前記データメモリから胱出
されたブロックのデータを前記第１の加算器からの実効
ブロック内アドレスにより１胆次出力する第２のマルチ
プレクサと、前記第１のマルチプレクサの出力値と前記
第１の加算器からの実効比較アドレス値とを比較しヒッ
ト・ミス信号を出力する比較回路とを有している。
これら各ブロックに主記憶装置からのデータを格納して
おき、所定のタイミングで第１の実効ブロックアドレス
により指定された前記フロックのデータを読出すデータ
メモリと、このデータメモリの各ブロックと対応する記
憶領域を備え、これら記憶領域に、前記データメモリの
各ブロックに格納されているデータの主記憶装置のアド
レスと対応する値を格納しておき、前記第１の実効ブロ
ックアドレスにより指定された記憶領域及びこの記憶領
域より１ブロック上位の記憶領域の値ｔｌ−胱出読出グ
メモリと、前記データメモリのブロック内のアドレスを
指定するためのブロック内アドレスの基準値、このブロ
ック内アドレスの基準値の上位側に設けられ前記データ
メモリの各ブロック及び前記タグメモリの各記憶領域を
指定するだめのブロックアドレスの基準値、並びに前記
データメモリの各ブロックに格納されているデータの主
記憶装置のアドレスと対応する比較アドレス値の基準値
を含んで構成されたベースアドレスとこのベースアドレ
スの各基準値に対する変位を示すディスブレースメント
とを加算して実効ブロック内アドレス、第２の実効ブロ
ックアドレス、実効比較アドレス値を出力すると共に前
記ブロック内アドレスの基準値及び変位の加算結果の桁
上多信号を出力する第１の加算器と、前記ベースアドレ
スのブロックアドレスの基準値と前記ディスプレースメ
ントのブロックアドレスの変位とを加りし前記第１の実
効ブロックアドレスを出力する第２の加算器と、前記第
１の加算器からの桁上り信号により前記タグメモリの２
つの記憶領域から読出された値の一方を選択して出力す
る第１のマルチプレクサと、前記データメモリから胱出
されたブロックのデータを前記第１の加算器からの実効
ブロック内アドレスにより１胆次出力する第２のマルチ
プレクサと、前記第１のマルチプレクサの出力値と前記
第１の加算器からの実効比較アドレス値とを比較しヒッ
ト・ミス信号を出力する比較回路とを有している。
また、データメモリのデータ読出しを、第１の実効ブロ
ックアドレスにより指定されたブロック及びこのブロッ
クより１ブロック上位のブロックから行い、これらブロ
ックから胱出されたデータの一方を第１の加算器の桁上
り信号により選択して第２のマルチプレクサへ供給する
第３のマルチプレクサを設けた構成を有している。
ックアドレスにより指定されたブロック及びこのブロッ
クより１ブロック上位のブロックから行い、これらブロ
ックから胱出されたデータの一方を第１の加算器の桁上
り信号により選択して第２のマルチプレクサへ供給する
第３のマルチプレクサを設けた構成を有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例を示すブロック図である
。
。
この実施例は、複数のブロック３１を備えこれら各ブロ
ック３１に主記憶装置からのデータを格納しておき、所
定のタイミングで第１の実効ブロックアドレスＥＢＡ１
により指定されたブロックのデータ及びこのブロックよ
り１ブロック上位のブロックのデータを胱出すデータメ
モリ３と、このデータメモリ３の各ブロック３１と対応
する記憶領域４１を偏え、これら記憶領域ｊ１に、デー
タメモリ３の各ブロック３１に格納されているデータの
主記憶装置のアドレスと対応する値を格納しておき、第
１の実効ブロックアドレスＥＢＡ１により指定された記
憶領域及びこの記憶領域よル１ブロック上位の記憶領域
の値をｄ〔出すタグメモリ４と、データメモリ３のブロ
ック内のアドレスを指定するだめのブロック内アドレス
の基準値、このブロック内アドレスの基準値の上位側に
設けられデータメモリ３の各ブロック３１及びタグメモ
リ４の各記憶領域″＃１を指定するためのプ・・クアド
レスの基準値、並びにデータメモリ３の各ブロック３１
に格納されているデータの主記憶装置のアドレスと対応
する比較アドレス値の基準値を含んで構成されたベース
アドレスＢＡＡとこのベースアドレスＢＡＡの各基準値
に対する変位を示すディスブレースメン）ＤＰＭとを加
算して実効ブロック内アドレスＥＢＩＡ、第２の実効ブ
ロックアドレスＥＢＡ２．実効比較アドレス値ＥＣＡを
出力すると共にブロック内アドレスの基準値及び変位の
加α結来の桁上り信号ｃｈを出力する第１の加算器２１
と、ベースアドレスＢＡＡのブロックアドレスの基準値
と前記ディスプレースメントのブロックアドレスの変化
とを加算し第１の実効ブロックアドレスＥＢＡ ｌを出
力する第２の加算器２２と、第１の加算器２１からの桁
上９信号ＣＲによりタグメモリ４の２つの記憶領域から
読出された値の一方を選択して出力するマルチプレクサ
６と、データメモリ３の２つのブロックから読出された
データの一方を桁上多信号ＣＲとにより選択して出力す
るマルチプレクサ５と、このマルチプレクサ５からのデ
ータを第１の加算器２１からの実効ブロック内アドレス
ＥＢＩＡにより順次出力するマルチプレクサ７と、マル
チプレクサ６の出力（ｉｋと第１の力味器２１からの実
効比較アドレス値ＥＣＡとを比較しビット・ミス信号Ｈ
／Ｍを出力する比較回路８とを有する構成と々つでいる
。
ック３１に主記憶装置からのデータを格納しておき、所
定のタイミングで第１の実効ブロックアドレスＥＢＡ１
により指定されたブロックのデータ及びこのブロックよ
り１ブロック上位のブロックのデータを胱出すデータメ
モリ３と、このデータメモリ３の各ブロック３１と対応
する記憶領域４１を偏え、これら記憶領域ｊ１に、デー
タメモリ３の各ブロック３１に格納されているデータの
主記憶装置のアドレスと対応する値を格納しておき、第
１の実効ブロックアドレスＥＢＡ１により指定された記
憶領域及びこの記憶領域よル１ブロック上位の記憶領域
の値をｄ〔出すタグメモリ４と、データメモリ３のブロ
ック内のアドレスを指定するだめのブロック内アドレス
の基準値、このブロック内アドレスの基準値の上位側に
設けられデータメモリ３の各ブロック３１及びタグメモ
リ４の各記憶領域″＃１を指定するためのプ・・クアド
レスの基準値、並びにデータメモリ３の各ブロック３１
に格納されているデータの主記憶装置のアドレスと対応
する比較アドレス値の基準値を含んで構成されたベース
アドレスＢＡＡとこのベースアドレスＢＡＡの各基準値
に対する変位を示すディスブレースメン）ＤＰＭとを加
算して実効ブロック内アドレスＥＢＩＡ、第２の実効ブ
ロックアドレスＥＢＡ２．実効比較アドレス値ＥＣＡを
出力すると共にブロック内アドレスの基準値及び変位の
加α結来の桁上り信号ｃｈを出力する第１の加算器２１
と、ベースアドレスＢＡＡのブロックアドレスの基準値
と前記ディスプレースメントのブロックアドレスの変化
とを加算し第１の実効ブロックアドレスＥＢＡ ｌを出
力する第２の加算器２２と、第１の加算器２１からの桁
上９信号ＣＲによりタグメモリ４の２つの記憶領域から
読出された値の一方を選択して出力するマルチプレクサ
６と、データメモリ３の２つのブロックから読出された
データの一方を桁上多信号ＣＲとにより選択して出力す
るマルチプレクサ５と、このマルチプレクサ５からのデ
ータを第１の加算器２１からの実効ブロック内アドレス
ＥＢＩＡにより順次出力するマルチプレクサ７と、マル
チプレクサ６の出力（ｉｋと第１の力味器２１からの実
効比較アドレス値ＥＣＡとを比較しビット・ミス信号Ｈ
／Ｍを出力する比較回路８とを有する構成と々つでいる
。
ナオ、ヘースアドレスＢＡＡｉローカルバスＩＡカラ、
テイスプレースメン）ＤＰＭｕローカルノ（スＩＢから
入力され、加ｌ器２１，２２により加算回路２を形成し
ている。
テイスプレースメン）ＤＰＭｕローカルノ（スＩＢから
入力され、加ｌ器２１，２２により加算回路２を形成し
ている。
次に、この実施例の動作について説明する。
まず、ＣＰＵでメモリアクセスの命令が実行されたとす
ると、ローカルバスＩＡにはベースアドレスＢＡＡ１
ローカルバスＩＢにはディスプレースメントＤＰＭが出
力される。
ると、ローカルバスＩＡにはベースアドレスＢＡＡ１
ローカルバスＩＢにはディスプレースメントＤＰＭが出
力される。
加算器２１はこ愈ら２つを加算して実効アドレスを生成
する。ここで、データメモリ３のブロックサイズを２Ｎ
バイと、タグメモリ４の記憶領域を２ 個とすると、実
効アドレスのθ〜（Ｎ−１）ビットがブロック内のアド
レスを指定する実効ブロック内アドレスＥＢＩＡに用い
られ、へ〜（Ｎ＋Ｍ−１）ビットがタグメモリ４の記憶
領域４１及びデータメモリ３のブロック３１を指定する
実効ブロックアドレスＥＢＡ２に用いられる。加算器２
１の出力の実効ブロックアドレスＢＨＡ２は、実効ブロ
ック内アドレスＥＢＩＡの桁上多信号ＣＲが決まらない
と値が定まらない。
する。ここで、データメモリ３のブロックサイズを２Ｎ
バイと、タグメモリ４の記憶領域を２ 個とすると、実
効アドレスのθ〜（Ｎ−１）ビットがブロック内のアド
レスを指定する実効ブロック内アドレスＥＢＩＡに用い
られ、へ〜（Ｎ＋Ｍ−１）ビットがタグメモリ４の記憶
領域４１及びデータメモリ３のブロック３１を指定する
実効ブロックアドレスＥＢＡ２に用いられる。加算器２
１の出力の実効ブロックアドレスＢＨＡ２は、実効ブロ
ック内アドレスＥＢＩＡの桁上多信号ＣＲが決まらない
と値が定まらない。
加算１２２ａ、ベースアドレスＢＡＡ及びディスプレー
スメントＤＰＭのＮ〜（Ｎ＋Ｍ−１）ビットを加算し実
効ブロックアドレスＥＢＡ１を出力する。この演算結果
は桁上り信号ＣＲを考慮していないので、実効ブロック
アドレスＥＢＡ２の値をＰとすると実効ブロックアドレ
スｈ、ＢＡＩの値はＰまたは（Ｐ−１）を示す。よって
、加算器２１の演算結果をＱとすると桁上多信号ＯＲが
“０″の時はＱ＝：Ｐ、 ”１″の時は（Ｑ＋１）＝
Ｐという関係にある。
スメントＤＰＭのＮ〜（Ｎ＋Ｍ−１）ビットを加算し実
効ブロックアドレスＥＢＡ１を出力する。この演算結果
は桁上り信号ＣＲを考慮していないので、実効ブロック
アドレスＥＢＡ２の値をＰとすると実効ブロックアドレ
スｈ、ＢＡＩの値はＰまたは（Ｐ−１）を示す。よって
、加算器２１の演算結果をＱとすると桁上多信号ＯＲが
“０″の時はＱ＝：Ｐ、 ”１″の時は（Ｑ＋１）＝
Ｐという関係にある。
加算器２２の演賃結果でタグメモリ４とデータメモリ３
とからそれぞれ連続する２つの記憶領域。
とからそれぞれ連続する２つの記憶領域。
ブロックのデータを読出し、この読出し時間を利用して
加算器２１の加算処理を終了させる。
加算器２１の加算処理を終了させる。
そしてタグメモリ／４及びデータメモリ３から読出され
た２つずつのデータを桁上多信号ＣＲによってマルチプ
レクサ５．６で選択して出力することで目的のデータを
得ることができる。
た２つずつのデータを桁上多信号ＣＲによってマルチプ
レクサ５．６で選択して出力することで目的のデータを
得ることができる。
このように、加算器２１による加算処理が終了するまで
にタグメモリ４．データメモリ３のデータは読出されて
おシ、加算器２１の加算処理結果では読出されたデータ
の選択をするだけであるので、アクセスの高速化を計る
ことができる。
にタグメモリ４．データメモリ３のデータは読出されて
おシ、加算器２１の加算処理結果では読出されたデータ
の選択をするだけであるので、アクセスの高速化を計る
ことができる。
第２図は本発明の第２の実施例を示すブロック図である
。
。
この実施例は、データメモリ３Ａのデータを読出すブロ
ックを加Ｍ、器２１からの実効ブロックアドレスＥＢＡ
２により指定するようにしたもので、この実効ブロック
アドレスＥＢＡ２は桁上り信号ＣＲを考慮したものであ
るので、第１の実施例で用いられていたマルチプレクサ
５は不要となる。従って第１の実施例よりバ−ドウエア
の量を低減することができる。
ックを加Ｍ、器２１からの実効ブロックアドレスＥＢＡ
２により指定するようにしたもので、この実効ブロック
アドレスＥＢＡ２は桁上り信号ＣＲを考慮したものであ
るので、第１の実施例で用いられていたマルチプレクサ
５は不要となる。従って第１の実施例よりバ−ドウエア
の量を低減することができる。
以上説明したように本発明は、フロック内アドレスの基
準値とこのブロック内アドレスの基準値の上位側に設け
られたブロックアドレスの基準値とを含むベースアドレ
スと、これら基準値に灼する変位を示すディスプレース
メントとを加算し出力すると共にブロック内アドレスの
加算による桁上９信号を出力する第１の加算器と、−ブ
ロックアドレスの基＊（１とこの基準値に対するディス
プレ−スメントとを加算し出力する第２の加島器とを設
け、第２の加算器の出力により指定されるタグメモリ（
及びデータメモリ）の記憶領域（ブロック）と１ブロッ
ク上位の記憶領域（ブロック）のデータを読出しておき
、第１の加算器からの桁上υ信号によりこれらデータの
一方を選択して出力する構成とすることにより、ブロッ
ク内アドレスの加算結果を待たずにタグメモリ（データ
メモリ）のデータを読出すことができるので、アクセス
の高速化を計ることができる効果がある。
準値とこのブロック内アドレスの基準値の上位側に設け
られたブロックアドレスの基準値とを含むベースアドレ
スと、これら基準値に灼する変位を示すディスプレース
メントとを加算し出力すると共にブロック内アドレスの
加算による桁上９信号を出力する第１の加算器と、−ブ
ロックアドレスの基＊（１とこの基準値に対するディス
プレ−スメントとを加算し出力する第２の加島器とを設
け、第２の加算器の出力により指定されるタグメモリ（
及びデータメモリ）の記憶領域（ブロック）と１ブロッ
ク上位の記憶領域（ブロック）のデータを読出しておき
、第１の加算器からの桁上υ信号によりこれらデータの
一方を選択して出力する構成とすることにより、ブロッ
ク内アドレスの加算結果を待たずにタグメモリ（データ
メモリ）のデータを読出すことができるので、アクセス
の高速化を計ることができる効果がある。
第１図及び第２図はそれぞれ本発明の第１及び第２の実
施例を示すブロック図、第３図は従来のキャッジ−記憶
装置の一例を示すブロック図である。 ■Ａ、ＩＢ・・・ローカルバス、２・・・加算回路、３
゜３Ａ・・・データメモリ％ ４，４Ａ・・・タグメ
モリ、５゜６．７・・・マルチプレクサ、８・・・比較
回路、９・・・アドレスバス、２１〜２３−・・７＋１
１３１５゜代理人 弁理士 内 原 音 声 図
施例を示すブロック図、第３図は従来のキャッジ−記憶
装置の一例を示すブロック図である。 ■Ａ、ＩＢ・・・ローカルバス、２・・・加算回路、３
゜３Ａ・・・データメモリ％ ４，４Ａ・・・タグメ
モリ、５゜６．７・・・マルチプレクサ、８・・・比較
回路、９・・・アドレスバス、２１〜２３−・・７＋１
１３１５゜代理人 弁理士 内 原 音 声 図
Claims (1)
- 【特許請求の範囲】 １、複数のブロックを備えこれら各ブロックに主記憶装
置からのデータを格納しておき、所定のタイミングで第
１の実効ブロックアドレスにより指定された前記ブロッ
クのデータを読出すデータメモリと、このデータメモリ
の各ブロックと対応する記憶領域を備え、これら記憶領
域に、前記データメモリの各ブロックに格納されている
データの主記憶装置のアドレスと対応する値を格納して
おき、前記第１の実効ブロックアドレスにより指定され
た記憶領域及びこの記憶領域より１ブロック上位の記憶
領域の値を読出すタグメモリと、前記データメモリのブ
ロック内のアドレスを指定するためのブロック内アドレ
スの基準値、このブロック内アドレスの基準値の上位側
に設けられ前記データメモリの各ブロック及び前記タグ
メモリの各記憶領域を指定するためのブロックアドレス
の基準値、並びに前記データメモリの各ブロックに格納
されているデータの主記憶装置のアドレスと対応する比
較アドレス値の基準値を含んで構成されたベースアドレ
スとこのベースアドレスの各基準値に対する変位を示す
ディスプレースメントとを加算して実効ブロック内アド
レス、第２の実効ブロックアドレス、実効比較アドレス
値を出力すると共に前記ブロック内アドレスの基準値及
び変位の加算結果の桁上り信号を出力する第１の加算器
と、前記ベースアドレスのブロックアドレスの基準値と
前記ディスプレースメントのブロックアドレスの変位と
を加算し前記第１の実効ブロックアドレスを出力する第
２の加算器と、前記第１の加算器からの桁上り信号によ
り前記タグメモリの２つの記憶領域から読出された値の
一方を選択して出力する第１のマルチプレクサと、前記
データメモリから読出されたブロックのデータを前記第
１の加算器からの実効ブロック内アドレスにより順次出
力する第２のマルチプレクサと、前記第１のマルチプレ
クサの出力値と前記第１の加算器からの実効比較アドレ
ス値とを比較しヒット・ミス信号を出力する比較回路と
を有することを特徴とするキャッシュ記憶装置。 ２、データメモリのデータ読出しを、第１の実効ブロッ
クアドレスにより指定されたブロック及びこのブロック
より１ブロック上位のブロックから行い、これらブロッ
クから読出されたデータの一方を第１の加算器の桁上り
信号により選択して第２のマルチプレクサへ供給する第
３のマルチプレクサを設けた請求項１記載のキャッシュ
記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2185031A JPH0476648A (ja) | 1990-07-12 | 1990-07-12 | キャッシュ記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2185031A JPH0476648A (ja) | 1990-07-12 | 1990-07-12 | キャッシュ記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0476648A true JPH0476648A (ja) | 1992-03-11 |
Family
ID=16163576
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2185031A Pending JPH0476648A (ja) | 1990-07-12 | 1990-07-12 | キャッシュ記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0476648A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6738890B2 (en) | 2001-07-30 | 2004-05-18 | Renesas Technology Corp. | Data processor |
| JPWO2007004323A1 (ja) * | 2005-06-30 | 2009-01-22 | パナソニック株式会社 | 情報処理装置 |
| US9616375B2 (en) | 2007-04-17 | 2017-04-11 | Carbon Sink, Inc. | Capture of carbon dioxide (CO2) from air |
-
1990
- 1990-07-12 JP JP2185031A patent/JPH0476648A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6738890B2 (en) | 2001-07-30 | 2004-05-18 | Renesas Technology Corp. | Data processor |
| JPWO2007004323A1 (ja) * | 2005-06-30 | 2009-01-22 | パナソニック株式会社 | 情報処理装置 |
| US9616375B2 (en) | 2007-04-17 | 2017-04-11 | Carbon Sink, Inc. | Capture of carbon dioxide (CO2) from air |
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