JPH02234242A - 部分書込み制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目　次〕 概要 産業上の利用分野 従来の技術と発明が解決しようとする課題課題を解決す
るための手段 作用 実施例 発明の効果 〔概要〕 計算機システム等で使用される複数個のメモリバンクを
有し、インタリーブ方式でバンク単位にアクセスされる
記憶装置に対する部分書込み制御方式に関し、 アクセスタイムの遅い、ダイナミックランダムアクセス
メモリ（ＤＲＡＭ）を使用した記憶装置での、部分書込
みアクセス制御に必要なハードウエア量を削滅すること
を目的きし、 記憶装置を構成しているメモリバンクに対応して、部分
書込み専用のストアデータレジスタ（ＳＴＯＲＥ　ＤＡ
ＴＡ　ＲＥＧ）を設け、ここに、先行の部分書込みアク
セスのライトデータ（−Ｄ）と、部分書込み制御信号（
バイトマーク）　（ＢＭＫ）とを一時保持しておき、該
先行の部分書込みアクセスと同一のアドレスに対する複
数個の後続の部分書込みマージアクセスがあった場合、
ライトデータ（ＷＤ）は、既に格納されている先行の部
分書込みアクセスのライトデータの上に上書きの形で書
込みデータを更新し、部分書込み制御信号（ＢＭＫ）は
論理和の形で更新１保持し、先行の部分書込みアクセス
のバンクアドレスによって指示したメモリバンクのリー
ドデータ（ＲＯ）が読み出された時、同時に、上記スト
アデータレジスタ（ＳＴＯＲＥ　ＤＡＴＡ　ＲＥＧ）の
更新されたライトデータ（ＷＤ）とバイトマーク（ＢＭ
κ）とを読み出し、マージ回路で、該バイトマーク（開
κ）の指示に従ってマージを行い、該アドレスのバンク
に対するライトデータレジスタ（ＷＤ−ＲＥＧ）に送出
し、該当のメモリバンクに部分書込みを行うように構成
する。

〔産業上の利用分野〕

本発明は、計算機システム等で使用される複数個のメモ
リバンクを有し、インタリーブ方式でバンク単位にアク
セスされる記憶装置に対する部分書込み制御方式に関す
る。

計算機システムにおいては、従来から、記，憶装置に対
する見掛け上のアクセスタイムの短縮化を行う為に、該
記憶装置を複数個のメモリハンクに分割し、該分割され
たメモリハンクに対して、メモリバスサイクルでメモリ
アクセスを行うインタリーブ方式が知られている。

このインタリーブ方式のメモリアクセスを有効に行う為
に、例えば、記憶装置内に、ストアデタパイプライン．
バンクアドレスパイプラインを設けて、記憶装置に対す
るアクセスをバンク単位に分割し、該パイプラインに投
入することで、該バンク単位のメモリアクセスが行われ
る。

然して、最近の計算機システムでのデータの処理量の増
大化に伴い、記憶装置の大容量化と共に、ユーザによっ
ては、低価格化を求めており、ダイナミックランダムア
クセスメモリ（ＤＲＡＭ）を使用したコスト重視型の計
算機システ脊の構築が行われる。

この場合、中央処理装置（ＣＰＵ）に対する処理速度は
できる限り現状を維持し、且つ、メモリバンクの数も現
状維持か、若しくは、増加する動向にある。

上記ダイナミックランダムアクセスメモリ（ＤＲＡＭ）
は、低価格のメリットはあるが、アクセスタイムが長い
為、高速のクロック速度で動作する中央処理装置（ＣＰ
Ｕ）に接続した場合、該ダイナミックランダムアクセス
メモリ（ＤＲＡＭ）素子を使用した記憶装置を該クロッ
クに同朋して動作させる必要から、上記パイプラインの
段数が増加する問題がある。特に、該パイプラインの段
数が、メモリバンクの数以上になってくると、そのハー
ドウエア量の増加は、該記憶装置の筐体の物理的な限界
を越える恐れがでてくる。

特に、記憶装置の同じバンクアドレスに対して、複数個
の部分書込みアクセスに対する部分書込みマージアクセ
スを処理する機構を備えた記憶装置においては、該パイ
プラインの段数の増加は、致命的となる。

このようなことから、ダイナミックランダムアクセスメ
モリ（ＤＲＡＭ）を使用した記憶装置においては、ハー
ドウエアの増加を招くバイブライン構造をとることなく
、バンクアクセスができる記憶制御方式、特に、部分書
込み制御方式が必要とされる。

〔従来の技術と発明が解決しようとする課題〕第３図は
従来の部分書込み制御方式を説明する図であり、（ａ）
は記憶装置の構成例を示し、（ｂ）は動作タイムチャー
トを示し、（ｃ）は部分書込みマージアクセス制′４１
ロの構成例を示している。

先ず、（ａ）図に示した本記憶装置を使用する側、例え
ば、図示していない記憶制御装置（ＭＣＩＪ）より、該
記憶装置に対して、部分書込みアクセスが起動される時
には、該記憶制御装置（ＭＣｔｌ）より、起動信号（Ｇ
Ｏ）と共に、ストアデータ（ＳＴＤ）と、このストアデ
ータ（ＳＴ［））のどのバイトをライトするかを制御す
る部分書込み制御信号｛以下、バイトマク信号（ＢＭＫ
，又は、ＢＭ）　きいう｝，及び、アドレス（ＡＤＤ｝
が送出されてくる。

本例においては、説明の便宜上、ストアデータ（ＳＴＤ
）　　（後述のライトデータ（ＷＤ）と同意である｝を
８バイト　（８−ＢＹＴＥ）とし、メモリバンク　１の
数は１６個（メモリバンク０〜１５）としている。従っ
て、記憶制御装置（ＭＣＵ）より送られてくるアドレス
（ＡＤＤ）の上位の士数ビットがバンク内アドレスとな
って、選択されたメモリバンク（０〜１５）１のバンク
アドレスレジスタ（ＢＡＮＫ　ＡＤＤ−ＲＥＧ）　３１
を経由して、該メモリバンク（Ｏ〜１５）１に送出され
る。

該アドレス（ＡＤＤ）の下位４ビットはバンクアドレス
であり、バンクアドレスパイプライン（ＢＡＮκＡＤＩ
）　ＰＩＰＥＬＩＮＥ）　３２に投入され、それぞれの
タイミングにおいて、１６個のメモリパンク（０〜１５
）ｌの内の１個を選択（［ｌＡＮＫ　ＳＥＬ）するのに
使用される。

記憶制御装置（ＭＣＵ）から送られて《る上記起動｛言
号（ＧＯ）．ストアデータ（ＳＴＤ）　，メモリアドレ
ス（八〇〇）　，バイトマーク（ＢＭＫ）等は、（ｂ）
図のタイムチャートで示されているように、ｌτ幅であ
る。

本記憶装置内では、該バンクアドレスで指示されるバン
クアドレスレジスタ（ＢＡＮＫ　ＡＤＤ−ＲＥＧ）　３
１にバンク内アドレスを格納する。これにより、メモリ
バンク（０〜１５）ｌが動作を開始し、所定時間（ＴＡ
＾）を経てから、該メモリバンク（０〜１５）１からメ
モリリードデ−タ（ＭＲＤ）が出力され、対応するリー
ドデータレジスタ（ＲＤ−ＲＥＧ）　４に格納される。

上記メモリアドレス（八〇〇）の格納から、リードデー
タ（ＲＤ）の格納迄の時間というのは、メモリ八ンク　
ｌのアクセスタイムと，ｔ亥ランダムアクセスメモリ（
ＲＡＭ）の周辺回路のディレイの合計の時間であり、こ
の値が上記時間“ＴＡ＾”となる。

仮に、この値が１００　ｎｓとし、この記憶装置のクロ
ック周期を１０　ｎｓとすると、クロックのＯＯ番目か
ら数えて１０番目のクロックでリードデータ（Ｒロ）を
リードデータレジスタ（ＲローＲＥＧ）　４に取り込め
ばよいことが、（ｂ）図に示したタイムチャートから分
かる． このリードデータレジスタ（ＲＤ−ＲＥＧ）　４に格納
されたリードデータ（ＲＤ）と、記憶制御装置（ＭＣＵ
）からのストアデータ（ＳＴＤ，即ち、ＷＤ）がマージ
されるが、該記憶制御装置（ＭＣｔｌ）からのストアデ
ータ（ＳＴＤ）　はストアデータパイプライン（ＳＴＯ
ＲＥ　ＤＡＴＡＰＩＰ［！ＬＩＮＥ）　３０中のライト
データパイプライン（ＷＤパイプライン）３０ｂによっ
て、１０クロック分シフトされて、上記リードデータ（
ＲＤ）と時間合わせを行ってから、同じ時刻に、バイト
マークパイプライン（ＢＭκパイプライン）３０ａより
出力されるバイトマーク（ＢＭ）によってマージが行わ
れ、マージデータが作成される。

上記バイトマーク（ＢＭ）は８ビット（８旧Ｔ）あって
、各１ピントが、前述の８パイ｝　（８　ＢＹＴＥ）デ
ータの個々のバイトに対応している。従って、該バイト
マーク（ＢＭ）が“１”［対応するバイトはライトデー
タ（ＷＤ）を選択し、該バイトマーク（ＢＭ）が“０”
に対応するバイトはリードデータ（ＲＤ）を選択するよ
うに、セレクタ（ＳＥＬ）　３３が動作する。

次のマージ回路５で作成されたマージデータ（ＭＩＥＲ
ＧＥ　ＤＡＴＡ）は８バイト幅となり、これに、チエ・
ンクビットジ工ネレータ（Ｃ．Ｇ．）　６によって作成
された、誤り訂正符号（ＥＣＣ）ビットを付加して、バ
ンクアドレスで指定されるライトデータレジスタ四〇−
ＲＥＧ）　３に格納し、選択されたメモリバンク（０〜
ｌ５）１の書込みデータ（ＢＡＮκ−ｉ同）（ｉ＝ｏ〜
１５）となる。

一方、該部分書込みアクセスには、該部分書込みアクセ
スにおいて、記憶装置の使用効率を上げるための部分書
込みマージアクセスがある。

これは、ある１つのメモリアドレスに対して、部分書込
みアクセスが起動中に、全く同じアドレスに部分書込み
アクセスが発生した時、該後続の部分書込みアクセスを
先行の部分書込みアクセスに併合させてしまうものであ
る。

一般的には、該先行の部分書込みアクセスが終了してか
ら、該後続の部分書込みアクセスを開始させるものであ
るが、上記のように、該部分書込みアクセス自身の動作
サイクルタイムが長《、この間、該後続の部分書込みア
クセスが待たされるのでは、記憶装置の使用効率が著し
く低下しまうことになる。

このために、メモリアドレスが同一な後続の部分書込み
アクセスを先行のアクセスの一部として、ライトデータ
（ＷＤ）のマージを行い、．この結果、両アクセスを１
つの部分書込みアクセスとして処理する方法が考えられ
ている。｛本願出願人が先願している特開昭６２−０３
８９５３号公報「部分書込みアクセスを圧縮する主記憶
装置」参照｝ つまり、上記ライトデータパイプライン（ＷＤパイプラ
イン）３０ｂ中をストアデータ（ＳＴＤ）がシフトして
いる最中に、後続の部分書込みアクセスがあった場合、
このパイプライン３０ｂの中で、ストアデータ（ＳＴＤ
）のマージを行ってしまうものである。

勿論、先行の部分書込みアクセスのストアデタ（ＳＴＤ
）が既に、上記パイプライン３０ｂを出でしまって使用
されている場合には、該マージはできない。

又、先行と後続の部分書込みアクセス間のマジ方法は、
後続のアクセスのバイトマーク（ＢＭ）を先行している
アクセスのハイトマーク（ＢＭ）より優先させるもので
あり、同一のバイトに対して、先行，後続の両・方のア
クセスのバイ１マーク（ＢＭ）カ゛１゛になっていた場
合、後続のアクセスのハイトマーク（ＢＭ）を使用し、
これに対応する後続のアクセスのストアデータを使用す
る。

この場合の記憶制御装置（ＭＣＵ）と、本記憶装置にお
ける部分書込みマージアクセスの制御方法は以下のよう
になっている。｛（Ｃ）図参照｝記憶制御装］　（ＭＣ
ＩＪ）内において、記憶装置に、既に、発行した部分書
込みアクセスに対して、更に、同一のアドレスに対して
、図示していない中央処理装置（ＣＰＵ）等から部分書
込みアクセス要求が発生した場合、該記憶制御装置（Ｍ
Ｃｔｌ）は、本記憶装置内で動作している先行アクセス
が未だ、ストアデータバイフ゛ライン（ＳＴＯＲＩＥ　
ＤＡＴＡ　ＰＩＰＥＬＩＮＥ）３０中にあると判断した
ら、該後続の部分書込みアクセスにマージアクセスであ
ることを示すフラグを付けて、本記憶装置に発行する。

本記憶装置においては、このマージフラグが゛１゛にな
っている部分書込みアクセスがくると、先行している部
分書込みアクセスが、該記憶装置内に存在していて、後
続の部分書込みアクセスとのマージ処理が必要であるこ
とを認識する。

この先行と後続のアクセス間のマージを行う回路の構成
例を（ｃ）図に示してある。

本図では、説明の便宜上、ストアデータ（ＳＴＤ）１バ
イト分のライトデータパイプライン（ＷＤパイプライン
）３０ｂと、これに対応した１ビット分のバイトマーク
パイプライン（Ｂ？’ｌκパイプライン）３０ａについ
てのみ記述してある。

記憶制御装置（ＭＣＩ）からのストアデータ（ＳＴＤ）
は、上記ＨＤパイプライン３０ｂ中をシフトしていき、
各ステージの出力は、ＡＮＤ回路３７に接続され、各Ａ
ＮＤ回路３７の出力は論理ＯＲ（ドットＯＲ）がとられ
て、マージの為のセレクタ（ＳＥＬ）　３８に接続され
ている。

一方、バイトマーク（ＢＭκ）も、ＲＭκバイブライン
３０ａ中をシフトし、ステージ００からステージ０９の
バイトマーク（ＢＭ）出力は、上記マージフラグを基に
作成された先行，後続のマージアクセス信号（ＳＴ−Ｍ
ＧＯＯ〜０９）とで、論理積回路３４で、それぞれ、論
理積（ＡＮＤ）がとられ、この結果が優先付選択回路（
Ｐ−ＳＥＬ）　３５に人力される。

この優先付選択回路（Ｐ−ＳＥＬ）　３５は、入力Ｏ〜
９に対して、番号の大きい方が優先度が高く設定されて
おり、従って、同時に入力が複数本あった場合でも、最
も、優先度の高い入力を１本選択し、この入力に対応す
る出力１本のみを　゜オン゛にするように構成されてい
る。

従って、該マージアクセス時、上記ＢＭＫバイブライン
３０ａの中に、ハイトマーク（ＢＭκ）が複数個あって
も、後に入った方のバイトマーク（ＢＭＫ）を選沢し、
これに対応したライトデータ（ＷＤ）を選択するように
機能する。

上記先行，後続のマ クアクセスが無いときは、 上記マージアクセス信号（ＳＴ−ＭＧＯＯ−０９）が総
て゛０゜になっている。つまり、普通の部分書込みアク
セスしかない時には、この部分書込みアクセスのパイト
マーク（ＢＭＫ）のみが、該ＢＭκパイプライン３０ａ
中をシフトされて、最も低い優先度で該優先付選択回路
（Ｐ−ＳＥＬ）　３５を通過し、論理和（ＯＲ）回路３
６を経て、リードデータ（ＲＤ）　／ライトデータ（Ｗ
Ｄ）のマージ用セレクタ（ＳＥＬ）　３８に送られる。

これらの回路は、（ａ）図中の点線で囲まれるストアデ
ータバイブライン（ＳＴＯＲＥ　ＤＡＴＡ　ＰＩＰＥＬ
ＩＮＢ）３０（！ｌ：置き換えることができる。

つまり、（ｃ）図における回路において、先行，後続間
のストアデータのマージアクセスが無い時には、（ａ）
　１９中のストアデータパイプライン（ＳＴＯＲＥＤＡ
ＴＡ　ＰＩＰＥＬＩＮＥ）　３０と同じ機能になる。

即ち、（ａ）図中のストアデータパイプライン（ＳＴＯ
ＲＥ　ＤＡＴＡ　ＰＩＰＥＬＩＮロ）３０は、説明を簡
単にする為に記述してあるが、実際には、（ｃ）図のパ
イプライン３０ａ．３０ｂを使用して、ライトデータ（
−Ｄ）とりドデータ（ＲＤ）間のマージ，及び、上記先
行，後続の部分書込みアクセス間のライトデータ（ＷＤ
）のマージも行っていた。

次に、ここで、メモリバンク（０〜１５）■内で使用さ
れているランダムアクセスメモリ　（以下、ＲＡｎとい
う）のアクセスタイムについて考えてみる。

ＲＡＭには、一般的に、２種類あって、スタティ・ンク
ｌ？ＡＭ　（ＳＲＡＭ）と、ダイナミンクＩ？ＡＭ　（
ＤＲＡＭ）に分けられる。

スタティックｌ？ＡＭ　（ＳＲＡＭ）はアクセスタイム
は短いが、ビット当たりの価格が高価格である。一方、
ダイナミックＩ？ＡＭ　（ＤＲＡＭ）は、全く、逆の特
徴を持つ。この為に、計算機システムの性能より、価格
を重視する時には、該ダイナミックＲＡＭ　（ＤＲＡＭ
）が使用されるが、一般的に、アクセスタイムが、スタ
ティックＲＡＭ　（ＳＲＡＭ）に比較して、２〜３倍程
遅くなる。

従って、該ダイナミックＲＡＭ　（ＤＲＡ？Ｉ）を記憶
装置に使用すると・、アクセスタイムが大きく遅れてし
まい、結果的に、前述の“ＴＡ＾”が大きくなってしま
う。

仮に、該“Ｔ＾＾”が２倍に大きくなったとすると、上
記ストアデータパイプライン（ＳＴＯＲｆ！　ＤＡＴＡ
　ＰＩＰＥＬＩＮＥ）　３０は、前述のように、ＩＯ段
で済んでいたものが、今度は、２０段の長さのパイプラ
インが必要となる。

即ち、バイトマークの１バイト分を含めた９バイトのパ
イプライン３０がｌＯ段分追加となってしまい、この分
がハードウエア量の増加となる。

又、この種のパイプライン３０はシフトレジスタで構成
されるのが普通であり、シフトレジスタ間で、所謂、レ
ーシングが発生しないようにする為に、通常、該シフト
レジスタはマスタースレブラッヂで構成されている為、
元々、使用しているゲート数．消費電力．発熱量が大き
かったものが、上記ダイナミックＲＡＭ　（ＤＲＡＭ）
を使用しようとすると、この部分が２倍となり、その影
響が大きいという問題があった。

更に、上記優先付選択回路（Ｐ−ＳＥＬ）　３５の入力
数が２倍に増加する為、この回路での遅延時間が増加す
る。

特に、該段数が、メモリバンクの数（本例では、１６バ
ンク）より多くなると、上記パイプラインで構築する部
分書込み機構のハードウエア量が極端に多くなってしま
うという問題があった。

本発明は上記従来の欠点に鑑み、計算機システム等で使
用される複数個のメモリバンクを有し、インタリーブ方
式でバンク単位にアクセスされる記憶装置に対する部分
書込み制御において、アクセスタイムの遅いランダムア
クセスメモリ（１？ＡＭ）を使用した記憶装置でも、ハ
ードウエア量が大きくならない部分書込み制御方式を提
供することを目的とするものである。

〔課題を解決するための手段］ 第１図は本発明の原理構成図である。

上記の問題点は下記の如くに構成された部分書込み制御
方式によって解決される。

該記憶装置上のあるアドレスに、該部分書込みを行う先
行の部分書込みアクセスがある時に、更に、同一アドレ
スに複数個の後続の部分書込みアクセスが来た時、この
後続の部分書込みアクセス中の部分書込みアクセス信号
によって指示される、上記先行の書込みデータの任意バ
イト部分を、該後続の書込みデータで置き換えて、複数
個の後続部分書込みアクセスの総てを、上記先行の部分
書込みアクセスに併合する形式の部分書込みマージアク
セスを行うのに、該記憶装置を構成している複数個のメ
モリバンク１に対応して、第１のライトデータレジスタ
（ＷＤ−ＲＥＧ）　３と、リードデータレジスタ（ＲＤ
−ＲＵＧ）　４とがあって、更に、個々のメモリバンク
（１）に対応した第２のライトデータレジスタ（ＳＴＯ
ＲＥ　ＤＡＴＡ　ＲＥＧ）　２０とを設け、上記記憶装
置を制御する装置よりの部分書込みアクセスのライトデ
ータ（ＷＤ）と、部分書込み制御信号（ＢＭＷ）とを、
この第２のライトデータレジスタ（ＳＴＯＲ［Ｅ　ＯＡ
ＴＡ　Ｒ！！Ｇ）　２０．２１に一時保持する第１の手
段と、該記憶装置に対する部分書込みアクセスの為の読
み出し時には、該部分書込みアクセスをしたメモリバン
ク１に対応する上記リードデータレジスタ（ＲＤ−ＲＥ
Ｇ）　４と、上記第２のライトデータレジスタ（ＳＴＯ
ＲＥ　ＤＡＴＡ　ＲＥＧ）　２０．２１よりのライトデ
ータ（ＷＤ）と、部分書込み制御信号（ＢＭＸ）とを、
それぞれ、同時に読み出し、上記部分書込み制御信号（
ＢＭκ）によって、上記リードデータ（ＲＤ）とライト
データ（ｗｏ）間でマージを行い、該マージデータを、
上記第１のライトデークレジスタ（ＷＤ−ＲＵＧ）　３
に送出した後、個々のメモリハンク（１）の書込みデー
タにする第２の手段と、 上記部分書込みマージアクセス時には、該後続の部分書
込みアクセスの制御信号を用いて、上記第２のライトデ
ータレジスタ（ＳＴＯＲＥ　ＤＡＴＡ　ｌ？ＥＧ）　２
０．２１上で、既に、保持されている先行のライトデー
タ（ＷＤ）を、後続の部分書込みアクセスのライトデー
タ（ＷＤ）で上書きし、部分書込み制御信号（ＢＭＫ）
は論理和の形で菩積保持していくと共に、該第２のライ
トデータレジスタ（ＳＴＯＲＥ　ＤＡＴＡ　ＲＥＧ）　
２０．２１のライトデータ（ＷＤ）はり−ドデータ（Ｒ
Ｄ）とマジする為に使用され、部分書込み制御信号（Ｂ
Ｍκ）はマージの際に使用する第３の手段と、上記先行
，後続の部分書込みアクセスの同一のアドレスのメモリ
バンク１に対応した、上記第２のライトデータレジスタ
（ＳＴＯＲＥ　ＤＡＴＡ　ＲＥＧ）　２０．２１中にあ
る、上記ライトデータ（ＷＤ）と部分書込み先行信号（
ＢＭκ）が、当該記憶装置の制御部によって読み出され
る迄、上記更新動作が行われる第４の手段とを設けて、 上記第１の手段〜第４の手段とを用いて、マジアクセス
を含む部分書込み制御を行うように構成する。

〔作用］ 即ち、本発明によれば、計算機システム等で使用される
複数個のメモリバンクを有し、インタリーブ方式でバン
ク単位にアクセスされる記憶装置に対する部分書込み制
御方式において、従来のストアデータパイプラインの代
わりに、各メモリバンクに対応した部分書込み専用のス
トアデータレジスタ（ＳＴＯＲＥ　ＤＡＴＡ　ＲＥＧ）
を設け、ここに、部分書込みアクセスのライトデータ（
ＷＤ）と，バイトマク（ＢＭ）を格納しておき、若し、
後続の部分書込みマージアクセスが現れたら、該マージ
アクセスのライトデータ（ＷＤ）は、既に、１亥ストア
データレジス９　（ＳＴＯＲ［！　Ｄ＾ＴＡ　ＲεＧ）
に格納されている先行の部分書込みアクセスのライトデ
ータ（ＷＯ）の上に上書きする形で該書込みデータを更
新し、部分書込み制御信号、即ら、バイトマーク（ＢＭ
）は、既に、格納されているバイトマーク（ＢＭ）と論
理和の形で蓄積するようにして、該バイトマーク（ＢＭ
）を更新することを先行の部分書込みアクセスによるリ
ードデータが該．当のメモリバンクから読み出されるま
で繰り返し、バンクアドレスによって指示した、リード
データレジスタ（ＲＤ−ＲＥＧ）内のりードデータ（Ｒ
Ｄ）を読み出すと同時に、上記ストアデータレジスタ（
ＳＴＯＲＥ　ＤＡＴＡ　ＲＵＧ）から、１亥バンクアド
レスによって指示したレジスタより、ライトデータ（Ｗ
Ｄ），バイトマーク（［ｌＭ）を読み出し、該読み出し
たバイトマーク（ＢＭ）に基づいて、上記リードデータ
と，ライトデータ（ＨＤ）とをマージ回路でマージして
、メモリバンク対応のライトデータレジスタ（ＷＤ−Ｒ
ＥＣ）に送出し、対応するメモリバンク内のランダムア
クセスメモリ（ＲＡＭ）に書込むようにしたものである
ので、部分書込みアクセス．或いは、先行，後続の部分
書込みアクセス間でのマージアクセスにおいて、アクセ
スタイムの遅いＲＡＭを使用しても、節単に、ストアデ
ータレジスタ（ＳＴＯＲＥ　ＤＡＴＡＲＥＧ）が実現で
き、又、ハードウエア量が小さく、単純．明朗な回路構
成である為、このレジスタの制御が簡単に行えるメリッ
トがある。ここでのストアデータレジスタ（ＳＴＯＲＥ
ロ＾ＴＡ　ＲロＧ）は、レーシング等の対処が不要な為
、レジスタとして最少のゲート数で構成できるレジスタ
群、例えば、マスク・スレーブラッチ内のスレーブラッ
チのみを使用でき、該ストアデータレジスタ（ＳＴＯＲ
Ｅ　ＤＡＴＡ　ＲＥＧ）そのもののゲート数が少な《て
済む．特に、アクセスタイムの遅いＲＡＭを使用して、
且つ、バンク数がさほど多くない記憶装置に対して、そ
の効果は著しい． 〔実施例〕 以下本発明の実施例を図面によって詳述する。

前述の第１図は本発明の原理構成図であり、第２図は本
発明の一実施例を示した図であり、（ａ）はライトデー
タレジスタ部（ロ＾ＴＡ）　２０の構成例を示し、（ｂ
）はバイトマークレジスタ部（Ｂ−ＭＡＲＫ）　２ｌの
構成例を示しており、第１図のメモリバンク１対応に設
けたストアデータレジスタ（ＳＴＯＲＥ　ＤＡＴ＾ＲＥ
Ｇ）　２０．２１が本発明を実施するのに必要な手段で
ある．尚、全図を通して同じ符号は同じ対象物を示して
いる。

以下、第１図を参照しながら、第２図によって本発明の
部分書込み制御方式を説明する。

本図においては、説明の便宜上、ライトデータ（ＷＤ）
　１バイト分とバイトマーク（ＢＭ）　１ビット分のみ
が記述されている． 本発明を実施しても、部分書込みアクセス．或いは、部
分書込みマージアクセスのマージ動作については、特に
、従来方式と変わることはないので省略し、ここでは、
ストアデータ（ＷＤ），及び、バイトマーク（ＢＭ）の
生成動作を中心にして説明する． 先ず、（’ａ）図に示したように、記憶制御装置（κＣ
（１）から送られてきたストアデータ（ＷＤ）は、各メ
モリバンク（０〜１５）１毎に設けられているライトデ
ータレジスタ（ＷＤ−０〜一〇−１５）　２００に共通
に配られる． 上記の各ライトデータレジスタ（ＷＤ−０〜ｗＤ−　１
５）２００への格納は、バンクアドレスによって、１つ
のライトデータレジスタ（一ト０〜ＷＤ−１５）　２０
０を選択する信号（ＳＥＬ　ＢＡＮＫ−　ｉ）　（ｉ・
０〜１５）が゛オン゛　となり、次にストア対象のバイ
トを指示するバイトマーク選沢信号（ＳＥＬ　ＢＹＴＥ
−ｉ）　（ｉ＝０〜１５）が′オン゜のときに、論理積
（ＡＮ［））ゲ〜ト２０１が付勢されることで、当エ亥
ライトデータレジスタ（ＷＤ−０〜ＷＤ−１５）　２０
０の該当のバイトに行われる。従って、バンクアドレス
によって選択されない，　ｒ＋３２いは、バイトマーク
（ＢＭ）が“オン”　となっていない場合には、格納さ
れない。

各ライトデータレジスタ（ＷＤ−０〜ＷＤ−１５）　２
００の出力は、ライトデーク選択回路（ＷＤ−ＳＥＬ）
　２０２に接続されており、当言亥メモリハンク（０〜
１５）■からＳ売み出されているリードデータレジスタ
（ＲＤ−ＲＥＧ）４が、バンクアドレスによって生成さ
れた信号（ＳＨＴ−０　−　ＳＥＴ　−　１５）により
選択され、該リードデータレジスタ（ＲローＲＵＧ）　
４から読み出されたリードデータ（ＩＩＤ）をマージ回
路に送出するのと同じタイミングで、上記ライトデータ
選択回路（ＷＤ−ＳＥＬ）　２０２にも、該バンクアド
レスによって生成されたバンク選択信号（ＢＡＮＫ　Ｓ
ＥＬ）が入力されて、１個のライトデ−タ側Ｄ）が選沢
され、上記１？Ｄ／ＷＤマージ回路５に送出される。

一方、該記憶制御装置（１’ｌｃＵ）からのハイトマク
（Ｂ？Ｉ）も、（１＞）図に示したように、メモリハン
ク（０〜１５）】毎に設けられているバイトマークレジ
スタ（［ｌＭ−０〜ＢＭ−１５）　２１０に共通に配ら
れ、Ｌ記ストアデータ（ＷＤ）の場合と同じようにバン
クアドレスによって生成された信号（ＳＥＴ−０〜ＳＩ
ＥＴ−１５）によって指定されるバイトマ−クレジスク
（［ｉＬＯ〜ＢＭ１５）　２１０に格納される。

本実施例においては、該バイトマークレジスタ（ＢＭ〜
０〜ＢＭ−１５）　２１０はセント優先型フリップフロ
ソプ（ＦＦ）で構成されているので、部分書込みマジア
クセスにおいては、個々のバイトマークレジスタ（ＢＭ
−０　−ＢＭ−１５）　２］．０に、既に、格納されて
いる情報が、後続の部分書込みアクセスによるバイトマ
ーク（ＢＭ）情報によって消えることがないように、例
えば、図示されている如くに、人力側に帰還して、記憶
制御装置（ＭＣＩＪ）からのバイトマーク（ＢＭＫ）と
論理和がとられるようにし、普通の部分書込みアクセス
のみの場合には、記憶制御装置（ＭＣＩ）からのバイト
マーク（８ＭＫ）のみを格納するように、選択回路（Ｓ
ＥＬ）　２１０ａを動作させる。

即ち、該ハイトマーク（ＢＭ）は先行，後続の部分書込
みアクセスからのハイトマーク（ＢＭ）を論理和の形で
蓄積されるように動作させる。従って、例えば、該バイ
トマークレジスタ（ＢＭ−０〜ＢＭ−１５）　２１０を
セット／リセット型のフリップフロツブ（ＰＦ）で構成
した場合には、部分書込みマージアクセス時においても
、既に、格納されている先行の部分書込みアクセスのバ
イトマーク（ＢＭ）を帰還させる必要はない。

このようにして、論理和の形で蓄積されたハイトマーク
（ＢＭ）は、−ヒ記ライトデータ（ＷＤ）の場合と同し
ように、リードデータレジスタ（ＲＤ−ＲＥＧ）　４か
ら３売み出されたリードデータ（ＲＤ）をマージ回路５
に送出するのと同じタイミングで、バイトマーク選択回
路（ＢＭ−ＳＩＥＬ）　２１１にも、該バンクアドレス
によって生成されたバンク選沢信号（ＢＡＮＫ　ＳＥい
が入力されて、１個のバイトマーク（ＢＭ）が選択され
、−ヒ記ＲＤ／ＷＤマージ回路５に送出される。

この動作により、先行の部分書込みアクセスによって、
先ず、ライトデータ（ＷＤ）がバイトマ−ク（ＢＭ）の
指示によって格納され、次に、後続の部分書込みマージ
アクセスによるライトデータ（ＷＤ）が該アクセスのバ
イトマーク（Ｂ？’ｌ）によって本発明のライトデータ
レジスタ（ＷＤ−０〜一〇−１５）　２００に格納され
るとき、該先行部分書込みアクセスによって、既に、ラ
イトデータ（ＷＤ）が格納されていた場合には、上書き
の形となり、先行アクセス時に格納されていなかった場
合には、該後続のライトデータ（同）が初の格納となる
。

又、バイトマーク（８Ｍ）は、論理和の形で蓄積される
ので、ビット位置によって、先行，後続アクセス共に、
　゛オン゛になっていて不変なビットもあったり、後続
のアクセスによって、初めて、゛゜オン゛になる場合も
ある。何れにしても、該バイトマークレジスタ（Ｂト０
〜ＢＭ−１５）　２１０においては、　“オン”　とな
るビットが増加していくことになる。

このようにして、生成されたライトデータ（ＷＤ），バ
イトマーク（ＢＭ）は、メモリバンク（０〜１５）１毎
に設けられている上記ストアデータレジスタ（ＳＴＯＲ
Ｅ　ＤＡＴＡ　ＲＥＧ）　２０．２１より、バンクアド
レスにより選択，出力されて、ＲＤ／ＷＤマ−ジ回路５
に送出されて、後は従来方式と同様に動作してマージが
行われ、部分書込み動作が実現される。

このように、本発明においては、メモリバンク（Ｏ〜１
５）１毎に専用のストアデータレジスタ（ＳＴＯ１？Ｅ
　ＤＡＴＡ　ＲＥＧ）　２０．２１を設けて、後続の部
分書込みアクセスのライトデータによって、ライトデ−
タレジスタ（ＷＤ−０〜−Ｄ−１５）　２００は上書き
の形で、バイトマークレジスタ（Ｂト０〜ＢＭ−１５）
　２１０は論理和の形で、次々と更新していくようにし
て、任意の数の後続の部分書込みアクセスのライトデー
タ（ＷＤ），バイトマーク（ＢＭ）を入力可能にし、該
メモリバンク（０〜１５）ｌからリードデータを読み出
した時点で、ＲＤ／ＷＤマージ回路に送出し、該論理和
されたバイトマーク（８Ｍ）によって、該リードデータ
（ＲＤ）と上記上書きされたライトデータ（ＷＤ）とを
マジするようにした所に特徴がある。

〔発明の効果〕

以上、詳細に説明したように、本発明の部分書込み制御
方式は、計算機システム等で使用される複数個のメモリ
バンクを有し、インタリーブ方式でバンク単位にアクセ
スされる記憶装置に対する部分書込み制御方式において
、記憶装置を構成しているメモリバンクに対応して、部
分書込み専用のストアデータレジスタ（ＳＴＯＲＥ　Ｄ
ＡＴＡ　Ｒ［！Ｇ）を設け、ここに、先行の部分書込み
アクセスのライトデータ（ＷＤ）と、部分書込み制御信
号（バイトマーク）（ＢＭＫ）とを一時保持しておき、
該先行の部分書込みアクセスと同一のアドレスに対する
複数個の後続の部分書込みマージアクセスがあった場合
、ストアデータ（ＷＤ）は、既に格納されている先行の
部分書込みアクセスのライトデータの上に上書きの形で
書込みデータを更新し、部分書込み制御信号（ＢＭ）は
論理和の形で更新，保持し、先行の部分書込みアクセス
のパンクアドレスによって指示したメモリバンクのリー
ドデータ（ＲＤ）が読み出された時、同時に、上記スト
アデータレジスタ（ＳＴＯＲＥロＡＴＡ　ＲＥＧ）の更
新されたライトデータ（ＷＤ）とバイトマーク（ＢＭＫ
）とを読み出し、マージ回路で、該バイトマージ（ＢＭ
Ｋ）の指示に従ってマージを行い、該アドレスのパンク
に対するライトデータレジスタ（ＷＤ−ＲＵＧ）に送出
し、該当のメモリバンクに部分書込みを行うようにした
ものであるので、部分書込みアクセス１或いは、先行，
後続の部分書込みアクセス間でのマージアクセスにおい
て、アクセスタイムの遅いＲＡＭを使用しても、簡単に
、ストアデータレジスタが実現でき、又、ハードウエア
量が小さく、単純，明朗な回路構成である為、このレジ
スタの制御が簡単に行えるメリットがある．特に、アク
セスタイムの遅いＲＡＭを使用して、且つ、バンク数が
さほど多くない記憶装置に対して、その効果は著しい。

【図面の簡単な説明】

第１図は本発明の原理構成図， 第２図は本発明の一実施例を示した図，第３図は従．来
の部分書込み制御方式を説明する図である。 図面において、 ■はメモリバンク（０−１５）． ２０．２１　はストアデータレジスタ（ＳＴＯＲＥ　Ｄ
ＡＴＡ　ＲＵＧ）又は、ライトデータレジスタ部（ＤＡ
ＴＡ）　，バイトマークレジスタ部（Ｂ−ＭＡＲκ）． ２００はライトデータレジスタ（ＷＤ−０　−ＷＤ−１
５）．２１０はバイトマークレジスタ（ＢＭ−０〜ＢＭ
−１５），２０２はライトデータ選沢回路（ＷＤ−ＳＥ
Ｌ）　，２１１はバイ゜トマーク選択回路（ＢＭ−ＳＥ
Ｌ）　，３はライトデータレジスタ（ＷＤ−Ｒ［！Ｇ）
　．３０はストアデータパイプライン（ＳＴＯＲＥ　Ｄ
ＡＴＡ　ＰＩＰＥＬＩＮＥ）． ３０ａはバイトマークパイプライン（ＢＭＷバイブライ
ン）． ３０ｂはライトデータパイプライン（ＷＤパイプライン
）． ３１はバンクアドレスレジスタ（ＢＡＮＫ　ＡＤローＲ
ＥＧ）．３２はバンクアドレスパイプライン（ＢＡＮＫ
−ＡＤＤ　Ｐ［Ｐ［！ＬＩＮＥ）， ３３はセレクタ（ＳＥＬ）　． ３５は優先付選択回路（Ｐ−ＳＥＬ）　．３６は論理和
（ＯＲ）回路．３７は論理積（ＡＮＤ）回路，３８はセ
レクタ（Ｓｔ！Ｌ）　， ４はリードデータレジスタ（ＲローＲＥＧ）．４０はセ
レクタ（ＳＥＬ）　， ５はマージ回路． ６はチェックビットジエネレータ（Ｃ．Ｇ．），纂 記 十兇餌の庸埋項八固 纂　１　図

Claims (1)

1. 【特許請求の範囲】 複数個のメモリバンク（１）を有し、インタリーブ方式
   でバンク単位にアクセスされる記憶装置に対する部分書
   込み制御方式であって、 該記憶装置上のあるアドレスに、該部分書込みを行う先
   行の部分書込みアクセスがある時に、更に、同一アドレ
   スに複数個の後続の部分書込みアクセスが来た時、この
   後続の部分書込みアクセス中の部分書込みアクセス信号
   によって指示される、上記先行の書込みデータの任意バ
   イト部分を、該後続の書込みデータで置き換えて、複数
   個の後続部分書込みアクセスの総てを、上記先行の部分
   書込みアクセスに併合する形式の部分書込みマージアク
   セスを行うのに、 該記憶装置を構成している複数個のメモリバンク（１）
   に対応して、第１のライトデータレジスタ（ＷＤ−ＲＥ
   Ｇ）（３）と、リードデータレジスタ（ＲＤ−ＲＥＧ）
   （４）とがあって、更に、個々のメモリバンク（１）に
   対応した第２のライトデータレジスタ（ＳＴＯＲＥ　Ｄ
   ＡＴＡ　ＲＥＧ）（２０、２１）とを設け、上記記憶装
   置を制御する装置よりの部分書込みアクセスのライトデ
   ータ（ＷＤ）と、部分書込み制御信号（ＢＭＫ）とを、
   この第２のライトデータレジスタ（ＳＴＯＲＥ　ＤＡＴ
   Ａ　ＲＥＧ）（２０、２１）に一時保持する第１の手段
   と、 該記憶装置に対する部分書込みアクセスの為の読み出し
   時には、該部分書込みアクセスをしたメモリバンク（１
   ）に対応する上記リードデータレジスタ（ＲＤ−ＲＥＧ
   ）（４）と、上記第２のライトデータレジスタ（ＳＴＯ
   ＲＥ　ＤＡＴＡ　ＲＥＧ）（２０、２１）よりのライト
   データ（ＷＤ）と、部分書込み制御信号（ＢＭＫ）とを
   、それぞれ、同時に読み出し、上記部分書込み制御信号
   （ＢＭＫ）によって、上記リードデータ（ＲＤ）とライ
   トデータ（ＷＤ）間でマージを行い、該マージデータを
   、上記第１のライトデータレジスタ（ＷＤ−ＲＥＧ）（
   ３）に送出した後、個々のメモリバンク（１）の書込み
   データにする第２の手段と、 上記部分書込みマージアクセス時には、該後続の部分書
   込みアクセスの制御信号を用いて、上記第２のライトデ
   ータレジスタ（ＳＴＯＲＥ　ＤＡＴＡ　ＲＥＧ）（２０
   、２１）上で、既に、保持されている先行のライトデー
   タ（ＷＤ）を、後続の部分書込みアクセスのライトデー
   タ（ＷＤ）で上書きし、部分書込み制御信号（ＢＭＫ）
   は論理和の形で蓄積保持していくと共に、該第２のライ
   トデータレジスタ（ＳＴＯＲＥ　ＤＡＴＡ　ＲＥＧ）（
   ２０、２１）のライトデータ（ＷＤ）はリードデータ（
   ＲＤ）とマージする為に使用され、部分書込み制御信号
   （ＢＭＫ）はマージの際に使用する第３の手段と、 上記先行、後続の部分書込みアクセスの同一のアドレス
   のメモリバンク（１）に対応した、上記第２のライトデ
   ータレジスタ（ＳＴＯＲＥ　ＤＡＴＡ　ＲＥＧ）（２０
   、２１）中にある、上記ライトデータ（ＷＤ）と部分書
   込み先行信号（ＢＭＫ）が、当該記憶装置の制御部によ
   って読み出される迄、上記更新動作が行われる第４の手
   段とを設けて、 上記第１の手段〜第４の手段とを用いて、マージアクセ
   スを含む部分書込み制御を行うことを特徴とする部分書
   込み制御方式。