JPS6120155A - メモリアクセス制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、メモリアクセス制御装置に関する。

特に、キャッシュメモリを有し、パイプライン制御方式
を採用したメモリアクセス制御装置において、複数の中
央処理装置才たは人出力制御装置から発行された特殊命
令の処理方式に関ずろ。

［従来の技術］ 従来、この種のキャッシュメモリと、このキャッシュメ
モリの前段にディレクトリメモリを有し、複数の中央処
理装置および入出力制御装置から発行されるリクエスト
から一つをｊ巽Ｉ尺して、この選択されたリクエストと
ともに、このリクエストを発行した装置番号および順序
を保証する補助情報を複数Ｎ段のレジスタから構成され
るパイプラインに順次供給し、このパイプライン中の所
定の段で前記テ゛イレクトリメモリおよびキャソシュメ
干りを順次アクセスするパイプライン制御方式を採用し
たメモリアクセス制御装置が知られいる。

この装置で、ｎ個の特殊命令が前記パイプラインに順次
供給された場合に、ごの特殊命令がすべて−１−ヤソシ
ュヒ・ノドの場合は、この特殊命令は、上記パイプライ
ンへの供給１１１１’ｌに実行され、また同一装置から
発行された１Ｙ殊命令に月し２ても実行順番が守られる
ため、比較的容易に制御が可能である。また特殊命令は
その命令に付随する比較データと前記キャッシュメモリ
もくしは主記憶に設定されたデータとを比較し、その比
較結果により、比較データをキャッシュメモリもくしは
主記憶に書込むか否かを決定する。このため、パイプラ
イン中にキャツシュヒツトする特殊命令およびキャッシ
ュミスヒツトする特殊命令が混在する場合は、キャツシ
ュヒツトにより前記キャッシュメモリから続出したデー
タと、この続出データに対応するテストアンドセット命
令に付随する比較データとを比較するタイミングと、キ
ャッシュミスヒツトにより、上記４ａから読出したデー
タと、この続出データに対応する特殊命令に付随する比
較データとを比較するタイミングに「競合」が発生する
ことがある。

この競合を調整するために前記比較手段をキャッシュ読
出データとの比較用と、主記憶続出データとの比較用に
２絹設けるものがある。このために各比較手段に対する
人出力データバスの制御が複雑化する。さらにパイプラ
イン中に、同一・リクエスト発行装置から供糺された複
数の特殊命令にキャツシュヒツトおよびキャッシュミス
ピットが混在した場合は、それらの特殊命令の前記比較
１段からの出力が、それら命令の供給類にしたがって出
力される保証がなく前記比較手段からの出力順番を、そ
の命令の供給類に整列するためのバッファ手段などが必
要であった。

添付第３図を参照しで、従来例装置について簡単に説明
する。

中央処理装置３０１　または入出力制御装ｒ１３０２か
ら、メモリアクセス制御装置３０３に発行されたテスト
アントセット によ１つ、それらリクエストの受４＝３１１１ｆｉ番お
よび、それらリクエストの発行元に割付けた優先度に従
い、１つのリクエストをｊ巽択しこのｊ巽）尺さ相たリ
クエストの有するア１゛レスＹ−夕およびこのリクエス
トを発行した装置番号などを、３段のレジスタにより構
成されたパイプラインレジスタ３０６に順次供給する。

このパイプラインレジスタ３０６に供給されたアドレス
はキャシソユディレクトリメモリ３０７をそのアドレス
で索引した結果キャツシュヒツトであれば、キヤ・７シ
ユメモリ３０８を読出すアドレスとして使用される。ま
たキャッシュミスヒツトであれば主記憶装置３０４の続
出アドレスとして使用される。さらに、上記パイプライ
ンレジスタ３０６に供給されたアドレスは、この主記憶
装置３０４から読出されたデータをキャッシュメモリ３
０８に右込む際のキャッシュメモリ書込アドレスとして
使用される。

上記パイプラインレジスタ３０６に供給されたデータは
、キャツシュヒツト時は、キャッシュメモリ３０８から
の読出データと、テストントセット比較手段ｔｌ）３１
０において１し較データとして使用される。またキャッ
シュミスヒツト時は、このデータは、主記憶アクセス手
段３０９を経由して、テストアンドセット 装置３０４からの読出データとの比較データとして使用
される。また、」二記パイプラインレジスタ３０６に（
Ｉｔ給されたそのリクエストを発行した装置番号などは
、このリクエストの処理が終了したときのリプライ先を
決定するために、パイプラインレジスタ３０６内で持廻
る。

次にパイプラインレジスタ３０６に、テストアントセッ
ト命令が複数個存在し、各々がキャッシュディレクトリ
メモリ３０７を順に索引した結果キャッシュヒントする
ものおよびキャッシュミスヒツトするものが混在してい
たときの処理を説明する。

例えばテストアン１セット命令八、ＢおよびＣが川へに
パイプラインレジスタタ３０６にリクエスト選Ｉ尺回路
３０５から供給され、順にキャッシュディレクトリメモ
リ３０７を索引した結果前記リクエスト八がキャツシュ
ヒツト、Ｂがキャッシュミスヒツト、Ｃがキャツシュヒ
ツトであったとする。このとき、リクエスト八とＣにつ
いて、それらり々エスト（テストアン１′セット命令）
の実行は、子ストアンドセット比較手段３］０において
、キャッシュメモリ３０８から読出したデータと、パイ
プラインレジスタ３０６の３段目から１共給された比較
データとの比較をシーケンシャルに実行することができ
る。

またキャッシュヒントとなったリクエストＢにより、パ
イプラインレジスタ３０６の２段目から主記憶アクセス
制御手段３０９に、パイプラインレジスタ３０６の２段
目内の情報であるアドレス、データ、リクエスト発行装
置番号などが送出される。この主記憶アクセス制御手段
３０９は、そのアドレスで主記憶装置３０４に、主記憶
アクセス要求を発行し、続出データがごの主記憶措置３
０４からかえるまで前記アドレス、データ、リクエスト
発行装置番号などを保持し、−ｌ１記主記憶続出データ
がかえったときに、」二記保持していたデータを比較デ
ータとして、この主記憶続出データと、テストアンドセ
ット比較手段３１１において比較する。

テストアントセット比較手段３１０と、テストアンドセ
ット比較手段３１１の２＆Ｉ］の比較手段を設けた理由
は、キャッシュヒント、キャッシュミスヒツトによるそ
れぞれのデータ比較タイミングが競合する場合がある故
である。また上記パイプラインレジスタ３０６中のリク
エストＡ，Ｂ，Ｃが同一レジスタ発行装置から供給され
た場合には、それらのリクエストに対するリプライは、
それらリプライのパイプラインレジスタ３０Ｇへの供給
順に従わなければならないので、Ｆ起倒のように、キ→
。

ッシュヒソト、キャッシュミスヒツトが入混ざると、そ
れにより実行した場合は、当然リプライ順番に狂いが生
ずる。したがって、このリプライ順番を保証する手段と
して、テストアンドセットバッファ手段３１２が必要で
ある。

〔発明が解決しようとする問題点］ このような従来例のテストアンドセット命令の実行方式
では、論理回路の制御の複雑化とともに、多大なハード
ウェア量を投入せねばならない問題点があった。

本発明は、上記問題点を解決するものであり、複数のリ
クエスト発行装置から供給レジスタ特殊命令が、パイプ
ライン中に複数個存在し、かつごの特殊命令にキャノソ
ユヒソトおよびキャッジ１〜ミスヒントが混在する場合
、 この特殊命令を実行する際に発生ずるデータ比較タイミ
ングの競合を回避するために要した２　ｋ１の比較手段
、または前述パイプライン中に同一リクエスト発行装置
からの特殊命令が複数個存在し、かつそれらの特殊命令
にキャツシュヒツトおよびキャッシュミスヒントが混在
した場合に要したそれら特殊命令への実行順序制御手段
、などの複雑かつ多大の金物量を要した特殊命令の制御
方式を、簡学かつ少量の金物で、性能を低下することな
く、効率的に実現したメモリアクセス制御装置を提供す
ることを目的とする。

〔問題点を解決するための手段〕

本方式は、上記パイプライン中に同一リクエスト発行装
置からの、キャッシュヒントおよびキャッシュミスヒツ
トが混在する複数の特殊命令の実行順序保証に対しては
、パイプラインに供給すべきリクエストが特殊命令の場
合には、パイプライン中に、供給すべきリクエストと同
一の装置番号および補助情報を有する未終了の特殊命令
がないときにのみこれを特徴とする特殊命令供給手段を
設けて対応する。

また前記２組の比較手段を要したところに対しては、パ
イプライン中のリクエストがキャッシュミスヒントと判
定された場合に、このリクエストによる主記憶アクセス
が終了するまで、このリクエストを発行した装置番号お
よび補助情報を保持し、この主記憶アクセス終了時に上
記リクエストを発行した装置番号および補助情報を出力
する手段を有する主記憶アクセス制御手段と、パイプラ
インを構成する各々のレジスタにそれぞれリクエスト処
理保留フラグと、 前記キャッシュミスヒツトと判定されたリクエストが、
テストアンドセット命令の場合には、このリクエストに
対応するリクエスト処理保留フラグをセットする手段と
、 前記パイプライン中の特定段レジスタの示すリクエスト
発行装置番号および補助情報と、前記主記憶アクセス制
御手段から、前記主記憶アクセス終了時に出力されるリ
クエスト発行装置番号および補助情報を、常時比較する
比較手段とを備え、 前記、比較手段において、比較一致が検出されたときに
、前記パイプラインの特定段レジスタに、リクエスト処
理保留フラグがセットされている場合には、このリクエ
スト処理保留フラグを無効化することにして、このリク
エスト処理保留フラグが無効化されたこの特定段レジス
タの特殊命令を、再度、上記番号に供給するごとにより
、この特殊命令をキャッシュヒントさせ、前記データ比
較手段は、キャッシュ読出データとの比較のみに比較パ
スを１本化すること により対応する。

ここで、「処理保留中表示のあるリクエストをパイプラ
イン第１段レジスタに戻す」とは、■　戻した後、パイ
プライン実行過程で、処理保留が解除され、そのまま、
実行すること■　処理保留リクエストがパイプライン実
行過程で実行可否を判別する所定の段以降でこの処理保
留が解除され、上記リクエストを、パイプ第１段レジス
タに再供給し、この再供給した時点では、かならずその
パイプライン実行過程では、実行可となること の２つの意味を含むものとする。

〔作用〕

特殊命令の発行される頻度は高くなく、実行保留となっ
た特殊命令が、多数、前記パイプラインを占める割合は
低いので、実用トの問題は生じない。これにより特殊命
令は１ｆｆｌ常のキャッシュミスヒツト動作と同様に所
望データを主記憶からキャッシュメモリに書込んだ後に
、再びその特殊命令をパイプラインに供給して、特殊命
令の実行形態をキャッシュヒントによりキャッシュメモ
リから読出したデータと、その特殊命令に付随する比較
データを比較する手段のみを経由する単一のパスに簡単
化できる。

〔実施例〕

第１図は本発明の実施例装置のブロック構成図である。

複数の中央処理装置１０１　と入出力制御装置１０２と
はメモリアクセス制御部のリクエスト選択回路１０５に
入力する。このリクエスト選択回路１０５の出力は三段
のパイプラインレジスタ１０６を介して前記リクエスト
選択回路１０５とテストアンドセット比較手段１１０の
一方に入力する。パイプラインレジスタ１０６の一段目
と二段目の接続点はキャッシュディレクトリメモ１月０
７を介して、キャッシュメモ１月０８に接続される。上
記パイプラインレジスタ＋０６の二段目と三段目の接続
点は主記憶アクセス手段１０９およびリクエスト処理保
留フラグ解除手段＋１２に接続される。主記憶アクセス
手段１０９の出力は−に記すクエスト処理保留フラグ解
除手段１１２と主記憶装置１０４に入力する。リクエス
ト処理保留フラグセット手段１１１　とリクエスト処理
保留フラグ解除手段１１２との出力はパイプラインレジ
スタ１０６の三段目に入力する。キャッシュメモ１月０
８は主記憶装置１０４に結合し、一方の出力でテストア
ンドセット比較手段１１０に入力する。図面符号１１３
は戻りリクエスト表示フリップフロップである。

次に本発明の動作について特殊命令がテストアンドセッ
ト命令の場合について述べる。各リクエスト発行装置で
ある中央処理装置１０１および１０２からパイプライン
レジスタ１０６に供給する手順は第３図における従来例
説明と同様であるが、ただし、同一リクエスト発行装置
（例えばｃ　ｐ　ｕ　−０：　＋０１）からテストアン
ドセット命令をパイプラインレジスタ＋０６に供給でき
る条件を、このパイプラインレジスタ１０６中に、上記
リクエスト発行装置ｃｐｕ−０：ｌＯ＋）から発行レジ
スタ未終了のテトドアンドセット命令がないときのみと
する。これは、例えばそれらパイプラインレジスタ１０
６情報の装置番号２０３補助情報２０４およびリクエス
ト処理保留フラグ２０５を参照しても良いし、また、テ
ストアンドセット命令をパイプラインレジスタ１０６に
供給すると同時に、ツノドアへイルフリップフロップ（
図示せず）をセットし、この装置番号２０３および補助
情報２０４を有するテストアンドセット命令がパイプラ
インレジスタ１０６を抜は出したときにリセットしテス
ト７ンドセノト命令はこのノソトアベイルフリノプフロ
ノブがセットされていないときにのみ、上記パイプライ
ンレジスタ１０６に供給可とすることによっても実現で
きる。

リクエスト選択回路＋０５は、上記制御手段を、リクエ
スト発行装置毎に有する。従って、従来方式で要した、
テストアンドセットバッツ了手段３１２は不要となる。

次に、パイプラインレジスタ１０６に供給されたテスト
アンドセット命令の実行方式であるが、このリクエスト
がキャツシュヒツトした場合は、キャッシュメモリ１０
８から、上記リクエストアドレスで読出したデータと、
このリクエストデータ（比較データ）をテストアンドセ
ット比較手段１１０で比較し、不一致であれば、このテ
ストアンドセット命令は終了する。また、一致であれば
、このリクエストを再び第１段目のパイプラインレジス
タ１０６に供給し、所定の段で、キャッシュメモリ１０
Ｂの、上記所定段にあるこのリクエストアドレスで示さ
れるワードに、上記所定段にあるデータを書込む。

なお、上記リクエストがキャッシュミスヒツトした場合
の例について第４図で説明する。第４図のＴＳＯリクエ
ストの場合で説明すると、パイプ段２でキャッシュミス
ヒツトと判定されると、すク エスト パイプ段３に、リクエスト処理保留フラグがセットされ
る。このときパイプ段２の内容はパイプ段３にシフトさ
れる。また、同時に主記憶−？クセス手段１０９にパイ
プ段２の内容を送出する。本実施例では３段のレジスタ
でパイプラインが構成されているので、パイプ段３に、
リフニスＩ・処理保留フラグがセットされていると、次
のタイミングでは、パイプ段ルジスタに、上記パイプ段
３のリクエスト処理保留フラグとともに、レジスタの内
容がシフトされ、リクエスト処理保留フラグがパイプ段
３レジスタに現われるか、戻りリクエスト表示フリップ
フロップ１１３が「オン」である間、上記パイプライン
をループする。このときリクエスト処理保留フラグが「
オン」のリクエスト処理は実行されない。

一方、主記憶アクセス手段１０９に送出された、前記パ
イプ段２レジスタ内容により、この主記憶アクセス手段
１０９は、主記憶装置Ｆ　１　０　４から、上記バイブ
段２レジスタ内、アドレス２０１で示されるデータを読
出ずと、このアドレス２０１で示されるワードのキャッ
シュメモリ１０８にこの主記憶続出データを書込む（一
般にブロックワードと言われている。）このブロックワ
ードが終了すると、主記憶アクセス手段】０９は、リク
エスト処理保留フラグ解除手段１１２に対し、一定期間
、前記パイプ段２レジスタで示される装置番号２０３お
よび補助情報２０４に通知する。このリクエスト処理保
留フラグ解除手段１１２には、パイプ段レジスタに毎タ
イミング環われる装置番号２０３および補助情報２０４
と、前記主記憶アクセス手段１０９から１ｔｌｌ知され
た装置番号２０３および補助情報２０４を、常時比較し
、一致した時のみ、前記パイプ段３レジスタのリクエス
ト処理保留フラグをリセットし、かつ戻りリクエスト表
示フリップフロップ１１３をセットする。

前述したように、戻りリクエスト表示フリッププロップ
１１３がオンであると、つぎのタイミングで、レジスタ
の内容は、パイプ段１１／ジスタにシフトされる。ただ
し、このときは、リクエスト処理保留フラグ２０５はオ
フとなっている。

これで、ＴＳＯリクエストは、パイプ段２を１ｆｆｌ過
するときは、必ずキャツシュヒツトが保証され、前述キ
ャツシュヒツト時のテストアンドセット命令の実行手順
説明の通りに処理される。

以上から、本発明により、論理的に籠申かつ少量のハー
ドウェアで、キャッシュメモリを有するメモリアクセス
制御装置におけるテストアンドセット命令の実行手段を
提供できる。

なお、補助情報とは、例えば同一リクエスト発行元から
のリクエストを複数個パイプラインの中で実行するとき
、そのリクエストの順序性を保証するために、パイプに
供給されるリクエストの各々に、かつリクエスト要求元
毎に、付与したリクエスト処理番号である。この処理番
号の付与は、例えば、リクエスト選択手段で実行される
。

本実施例では、処理保留となったリクエストを、この処
理保留が解除されるまで、パイプライン中をループさせ
ることにより、保存していたが、このほかに再開方式と
しては処理保留条件が成立したときに、この処理保留リ
クエストを前記パイプラインレジスタ外のレジスタに退
避させ、所定のタイミングでパイプラインレジスタの所
定の段に再供給し、パイプラインで実行した結果、再び
処理保留となったら再び退避レジスタに退避する制御を
採用することもできる。

〔発明の効果〕

本発明は、以上説明したように、同一リクエスト発行元
からパイプラインに供給する特殊命令は、唯一とし、ま
たパイプライン中でキャッシュミスヒントとなった特殊
命令は、通常のキャッシュミスヒツト動作と同様に、所
望データを主記憶からキャッシュメモリに書込後、再び
この特殊命令をパイプラインに供給することにより、特
殊命令の実行形態をキャッシュヒントにより、キャッシ
ュメモリから読出したデータと、この特殊命令に付随す
る比較データを比較する手段のみを経由する単一のパス
に簡単化でき、単純な特殊命令の実行手段を性能低下な
く少量の金物で提供できる効果がある。

【図面の簡単な説明】

第１図は本発明実施例装置のブロック構成図。 第２図は本発明実施例装置のパイプラインレジスタ内容
を示す図。 第３図は従来例装置のブロック構成図。 第４図はキャッシュミスヒントがある場合の流れ図（○
印はキャツシュヒツト、◎印はキャッシュミスヒント、
二重矢印はパイプライン抜け、楕円は処理保留フラグオ
ン状態、斜線付楕円は戻りリクエストフラグオン状態を
それぞれ示す）。 １０１・・・中央処理装置、１０２・・・入出力制御装
置、１０３・・・メモリアクセス制御装置、１０４・・
・主記憶装置、１０５・・・リクエスト選択回路、１０
６・・・パイプラインレジスタ、１０７・・・キャッシ
ュディレクトリメモリ、１０８・・・キャッシュメモリ
、１０９・・・主記憶アクセス手段、１１０・・・テス
トアンドセット比較手段、１１１・・・リクエスト処理
保留フラグセット手段、１１２・・・リクエスト処理保
留フラグ解除手段、１１３・・・戻りリクエスト表示フ
リップフロップ、２０１・・・アドレス、２０２・・・
データ、２０３・・・装置番号、２０４・・・補曲情報
、２０５・・・リクエスト処理保留フラグ、３０１・・
・中央処理装置、３０２・・・入出力制御装置、３０３
・・・メモリアクセス制御装置、３０４・・・主起↑ａ
装置、３０５・・・リクエスト選択回路、３０６・・・
パイプラインレジスタ、３０７・・・キャッシュディレ
クトリメモリ、３０８・・・キャッシュメモリ、３０９
・・・主記憶アクセス制御手段、３１０・・・テストア
ンドセット比較手段［１１，３１１・・・テストアンド
セット比較手段（２）、３１２・・・テストアンドセソ
トハソファ手段。 特約出願人　日本電気株式会社

Claims (1)

【特許請求の範囲】
1. （１）中央処理装置および入出力制御装置と、主記憶装
   置とにそれぞれ接続され、 キャッシュメモリと そのキャッシュメモリのディレクトリメモリとを有し、 前記中央処理装置および入出力制御装置から発行される
   リクエストから一つを選択する手段と、この選択された
   リクエストとともに上記リクエストを発行した装置番号
   および補助情報が順次供給される複数Ｎ段のレジスタと このパイプライン中の所定の段で前記ディレクトリメモ
   リおよびキャッシュメモリを順次アクセスするパイプラ
   イン制御手段と を含むメモリアクセス制御装置において、 前記パイプラインに供給すべきリクエストが特殊命令の
   場合には、前記パイプライン中に、上記リクエストと同
   一の装置番号および補助情報を有する未終了の特殊命令
   がないときにのみこれを供給可とする特殊命令供給手段
   と、 前記パイプライン中のリクエストがキャッシュミスヒッ
   トと判定された場合には、前記リクエストによる前記主
   記憶装置の主記憶アクセスが終了するまで、上記リクエ
   ストを発行した装置番号および補助情報を保持し、上記
   主記憶アクセス終了時に上記リクエストを発行した装置
   番号および補助情報を出力する手段を含む主記憶アクセ
   ス制御手段と、 前記Ｎ段のレジスタの各々に対応するリクエスト処理保
   留フラグと前記キャッシュミスヒットと判定されたリク
   エストとが前記特殊命令の場合には前記リクエストに対
   応する前記リクエスト処理保留フラグをセットする手段
   と、 前記リクエスト処理フラグのセットされたリクエストが
   前記パイプライン中の第Ｎ段レジスタにシフトされた場
   合には次クロックでこの第Ｎ段レジスタの内容を第１段
   レジスタにシフトする手段と、前記パイプラインの第ｎ
   段レジスタ（ただし１≦ｎ≦Ｎ）の示すリクエスト発行
   装置番号および補助情報と、前記主記憶アクセス制御手
   段から、前記主記憶アクセス終了時に出力されるリクエ
   スト発行装置番号および補助情報とを常時比較する比較
   手段と を備え、 前記比較手段は、比較一致が検出されたときに、前記パ
   イプラインの第Ｍ段レジスタにリクエスト処理保留フラ
   グがセットされている場合には、そのリクエスト処理保
   留フラグを無効化する手段を含む ことを特徴とするメモリアクセス制御装置。