CN1005172B - 部分写控制装置 - Google Patents

Abstract

在用于具有例如半字节方式或页面方式的高速操作方式的存储器的部分写控制装置中，当包括那些要求部分写在内的若干个字的部分写的请求被接收时，存储器控制信号发生器就使存储器在高速操作方式的单个读周期中相继地读出要求部分写的所有的字。一个合并电路将读出字中不需改变的那部分与要写的数据进行合并以形成一组完整的更新字。然后，存储器控制信号发生器就使存储器在高速操作方式的单个写周期中将这些字相继地写入。

Description

部分写控制装置

本发明总的来说是涉及对存储器的部分写（Partial Write），更具体地说涉及允许在单个访问周期内，访问多个编址单元的高速操作方式所配备的存储器的部分写控制装置。

一个被访问信息存储单元（此后将用一个字表示）只有一部分进行再写或更新，就称为“部分写”。部分写过程由以下操作组成，即：对一个目标字的读操作，用新的数据取代所读字的一部分，以形成一个部分更新字的操作和写入部分更新字的写操作。因此，它需要一个比正常的写操作更长的时间。

日本专利公开号145428/1978揭示了一种可缩短部分写所需时间的方法。这个方法利用设置在存储器控制器内的移位寄存器组来保存所接收到的访问请求信息（例如控制信息、数据以及一个地址）并且具有一个与存储周期相一致的时间长度，这样，需要进行部分写的目标字的读操作完成时，相应的访问请求信息和已被读出并更新的字一起返回到移位寄存器组的输入站，因此自动寄存一个写请求。这就缩短了访问请求部件在存储器操作中所卷入的时间周期。

另一方面，在动态RAM（随机访问存储器）的场合，具有在由一个RAS（行地址选通）信号所启动的单个访问周期内允许访问多个字单元的高速操作方式的存储设备已是众所周知。例如，在一种叫“页面方式”的方式中，由于在某个行地址下顺序提供不同的列地址，就有可能对具有共同行地址的多个地址整个地进行访问。另一方面，在一个叫“半字节方式”的方式中，整个地访问多达4个连续的地址也是可能的，因为当给定了一组行地址和列地址后，地址值就可以在存储器内进行计数。但是，为由这几类组成部分所构成的存储器而设置的有效的部分写装置尚未得到充分地开发。在上面所描写的已有技术中所揭示的方法是用于那种每次访问操作的执行只涉及单个字的存储装置。

在实际的数据处理中，必须经常地要对驻留在连续地址中的一串字进行处理。毫无疑问，一般来说上面所描述的高速操作方式对改善这一类的处理速度是有所帮助的，但为了对一串字进行有效的写入，这一串字之中，有些字是需要执行部分写过程的，就需要有一个特殊的装置。在传统的读/写装置中，需要部分写的字必须与其他字分开并且由一个分开的读/写操作单独进行处理，这就意味着上面所描述的高速操作方式的优点没有被充分地利用。

本发明的意图是在高速操作方式中，对包含有需执行部分写的字在内的多个字进行整个的写入处理，并且使部分写过程发挥高速操作方式具有的最大的长处。

根据本发明，在部分写控制装置中，存储器控制信号发生装置对涉及有部分写在内的写请求进行响应，首先向该存储器提供操作控制信号使产生一个单独的读周期，以便相继读出需要部分写的所有存储单元，然后提供操作控制信号以使产生一个单独的写周期，以便相继写入所有被指定写入的存储单元。合并装置将要写的数据和在读周期读出、而又不需要改变的那部分数据进行合并，以形成一组完整的更新字，然后这些字在写周期中将被写入存储器中。地址产生装置首先为存储器提供这个读周期的读地址信息，然后提供这个写周期的写地址信息。

在联结本发明部分写控制装置的存储器中，所有那些需要由部分写来进行部分更新的字，都在高速操作方式的单个读周期中整个地被读出，所有那些通过合并形成了的、将要被写入的字，包括部分更新的字，将在高速操作方式的单个写周期中整个地被写入。

图1是表示本发明一个实施例的框图;

图2示出了部分写操作的目标数据的一个例子;

图3表示以图1所示装置的操作为示例的时序图;

图4表示由传统装置所执行的部分写操作为示例的时序图;

图5是较详细地表示了图1中存储器控制信号发生电路和存储器地址发生电路的框图;

图6是表示图5中控制信号表和地址增量表的图表。

优选实施例的说明

图1表示本发明利用半字节方式的元素作为存储元素的存储器的一个实施例。在利用半字节方式元素的存储器1中，通过对给定的初始地址值正向计数，对多达4个的连续地址（这4个地址的最低2位在00-11范围内变化）的访问，可以在单个地址周期内来完成。现在，假定图2所示的连续地址上的四个字必须被更新。图2中斜线表示必须被更新的部分。换句话说，第一和第四个字需要作部分写。某个访问请求部件（例如一个处理器）产生一个包括部分写在内的写请求（此后称为“部分写请求”）、一个说明起始地址和字数的请求地址、指明需要作部分写的字（即图2中的第1个字和第4个字）的部分写字标示信息、要被写入的数据（请求写数据）以及指明那些作部分写的目标字中并不需作任何改变的字节的非更新字节标示信息（图2中的非斜线部分）。

存储器控制信号发生器2基本上是与普通用于半字节方式动态RAM的存储器控制信号发生器相同，它产生一个RAS信号和若干个数目等于请求字数的顺序CAS（列地址选通）信号。当请求写时，它还产生一个写允许信号WE（Write enable）。但是，为了适合本发明，需要附加一个电路，它根据部分写请求和部分写字标示信息，在普通写控制信号产生之前，产生如上面所描述的、用于读出在半字节方式中需要部分写的字的信号。存储器地址发生器3也基本上与普通用于半字节方式动态RAM的存储器地址发生器相同，它将请求地址分为一个行地址和一个列地址，并且将它们分别与RAS信号和第一个CAS信号同步进行发送。但是，为了适合本发明，需要附加一个电路，它根据上面所描述的部分写字标示信息以及在与读操作控制信号同步的情况下，产生需要部分写的字的起始地址。

请求写数据的第1至4个字，存放在写数据寄存器WDR4至WDR7中。顺序读出、并需要部分写的字，通过一个读数据寄存器RDR8被送到WDR4至WDR7的输入端。合并控制器9对部分写字标示信号进行译码，并且在与存储器控制信号同步的情况下，与顺序地读到RDR8的字相对应，顺序打开连接到各WDR的时钟端CK的门10至门13。指明不需作任何改变的字节（即：那些从存储器读出、而又毫不改变地写回去的字节）位置的非更新字节信息信号也被加到与保存需要部分写的字的WDR相连接的这些门。因此，在RDR8中被顺序读出的字之中，不需作任何改变的那些字节进入WDR4至7的相应位置，并且与请求写数据合并，这样，就形成一个要被写入到存储器1的完整字组。

当对图2斜线所表示的数据请求部分写，并且访问请求器发出前述关联的必要信息时，写数据就被保存到WDR4至7中，并且存储器控制信号发生器2和存储器地址发生器3首先产生如图3所示的半字节方式读周期，以读出需要部分写的第4个字和第1个字。在本例中，由于地址的最低二位是从第4个字（11）连续到第1个字（00），因此第4个字的地址就首先给出，并且在存储器1中一步就更新到第一个字的地址，参见附图所示。在这个读周期里，在合并控制器9和非更新字节标示信息的控制之下，顺序读出到RDR8的第4个字和第1个字将被写入到WDR7和4的相应字节位置，并且形成一个将被写入存储器1的完整字组（如图2所示的第1个字至第4个字）。

接着，在RAS预充电时间（TRP）之后，存储器控制信号发生器2和存储器地址发生器3就产生一个写周期以普通的半字节方式将第1个字至第4个字写入。在这个写周期中，WDR4至7的内容将被顺序写入到存储器1的连续地址中，这样，一个含有部分写在内的一串字的写入操作也就完成了。

如果要求部分写的字地址的最低两位的数值不是连续的，例如，当第1个字和第3个字需要部分写时，则第1个字至第3个字将在读周期中读出，然后根据不更新字节标示信息，只有第1个字和第3个字那些不需要任何改变的部分分别送入WDR4和6，而读出的第2个字就被抛弃。

图5是一个更详细地表示存储器控制信号发生器2和存储器地址发生器3的框图。存储器控制信号发生器2里的译码器21对部分写字标示信息进行译码，确定部分写的类型，并把表示部分写类型的信息送到RAS/CAS/WE发生站22中的控制信号表23和存储器地址发生器3的地址增量器31中的地址增量表32。

图6举例表示控制信号表23和地址增量表32的内容。图中，列“RAS”、“CAS”和“WE”表示控制信号表23的内容，而列“地址增量”表示地址增量表32的内容。列“部分写字标示”和列“读/写操作”并不是表23和表32的一部分，而是为了有利于对这些表的理解而附加上去的。列“地址增量”中的数值表示为了得到一个存储器起始地址而加到请求地址上的一个增量值，这里的符号B代表“字节”，并且一个字由4个字节组成。列“RAS”、“CAS”和“WE”中的数值表示将被产生的相应信号的数目。

再回到图5，控制信号表23从译码器21接收部分写类型信息，分别为读周期和写周期标明示RAS信号、CAS信号和WE信号，并且让RAS/CAS/WE发生站22顺序产生这些标示信号。另一方面，地址增量表32响应来自译码器21的部分写字节信息，分别为读周期和写周期顺序产生地址增量值，而加法器33将这些地址增量值加到请求地址上，从而分别为读周期和写周期形成起始地址。一个行地址/列地址形成站34将每一个起始存储地址分成行地址和列地址，并且在与RAS信号和第一个CAS信号同步的方式下对它们进行发送。地址增量器31本身也可以包含一个译码器21。

在图2和图3的例子中，部分写字标示信息标明了第1个字和第4个字。因此，译码器21标明部分写类型3。这种类型的处理，由第4个字和第1个字的读时序以及随后的第1个字至第4个字的写时序组成。由于读操作的存储器起始地址是第4个字的地址，因此它的值就由三个字长（4B×3）加上请求地址而得到，由于写操作的存储器起始地址是第1个字的地址，因此它就是请求地址本身，而增量值为O（4B×O）。CAS信号在读周期中产生2次而在写周期中产生4次。

如果图2和图3表示的部分写的实现，是通过对部分写目标字在将它们与其他字分开来的同时进行一个一个地处理，那么过程就由下列时序组成，即读第1个字并在部分更新后将它写入、以半字节方式写第2个字和第3个字、读第4个字并在部分更新后将它写入，参见图4所示。相比之下，RAS预充电的次数在这个实施例中就从4减少到1，对于各个部分写目标字来说，在换一种情况时不得不分开执行的读、写操作，现在就在半字节方式里分别合＊到一个读周期和一个写周期中去了，结果操作速度就整个地大大提高。

当利用页面方式元素时，每一个字的列地址由存储器地址发生器在每一个读周期和写周期提供。这种存储器的控制器本身在技术上是众所周知的。因此，也是在这种存储器中，利用上面所描述的基本相同的装置，一个包括部分写在内的一串写操作可以在一个单独读周期和随后的单独写周期中执行。在这种方式中，访问＊目标地址不需要连续。

上面描述的本发明能够为部分写充分地利用高速操作方式的优点，因此减少了RAS的预充电的次数并缩短了每个字的平均访问时间。由于RAS的预充电时间大约是100毫微秒，与图4相比，单由于RAS预充电次数的减少，图3所示操作的所需要的时间就可以缩短300毫微秒。此外，考虑读操作，例如当各个字被分开处理时，来自RAS信号的访问时间大约是150毫微秒，用于每第二个字及其后续字的来自CAS信号的访问时间大约是75毫微秒，而半字节方式的访问时间大约是25毫微秒。因此，由于所有的访问操作都是在高速操作方式中的单个读周期和单个写周期中执行，则所需的时间将进一步减少。结果，操作速度整个地大大改善了。

Claims (8)

1、一个用于存储器的部分写控制装置，该存储器有若干存储单元，每个存储单元用来存储数据的一个访问单元并由一个地址识别，并且该存储器提供允许在单个访问周期中相继访问多个存储单元的高速操作方式，本控制装置的特征在于：

用于接收请求信息的装置，请求将指定的数据写入多个指定的存储单元而其中至少有一个单元要求部分写;

响应所说的请求信息的装置，它向所说的存储器提供能在所说的高速操作方式中产生单个读周期从而相继地读出要求部分写的所有存储单元的控制信号，接着提供能在所说的高速操作方式中产生单个写周期从而相继地写入指定的所有单元的控制信号;

响应所说请求信息的装置，它向所说的存储器提供所说读周期的地址信息，接着又提供所说写周期的地址信息;以及

相连接的合并装置，用于接收所说指明的数据和在所说的读周期中从该存储器读出的数据，并响应所说的请求信息，将所指明的数据与那部分在所说的读周期中读出而不用改变的数据进行合并，以形成一组将在所说的写周期中被写入该存储器中的完整的数据访问单元。

2、根据权利要求1所述的部分写控制装置，其特征在于所说的合并装置包括若干个寄存器，每一个寄存器用于保存数据的一个访问单元，该合并部件还包括用于将所指明的数据存入所说寄存器的相应部分的装置以及将在所说读周期中读出而不必改变的那部分数据存入所说寄存器的相应部分的装置。

3、根据权利要求1所述的部分写控制装置，其特征在于所说的存储器包括若干个动态RAM元素，并且所说的高速操作方式是半字节方式。

4、根据权利要求1所述的部分写控制装置，其特征在于所说的存储器包括若干个动态RAM元素，并且所说的高速操作方式是页面方式。

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