JPH0520350A - ベクトル処理装置 - Google Patents
ベクトル処理装置Info
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- JPH0520350A JPH0520350A JP19596891A JP19596891A JPH0520350A JP H0520350 A JPH0520350 A JP H0520350A JP 19596891 A JP19596891 A JP 19596891A JP 19596891 A JP19596891 A JP 19596891A JP H0520350 A JPH0520350 A JP H0520350A
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- timing
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Abstract
(57)【要約】
【目的】 リストベクトル命令を実行する場合、主記憶
部をアクセスするアドレスが一致したときの処理を高速
化する。 【構成】 主記憶部９をアクセスするアドレスが連続し
て同一であることがアドレス比較手段７により検出され
ると、最先のアドレスのみ主記憶部９へ送り、それに続
く同一アドレスはアドレス情報削除手段１０で削除す
る。主記憶部９から読出されたデータはデータ持ち回り
手段１７で保持して、アドレスが同一の場合に、順次こ
の保持データをベクトル処理部１へ送出する。
部をアクセスするアドレスが一致したときの処理を高速
化する。 【構成】 主記憶部９をアクセスするアドレスが連続し
て同一であることがアドレス比較手段７により検出され
ると、最先のアドレスのみ主記憶部９へ送り、それに続
く同一アドレスはアドレス情報削除手段１０で削除す
る。主記憶部９から読出されたデータはデータ持ち回り
手段１７で保持して、アドレスが同一の場合に、順次こ
の保持データをベクトル処理部１へ送出する。
Description
【０００１】
【技術分野】本発明はベクトル処理装置に関し、特にリ
ストベクトルを高速に実行するベクトル処理装置に関す
る。
ストベクトルを高速に実行するベクトル処理装置に関す
る。
【０００２】
【従来技術】従来、ベクトル処理部内のベクトルレジス
タに格納されているデータをアドレスとして記憶部をア
クセスするリストベクトルを実行する際に、ベクトルレ
ジスタに格納されているデータに関係なく必ず主記憶部
をアクセスしている。
タに格納されているデータをアドレスとして記憶部をア
クセスするリストベクトルを実行する際に、ベクトルレ
ジスタに格納されているデータに関係なく必ず主記憶部
をアクセスしている。
【０００３】一般に、あるバンク（記憶単位）内のデー
タをアクセスすると、次に同一バンク内のデータがアク
セス可能になるには一定の時間がかかる。ここではこの
時間のことをサイクルタイムと呼ぶ。
タをアクセスすると、次に同一バンク内のデータがアク
セス可能になるには一定の時間がかかる。ここではこの
時間のことをサイクルタイムと呼ぶ。
【０００４】例えば、ベクトルレジスタに格納されてい
るデータが全て同じ場合には、アドレスが一致するので
当然同じバンクを何回もアクセスすることになる。従っ
て、処理要素数がＮ、サイクルタイムがＴｃとすると全
てのデータをアクセスするには（Ｎ＊Ｔｃ）時間がかか
ることになる。
るデータが全て同じ場合には、アドレスが一致するので
当然同じバンクを何回もアクセスすることになる。従っ
て、処理要素数がＮ、サイクルタイムがＴｃとすると全
てのデータをアクセスするには（Ｎ＊Ｔｃ）時間がかか
ることになる。
【０００５】従来のこの様なベクトル処理装置の例を図
４に示す。図４に示すような構成において、ベクトルレ
ジスタ２-1〜２-8はクロスバー４を経由して加算器３-1
を含む各演算器３-1〜３-4と接続されている。演算器３
-1〜３-4の演算結果は任意のベクトルレジスタ２-1〜２
-8に格納することができ、ベクトルレジスタ２-1〜２-8
は主記憶制御部５を介して主記憶部９にデータを送出し
たり、主記憶部９からデータを受取ったりできるように
なっている。
４に示す。図４に示すような構成において、ベクトルレ
ジスタ２-1〜２-8はクロスバー４を経由して加算器３-1
を含む各演算器３-1〜３-4と接続されている。演算器３
-1〜３-4の演算結果は任意のベクトルレジスタ２-1〜２
-8に格納することができ、ベクトルレジスタ２-1〜２-8
は主記憶制御部５を介して主記憶部９にデータを送出し
たり、主記憶部９からデータを受取ったりできるように
なっている。
【０００６】次式のような演算を例にとってリストベク
トルの動作の説明を図５のタイミングチャートを参照し
て説明する。 Ｘ（Ｉ）＝Ａ（Ｃ（Ｉ））＋Ｂ（Ｃ（Ｉ）） （Ｉは整数） ここで、ベクトルレジスタ２-1にはＣ（Ｉ）が格納され
ていてデータはオール０であると仮定する。
トルの動作の説明を図５のタイミングチャートを参照し
て説明する。 Ｘ（Ｉ）＝Ａ（Ｃ（Ｉ））＋Ｂ（Ｃ（Ｉ）） （Ｉは整数） ここで、ベクトルレジスタ２-1にはＣ（Ｉ）が格納され
ていてデータはオール０であると仮定する。
【０００７】図中、タイミング１はアドレスが格納され
ているベクトルレジスタ２-1の読出しを示し、タイミン
グ２はベクトルレジスタ２-1の内容に従い主記憶制御部
５を介して主記憶部９をアクセスするタイミングを示
し、タイミング３は主記憶部９からロードしたデータを
主記憶制御部９を介してベクトルレジスタに書込むタイ
ミングを示す。
ているベクトルレジスタ２-1の読出しを示し、タイミン
グ２はベクトルレジスタ２-1の内容に従い主記憶制御部
５を介して主記憶部９をアクセスするタイミングを示
し、タイミング３は主記憶部９からロードしたデータを
主記憶制御部９を介してベクトルレジスタに書込むタイ
ミングを示す。
【０００８】タイミング４は加算器３-1に被演算データ
を入力するタイミングを、タイミング５は加算結果をベ
クトルレジスタに書込むタイミングを夫々示す。更に、
タイミング６では、演算結果をベクトルレジスタから読
出してタイミング７に主記憶制御部５を介して主記憶部
９に結果を格納する。
を入力するタイミングを、タイミング５は加算結果をベ
クトルレジスタに書込むタイミングを夫々示す。更に、
タイミング６では、演算結果をベクトルレジスタから読
出してタイミング７に主記憶制御部５を介して主記憶部
９に結果を格納する。
【０００９】まず、Ａ（Ｃ（Ｉ））をロードするため
に、Ｃ（Ｉ）が格納されているベクトルレジスタ２-1を
読出し（タイミング１−Ａ）、Ｃ（Ｉ）をアドレスとし
て主記憶制御部５を介して主記憶部９をアクセスする
（タイミング２−Ａ）。
に、Ｃ（Ｉ）が格納されているベクトルレジスタ２-1を
読出し（タイミング１−Ａ）、Ｃ（Ｉ）をアドレスとし
て主記憶制御部５を介して主記憶部９をアクセスする
（タイミング２−Ａ）。
【００１０】このとき、Ｃ（Ｉ）にはオール０が格納さ
れているために、同一アドレスをアクセスすることにな
るので、１個のデータのロードにＴc かかる。従って、
処理要素数をＮとすると主記憶部９をアクセスしている
時間はＮ＊Ｔc になる。次に主記憶部９をアクセスして
得たデータを主記憶部５を介してベクトルレジスタ２-2
に書込む（タイミング３−Ａ）。
れているために、同一アドレスをアクセスすることにな
るので、１個のデータのロードにＴc かかる。従って、
処理要素数をＮとすると主記憶部９をアクセスしている
時間はＮ＊Ｔc になる。次に主記憶部９をアクセスして
得たデータを主記憶部５を介してベクトルレジスタ２-2
に書込む（タイミング３−Ａ）。
【００１１】同様に、Ｂ（Ｃ（Ｉ））をロードするため
に、タイミング１−ＢでＣ（Ｉ）が格納されているベク
トルレジスタ２-1を読出し、タイミング２−ＢではＣ
（Ｉ）をアドレスとして主記憶部９をアクセスして、タ
イミング３−Ｂでアクセスしたデータを主記憶制御部５
を介してベクトルレジスタ２-3に書込む（タイミング３
−Ｂ）。
に、タイミング１−ＢでＣ（Ｉ）が格納されているベク
トルレジスタ２-1を読出し、タイミング２−ＢではＣ
（Ｉ）をアドレスとして主記憶部９をアクセスして、タ
イミング３−Ｂでアクセスしたデータを主記憶制御部５
を介してベクトルレジスタ２-3に書込む（タイミング３
−Ｂ）。
【００１２】リストベクトルロードを実行して求めたＡ
（Ｃ（Ｉ））とＢ（Ｃ（Ｉ））とを加算器３-1に入力し
て（タイミング４−Ｘ）加算を行い、結果をベクトルレ
ジスタ２-4に書込む（タイミング５−Ｘ）。次に、加算
結果の格納されているベクトルレジスタ２-4を読出して
（タイミング６−Ｓ）、この結果を主記憶部９にストア
する（タイミング７−Ｓ）。
（Ｃ（Ｉ））とＢ（Ｃ（Ｉ））とを加算器３-1に入力し
て（タイミング４−Ｘ）加算を行い、結果をベクトルレ
ジスタ２-4に書込む（タイミング５−Ｘ）。次に、加算
結果の格納されているベクトルレジスタ２-4を読出して
（タイミング６−Ｓ）、この結果を主記憶部９にストア
する（タイミング７−Ｓ）。
【００１３】また、次式のような演算を例にとって動作
を図５のタイミングチャートを参照して説明する。 Ｘ（Ｃ（Ｉ））＝Ａ（Ｉ）＋Ｂ（Ｉ）
を図５のタイミングチャートを参照して説明する。 Ｘ（Ｃ（Ｉ））＝Ａ（Ｉ）＋Ｂ（Ｉ）
【００１４】図中、タイミング８はベクトルロードを行
うためのアドレスを主記憶部９に送出するタイミングを
示す。タイミング９は主記憶部９からロードしたデータ
をベクトルレジスタに書込むタイミングを示す。
うためのアドレスを主記憶部９に送出するタイミングを
示す。タイミング９は主記憶部９からロードしたデータ
をベクトルレジスタに書込むタイミングを示す。
【００１５】タイミング１０はストアすべきデータが格
納されているベクトルレジスタ２-7とアドレスが格納さ
れているベクトルレジスタ２-1を同時に読出すタイミン
グを、タイミング１１は読出されたアドレスに従って主
記憶部９をアクセスしデータを主記憶部９にストアする
タイミングを夫々示す（タイミング４、５は上述したも
のと同じ）。
納されているベクトルレジスタ２-7とアドレスが格納さ
れているベクトルレジスタ２-1を同時に読出すタイミン
グを、タイミング１１は読出されたアドレスに従って主
記憶部９をアクセスしデータを主記憶部９にストアする
タイミングを夫々示す（タイミング４、５は上述したも
のと同じ）。
【００１６】まず、Ａ（Ｉ）をロードするために、Ａ
（Ｉ）をアクセスするためのアドレスを主記憶部９に対
して送出し（タイミング８−Ａ）、ロードしたデータを
ベクトルレジスタ２-5に書込む（タイミング９−Ａ）。
同様に、Ｂ（Ｉ）をベクトルレジスタ２-6にロードする
（タイミング８−Ｂ、タイミング９−Ｂ）。
（Ｉ）をアクセスするためのアドレスを主記憶部９に対
して送出し（タイミング８−Ａ）、ロードしたデータを
ベクトルレジスタ２-5に書込む（タイミング９−Ａ）。
同様に、Ｂ（Ｉ）をベクトルレジスタ２-6にロードする
（タイミング８−Ｂ、タイミング９−Ｂ）。
【００１７】Ａ（Ｉ）とＢ（Ｉ）とを被演算データとし
て加算器３-1に入力して（タイミング４−Ｘ）演算を行
い、結果をベクトルレジスタ２-7に書込む（タイミング
５−Ｘ）。
て加算器３-1に入力して（タイミング４−Ｘ）演算を行
い、結果をベクトルレジスタ２-7に書込む（タイミング
５−Ｘ）。
【００１８】次に、アドレスデータＣ（Ｉ）が格納され
ているベクトルレジスタ２-1とストアすべきデータが格
納されているベクトルレジスタ２-7とを同時に読出し
（タイミング１０−Ｓ）、Ｃ（Ｉ）をアドレスとして主
記憶部９をアクセスしてストアデータを主記憶部９に書
込む（タイミング１１−Ｓ）。
ているベクトルレジスタ２-1とストアすべきデータが格
納されているベクトルレジスタ２-7とを同時に読出し
（タイミング１０−Ｓ）、Ｃ（Ｉ）をアドレスとして主
記憶部９をアクセスしてストアデータを主記憶部９に書
込む（タイミング１１−Ｓ）。
【００１９】このとき、Ｃ（Ｉ）にはオール０が格納さ
れているために、同一アドレスをアクセスするので、１
個のデータのストアにＴc かかる。従って、処理要素数
をＮとすると主記憶部９をアクセスしている時間はＮ＊
Ｔc になる。
れているために、同一アドレスをアクセスするので、１
個のデータのストアにＴc かかる。従って、処理要素数
をＮとすると主記憶部９をアクセスしている時間はＮ＊
Ｔc になる。
【００２０】上述した従来のベクトル処理装置では、リ
ストベクトル命令を実行するためのアドレスが連続して
同一の場合でも、各データをロード、ストアするとき
に、毎回主記憶部をアクセスするようになっている。同
一バンクを繰返しアクセスする場合には、サイクルタイ
ム毎に１つのデータしかアクセスすることができないの
で、同一アドレスが続いた場合の主記憶部アクセスに時
間がかかるという欠点がある。
ストベクトル命令を実行するためのアドレスが連続して
同一の場合でも、各データをロード、ストアするとき
に、毎回主記憶部をアクセスするようになっている。同
一バンクを繰返しアクセスする場合には、サイクルタイ
ム毎に１つのデータしかアクセスすることができないの
で、同一アドレスが続いた場合の主記憶部アクセスに時
間がかかるという欠点がある。
【００２１】
【発明の目的】本発明の目的は、リストベクトル命令実
行時に、主記憶部をアクセスするアドレスが連続して一
致したときには、主記憶部をアクセスしないようにして
処理の高速化を図ったベクトル処理装置を提供すること
である。
行時に、主記憶部をアクセスするアドレスが連続して一
致したときには、主記憶部をアクセスしないようにして
処理の高速化を図ったベクトル処理装置を提供すること
である。
【００２２】
【発明の構成】本発明によれば、データを格納するため
のベクトルレジスタ及びこのベクトルレジスタの格納デ
ータについて演算処理をなす演算手段を有するベクトル
処理部と、記憶単位である複数のバンクにより構成され
た主記憶部とを含み、前記ベクトル処理部から送出され
るデータをアドレスとして前記主記憶部をアクセスする
機能を有するベクトル処理装置であって、前記アクセス
アドレスのうち連続するアドレスが同一であるか否かを
検出する手段と、前記連続するアドレスが同一であるこ
とが検出されたとき、前記連続するアドレスのうち最先
のアドレスについて前記主記憶部をアクセスする手段
と、このアクセスにより前記主記憶部から得られたデー
タを前記ベクトル処理部へ送出すると共にこのデータを
保持する手段と、この保持データを、前記最先のアドレ
スに続く同一アドレスに対応して順次前記ベクトル処理
部へ送出する手段とを含むことを特徴とするベクトル処
理装置が得られる。
のベクトルレジスタ及びこのベクトルレジスタの格納デ
ータについて演算処理をなす演算手段を有するベクトル
処理部と、記憶単位である複数のバンクにより構成され
た主記憶部とを含み、前記ベクトル処理部から送出され
るデータをアドレスとして前記主記憶部をアクセスする
機能を有するベクトル処理装置であって、前記アクセス
アドレスのうち連続するアドレスが同一であるか否かを
検出する手段と、前記連続するアドレスが同一であるこ
とが検出されたとき、前記連続するアドレスのうち最先
のアドレスについて前記主記憶部をアクセスする手段
と、このアクセスにより前記主記憶部から得られたデー
タを前記ベクトル処理部へ送出すると共にこのデータを
保持する手段と、この保持データを、前記最先のアドレ
スに続く同一アドレスに対応して順次前記ベクトル処理
部へ送出する手段とを含むことを特徴とするベクトル処
理装置が得られる。
【００２３】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００２４】図１は本発明の一実施例を示す構成図であ
る。図中１はベクトル処理部であり、１つ以上のベクト
ルレジスタ２-1〜２-8を含み、ベクトルレジスタ２-1〜
２-8はクロスバー４を経由して各演算器３-1〜３-4と接
続されている。
る。図中１はベクトル処理部であり、１つ以上のベクト
ルレジスタ２-1〜２-8を含み、ベクトルレジスタ２-1〜
２-8はクロスバー４を経由して各演算器３-1〜３-4と接
続されている。
【００２５】演算器３-1〜３-4の演算結果は任意のベク
トルレジスタ２-1〜２-8に格納することができ、ベクト
ルレジスタ２-1〜２-8は後述する主記憶制御部５を介し
て主記憶部９にデータを送ったり主記憶部９からデータ
を受取ったりできるようになっている。
トルレジスタ２-1〜２-8に格納することができ、ベクト
ルレジスタ２-1〜２-8は後述する主記憶制御部５を介し
て主記憶部９にデータを送ったり主記憶部９からデータ
を受取ったりできるようになっている。
【００２６】主記憶制御部５内にはアドレス情報登録手
段６とアドレス情報比較手段７とロードデータ制御手段
８とアドレス情報削除手段１０とを含む。アドレス情報
登録手段６は複数段で構成されていてベクトル処理部１
から送られてくる主記憶部９をアクセスするためのアド
レスを登録する。
段６とアドレス情報比較手段７とロードデータ制御手段
８とアドレス情報削除手段１０とを含む。アドレス情報
登録手段６は複数段で構成されていてベクトル処理部１
から送られてくる主記憶部９をアクセスするためのアド
レスを登録する。
【００２７】アドレス情報比較手段７はアドレス情報登
録手段６のｎ段目が保持しているアドレス情報とｎ−１
段目が保持しているアドレス情報とを比較して結果を出
力する。ロード処理の際に、両者のアドレスが一致した
場合はアドレスが一致したという信号を後述するロード
データ制御手段８に対して送出し、このアドレス情報は
主記憶部９には送出しない。また、両者のアドレスが一
致しない場合はこのアドレス情報を主記憶部９に対して
送出し、ロードデータ制御手段に対してはアドレスが一
致しないという信号を送出する。
録手段６のｎ段目が保持しているアドレス情報とｎ−１
段目が保持しているアドレス情報とを比較して結果を出
力する。ロード処理の際に、両者のアドレスが一致した
場合はアドレスが一致したという信号を後述するロード
データ制御手段８に対して送出し、このアドレス情報は
主記憶部９には送出しない。また、両者のアドレスが一
致しない場合はこのアドレス情報を主記憶部９に対して
送出し、ロードデータ制御手段に対してはアドレスが一
致しないという信号を送出する。
【００２８】また、ストア処理の際に、両者のアドレス
が一致した場合はアドレス情報登録手段６のｎ段目のア
ドレス情報をアドレス情報削除手段１０に送出し、主記
憶部９に対してはこのアドレスを送出しない。アドレス
情報削除手段１０は送られてきたアドレス情報を消滅す
る。
が一致した場合はアドレス情報登録手段６のｎ段目のア
ドレス情報をアドレス情報削除手段１０に送出し、主記
憶部９に対してはこのアドレスを送出しない。アドレス
情報削除手段１０は送られてきたアドレス情報を消滅す
る。
【００２９】ロードデータ制御手段８は、一致回数カウ
ント手段１１と一致回数格納手段１２と一致回数減算手
段１３とデータ持ち回り手段１７とを含む。一致回数カ
ウント手段１１内の加算レジスタ２３には初期値として
“０”が格納されている。
ント手段１１と一致回数格納手段１２と一致回数減算手
段１３とデータ持ち回り手段１７とを含む。一致回数カ
ウント手段１１内の加算レジスタ２３には初期値として
“０”が格納されている。
【００３０】一致回数カウント手段１１はアドレス情報
比較手段７よりアドレスが一致したという信号を受取る
と、加算レジスタ２３の値を＋１加算し、一致しないと
いう信号を受取ると、一致回数格納手段１２に加算レジ
スタ２３の内容を送るとともに、“０”にセットする。
比較手段７よりアドレスが一致したという信号を受取る
と、加算レジスタ２３の値を＋１加算し、一致しないと
いう信号を受取ると、一致回数格納手段１２に加算レジ
スタ２３の内容を送るとともに、“０”にセットする。
【００３１】一致回数格納手段１２は一致回数減算手段
１３内の減算レジスタ２４が“０”の時に一致回数を送
出する。減算レジスタ２４はチェック回路１８に対して
データを送出した時に−１加算する。
１３内の減算レジスタ２４が“０”の時に一致回数を送
出する。減算レジスタ２４はチェック回路１８に対して
データを送出した時に−１加算する。
【００３２】データ持ち回り手段１７はアドレス情報比
較手段７から送られたアドレス情報で主記憶部９をアク
セスして得たデータをレジスタ１４に格納する。レジス
タ１４はセレクタ１６にデータを送ると共にレジスタ１
５に対してもデータを送る。セレクタ１６はチェック回
路１８によってレジスタ１４とレジスタ１５に格納され
ているデータのうちどちらか片方をベクトトル処理部１
に対して送出する。
較手段７から送られたアドレス情報で主記憶部９をアク
セスして得たデータをレジスタ１４に格納する。レジス
タ１４はセレクタ１６にデータを送ると共にレジスタ１
５に対してもデータを送る。セレクタ１６はチェック回
路１８によってレジスタ１４とレジスタ１５に格納され
ているデータのうちどちらか片方をベクトトル処理部１
に対して送出する。
【００３３】図２及び図３は本発明の他の実施例を夫々
示す構成図であるが、図１との違いはロード処理時のア
ドレス情報比較手段７の出力結果とロードデータ制御手
段８の２箇所であり、よって図２，３では図１との違い
のみを説明する。
示す構成図であるが、図１との違いはロード処理時のア
ドレス情報比較手段７の出力結果とロードデータ制御手
段８の２箇所であり、よって図２，３では図１との違い
のみを説明する。
【００３４】図２において、アドレス情報比較手段７は
アドレス情報登録手段６のｎ段目が保持しているアドレ
ス情報とｎ−１段目が保持しているアドレス情報とを比
較し、アドレスが一致していた場合はｎ−１段目のアド
レス情報を主記憶部９には送出しないが、ロードデータ
制御手段８内の第２のアドレス情報登録手段２０に対し
ては全アドレス情報を送出する。
アドレス情報登録手段６のｎ段目が保持しているアドレ
ス情報とｎ−１段目が保持しているアドレス情報とを比
較し、アドレスが一致していた場合はｎ−１段目のアド
レス情報を主記憶部９には送出しないが、ロードデータ
制御手段８内の第２のアドレス情報登録手段２０に対し
ては全アドレス情報を送出する。
【００３５】第２のアドレス情報比較手段２１は第２の
アドレス情報登録手段２０のｎ段目が保持しているアド
レス情報とｎ−１段目が保持しているアドレス情報とを
比較し、アドレスが一致した場合はチェック回路１８に
“１”を送出し、アドレスが一致しない場合はチェック
回路１８に“０”を送出する。
アドレス情報登録手段２０のｎ段目が保持しているアド
レス情報とｎ−１段目が保持しているアドレス情報とを
比較し、アドレスが一致した場合はチェック回路１８に
“１”を送出し、アドレスが一致しない場合はチェック
回路１８に“０”を送出する。
【００３６】データ持ち回り手段１７内のセレクタ１６
はチェック回路１８によってレジスタ１４とレジスタ１
５に格納されているデータのうちどちらか片方をベクト
ル処理部１に対して送出する。
はチェック回路１８によってレジスタ１４とレジスタ１
５に格納されているデータのうちどちらか片方をベクト
ル処理部１に対して送出する。
【００３７】図３において、アドレス情報比較手段７は
アドレス情報登録手段６のｎ段目が保持しているアドレ
ス情報とｎ−１段目が保持しているアドレス情報とを比
較し、ロードデータ制御手段８内の比較結果格納手段２
２に対してアドレスが一致した場合は“１”を、アドレ
スが一致しない場合は“０”を夫々送出する。
アドレス情報登録手段６のｎ段目が保持しているアドレ
ス情報とｎ−１段目が保持しているアドレス情報とを比
較し、ロードデータ制御手段８内の比較結果格納手段２
２に対してアドレスが一致した場合は“１”を、アドレ
スが一致しない場合は“０”を夫々送出する。
【００３８】比較結果格納手段２２はチェック回路１８
に対して比較結果を送り、この結果によりセレクタ１６
はレジスタ１４とレジスタ１５とに格納されているデー
タのうちどちらか片方をベクトル処理部１に対して送出
する。
に対して比較結果を送り、この結果によりセレクタ１６
はレジスタ１４とレジスタ１５とに格納されているデー
タのうちどちらか片方をベクトル処理部１に対して送出
する。
【００３９】次に、図１〜図３に示されているロードデ
ータ制御手段８について、ベクトル処理部１から送られ
てくるアドレスデータが（１，１，１，２，２，３，
４，４，４，４，……）のようなデータであると仮定し
て説明する。
ータ制御手段８について、ベクトル処理部１から送られ
てくるアドレスデータが（１，１，１，２，２，３，
４，４，４，４，……）のようなデータであると仮定し
て説明する。
【００４０】図７，８は図１におけるロードデータ制御
手段８の動作を説明する図であり、図７は図２，３の実
施例にも共通である。
手段８の動作を説明する図であり、図７は図２，３の実
施例にも共通である。
【００４１】アドレス情報比較手段７は一致回数カウン
ト手段１１に対して（不一致，一致，一致，不一致，一
致，不一致，不一致，一致，一致，一致，……）という
信号を送る。図７に示すようにアドレス情報比較手段７
でアドレスの不一致が判るとアドレス情報を主記憶部９
に送出するが、アドレスが一致した場合はアドレス情報
を主記憶に対して送出しないので、クロックａ−ｄ−ｆ
−ｇのような間隔で主記憶部９にアドレス情報を送出す
ることになる。
ト手段１１に対して（不一致，一致，一致，不一致，一
致，不一致，不一致，一致，一致，一致，……）という
信号を送る。図７に示すようにアドレス情報比較手段７
でアドレスの不一致が判るとアドレス情報を主記憶部９
に送出するが、アドレスが一致した場合はアドレス情報
を主記憶に対して送出しないので、クロックａ−ｄ−ｆ
−ｇのような間隔で主記憶部９にアドレス情報を送出す
ることになる。
【００４２】主記憶部９はアドレス情報を受け取ると、
一定時間後にレジスタ１４に対してロードデータを送出
する（クロックｋ−ｎ−ｐ−ｑのタイミング）。レジス
タ１４はセレクタ１６にロードデータを送ると共にレジ
スタ１５にもデータを送る。
一定時間後にレジスタ１４に対してロードデータを送出
する（クロックｋ−ｎ−ｐ−ｑのタイミング）。レジス
タ１４はセレクタ１６にロードデータを送ると共にレジ
スタ１５にもデータを送る。
【００４３】一致回数カウント手段１１は不一致信号を
受取ると、加算レジスタ２３の値を“０”にし、一致信
号を受取ると、＋１カウンタで一致回数を算出する。そ
の結果、一致回数格納手段１２には（２，１，０，３，
……）がセットされる。
受取ると、加算レジスタ２３の値を“０”にし、一致信
号を受取ると、＋１カウンタで一致回数を算出する。そ
の結果、一致回数格納手段１２には（２，１，０，３，
……）がセットされる。
【００４４】まず、減算レジスタ２４は“２”を読出す
と、次のクロックでチェック回路１８に“２”を送ると
同時にこのデータを−１カンウタで減算する。減算レジ
スタ２４が“０”になりチェック回路１８にデータを送
ると同時に、一致回数格納手段１２は次のデータ（１）
を減算レジスタ２４に送出する。
と、次のクロックでチェック回路１８に“２”を送ると
同時にこのデータを−１カンウタで減算する。減算レジ
スタ２４が“０”になりチェック回路１８にデータを送
ると同時に、一致回数格納手段１２は次のデータ（１）
を減算レジスタ２４に送出する。
【００４５】セレクタ１６は、チェック回路１８内のデ
ータが“０”の時は、レジスタ１４に格納されているデ
ータをロードデータとしてベクトル処理部１に送出す
る。また、チェック回路１８内のデータが“１”の時
は、レジスタ１５に格納されているデータをロードデー
タとしてベクトル処理部１に送出する。
ータが“０”の時は、レジスタ１４に格納されているデ
ータをロードデータとしてベクトル処理部１に送出す
る。また、チェック回路１８内のデータが“１”の時
は、レジスタ１５に格納されているデータをロードデー
タとしてベクトル処理部１に送出する。
【００４６】図８には、チェック回路１８内のデータと
セレクタ１６が選択するロードデータの関係を示す。
尚、図において１′〜４′はアドレス１〜４に対するロ
ードデータを示している。
セレクタ１６が選択するロードデータの関係を示す。
尚、図において１′〜４′はアドレス１〜４に対するロ
ードデータを示している。
【００４７】次に、図２におけるロードデータ制御手段
８を説明する。アドレス情報比較手段７はアドレスの一
致／不一致に限らず全てのアドレス情報を第２のアドレ
ス情報登録手段２０に送出するので、第２のアドレス情
報登録手段２０には、（１，１，１，２，２，３，４，
４，４，４，……）が登録される。
８を説明する。アドレス情報比較手段７はアドレスの一
致／不一致に限らず全てのアドレス情報を第２のアドレ
ス情報登録手段２０に送出するので、第２のアドレス情
報登録手段２０には、（１，１，１，２，２，３，４，
４，４，４，……）が登録される。
【００４８】このアドレス情報を基に、第２のアドレス
情報比較手段２１は、アドレスが一致した場合は“１”
を、アドレスが一致しない場合は“０”を、チェック回
路１８に夫々送出する。セレクタ１６はチェック回路１
８内のデータが“０”の時はレジスタ１４に格納されて
いるデータを、チェック回路１８内のデータが“１”の
時はレジスタ１５に格納されているデータを夫々ロード
データとしてベクトル処理部１に送出する。図９にチェ
ック回路１８内のデータとセレクタ１６が選択するロー
ドデータとの関係を示す。
情報比較手段２１は、アドレスが一致した場合は“１”
を、アドレスが一致しない場合は“０”を、チェック回
路１８に夫々送出する。セレクタ１６はチェック回路１
８内のデータが“０”の時はレジスタ１４に格納されて
いるデータを、チェック回路１８内のデータが“１”の
時はレジスタ１５に格納されているデータを夫々ロード
データとしてベクトル処理部１に送出する。図９にチェ
ック回路１８内のデータとセレクタ１６が選択するロー
ドデータとの関係を示す。
【００４９】最後に、図３におけるロードデータ制御手
段８を説明する。アドレス情報比較手段７はアドレスが
一致した場合には、“１”を、アドレスが一致しない場
合には“０”を比較結果格納手段２２に夫々送出する。
比較結果格納手段２２はアドレス情報比較手段７から送
られてきた比較結果をチェック回路１８に送出する。
段８を説明する。アドレス情報比較手段７はアドレスが
一致した場合には、“１”を、アドレスが一致しない場
合には“０”を比較結果格納手段２２に夫々送出する。
比較結果格納手段２２はアドレス情報比較手段７から送
られてきた比較結果をチェック回路１８に送出する。
【００５０】セレクタ１６はチェック回路１８内のデー
タが“０”の時はレジスタ１４に格納されているデータ
を、チェック回路１８内のデータが“１”の時はレジス
タ１５に格納されているデータを夫々ロードデータとし
てベクトル処理部１に送出する。図９にチェック回路１
８内のデータとセレクタ１６が選択するロードデータの
関係を示す。
タが“０”の時はレジスタ１４に格納されているデータ
を、チェック回路１８内のデータが“１”の時はレジス
タ１５に格納されているデータを夫々ロードデータとし
てベクトル処理部１に送出する。図９にチェック回路１
８内のデータとセレクタ１６が選択するロードデータの
関係を示す。
【００５１】次式のような演算を例にとってリストベク
トルの動作タイミングチャートを図６に示す。 Ｘ（Ｉ）＝Ａ（Ｃ（Ｉ））＋Ｂ（Ｃ（Ｉ）） （Ｉは整数） ここで、ベクトルレジスタ２-1にはＣ（Ｉ）が格納され
ていてデータはオール０であると仮定する。
トルの動作タイミングチャートを図６に示す。 Ｘ（Ｉ）＝Ａ（Ｃ（Ｉ））＋Ｂ（Ｃ（Ｉ）） （Ｉは整数） ここで、ベクトルレジスタ２-1にはＣ（Ｉ）が格納され
ていてデータはオール０であると仮定する。
【００５２】図中、タイミング１はアドレスが格納され
ているベクトルレジスタ２-1の読出しを示し、タイミン
グ２はベクトルレジスタ２-1の内容に従い主記憶制御部
５を介して主記憶部９をアクセスするタイミングを示
し、タイミング３は主記憶部９からロードしたデータを
主記憶制御部９を介してベクトルレジスタに書込むタイ
ミングを示す。
ているベクトルレジスタ２-1の読出しを示し、タイミン
グ２はベクトルレジスタ２-1の内容に従い主記憶制御部
５を介して主記憶部９をアクセスするタイミングを示
し、タイミング３は主記憶部９からロードしたデータを
主記憶制御部９を介してベクトルレジスタに書込むタイ
ミングを示す。
【００５３】タイミング４は加算器３-1に被演算データ
を入力するタイミングを、タイミング５は加算結果をベ
クトルレジスタに書込むタイミングを示す。更に、タイ
ミング６では、演算結果をベクトルレジスタから読出し
てタイミング７で主記憶制御部５を介して主記憶部９に
結果を格納する。
を入力するタイミングを、タイミング５は加算結果をベ
クトルレジスタに書込むタイミングを示す。更に、タイ
ミング６では、演算結果をベクトルレジスタから読出し
てタイミング７で主記憶制御部５を介して主記憶部９に
結果を格納する。
【００５４】まず、Ａ（Ｃ（Ｉ））をロードするため
に、Ｃ（Ｉ）が格納されているベクトルレジスタ２-1を
読出し（タイミング１−Ａ）、Ｃ（Ｉ）の中でアドレス
情報比較手段７によってアドレス不一致と検出されたア
ドレス情報のみを主記憶部９に送出する（タイミング２
−Ａ）。次に、セレクタ１６で選択されたロードデータ
をベクトルレジスタ２-2に書込む（タイミング３−
Ａ）。
に、Ｃ（Ｉ）が格納されているベクトルレジスタ２-1を
読出し（タイミング１−Ａ）、Ｃ（Ｉ）の中でアドレス
情報比較手段７によってアドレス不一致と検出されたア
ドレス情報のみを主記憶部９に送出する（タイミング２
−Ａ）。次に、セレクタ１６で選択されたロードデータ
をベクトルレジスタ２-2に書込む（タイミング３−
Ａ）。
【００５５】同様に、Ｂ（Ｃ（Ｉ））をロードするため
に、タイミング１−ＢでＣ（Ｉ）が格納されているベク
トルレジスタ２-1を読出し、タイミング２−ＢではＣ
（Ｉ）の中でアドレス情報比較手段７によってアドレス
不一致と検出されたアドレス情報のみを主記憶部９に送
出し、セレクタ１６によって選択されたロードデータを
ベクトルレジスタ２-3に書込む（タイミング３−Ｂ）。
に、タイミング１−ＢでＣ（Ｉ）が格納されているベク
トルレジスタ２-1を読出し、タイミング２−ＢではＣ
（Ｉ）の中でアドレス情報比較手段７によってアドレス
不一致と検出されたアドレス情報のみを主記憶部９に送
出し、セレクタ１６によって選択されたロードデータを
ベクトルレジスタ２-3に書込む（タイミング３−Ｂ）。
【００５６】リストベクトルロードを実行して求めたＡ
（Ｃ（Ｉ））とＢ（Ｃ（Ｉ））とを加算器３-1に入力し
て（タイミング４−Ｘ）加算を行い、結果をベクトルレ
ジスタ２-4に書込む（タイミング５−Ｘ）。次に、加算
結果が格納されているベクトルレジスタ２-4を読出して
（タイミング６−Ｓ）結果を主記憶部９にストアする
（タイミング７−Ｓ）。
（Ｃ（Ｉ））とＢ（Ｃ（Ｉ））とを加算器３-1に入力し
て（タイミング４−Ｘ）加算を行い、結果をベクトルレ
ジスタ２-4に書込む（タイミング５−Ｘ）。次に、加算
結果が格納されているベクトルレジスタ２-4を読出して
（タイミング６−Ｓ）結果を主記憶部９にストアする
（タイミング７−Ｓ）。
【００５７】また、次式のような演算を例にとってその
動作をタイミングチャートを同じく図６に示す。 Ｘ（Ｃ（Ｉ））＝Ａ（Ｉ）＋Ｂ（Ｉ） 図中、タイミング８はベクトルロードを行うためのアド
レスを主記憶部９に送出するタイミングを示す。タイミ
ング９は主記憶部９からロードしたデータをベクトルレ
ジスタに書込むタイミングを示す。
動作をタイミングチャートを同じく図６に示す。 Ｘ（Ｃ（Ｉ））＝Ａ（Ｉ）＋Ｂ（Ｉ） 図中、タイミング８はベクトルロードを行うためのアド
レスを主記憶部９に送出するタイミングを示す。タイミ
ング９は主記憶部９からロードしたデータをベクトルレ
ジスタに書込むタイミングを示す。
【００５８】タイミング１０はストアすべきデータが格
納されているベクトルレジスタ２-7とアドレスが格納さ
れているベクトルレジスタ２-1を同時に読出すタイミン
グを、タイミング１１は読出されたアドレスに従って主
記憶部９をアクセスしデータを主記憶部９にストアする
タイミングを示す（タイミング４、５は上述したものと
同じ）。
納されているベクトルレジスタ２-7とアドレスが格納さ
れているベクトルレジスタ２-1を同時に読出すタイミン
グを、タイミング１１は読出されたアドレスに従って主
記憶部９をアクセスしデータを主記憶部９にストアする
タイミングを示す（タイミング４、５は上述したものと
同じ）。
【００５９】まず、Ａ（Ｉ）をロードするために、Ａ
（Ｉ）をアクセスするためのアドレスを主記憶部９に対
して送出し（タイミング８−Ａ）、ロードしたデータを
ベクトルレジスタ２-5に書込む（タイミング９−Ａ）。
同様に、Ｂ（Ｉ）をベクトルレジスタ２-6にロードする
（タイミング８−Ｂ、タイミング９−Ｂ）。
（Ｉ）をアクセスするためのアドレスを主記憶部９に対
して送出し（タイミング８−Ａ）、ロードしたデータを
ベクトルレジスタ２-5に書込む（タイミング９−Ａ）。
同様に、Ｂ（Ｉ）をベクトルレジスタ２-6にロードする
（タイミング８−Ｂ、タイミング９−Ｂ）。
【００６０】Ａ（Ｉ）とＢ（Ｉ）とを被演算データとし
て加算器３-1に入力して（タイミング４−Ｘ）演算を行
い、結果をベクトルレジスタ２-7に書込む（タイミング
５−Ｘ）。次に、アドレスデータＣ（Ｉ）が格納されて
いるベクトルレジスタ２-1とストアすべきデータが格納
されているベクトルレジスタ２-7とを同時に読出す（タ
イミング１０−Ｓ）。
て加算器３-1に入力して（タイミング４−Ｘ）演算を行
い、結果をベクトルレジスタ２-7に書込む（タイミング
５−Ｘ）。次に、アドレスデータＣ（Ｉ）が格納されて
いるベクトルレジスタ２-1とストアすべきデータが格納
されているベクトルレジスタ２-7とを同時に読出す（タ
イミング１０−Ｓ）。
【００６１】この時、Ｃ（Ｉ）の中でアドレス情報比較
手段７によって、アドレス削除手段１０で削除されたア
ドレス情報以外を主記憶部９に送出しこのアドレスに対
応するストアデータを主記憶部９に書込む（タイミング
１１−Ｓ）。
手段７によって、アドレス削除手段１０で削除されたア
ドレス情報以外を主記憶部９に送出しこのアドレスに対
応するストアデータを主記憶部９に書込む（タイミング
１１−Ｓ）。
【００６２】
【発明の効果】以上説明したように本発明によれば、リ
ストベクトルロードの実行の際、アドレスデータが一致
する場合に一致したアドレス情報は主記憶部へは送出し
ないので、主記憶部へのアクセスが減ることになり、よ
ってリストベクトルロードを高速に処理することができ
る。
ストベクトルロードの実行の際、アドレスデータが一致
する場合に一致したアドレス情報は主記憶部へは送出し
ないので、主記憶部へのアクセスが減ることになり、よ
ってリストベクトルロードを高速に処理することができ
る。
【００６３】また、リストベクトルストアの実行の際に
は、一致しているアドレスの中で最後のアドレスとスト
アデータのみを主記憶部へ送出するので主記憶部へのア
クセスが減るため、リストベクトルストアを高速に処理
することができる。
は、一致しているアドレスの中で最後のアドレスとスト
アデータのみを主記憶部へ送出するので主記憶部へのア
クセスが減るため、リストベクトルストアを高速に処理
することができる。
【図１】本発明の一実施例のブロック図である。
【図２】本発明の他の実施例のブロック図である。
【図３】本発明の更に他の実施例のブロック図である。
【図４】従来のベクトル処理装置の概略を示すブロック
図である。
図である。
【図５】従来のベクトル処理装置の動作を示すタイミン
グチャートである。
グチャートである。
【図６】本発明の実施例の動作を示すタイミングチャー
トである。
トである。
【図７】本発明の実施例の動作において、主記憶部アク
セスのタイミングを示す図である。
セスのタイミングを示す図である。
【図８】セレクタ１６の選択条件の一例を示す図であ
る。
る。
【図９】セレクタ１６の選択条件の他の例を示す図であ
る。
る。
１ ベクトル処理部 ２-1〜２-8 ベクトルレジスタ ３-1〜３-4 演算器 ５ 主記憶制御部 ６，２０ アドレス情報登録手段 ７，２１ アドレス情報比較手段 ８ ロードデータ制御手段 ９ 主記憶部 １０ アドレス情報削除手段 １１ 一致回数カウント手段 １２ 一致回数格納手段 １３ 一致回数減算手段 １４，１５ レジスタ １６ セレクタ １７ データ持ち回り手段 １８ チェック回路 ２２ 比較結果格納手段 ２３ 加算レジスタ ２４ 減算レジスタ
Claims (1)
- 【特許請求の範囲】 【請求項１】 データを格納するためのベクトルレジス
タ及びこのベクトルレジスタの格納データについて演算
処理をなす演算手段を有するベクトル処理部と、記憶単
位である複数のバンクにより構成された主記憶部とを含
み、前記ベクトル処理部から送出されるデータをアドレ
スとして前記主記憶部をアクセスする機能を有するベク
トル処理装置であって、前記アクセスアドレスのうち連
続するアドレスが同一であるか否かを検出する手段と、
前記連続するアドレスが同一であることが検出されたと
き、前記連続するアドレスのうち最先のアドレスについ
て前記主記憶部をアクセスする手段と、このアクセスに
より前記主記憶部から得られたデータを前記ベクトル処
理部へ送出すると共にこのデータを保持する手段と、こ
の保持データを、前記最先のアドレスに続く同一アドレ
スに対応して順次前記ベクトル処理部へ送出する手段と
を含むことを特徴とするベクトル処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19596891A JPH0520350A (ja) | 1991-07-10 | 1991-07-10 | ベクトル処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19596891A JPH0520350A (ja) | 1991-07-10 | 1991-07-10 | ベクトル処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0520350A true JPH0520350A (ja) | 1993-01-29 |
Family
ID=16349990
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19596891A Pending JPH0520350A (ja) | 1991-07-10 | 1991-07-10 | ベクトル処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0520350A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7155580B2 (en) | 2002-07-25 | 2006-12-26 | Nec Corporation | Information processing apparatus and method of controlling memory thereof |
| JP2008165685A (ja) * | 2007-01-04 | 2008-07-17 | Nec Corp | リストベクトル処理装置及び方法 |
| US7441050B2 (en) | 2005-03-31 | 2008-10-21 | Fujitsu Limited | Data processing system, data processing method, computer-readable storage medium, and disk drive |
| JP2013196068A (ja) * | 2012-03-16 | 2013-09-30 | Nec Computertechno Ltd | リスト命令の検証機能を有する情報処理装置、リスト命令の検証方法、及びリスト命令の検証のためのプログラム |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62115571A (ja) * | 1985-11-15 | 1987-05-27 | Fujitsu Ltd | ベクトルアクセス制御方式 |
-
1991
- 1991-07-10 JP JP19596891A patent/JPH0520350A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62115571A (ja) * | 1985-11-15 | 1987-05-27 | Fujitsu Ltd | ベクトルアクセス制御方式 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7155580B2 (en) | 2002-07-25 | 2006-12-26 | Nec Corporation | Information processing apparatus and method of controlling memory thereof |
| US7441050B2 (en) | 2005-03-31 | 2008-10-21 | Fujitsu Limited | Data processing system, data processing method, computer-readable storage medium, and disk drive |
| JP2008165685A (ja) * | 2007-01-04 | 2008-07-17 | Nec Corp | リストベクトル処理装置及び方法 |
| JP2013196068A (ja) * | 2012-03-16 | 2013-09-30 | Nec Computertechno Ltd | リスト命令の検証機能を有する情報処理装置、リスト命令の検証方法、及びリスト命令の検証のためのプログラム |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19971125 |