JPH02187989A - デュアルポートメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデュアルポートメモリ、特にパソコンなどの表
示データ格納用メモリとして使用されるデュアルポート
メモリに関する。

〔従来の技術〕

情報処理装置のデイスプレィに表示されるデータを保持
するためのメモリ回路は、本体とのデータ転送に使うた
めのランダムアクセス入出力とデイスプレィへの画像デ
ータを転送するためのシリアル出力とが必要であるが、
この２種のデータ入出力を効率良く行うために、ランダ
ムアクセスポートとシリアル出力ポートとの両方を持つ
デュアルポートメモリと名付けられた素子が、最近、使
われている。

従来、この種のデュアルポートメモリは、シリアル出力
ポート用のデータレジスタを１段だけ持っている。

第２図は、従来の代表的なデュアルポートメモリのブロ
ック図である。この図を参照して従来のデュアルポート
メモリの動作について説明する。

この例は、６４にワード×４ビット構成のメモリで、メ
モリセルアレイ１は２５６行Ｘ１０２４列の構成となっ
ている。

ランダムアクセスポートＩＯ，〜■ｏ４は、タイミング
発生回路２に入力されるＲＡＳ信号の立下り時に○Ｅ倍
信号ハイのときに、ＲＡＳ信号の立下り時にアドレス入
力バッファ３に入力しているアドレス信号Ａｏ−Ａフ　
（ロウアドレス）と、ＣＡＳ信号の立下り時にアドレス
入力バッファ３に入力しているアドレス信号Ａ。−Ａ７
（カラムアドレス）とで選択される４ビツトのメモリに
対する読出しと書込みに使用される。

第４図はランダムアクセスポートからメモリアレイ１を
アクセスするときのタイミングチャートで、第４図を参
照してこのアクセス動作について説明すると、ロウアド
レスとカラムアドレスとで選択された４ビツトのメモリ
セルをランダムアクセスポートから読出すくリードサイ
クル〉ときの出力データは、ＣＡＳ信号とＯＥ倍信号が
共にローの聞出力される。又、同様に選択された４ビツ
トのメモリセルにランダムアクセスポートを通してデー
タを書込む（ライトサイクル）ときの入力データは、Ｃ
ＡＳ信号とＷＥ信号とが共にローになったときに取込ま
れる。

シリアル出力ポートＳＯ１〜ＳＯ４は、連続したカラム
アドレスのデータを順に読出すときに使用される。

第５図はシリアル出力ポートからメモリアレイ１のデー
タを読出す転送サイクルのタイミングチャートで、第５
図を参照してこの転送動作について説明すると、タイミ
ング発生回路２に入力しているＲＡＳ信号の立下り時に
ＯＥ倍信号ローのときに（転送サイクル）、ロウアドレ
スで選択された１行分のメモリセルのデータとカラムア
ドレスとは、そのときのＯＥ倍信号立上りで、それぞれ
データレジスタ７とアドレスカウンタ１３とに取込まれ
る。そして、シリアル出カバ・ンファ１２には、ＳＣ信
号が立上ったときのデータレジスタ７のデータの中から
、そのときのアドレスカウンタ１３の値で選択される４
ビツトのデータが入力され、そのデータは、次にＳＣ信
号の立上りまで保持される。又、アドレスカウンタ１３
は、ＳＣ信号の立上りでカウントアツプし、シリアル出
カッくッファ１２は、ＳＯＥ信号がローのとき出力イネ
ーブルになる。従って、連続したカラムアドレスのデー
タを読出ず場合には、シリアル出力ポートからの出力を
使用すれば、１回の転送サイクルで２５６ワードのデー
タを順次読出すことが出来る。

このデュアルポートメモリを、パソコンなどの表示用デ
ータの格納に用いた場合、デイスプレィへの表示データ
としてシリアル出力ポートからの出力データを用いるが
、このデータ出力は、デイスプレィ表示の水平同期信号
に対して同期して出力される必要が有り、又、メモリの
１行分のワード数とデイスプレィの１行分の表示に必要
なワード数とが一致していない場合には、デイスプレィ
の１行分の表示の途中で、シリアル出力データのアドレ
スを再設定するための転送サイクルを発生する必要が有
る。その場合には転送サイクルによりデータレジスタフ
にデータを取込むと同時にシリアル出力ポートからその
データの出力を開始している。

〔発明が解決しようとする課題〕

上述した従来のデュアルポートメモリは、シリアル出力
ポート用のデータレジスタを１段しか持たないので、こ
れをパソコンなどの表示データの格納に用いて、シリア
ル出力ポートからの出力をＣＲＴなどのデイスプレィの
表示信号に用いる場合、前述のデータ転送サイクルを妨
害することがないように、ＣＰＵその他からのアクセス
はこのサイクルが始まる前に終了させておく必要が有る
。

そのために、転送サイクル以外のＣＰＵなどからのアク
セスに対しては、第３図に示したような転送サイクルに
先立つアクセスに要する時間を含むアクセス禁止区域が
必要になる。その結果、表示データを格納しているメモ
リ領域に対するアクセスの性能が落ち、この領域に対す
るアクセスのバス調停回路が複雑になるという欠点が有
る。

〔課題を解決するための手段〕

本発明のデュアルポートメモリは、メモリセルアレイと
、このメモリセルアレイのセルを指定するアドレスデー
タを保持するアドレス入力バッファと、このアドレス入
力バッファに入力されたロウアドレスをデコードするロ
ウデコーダと、前記アドレス入力バッファに入力された
カラムアドレスをデコードするカラムデコーダと、ラン
ダムアクセスポート用の人出力バッファと、シリアル出
力ポート用に設けたデータレジスタ、シリアルデータセ
レクタ、アドレスカウンタおよびシリアル出力バッファ
と、これらの機能回路へのコントロールクロックを発生
するタイミング発生回路とを有するデュアルポートメモ
リにおいて、シリアルデータ送出開始信号により前記デ
ータレジスタの内容を取込みシリアルデータセレクタに
この内容を与える第２のデータレジスタと、前記シリア
ルデータ送出開始信号により前段に設けたアドレスレジ
スタの内容を取込みシリアルデータ送出同期信号を受け
てカウンタアップするアドレスカウンタとを有すること
により構成される。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の一実施例のブロック図である。この実
施例は第２図の従来例の場合と同じく６４にワード×４
ビット構成のメモリで、２５６行Ｘ１０２４列のメモリ
アレイ１の場合を示していて、タイミング発生回路２．
アドレス入力バッファ３．ロウアドレスを示すアドレス
信号Ａ。〜Ａフをデコードするロウデコーダ４．カラム
アドレスを示すアドレス信号Ａ。−Ａ７をデコードする
カラムデコーダ５およびランダムアクセスポート１０１
〜■０４用の入出力バッファ６は第２図における同名称
、同符号のものと同じに構成されている。従ってランダ
ムアクセスに対しては第２図の場合と同じに動作する。

一方、この実施例ではシリアル出力ポート用のデータレ
ジスタが２段になっていて、第２図のデータレジスタ７
とシリアルデータセレクタ１１との間に、更に２５６ワ
ード×４ビツトのデータレジスタ８を有している。また
データレジスタ７に入力されたデータをデータレジスタ
８に移すためにデータレジスタ８にＴＣ信号が与えられ
、さらにデータレジスタ７に１行分のデータを読取った
ときのカラムアドレスを保持するアドレスレジスタ９が
設けられ、アドレスレジスタ９のデータも′「Ｃ信号に
よってアドレスカウンタ１０に与えられるようになって
いる。

第６図は第１図のシリアル出力ポートＳｏ１〜ＳＯ４か
らデータを読出す場合のタイミングチャートで、第６図
を参照してこの読出動作について説明を進める。ＲＡＳ
信号の立下りにＯＥ信号がローのときにはメモリは転送
サイクルとなり、ロウアドレスで選択された１行分のメ
モリセルのデータは１段目のデータレジスタ７に取込ま
れ、カラムアドレスはアドレスレジスタ９に取込まれる
。

次いでＴＣ信号の立下りでデータレジスタ７のデータが
データレジスタ８に取込まれ、アドレスレジスタ９のデ
ータがアドレスカウンタ１０にロードされる。次いでＳ
Ｃ信号の立上りでカウントアツプするアドレスカウンタ
１０の値により、データレジスタ８の中の４ビツトが選
択され、この４ビツトはＳＯＥ信号がローのときにイネ
ーブルになるシリアル出力バッファ１２を介して出力さ
れる。

〔発明の効果〕

以上説明したように本発明は、デュアルポートメモリの
シリアル出力ポート用のデータレジスタを２段にするこ
とにより、このメモリをパソコンなどの表示データの格
納に用いた場合に、表示データの転送は、従来の転送サ
イクル発生のタイミングに先立って転送サイクルを発生
して、１段目のデータレジスタに予め次の表示に必要な
データを転送しておき、従来の転送サイクルの発生タイ
ミングでは２段目のデータレジスタに対するラッチ信号
を発生して１段目のデータレジスタのデータを２段目の
データレジスタに取込んで表示データとするため、転送
サイクルの発生タイミングに自由度を持たせることが可
能になり、その結果、第３図に示したような転送サイク
ル以外のアクセスの禁止区域が不用になり、表示データ
を格納しているメモリに対するアクセスの性能があると
いう効果が有る。また、２段目のデータレジスタに対す
るラッチ信号の発生をトリガとして表示用メモリに対す
るアドレスおよびデータバスの要求信号とし、そのバス
要求信号に最上位の優先権を与えれば、他のアクセスに
よるバス要求信号と同様に扱えるため、バス調停回路が
容易に構成できるという効果もある。

図は従来のデュアルポートメモリのブロック図、第３図
は第２図のデュアルポートメモリのアクセス禁止区間の
説明図、第４図は第１図および第２図におけるランダム
アクセスのタイミングチャート、第５図は第２図のシリ
アルアクセスにおける転送サイクルのタイミングチャー
ト、第６図は第１図のシリアルアクセスにおける転送サ
イクルのタイミングチャートである。

１・・・メモリセルアレイ、２・・・タイミング発生回
路、３・・・アドレス入力バッファ、４・・・ロウデコ
ーダ、５・・・カラムデコーダ、６・・・入出力バッフ
ァ、７．８・・・データレジスタ、９・・・アドレスレ
ジスタ、１０．１３・・・アドレスカウンタ、１１・・
・シリアルデータセレクタ、１２・・・シリアル出力バ
ッファ。

Claims (1)

【特許請求の範囲】
1. メモリセルアレイと、このメモリセルアレイのセルを指
   定するアドレスデータを保持するアドレス入力バッファ
   と、このアドレス入力バッファに入力されたロウアドレ
   スをデコードするロウデコーダと、前記アドレス入力バ
   ッファに入力されたカラムアドレスをデコードするカラ
   ムデコーダと、ランダムアクセスポート用の入出力バッ
   ファと、シリアル出力ポート用に設けたデータレジスタ
   、シリアルデータセレクタ、アドレスカウンタおよびシ
   リアル出力バッファと、これらの機能回路へのコントロ
   ールクロックを発生するタイミング発生回路とを有する
   デュアルポートメモリにおいて、シリアルデータ送出開
   始信号により前記データレジスタの内容を取込みシリア
   ルデータセレクタにこの内容を与える第２のデータレジ
   スタと、前記シリアルデータ送出開始信号により前段に
   設けたアドレスレジスタの内容を取込みシリアルデータ
   送出同期信号を受けてカウンタアップするアドレスカウ
   ンタとを有することを特徴とするデュアルポートメモリ
   。