JPH01188962A

JPH01188962A - 電子機器

Info

Publication number: JPH01188962A
Application number: JP1290288A
Authority: JP
Inventors: Hiroshi Matsukuma; 松隈　浩
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1988-01-22
Filing date: 1988-01-22
Publication date: 1989-07-28

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は、４ビツト・ダイナミック・ランダムアクセス
メモリー（以下、ＤＲＡＭと略称する。

）等の記憶手段を操作する電子機器に関するものである
。

従来の技術近年、コンピューターの出力機器である陰極線管（以下
、ＣＲＴと略称する。）デイスプレィは、コンピュータ
ーの発達とともに要求される解像度が上がってきており
、その駆動装面もまた容量の大きなメモリーを持ち、高
速で描画のできるものが求められている。このため、中
央処理装置（以下、ＣＰＵと略称する。）とはパラレル
にデータのやりとりを行ない、ＣＲＴデイスプレィには
記憶したデータを一定量ごとにシリアルに出力すること
が可能なデュアルポートを有するＤＲＡＭが使用される
ようになってきている。

現在、このデュアルポートを有するＤＲＡＭは、それぞ
れ８ビツトの上位アドレス（以下、ロウアドレスと称す
る。）と下位アドレス（以下、カラムアドレスと称する
。）により指定される記憶領域に４ビツトのデータを記
憶しているものが主流である。一方、このデュアルポー
トのＤＲＡＭをアクセスするＣＰＵは８ビツトのものが
多い。

第６図は従来の電子機器の回路ブロック図であり、４１
．４２．４３．４４は４ビツトのデュアルポートを有す
るＤＲＡＭ、４５はＣＰＵ、４６はＣＰＵ４５に接続さ
れたアドレスバス、４７はＣＰＵ４５に接続された８本
の信号線からなるデータバス、４８はＣＰＵ４５がアド
レスバス４６を介して出力したアドレス信号のうちのロ
ウアドレスをデコードするロウデコーダ、４９はＣＰＵ
４５がアドレスバス４６を介して出力したアドレス信号
のうちのカラムアドレスをデコードするカラムデコーダ
、５０はデータ出力バッファ、５１．５２はＤＲＡＭ４
１〜４４のシルアルに出力したデータを一旦蓄えるシリ
アルレジスタ、５３は複数ラインからなる表示を行うＣ
ＲＴデイスプレィ、５４はシリアルレジスタ５１及び５
２の出力したシリアルデータに従いＣＲＴデイスプレィ
５３を駆動する１ｃＲＴドライバである。

以上のように構成された本実施例の電子機器について、
以下その動作について説明する。

本実施例の電子機器では、ＣＰＵ４５は８ビツトのデー
タのやりとりを行うのにもかかわらず、４ビツトデータ
を記憶するＤＲＡＭ４１〜４４を用いているため、ＤＲ
ＡＭ４１及び４２、ＤＲＡＭ４３及び４４はそれぞれ対
として同時にアクセスされ、８ビツトのデータの入出力
が可能となっている。

また、ＤＲＡＭ４１〜４４に記憶したデータをシリアル
に出力する場合、ＣＰＵ４５がロウアドレスデータを出
力すると、そのロウアドレスデータに対応するＤＲＡＭ
４１〜４５のうちの２つばロウアドレスを固定した状、
態で自動的に次々とカラムアドレスを更新していき、指
定されたロウアドレスに対応するすべてのデータを順次
出力してい（。これらのデータは一旦シリアルレジスタ
５１及び５２に保持され、結合されてＣＲＴドライバ５
４に出力される。

発明が解決しようとする課題しかしながら上記従来の構成では、デュアルポートのＤ
ＲＡＭの記憶部分が離散的になりＤＲＡＭが有効に使用
されない場合があるという問題点を有していた。これは
ＤＲＡＭの記憶部分の列または行がデイスプレィの列ま
たは行の公倍数でない場合に起こり例えばＤＲＡＭ４１
〜４４がそれぞれ７００列Ｘ３００行の記憶領域を持っ
ており、ＣＲＴデイスプレィ５３の解像度が６４０画素
×４００行であった場合、第７図に示すようにＤＲＡＭ
を４個使用しているにもかかわらず、実際に使用されて
いる領域はその３分の１程度と非常に無駄が多いという
ような場合である。この問題点を解決するため、２個の
ＤＲＡＭが出力したシリアルデータを２ライン分のデー
タに分けることが考えられるが、この場合データを分け
るための手段を付加する必要が生じ、電子機器が高価な
ものになってしまうという問題点を生じることになる。

課題を解決するための手段本発明は、アドレス信号により指定される記憶領域に記
、憶したデータを一定量ごとに順次出力可能な記憶手段
と、中央処理手段の出力したアドレス信号より記憶手段
の複数の憶領域に対応する複数のアドレス信号を生成し
順次記憶手段に印加するアドレス信号発生手段と、記憶
手段の出力した複数のデータを結合したデータを中央処
理手段に与えるデータ結合手段を備えたものである。

作　　用上記構成により、記憶手段の領域を有効に使用すること
ができる。

実施例第１図は本発明の一実施例における電子機器の回路ブロ
ック図であり、１は１６本のアドレス線と８本のデータ
線を持つＣＰＵ　Ｃ図では省略されている。〉を含むシ
ステム制御回路、２はシステム制御回路１の出力したア
ドレスからロウアドレスとカラムアドレスをを生成し、
それらを切り替えて出力するアドレス切替え回路、３は
ロウアドレスとカラムアドレスで指定される各記憶領域
に４ビツトのデータを記憶したデュアルポートのＤＲＡ
Ｍ、４はＤＲＡＭ３に印加するアドレス信号やＤＡＲＭ
３の出力したデータ信号の制御を行なうＤＲＡＭ制御回
路、５はアドレス信号をデコードし、チップセレクト信
号を出力するアドレスデコーダ、６はアドレス線路であ
る。

７．８はそれぞれ８本の信号線よりなるデータバス、９
．１０はシステム制御回路１の出力する読み出し信号及
び書き込み信号がそれぞれ現れる読み出し信号線と書き
込み信号線であり、システム制御回路１とＤ　ＲＡ　Ｍ
制御回路４の間はデータバス７．８及び読み出し信号線
路９、書き込み信号線路１０で接続されている。

１１は信号線よりなるＤＲＡＭアドレス信号線路、１２
はＤＲＡＭ３のロウアドレスとカラムアドレスを切り替
える信号が現れるロウアドレスカラムアドレス切替え信
号線路、１３はロウアドレスに対するアドレスが出力さ
れる時に出力されるロウアドレスストローブ（以下、Ｒ
ＡＳと略称する。）信号線路、１４はカラムアドレスに
対するアドレスが出力される時に出力されるカラムアド
レスストローブ（以下、ＣＡＳと略称する。）信号線路
、１５は４本の信号線よりなるデータバス、１６は信号
線よりなるアドレスバスであり、アドレス切替え回路２
は、アドレスバス１６を介してシステム制御回路１及び
アドレスデコード回路５に接続され、またＤＲＡＭアド
レス信号線路１１及びロウアドレスカラムアドレス切替
え信号線路１２を介してＤＲＡＭ制御回路４に接続され
、さらにアドレス線路６を介してＤＲＡＭ３に接続され
ている。

１７はチップセレクト信号線路であり、ＤＲＡＭ　Ｍ　
？ｉＪ　回路４は、データバス１５、ＲＡＳ信号線路１
３及びＣＡＳ信号線路１４を介してＤＲＡＭ３に接続さ
れ、さらにチップセレクト信号線路１７を介してアドレ
スデコード回路５に接続されている。

３５はＤＲＡＭ３より１回に出力されるシリアルデータ
に従い１ライン分の描画を行うＣＲＴデイスプレィであ
る。

第２図は本実施例における電子機器のＤＲＡＭ制御回路
４の回路ブロック図であり、１８はＤＲＡＭ３に書き込
むデータのうちの上位４ビツトをコントロールする上位
４ビット書き込みバッファ回路、１つはＤＲＡＭ３に書
き込むデータのうちの下位４ビツトをコントロールする
下位４ビット書き込みバッファ回路、２０はＤＲＡＭ３
より読み出したデータのうちの上位４ビツトをコントロ
ールする上位４ビット読み出しバッファ回路、２１はＤ
ＲＡＭ３より読み出したデータのうちの上位４ビツトを
コントロールする下位４ビット読み出しバッファ回路、
２２はＤＲＡＭ３より上位４ビツトのデータが読み出さ
れるまで下位４ビツトのデータをコントロールする下位
４ビット読み出しラッチ回路、２３はロウアドレスとカ
ラムアドレスの切り換えのタイミングを制御するタイミ
ング回路、２４はカラムアドレスの１ビツトを生成する
Ｄ　ＲＡ　Ｍアドレス生成回路、２５は上位４ビット書
き込みバッファ回路１８、下位４ビット書き込みバッフ
ァ回路１９、上位４ビット読み出しバッファ回路２０．
下位４ビット読み出しバッファ回路２．１及び下位４ビ
ット読み出しラッチ２２の制御を行うデータバス制御回
路である。

２６は上位４ビット書き込みバッファ回路１８に上位４
ビット書き込み信号を与えるための上位４ビット書き込
み信号線路、２７は下位４ビット書き込みバッファ回路
１９に下位４ビット書き込み信号を与えるための下位４
ビット書き込み信号線路、２８はＤＲＡＭ３より出力さ
れたデータをシステム制御回路１に与える場合に下位４
ビット読み出しバッファ回路２１及び下位４ビット読み
出しラッチに与えられるデータ読み出し信号が現れるデ
ータ読み出し信号線路、２９はシステム制御回路１の出
力したアドレスに対応するＤＲＡＭ３の偶数番地と奇数
番地を切替える場合にアドレスデータ切替え信号の現れ
るアドレスデータ切替え信号線路、３０はデータバス制
御回路２５に制御のタイミングとなるラッチクロックを
与えるラッチクロック信号線、３１は下位４ビット読み
出しラッチにラッチ信号を与えるためのラッチ信号線路
、３２はタイミングクロックの現れるタイミングクロツ
ク信号線路、３３は４本の信号線よりなるデータバス、
３４はＤＲＡＭ要求信号線路である。

以上のように構成された本実施例の電子機器について、
以下その動作を説明する。

まず、ＤＲＡＭ３よりデータを読み出す場合について第
３図のタイミングチャートを用いて説明する。

システム制御回路１はアドレスバス１６にアドレスデー
タを出力する。アドレスデコード回路５はこのアドレス
データをデコードし、ＤＲＡＭ制御回路４にチップセレ
クト信号を出力する。

またこの時、同時にシステム制御回路１はＤＲＡＭ制御
回路４に読み出し信号を出力している。

ＤＲＡＭ制御回路４の中のデータバス制御回路２５にチ
ップセレクト信号と読み出し信号が入力されると、ＤＲ
ＡＭ要求信号がアクティブとなり、タイミング回路２３
はタイミングクロックに同期してＲＡＳ信号、ロウアド
レスカラムアドレス切替え信号、ＣＡＳ信号を順次アク
ティブにしていく。

この時ＤＲＡＭアドレス生成回路２４から出力されるＤ
ＲＡＭアドレス信号はノンアクティブとなっており、Ｄ
ＲＡＭＳ上の偶数番地のみが選択される。

ＲＡＳ信号、ロウアドレスカラムアドレス切替え信号、
ＣＡＳ信号が順次アクティブになっていく時点で、アド
レス切替え回路２はシステム制御回路１が指定したアド
レスを２回に分けて順次出力していく。

そしてタイミング回路２３は、ＣＡＳ信号をＤＲＡＭ３
の規定時間だけアクティブにした後ディスエーブルし、
同時にラッチクロック信号を出力する。データバス制御
回路２５はラッチ信号を出力し、下位４ビット読み出し
ラッチ２２はデータバス１５に現れた下位の４ビツトに
対応するデータをラッチする。そしてこのデータは、デ
ータバス３３を介して下位４ビット読み出しバッファ回
路２１に送出され、１回目のメモリサイクルが実行され
る。

次に下位４ビツトのデータを読み出した後、タイミング
回路２３はタイミングクロックに同期してアドレスデー
タ切替え信号をアクティブにし、ＤＲＡＭアドレス生成
回路２４はＤＲＡＭアドレス信号をアクティブにする。

このため、ＤＲＡＭ３は奇数番地のみが指定されること
になる。タイミング回路２３はＣＡＳ信号を再−びアク
ティブとし、ＤＲＡＭ３から上位４ビツトに対応するデ
ータが上位４ビット読み出しバッファ回路２０に送出さ
れ、２回目のメモリサイクルが実行される。

この２回目のメモリサイクルでは、ＤＲＡＭ３のページ
モードを利用しているため、アドレス切替え回路２はカ
ラムアドレスのみを出力する。

次にデータ読み出し信号がアクティブとなり、上位４ビ
ット読み出しバッファ回路２０及び下位４ビット読み出
しバッファ回路２１に送出されていたデータがそれぞれ
データバス７．８よりシステム制御回路１に出力される
。

読み出しサイクルが終了すると、チップセレクト信号、
読み出し信号はディスエーブルされ、タイミング副路２
３、ＤＲＡＭアドレス生成回路２４はリセットされる。

次に、ＤＲＡＭ３にデータを書き込む場合について第４
図のタイミングチャートを用いて説明する。

データの読み出しの場合と同様に、システム制御回路１
はアドレスバス１６にアドレスデータを出力する。アド
レスデコード回路５はこのアドレスデータをデコードし
、ＤＲＡＭ制御回路４にチップセレクト信号を出力する
。

またこの時、同時にシステム制御回路１はＤＲＡＭ制御
回路４に書き込み信号を出力している。

ＤＲＡＭ制御回路４の中のデータバス制御回路２５にチ
ップセレクト信号と書き込み信号が入力されると、ＤＲ
ＡＭ要求信号がアクティブとなり、タイミング回路２３
はタイミングクロックに同期してＲＡＳ信号、ロウアド
レスカラムアドレス切替え信号、ＣＡＳ信号を順次アク
ティブにしていく。

この時アドレス生成回路２４から出力されるＤＲＡＭア
ドレス信号はノンアクティブとなっており、ＤＲＡＭ３
上の偶数番地のみが選択される。

そしてこの時データバス制御回路２５は下位４ビット書
き込み信号をアクティブにしており、データバス１５に
現れているデータは、下位４ビット書き込みバッファ回
路１９を介してデータバス８へ送出され、ＤＲＡＭ３の
偶数番地に書き込まれ、１回目のメモリサイクルが終了
する。

次にデータの書き込みが終わった後、タイミング回路２
３はＣＡＳ信号を一旦デイスエーブルする。

次にタイミング回路２３はタイミングクロックに同期し
てアドレスデータ切替え信号をアクティブにし、ＤＲＡ
Ｍアドレス生成回路２４はＤＲＡＭアドレス信号をアク
ティブにする。このため、Ｄ　ＲＡ　ＩＶｈ３は奇数番
地のみが指定されることになる。タイミング回路２３は
ＣＡＳ信号を再びアクティブとし、データバス１５に現
れていたデータが上位４ビット書き込みバッファ回路１
８を介してデータバス７に送出され、そのデータがＤＲ
ＡＭ３の奇数番地に書き込まれて、２回目のメモリサイ
クルが終了する。この２回目のメモリサイク　。

ルでは、読み出しの場合と同様ＤＲＡＭ３のページモー
ドを利用しているため、アドレス切替え回路２はカラム
アドレスのみを出力する。

書き込みサイクルが終了すると、チップセレクト信号、
読み出し信号はディスエーブルされ、タイミング回路２
３、ＤＲＡＭアドレス生成回路２４はリセットされる。

以上説明したように、本実施例では１記憶領域にそれぞ
れ４ビツトのデータを持つＤＲＡＭ３を偶数番地と奇数
番地に分けて、システム制御回路１の１下位のアクセス
で、ＤＲＡＭ３を２回アクセスすることにより、８ビツ
トのデータを処理するよう構成しているため、例えばＤ
ＲＡＭ３がそれぞれ７００列×３００行の記憶領域を持
つＤＲＡＭ２個よりなり、ＣＲＴデイスプレィ３５の解
像度が６４０画素×４００行であった場合でも、第５図
に示すようにＤＲＡＭ３の記憶領域を有効に使用するこ
とができる。

発明の効果本発明は、アドレス信号により指定される記憶領域に記
憶したデータを一定量ごとに順次出力可能な記憶手段と
、中央処理手段の出力したアドレス信号より記憶手段の
複数の記憶領域それぞれに対応するアドレス信号を生成
し順次記憶手段に印加するアドレス信号発生手段と、記
憶手段の出力した複数のデータを結合したデータを中央
処理手段に与えるデータ結合手段を備えたものであり、
記憶手段の領域を有効に使用することができる。

【図面の簡単な説明】

第１図は本発明の一実施例における電子機器の回路ブロ
ック図、第２図は同要部回路ブロック図、第３図及び第
４図は同タイミングチャートである。１・・・シス、テム制御回路　２・・・アドレス切替え
回路３・・・ＤＲＡＭ　　　　　　　４・・・ＤＲＡ〜
１制御回路５・・・アドレスデコーダ　　６・・・アド
レス信号線路７．８・・・データバス　　　　９・・・
読み出し信号線１０・・・書き込み信号線１１・・・ＤＲＡＭアドレス信号線路１２・・・ロウアドレスカラムアドレス切替え信号線路１３・・・ＲＡＳ信号線路　　１４・・・ＣＡＳ信号線
路１５・・・データバス　　　　　１６・・・アドレス
バス１７・・・チップセレクト信号線路１８・・・上位４ビット書き込みバッファ回路１９・・
・下位４ビット書き込みバッファ回路２０・・・上位４
ビット読み出しバッファ回路２１・・・下位４ビット読
み出しバッファ回路２２・・・下位４ビット読み出しラ
ッチ回路２３・・・タイミング回路２４・・・ＤＲＡＭアドレス生成回路２５・・・データバス制御回路２６・・・上位４ビット書き込み信号線路２７・・・下
位４ビット書き込み信号線路２８・・・データ読み出し
信号線路２９・・・アドレスデータ切替え信号線路３０・・・ラ
ッチクロツタ信号線３１・・・ラッチ信号線路３２・・・タイミングクロック信号線路３３・・・デー
タバス３４・・・ＤＲＡＭ要求信号線路

Claims

【特許請求の範囲】

アドレス信号により指定される記憶領域にｍ（ｍは自然
数）ビットのデータを記憶し記憶したデータをｍビット
ごとに順次出力可能な記憶手段と、前記記憶手段の順次
出力したデータに応じた表示を行う表示手段と、ｍ×ｎ
（ｎは１以上の自然数）ビットのデータ線を有する中央
処理手段と、前記中央処理手段の出力したアドレス信号
より前記記憶手段のｎ個の記憶領域に対応するｎ個のア
ドレス信号を生成し順次前記記憶手段に印加するアドレ
ス信号発生手段と、前記アドレス信号発生手段のｎ個の
アドレス信号の印加に対応して前記記憶手段の出力した
ｎ個のデータを結合しｍ×ｎビットのデータとして前記
中央処理手段に与えるデータ結合手段を備えたことを特
徴とする電子機器。