JPH06208504A

JPH06208504A - メモリコントローラ，メモリ読み出し方法及びメモリ書き込み方法

Info

Publication number: JPH06208504A
Application number: JP5195794A
Authority: JP
Inventors: Akihiro Katsura; 晃洋桂; Shinichi Kojima; 伸一児島; Noriyuki Kuragami; 典之倉上
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1993-08-06
Filing date: 1993-08-06
Publication date: 1994-07-26
Anticipated expiration: 2014-02-10
Also published as: JP2856037B2

Abstract

(57)【要約】【目的】メモリ素子の使用個数を少なくして装置全体の
小型化を図るためのメモリコントローラを提供するこ
と。【構成】メモリに接続され順次時分割でｍビット（ｍは
整数）データを転送するためのｍビット端子と、プロセ
ッサに接続され並列にｎビット（ｎは整数ｎ＞ｍ）デー
タを転送するためのｎビット端子と、ｍビット端子を経
由する複数のｍビットデータとｎビット端子を経由する
ｎビットデータ間の変換を行う変換手段と有するメモリ
コントローラ。【効果】メモリのデータバス幅を小さくできる結果、デ
ータ処理装置の小型化ができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、メモリとプロセッサ間
のデータの転送を制御するメモリコントローラに関す
る。

【０００２】

【従来の技術】表示用メモリ（フレームバッファ）に文
字や図形データを発生し、表示装置やプリンタ等の出力
装置に出力せしめる図形処理装置としては、例えば、特
開昭60−136793号公報に開示がある。この従来例におい
ては、画素を構成するデータを同一ワード内にパックし
て記憶する手法により、図形描画の高速化を達成してい
る。以前の手法では画素情報が複数ワードにまたがった
のに対して、メモリには１ワード（１６ビット）単位で
アクセスするため、画素の情報を同一ワード内にパック
すれば、１回のアクセスで１画素を更新でき高速にな
る。

【０００３】

【発明が解決しようとする課題】上記従来例では、１６
ビットのデータバスにメモリを接続しているが、通常フ
レームバッファに用いられるＤＲＡＭ（Dynamic Random
Access Memory）は１ビットあるいは４ビットのデータ
バスを有するものが一般的であり、最低でも４〜１６個
のメモリ素子が必要とされた。この点が装置の小型化を
阻む問題となっていた。

【０００４】本発明の目的は、少ないビット幅のデータ
バスを介しての転送を可能にすることにより、メモリ素
子の使用個数を少なくして装置全体の小型化を図るため
のメモリコントローラを提供することにある。

【０００５】

【課題を解決するための手段】本発明によれば、メモリ
とプロセッサ間のデータ転送を制御するメモリコントロ
ーラは、メモリとメモリコントローラ間で順次時分割で
ｍビット（ｍは整数）データを転送するためのｍビット
端子と、プロセッサとメモリコントローラ間で並列にｎ
ビット（ｎは整数ｎ＞ｍ）を転送するためのｎビット端
子と、ｍビット端子を経由する複数のｍビットデータと
ｎビット端子を経由するｎビットデータ間の変換を行う
変換手段を有する。

【０００６】この変換手段の好ましい実施態様によれ
ば、読み出しデータを一時記憶するラッチと、書き込み
データのマルチプレクサを内蔵する。

【０００７】

【作用】本発明によるメモリコントローラによれば、メ
モリに対しては時分割にアクセスし、上記変換手段にて
並列データに変換するものである。すなわち、データの
読み出し時には、時分割に順次読み出されたデータをラ
ッチに一時記憶したのち、並列データとしてプロセッサ
に与える。また、データの書き込み時には、プロセッサ
から与えられる並列データをマルチプレクサを介して順
次時分割にメモリに書き込む。

【０００８】

【実施例】以下、本発明の実施例を図面を用いて詳細に
説明する。

【０００９】図１は本発明を用いた図形処理装置の構成
を示したものである。図形処理装置は、図形処理プロセ
ッサＡＣＲＴＣ(Addvanced CRT Controller)１０，MIVA
C（Memory Interface and Video Attribute Controlle
r)２０，フレームバッファ３０，ＣＰＬＴ（カラーパレ
ット内蔵ＤＡＣ）４０、およびＣＲＴ５０から構成され
ている。ＭＩＶＡＣ２０は、ＡＣＲＴＣ１０がフレーム
バッファ３０をアクセスするのに必要な各種制御信号、
およびアドレスを生成する。また、ACRTC10の基準信号
である２ＣＬＫを生成する。さらに、フレームバッファ
３０からのパラレルデータを、ビデオ信号用のシリアル
データに変換する機能を有している。ＭＩＶＡＣ２０
は、ＡＣＲＴＣ１０からの制御信号（ＡＳ,ＭＣＹＣ,Ｄ
ＲＡＷ，ＭＲＤなど）を受け、フレームバッファ３０の
読み出し，書き込みを行う。その際フレームバッファ３
０に用いるＤＲＡＭ(Dynamic RAM)用の制御信号(ＲＡ
Ｓ，ＣＳ，ＯＥ，ＷＥ）を生成し、またＡＣＲＴＣ１０
から受けた、フレームバッファ３０用のアドレスをロウ
／カラムアドレスにマルチプレクスし、出力する。フレ
ームバッファ３０には、スタティックカラムモードを用
いて、１回のロウアドレスに続けて複数回のカラムアド
レスを出力している。本実施例ではスタティックカラム
モードを用いているが、他の連続読み出し方式（例え
ば、ページモード，ニブルモード等）と組合わせても良
い。

【００１０】読み出し，書き込みデータは、ＭＩＶＡＣ
２０を介して、ＡＣＲＴＣ１０とフレームバッファ３０
間で、データ転送される。

【００１１】表示動作では、フレームバッファ３０から
読み出されたパラレルデータは、ＭＩＶＡＣ２０に取り
込まれ、内蔵されているパラレル／シリアル変換機でシ
リアルデータに変換され、デジタルビデオ信号として出
力される。このデジタルビデオ信号は、ＣＰＬＴ４０で
アナログビデオ信号に変換され、ＣＲＴ５０に表示す
る。本実施例では出力装置としてＣＲＴ５０を用いてい
るが、プリンタ等の他の出力装置とすることもできる。

【００１２】図２は、ＭＩＶＡＣ２０のピン配置を示し
たものである。本実施例のMIVAC20には、高速のバイポ
ーラ技術と低消費電力のＣＭＯＳ技術を複合した、Ｈｉ
−BiCMOS(High performance Bipoler CMOS）技術を用い
ており、高速，高駆動能力の論理回路を比較的低消費電
力で実現している。ＭＩＶＡＣ２０はＰＬＣＣ（Plas
tic Leaded Chip Carrier)６８ピンパッケージを使用し
ているため、面実装が可能であり、図形処理装置の実装
基板の小型化が図れる。

【００１３】図３，図４は、ＭＩＶＡＣの各種インタフ
ェース信号を示したものである。

【００１４】ＭＩＶＡＣの入出力信号を大きく分ける
と、ＭＩＶＡＣの動作を制御する動作制御信号，ＡＣＲ
ＴＣとのインタフェース信号，フレームバッファとのイ
ンタフェース信号，ディスプレイとのインタフェース信
号などである。

【００１５】動作制御信号の内ＩＮＣＬＫは、ＭＩＶＡ
Ｃの基準となるクロックを入力する。ＡＣＲＴＣとのイ
ンタフェース信号には、ＡＣＲＴＣの基準クロックとな
る２ＣＬＫ，読み出し，書き込み動作を制御するＭＲ
Ｄ，ＤＲＡＷなどの制御信号、さらにＭＡＤ０〜ＭＡＤ
１５のアドレス／データバス，ＭＡ１６〜ＭＡ１９のア
ドレスバスなどが含まれる。フレームバッファとのイン
タフェース信号には、ＤＲＡＭ用の制御信号であるＲＡ
Ｓ，ＣＳ，ＯＥ，ＷＥと、ＦＡ０〜ＦＡ９のロウ／カラ
ムアドレスが含まれる。ディスプレイとのインタフェー
ス信号には、表示用データをパラレル／シリアル変換し
て得られるデジタルビデオ信号や、ＩＮＣＬＫを分周し
て生成するＤＯＴＣＫなどが含まれる。

【００１６】図４は、ＭＩＶＡＣの内部構成を示したも
のである。ＭＩＶＡＣは、ACRTC の内部に記憶されたユ
ーザー定義可能なアトリビュートコードをアトリビュー
トコードラッチ２０１１でラッチし、これをＶＣＦデコ
ーダ２０１２でデコードした信号を用いて、各種の動作
モードが可能となっている。

【００１７】ＭＩＶＡＣの動作の基準となるＩＮＣＬＫ
は、ＩＮＣＬＫ２００６およびＩＮＣＬＫ分周回路２０
０９により２，４，８，１６，３２分周される。ステイ
トデコーダ２００７でこれらを組合わせることで、動作
のタイミング信号を生成する。このタイミング信号は、
各ロジックで使用される。

【００１８】ＡＣＲＴＣの基準となる２ＣＬＫは、２Ｃ
ＬＫジェネレータ２００８で生成される。２ＣＬＫは、
１メモリサイクルで複数回のリード／ライトを行うた
め、前半のサイクルを短くし、後半のサイクルを長くし
た非対称形である。

【００１９】ＤＯＴＣＬＫは、ＩＮＣＬＫの１，２，４
分周信号をマルチプレクサ２０１０でマルチプレクスし
出力する。どの分周信号を出力するかは、ＭＩＶＡＣの
動作モードにより自動的に選択される。

【００２０】ＡＣＲＴＣから入力されたＭＡＤ０〜ＭＡ
Ｄ１５，ＭＡＤ１６〜ＭＡＤ１９のフレームバッファ用
アドレスは、ラッチ２００１により一旦ラッチされ、マ
ルチプレクサ２００３で、ロウ／カラムアドレスにマル
チプレクスし、フレームバッファ用アドレスＦＡ０〜Ｆ
Ａ９の１０ビットアドレスを生成する。またカラムアド
レスカウンタ２００２を内蔵し、このカウンタの値をラ
ッチしたアドレスとマルチプレクサ２００３でマルチプ
レクスしてカラムアドレスの一部として使用すること
で、１メモリサイクルに数回のリード／ライトを行うこ
とが可能となる。ＡＣＲＴＣからの制御信号は、ラッチ
２００４で一旦ラッチされる。ＤＲＡＷ，ＭＲＤによ
り、描画リードサイクル，描画ライトサイクル、又は、
表示サイクルかを判定する。ＤＲＡＷがロウレベル，Ｍ
ＲＤがハイレベルの描画リードサイクルでは、メモリコ
ントロール２００５により生成された、ＲＡＳ，ＣＳ，
ＯＥを出力し、メモリから描画データを読み出す。１サ
イクル中に数回読み出されたデータは、入力データラッ
チ２０１５で一旦ラッチされ、リードデータラッチ２０
１６に転送され、再度ラッチされる。このデータは、Ｍ
Ａ出力コントロール２０００により、ＡＣＲＴＣのデー
タ取り込みタイミングに合わせて、ＭＡＤ０〜ＭＡＤ１
５のデータバスに出力される。

【００２１】またＤＲＡＷがロウレベル，ＭＲＤがロウ
レベルの描画ライトサイクルでは、メモリコントロール
２００５により生成された、ＲＡＳ,ＣＳ,ＷＥを出力
し、メモリへ描画データを書き込む。書き込み用の描画
データは、カラムアドレスカウンタ２００２によりカウ
ントアップされたアドレスに同期して、ＦＤ０〜ＦＤ７
の出力段のマルチプレクサ２０１４でマルチプレクスさ
れ、ＦＤ出力コントロール２０１３で作られたタイミン
グで数回にわたり、メモリに分割して書き込まれる。

【００２２】ＤＲＡＷがハイレベル，ＭＲＤがハイレベ
ルの時、表示リードサイクルと判断する。１サイクル中
で数回にわたり読みだされたデータは、描画リードサイ
クルで使用した入力データラッチ２０１５で一旦ラッチ
される。その後、表示用データラッチ２０１９に転送さ
れラッチされる。４チップメモリ構成の場合は、MAD8〜
ＭＡＤ１５からもデータが入力されるため、マルチプレ
クサ２０１７によりマルチプレクスされ、表示用データ
ラッチ２０１９に転送される。このデータは、シフタ２
０２０に転送され、ラッチコントロール２０２０１によ
りシフタ内のラッチ２０２０２でラッチされる。このラ
ッチされたデータを、シフタクロック生成部２０２０３
で生成されたクロックを用いて、マルチプレクサ２０２
０４でマルチプレクスすることで、シリアルデータから
パラレルデータに変換して、４ビットのビデオ信号を生
成する。

【００２３】このビデオ信号をスキュー回路２０２２で
スキューさせ、ＡＣＲＴＣからの制御信号と同期させ
る。このビデオ信号に対し、カーソルブリンク２０２３
でカーソルの重ね合わせや、ＶＳＹＮＣを２分周した信
号を用いて、マルチプレクサ２０２４で各ビデオ信号の
マルチプレクスを行うことが可能である。これらの処理
を施されたビデオ信号は最後に、ＡＣＲＴＣからのＤＩ
ＳＰ信号によりマスク回路２０２５でマスクされ、４ビ
ットのデジタルビデオ信号として出力される。ビデオマ
スクに使用した信号をＳＨＦＴＥＮとして出力する。ま
た、ビデオ信号のマルチプレクスに使用したＶＳＹＮＣ
の２分周信号をＶＳＹＮＣ／２として出力する。

【００２４】アトリビュートコード内のＢＬＩＮＫ２を
使い、ＢＬ２ＩＲＱ出力部２０２１でＢＬ２ＩＲＱを生
成する。

【００２５】図６は、使用メモリ個数の違いによるフレ
ームバッファの接続方法を示したものである。図６
（ａ）の１チップメモリ構成の場合は、ＭＩＶＡＣ２０
のＦＤ０〜ＦＤ３の４本のデータ端子と、フレームバッ
ファ３００のデータ端子を接続して使用する。ＦＤ４〜
ＦＤ７の端子を使用しない。この場合、ＭＩＶＡＣ２０
とフレームバッファ３００間では、一度に４ビットのデ
ータを転送する。描画リードサイクルでは、ＭＩＶＡＣ
２０は４ビットのデータを４回読み出し、１６ビットに
そろえてＡＣＲＴＣ１０へ転送する。描画ライトサイク
ルでは、ＡＣＲＴＣ１０からの１６ビットのデータを、
時分割に４回に分けてフレームバッファ300へ転送す
る。表示リードサイクルでは、４ビットのデータを１メ
モリサイクルで４回、あるいは２メモリサイクルで１６
回読み出し、それぞれ１６ビット，６４ビットの表示デ
ータとして取り込む。

【００２６】図６（ｂ）の２チップメモリ構成の場合
は、ＭＩＶＡＣ２０のＦＤ０〜ＦＤ７の８本のデータ端
子を使用する。フレームバッファ３００のデータ端子と
ＦＤ０〜ＦＤ３を接続し、フレームバッファ３０１のデ
ータ端子とＦＤ４〜ＦＤ７を接続して使用する。ＭＩＶ
ＡＣ２０とフレームバッファ３００，フレームバッファ
３０１間では、一度に８ビットのデータを転送する。描
画リードサイクルでは、ＭＩＶＡＣ２０は８ビットのデ
ータを２回読み出し、１６ビットにそろえてＡＣＲＴＣ
１０へ転送する。描画ライトサイクルでは、ＡＣＲＴＣ
１０からの１６ビットのデータを、時分割に２回に分け
てフレームバッファ３００，フレームバッファ３０１へ
転送する。表示リードサイクルでは、８ビットのデータ
を１メモリサイクルで４回、あるいは２メモリサイクル
で１６回読み出し、それぞれ３２ビット，１２８ビット
の表示データとして取り込むことができる。したがっ
て、図６(ａ)の場合よりもより高速なＣＲＴへの適用が
可能になる。

【００２７】図６(ｃ)の４チップメモリ構成の場合は、
フレームバッファ３００，フレームバッファ３０１の接
続は、図６(ｂ)の２チップの場合と同様であるが、残り
の２チップのフレームバッファ３０２，フレームバッフ
ァ３０３は、ＡＣＲＴＣ１０とＭＩＶＡＣ２０間のデー
タバスであるＭＡＤ０〜ＭＡＤ１５のうち、ＭＡＤ８〜
ＭＡＤ１５の上位８ビットに接続する。描画リードサイ
クルでは、ＭＩＶＡＣ２０は１６ビットのデータを１回
で読み出す。フレームバッファ３００，フレームバッフ
ァ３０１から読み出された８ビットのデータは、ＭＩＶ
ＡＣ２０を経由してＭＡＤ０〜ＭＡＤ７に出力される。
フレームバッファ３０２，フレームバッファ３０３から
読み出された上位８ビットのデータは、ＭＩＶＡＣ２０
を経由せずに、直接ＭＡＤ８〜ＭＡＤ１５のバスを通し
てＡＣＲＴＣ１０に転送される。描画ライトサイクルで
は、ＡＣＲＴＣ１０からの下位８ビットのデータは、MA
D0〜ＭＡＤ７を通してＭＩＶＡＣ２０を経由し、ＦＤ０
〜ＦＤ７に出力される。上位８ビットのデータは、ＭＩ
ＶＡＣ２０を経由せずに、直接フレームバッファ３０
２，フレームバッファ３０３へ転送される。表示リード
サイクルでは、下位８ビットのデータは、ＦＤ０〜ＦＤ
７を通して、また上位８ビットのデータは、ＭＡＤ８〜
ＭＡＤ１５を通して１メモリサイクルで４回読み出し、
６４ビットの表示データとしてＭＩＶＡＣ２０に取り込
まれる。

【００２８】このモードでは、データバスを表示用デー
タの入力に使用するため、２メモリサイクルで１６回の
読み出し機能は行えないが、１メモリサイクルで４回の
読み出しモードで比較すると図６（ａ），図６（ｂ）の
場合よりも高速なＣＲＴへの適用が可能である。

【００２９】図７は、各サイクルモードでのビデオ出力
タイミングを示したものである。

【００３０】ＡＣＲＴＣ１０には、メモリアクセスモー
ドとして、表示サイクルが連続するシングルアクセスモ
ード，高速描画が可能なデュアルアクセスモードがあ
る。

【００３１】ＭＩＶＡＣ２０では、これらのアクセスモ
ードの他に、シングルアクセスモードの表示サイクル２
サイクル分を１サイクルとして扱い、１６回のメモリリ
ードを行う、２ＭＣＹＣモードを設けている。シングル
アクセスモードでは、最初の表示サイクルで取り込んだ
データを次のサイクルで表示する。２回目のサイクルで
取り込んだデータは３回目のサイクルで表示する。以
後、これを繰り返す。最後の表示サイクルで読み込んだ
データは、次の描画サイクルで出力することになるが、
ＡＣＲＴＣのＤＩＳＰ信号が表示サイクル期間のみ出力
するため、MIVAC 内部で、ＤＩＳＰの後ろを１サイクル
伸ばしてマスク信号として使用する。デュアルアクセス
モードでは、最初の表示サイクルのデータを次の２サイ
クルに渡り出力する。そのため、ＤＩＳＰの後ろを２サ
イクル伸ばしてマスク信号として使用する。２ＭＣＹＣ
モードでは、１６回のデータ読み出しを２サイクルで行
うため、ビデオ出力も２サイクルに渡り出力される。

【００３２】図８は、ＡＣＲＴＣが出力するアトリビュ
ートコードの出力タイミングを示したものである。アト
リビュートコードは、ユーザーが自由に定義できる情報
である。アトリビュートコードは、最後のリフレッシュ
期間の２ＣＬＫ，ＭＣＹＣが共にハイレベルである間
に、ＡＣＲＴＣのＭＡＤ０〜ＭＡＤ１５，ＭＡＤ１６〜
ＭＡＤ１９に出力される。このアトリビュートコードを
取り込み、解読することで、ＭＩＶＡＣの動作モードが
設定される。

【００３３】図９は、ＭＩＶＡＣにおけるアトリビュー
トコードの設定を示したものである。ＭＩＶＡＣは、ユ
ーザーが自由に定義できるＭＡＤ０〜ＭＡＤ７と、ACRT
C で使用方法が決まっているＭＡＤ１８，ＭＡＤ１９を
使用する。ＭＡＤ０〜ＭＡＤ３の４ビットで、表示色，
シフトレジスタのシフト量，アクセスモード，メモリの
使用個数，ＤＯＴＣＬＫの分周比を設定する。ＭＡＤ
４，ＭＡＤ５でカーソルの表示色を設定する。ＭＡＤ６
は、使用するメモリの深さを設定する。ＭＡＤ７は、ビ
デオ出力をマルチプレクスするかしないかを設定する。
ＭＡＤ１８は、カーソルのブリンクを設定する。ＭＡＤ
１９は、ＢＬ２ＩＲＱ出力を設定する。

【００３４】図１０は、図９で示したＭＡＤ０〜ＭＡＤ
３の４ビットで定義される、１６の動作モードを示した
ものである。表示色，シフトレジスタのシフト量，アク
セスモード，メモリの使用個数，ＤＯＴＣＬＫの分周比
は、１６の動作モードの設定により、自動的に決まる。

【００３５】（１）表示色（カラー／階調）は、１ビツ
ト／画素で表されるモノクロ表示，２ビット／画素で表
される４色表示，４ビット／画素で表される１６色表示
が可能である。１ビット／画素の場合は、メモリの１ワ
ードには水平方向に連続する１６画素分の情報が記憶さ
れる。２ビット／画素の場合は、メモリの１ワードには
水平方向に連続する８画素分の情報が、４ビット／画素
の場合は、メモリの１ワードには水平方向に連続する４
画素分の情報がそれぞれ記憶される。

【００３６】（２）シフトレジスタのシフト長は、４，
８，１６，３２ビットシフトが可能である。

【００３７】（３）アクセスモードは、シングルアクセ
スモード，高速描画が可能なデュアルアクセスモード，
２メモリサイクルで１６回の表示アクセスを行う２MCYC
モードをサポートしている。モード０〜モード５まで
は、シングルアクセスモードを使用し、モード６〜モー
ドＣまでは、デュアルアクセスモードを使用する。ま
た、モードＤ〜モードＦは、２ＭＣＹＣモードを使用す
る。

【００３８】（４）メモリの使用個数は、１，２，４個
を使用する。このメモリには、１サイクルで複数回のリ
ード／ライトが可能なスタテックカラムモードのような
メモリを使用する。

【００３９】（５）ＤＯＴＣＬＫは、ＩＮＣＬＫを１，
２，４分周して生成する。この分周比は、各動作モード
で決まっている。その周波数から、各動作モードで使用
できるＣＲＴの画面構成が決定される。

【００４０】図１１は、各動作モードでの適用可能なＤ
ＯＴＣＬＫの周波数を示したものである。モード０，
３，５，８，Ｂ，Ｄ，Ｆは、分周比が１、すなわちＩＮ
ＣＬＫと同じものがＤＯＴＣＬＫとして出力される。モ
ード１，４，６，９，Ｃ，Ｅは、分周比が２，モード
２，７，Ａは、分周比が４のＤＯＴＣＬＫが出力され
る。図１２は、ＭＡＤ４（ＣＵＲ０），ＭＡＤ５（ＣＵ
Ｒ１）で設定するカーソルの表示色を示したものであ
る。

【００４１】（１）ＣＵＲ１，ＣＵＲ０共に０の場合４ビットのビテオ出力すなわちＶＩＤＥＯＡ〜ＶＩＤＥ
ＯＤが全て０となり、黒が表示される。

【００４２】（２）ＣＵＲ１が０，ＣＵＲ０が１の場合４ビットのビテオ出力すなわちＶＩＤＥＯＡ〜ＶＩＤＥ
ＯＤが全て１となり、白が表示される。

【００４３】（３）ＣＵＲ１が１，ＣＵＲ０が０の場合４ビットのビテオ出力すなわちＶＩＤＥＯＡ〜ＶＩＤＥ
ＯＤの各ビット毎の色反転表示となる。

【００４４】（４）ＣＵＲ１，ＣＵＲ０共に１の場合３ビットのビテオ出力ＶＩＤＥＯＡ〜ＶＩＤＥＯＣの各
ビット毎の色反転表示となるが、ＶＩＤＥＯＤはそのま
ま表示される。

【００４５】図１３は、ＭＡＤ６（ＶＭＤ）で設定す
る、使用メモリ素子の深さを示したものである。ＶＭＤ
が０の場合、２５６ｋ×４ｂｉｔのメモリを使用し、Ｖ
ＭＤが１の場合、１Ｍ×４ｂｉｔのメモリを使用する。

【００４６】図１４は、ＭＡＤ７（ＭＵＸＥＮ）で設定
する、ビデオ出力をマルチプレクスするかしないかを示
したものである。ＭＵＸＥＮが０の場合は、マルチプレ
クスしない。ＭＵＸＥＮが１でＶＳＹＮＣ／２が０の場
合は、マルチプレクスしない。ＭＵＸＥＮが１でＶＳＹ
ＮＣ／２が１の場合は、ＶＩＤＥＯＡにＶＩＤＥＯＣの
データが出力され、ＶＩＤＥＯＢにＶＩＤＥＯＤのデー
タが出力される。この機能は、主にカラーシャッターを
用いた表示装置に用いられる。

【００４７】図１５は、ＭＡ１８（ＢＬＩＮＫ１）で設
定する、グラフィックカーソルの表示を示したものであ
る。ＢＬＩＮＫ１が０の場合は、カーソルを表示せず、
ＢＬＩＮＫ１が１の場合は、カーソルを表示する。

【００４８】図１６は、メモリを１個使用した場合の描
画リードサイクルのタイミングを、詳細に示したもので
ある。

【００４９】図１７は、メモリを２個使用した場合の描
画リードサイクルのタイミングを、詳細に示したもので
ある。

【００５０】図１８は、メモリを４個使用した場合の描
画リードサイクルのタイミングを、詳細に示したもので
ある。

【００５１】図１９は、メモリを１個使用した場合の描
画ライトサイクルのタイミングを、詳細に示したもので
ある。

【００５２】図２０は、メモリを２個使用した場合の描
画ライトサイクルのタイミングを、詳細に示したもので
ある。

【００５３】図２１は、メモリを４個使用した場合の描
画ライトサイクルのタイミングを、詳細に示したもので
ある。

【００５４】図２２は、メモリを１個あるいは２個使用
した場合の表示リードサイクルのタイミングを、詳細に
示したものである。

【００５５】図２３は、メモリを４個使用した場合の表
示リードサイクルのタイミングを、詳細に示したもので
ある。

【００５６】図２４は、メモリを１個あるいは２個使用
した場合の２ＭＣＹＣモードでの表示リードサイクルの
タイミングを、詳細に示したものである。

【００５７】図２５は、ＤＲＡＭのＣＳビフォアＲＡＳ
リフレッシュサイクルのタイミングを、詳細に示したも
のである。リフレッシュは水平同期信号ＨＳＹＮＣがロ
ウレベルの期間に実行される。

【００５８】図２６は、１，２，４分周でのＤＯＴＣＬ
Ｋの出力タイミング，ＶＳＹＮＣ／２の出力タイミン
グ，ＶＩＤＥＯＡ〜ＶＩＤＥＯＤの出力タイミング，SH
FTENの出力タイミングを、それぞれ詳細に示したもので
ある。

【００５９】図２７は、ＢＬ２ＩＲＱの出力タイミング
を、詳細に示したものである。

【００６０】図２８は、ＡＣＲＴＣ１０，ＭＩＶＡＣ２
０，ＤＲＡＭ３００〜３０３を用いて構成した図形処理
装置の構成例を示したものである。クロック発振器８０
で作りだしたロックを、ＭＩＶＡＣ２０のＩＮＣＬＫと
して使用する。マイクロプロセッサ（図２８では図示せ
ず）とのインタフェースに外付け回路７０を設け、ま
た、ＨＳＹＮＣ，ＶＳＹＮＣ用にＣＲＴインタフェース
回路６０を設けている。図２９は、ＮＡＮＤゲートを例
に回路例を示す。バイポーラトランジスタとＮチャネル
ＭＯＳ，ＰチャネルＭＯＳの各トランジスタを用いて構
成されている。前段の論理を反映する部分には、低消費
電力のＣＭＯＳを、後段の出力側にはバイポーラトラン
ジスタを用いている。

【００６１】図３０〜図３２はＭＩＶＡＣ２０がＦＡ端
子に出力するアドレスの詳細を示したものである。図３
０は１チップメモリの場合を、図３１は２チップメモリ
の場合を、図３２は４チップメモリの場合を、それぞれ
示す。図２９(ａ）〜図２９（ｃ）の破線で囲んだ信号
（ＮＣ０〜ＮＣ２及びＷＣ０〜ＷＣ２）は、カラムアド
レスカウンタ２００２で生成される。ＮＣ０〜ＮＣ２は
１ワード内のカウンタであり、各動作モードでこのうち
の１〜２ビットが用いられる。ＷＣ０〜ＷＣ２はワード
のカウンタであり、表示アドレスの生成に用いられる。
アドレスのビット番号が必ずしも連続していないのは、
各動作モードでのビットの共通化を図って、マルチプレ
クサ２００３の回路構成をできるだけ簡単にするように
しているためである。

【００６２】

【発明の効果】以上詳細に説明したように、本発明によ
れば、メモリのデータバス幅を小さくできる結果、デー
タ処理装置を小型化できる。

【図面の簡単な説明】

【図１】本発明を用いた図形処理装置の構成を示す図で
ある。

【図２】図１で示したＭＩＶＡＣのピン配置を示す図で
ある。

【図３】ＭＩＶＡＣのインタフェース信号を示す図であ
る。

【図４】ＭＩＶＡＣの他のインタフェース信号を示す図
である。

【図５】ＭＩＶＡＣの内部構成を示す図である。

【図６】使用メモリ個数の違いによるフレームバッファ
の接続を示す。

【図７】各サイクルモードでのビデオ出力タイミングを
示す図である。

【図８】ＡＣＲＴＣが出力するアトリビュートコードの
出力タイミングを示す図である。

【図９】ＭＩＶＡＣにおけるアトリビュートコードの設
定を示す図である。

【図１０】図８で示したＭＡＤ０〜ＭＡＤ３の４ビット
で定義される動作モードを示す図である。

【図１１】各動作モードでの適用可能なＤＯＴＣＬＫの
周波数を示す図である。

【図１２】ＭＡＤ４，ＭＡＤ５で設定するカーソルの表
示色を示す図である。

【図１３】ＭＡＤ６で設定する使用メモリ素子の深さを
示す図である。

【図１４】ＭＡＤで設定するビデオ出力をマルチプレク
スするか否かを示す図である。

【図１５】ＭＡＤ１８で設定するグラフィックカーソル
の表示を示す図である。

【図１６】メモリを１個使用した場合の描画リードサイ
クルのタイミングを示す図である。

【図１７】メモリを２個使用した場合の描画リードサイ
クルのタイミングを示す図である。

【図１８】メモリを４個使用した場合の描画リードサイ
クルのタイミングを示す図である。

【図１９】メモリを１個使用した場合の描画ライトサイ
クルのタイミングを示す図である。

【図２０】メモリを２個使用した場合の描画ライトサイ
クルのタイミングを示す図である。

【図２１】メモリを４個使用した場合の描画ライトサイ
クルのタイミングを示す図である。

【図２２】メモリを１個あるいは２個使用した場合の表
示リードサイクルのタイミングを示す図である。

【図２３】メモリを４個使用した場合の表示リードサイ
クルのタイミングを示す図である。

【図２４】メモリを１個あるいは２個使用した場合の２
ＭＣＹＣモードでの表示リードサイクルのタイミングを
示す図である。

【図２５】ＤＲＡＭのＣＳビフォアＲＡＳリフレッシュ
サイクルのタイミングを示す図である。

【図２６】１，２，４分周での各信号の出力タイミング
を示す図である。

【図２７】ＢＬ２ＩＲＱの出力タイミングを示す図であ
る。

【図２８】ＡＣＲＴＣ１０，ＭＩＶＡＣ２０，ＤＲＡＭ
３００〜３０３を用いて構成した図形処理装置の構成例
を示す図である。

【図２９】ＮＡＮＤゲートの回路例を示す図である。

【図３０】１チップメモリの場合のＭＩＶＡＣがＦＡ端
子に出力するアドレスの詳細を示す図である。

【図３１】２チップメモリの場合のＭＩＶＡＣがＦＡ端
子に出力するアドレスの詳細を示す図である。

【図３２】４チップメモリの場合のＭＩＶＡＣがＦＡ端
子に出力するアドレスの詳細を示す図である。

【符号の説明】

１０…図形処理プロセッサ、２０…ＭＩＶＡＣ、３０…
フレームバッファ、２０１４…マルチプレクサ、２０１
５…入力データラッチ、２０１６…リードデータラッ
チ。

Claims

【特許請求の範囲】

【請求項１】メモリとプロセッサ間のデータの転送を制
御するメモリコントローラであって、該メモリコントロ
ーラは、上記メモリに接続され、該メモリと上記メモリコントロ
ーラとの間で、順次時分割でｍビット（ｍは自然数）デ
ータを転送するためのｍビット端子と、上記プロセッサに接続され、該プロセッサと上記メモリ
コントローラとの間で、並列にｎビット（ｎは自然数ｎ
＞ｍ）データを転送するためのｎビット端子と、上記ｍビット端子を経由する複数のｍビットデータと上
記ｎビット端子を経由するｎビットデータ間の変換を行
う変換手段とを有することを特徴とするメモリコントロ
ーラ。
【請求項２】請求項１において、上記ｍビット端子を経
由して送られ、上記変換手段で変換されるべきデータ
は、上記プロセッサにより指定されたアドレスに基づ
き、転送時間単位内に上記メモリから複数回順次時分割
で読み出されることを特徴とするメモリコントローラ。
【請求項３】請求項２において、上記変換手段により変
換されたデータは、上記転送時間単位の２倍以上の時間
内に、上記ｎビット端子を経由して上記プロセッサに供
給されることを特徴とするメモリコントローラ。
【請求項４】請求項１において、上記変換手段は上記ｍ
ビット端子を経由して送られる上記メモリからのデータ
を、一時記憶する記憶手段を有することを特徴とするメ
モリコントローラ。
【請求項５】プロセッサからの要求に応じてメモリから
データを読み出す方法であって、上記プロセッサにより指定されたアドレスに基づき、転
送時間単位内に上記メモリから複数回順次時分割でデー
タを読み出し、上記順次時分割で読み出されたデータを並列データに変
換し、上記変換された並列データを上記転送時間単位の２倍以
上の時間内に上記プロセッサに供給することを特徴とす
るメモリ読み出し方法。
【請求項６】請求項５において、上記メモリから順次読
み出されるデータはｍビットデータから成り、上記プロ
セッサへ供給される並列データはｎビットデータから成
り、ｎ＞ｍであることを特徴とするメモリ読み出し方
法。
【請求項７】プロセッサにより発生されたデータを該プ
ロセッサの要求に応じてメモリに書き込む方法であっ
て、上記プロセッサからのデータを転送時間単位内に並列に
受け取り、上記並列に受け取ったデータを時分割データに変換し、上記変換された時分割データを上記プロセッサにより指
定されたアドレスに基づき、上記転送時間単位の１／２
以下の時間に順次書き込むことを特徴とするメモリ書き
込み方法。
【請求項８】請求項７において、上記プロセッサから並
列に受け取られるデータはｎビットデータから成り、上
記メモリに順次書き込まれるデータｍビットデータから
成りｎ＞ｍであることを特徴とするメモリ書き込み方
法。