JPH0736162B2

JPH0736162B2 - 図形処理装置

Info

Publication number: JPH0736162B2
Application number: JP63093448A
Authority: JP
Inventors: 晃洋桂; 伸一児島; 典之倉上
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1988-04-18
Filing date: 1988-04-18
Publication date: 1995-04-19
Anticipated expiration: 2010-04-19
Also published as: JPH01265348A; USRE37103E1; US4975857A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、メモリに記憶された図形データを処理する図
形処理装置に係り、特に、メモリの使用個数を少なくし
て小型化できる図形処理装置に関する。

〔従来の技術〕

表示用メモリ（フレームバッファ）に文字や図形データ
を発生し、表示装置やプリンタ等の出力装置に出力せし
める図形処理装置としては、例えば、特開昭60-136793
号公報に開示がある。この従来例においては、画素を構
成するデータを同一ワード内にパックして記憶する手法
により、図形描画の高速化を達成している。以前の手法
では画素情報が複数ワードにまたがったのに対して、メ
モリには１ワード（16ビット）単位でアクセスするた
め、画素の情報を同一ワード内にパックすれば、１回の
アクセスで１画素を更新でき高速になる。

〔発明が解決しようとする課題〕

上記従来例では、16ビットのデータバスにメモリを接続
しているが、通常フレームバッファに用いられるDRAM
（Dynamic Random Access momory）は１ビットあるいは
４ビットのデータバスを有するものが一般的であり、最
低でも４〜16個のメモリ素子が必要とされた。この点が
装置の小型化を阻む問題となっていた。

本発明の目的は、少ないビット幅のデータバスを介して
の転送を可能にすることにより、メモリ素子の使用個数
を少なくして装置の小型化を図るものである。

〔課題を解決するための手段〕

上記目的を達成するために、本発明では、データを処理
するプロセッサ手段とメモリとの間にデータの変換手段
を設け、プロセッサ手段のデータバス幅に対してメモリ
のデータバス幅を小さくできるようにした。この変換手
段には、読み出しデータを一時記憶するラッチと、書き
込みデータのマルチプレクサを内蔵する。

〔作用〕

本発明による図形処理装置では、メモリに対しては時分
割にアクセスし、上記変換手段にて並列データに変換す
るものである。すなわち、データの読み出し時には、時
分割に順次読み出されたデータをラッチに一時記憶した
のち、並列データとしてプロセッサに与える。また、デ
ータの書き込み時には、プロセッサから与えられる並列
データをマルチプレクサを介して順次時分割にメモリに
書き込みむ。

〔実施例〕

以下、本発明の実施例を図面を用いて詳細に説明する。

第１図は本発明を用いた図形処理装置の構成を示したも
のである。図形処理装置は、図形処理プロセッサACRTC
（Addvanced CRT Controller）10、MIVAC（Memory Inte
rface and Video Attribute Controller）20、フレーム
バッファ30、CPLT（カラーパレット内蔵DAC）40、およ
びCRT50から構成されている。MIVAC20は、ACRTC10がフ
レームバッファ30をアクセスするのに必要な各種制御信
号、およびアドレスを生成する。また、ACRTC10の基準
信号である2CLKを生成する。さらに、フレームバッファ
30らのパラレルデータを、ビデオ信号用のシリアルデー
タに変換する機能を有している。

MIVAC20は、ACRTC10からの制御信号（AS,MCYC,DRAW,MRD
など）を受け、フレームバッファ30の読み出し、書き込
みを行なう。その際フレームバッファ30に用いるDRAM
（Dynamic RAM）用の制御信号（RAS,CS,OE,WE）を生成
し、またACRTC10から受けた、フレームバッファ30用の
アドレスをロウ／カラムアドレスにマルチプレクスし、
出力する。フレームバッファ30には、スタティックカラ
ムモードを用いて、１回のロウアドレスに続けて複数回
のカラムアドレスを出力している。本実施例ではスタテ
ィックカラムモードを用いているが、他の連続読み出し
方式（例えば、ページモード、ニブルモード等）と組合
せても良い。

読み出し、書き込みデータは、MIVAC20を介して、ACRTC
10とフレームバッファ30間で、データ転送される。

表示動作では、フレームバッファ30から読み出されたパ
ラレルデータは、MIVAC20に取り込まれ、内蔵されてい
るパラレル／シリアル変換機でシリアルデータに変換さ
れ、デジタルビデオ信号として出力される。このデジタ
ルビデオ信号は、CPLT40でアナログビデオ信号に変換さ
れ、CRT50に表示する。本実施例では出力装置としてCRT
50を用いているが、プリンタ等の他の出力装置とするこ
ともできる。

第２図は、MIVAC20のピン配置を示したものである。本
実施例のMIVAC20には、高速のバイポーラ技術と低消費
電力のCMOS技術を複合した、Hi-BiCMOS（High performa
nce Bipoler CMOS）技術を用いており、高速、高駆動能
力の論理回路を比較的低消費電力で実現している。MIVA
C20はPLCC（Plastic Leaded Chip Carrier）68ピンパッ
ケージを使用しているため、面実装が可能であり、図形
処理装置の実装基板の小型化が図れる。

第３図（ａ）、第３図（ｂ）は、MIVACの各種インタフ
ェース信号を示したものである。MIVACの入出力信号を
大きく分けると、MIVACの動作を制御する動作制御信
号、ACRTCとのインタフェース信号、フレームバッファ
とのインタフェース信号、ディスプレイとのインタフェ
ース信号などである。

動作制御信号の内INCLKは、MIVACの基準となるクロック
を入力する。ACRTCとのインタフェース信号には、ACRTC
の基準クロックとなる2CLK、読み出し、書き込み動作を
制御するMRD、DRAWなどの制御信号、さらにMAD0〜MAD15
のアドレス／データバス、MA16〜MA19のアドレスバスな
どが含まれる。フレームバッファとのインタフェース信
号には、DRAM用の制御信号であるRAS、CS、OE、WEと、F
A0〜FA9のロウ／カラムアドレスが含まれる。ディスプ
レイとのインタフェース信号には、表示用データをパラ
レル／シリアル変換して得られるデジタルビデオ信号
や、INCLKを分周して生成するDOTCKなどが含まれる。

第４図は、MIVACの内部構成を示したものである。MIVAC
は、ACRTCの内部に記憶されたユーザー定義可能なアト
リビュートコードをアトリビュートコードラッチ2011で
ラッチし、これをVCFデコーダ2012でデコードした信号
を用いて、各種の動作モードが可能となっている。

MIVACの動作の基準となるINCLKは、INCLK2006およびINC
LK分周回路2009により、２、４、８、16、32分周され
る。ステイトデコーダ2007でこれらを組合せることで、
動作のタイミング信号を生成する。このタイミング信号
は、各ロジックで使用される。

ACRTCの基準となる2CLKは、2CLKジェネレータ2008で生
成される。2CLKは、１メモリサイクルで複数回のリード
／ライトを行なうため、前半のサイクルを短くし、後半
のサイクルを長くした非対称形である。

DOTCLKは、INCLKの１、２、４分周信号をマルチプレク
サ2010でマルチプレクスし出力する。どの分周信号を出
力するかは、MIVACの動作モードにより自動的に選択さ
れる。

ACRTCから入力されたMAD0〜MAD15、MA16〜MAD19のフレ
ームバッファ用アドレスは、ラッチ2001により一旦ラッ
チされ、マルチプレクサ2003で、ロウ／カラムアドレス
にマルチプレクスし、フレームバッファ用アドレスFA0
〜FA9の10ビットアドレスを生成する。またカラムアド
レスカウンタ2002を内蔵し、このカウンタの値をラッチ
したアドレスとマルチプレクサ2003でマルチプレクスし
てカラムアドレスの一部として使用することで、１メモ
リサイクルに数回のリード／ライトを行なうことが可能
となる。

ACRTCからの制御信号は、ラッチ2004で一旦ラッチされ
る。DRAW、MRDにより、描画リードサイクル、描画ライ
トサイクル、又は、表示サイクルかを判定する。DRAWが
ロウレベル、MRDがハイレベルの描画リードサイクルで
は、メモリコントロール2005により生成された、RAS、C
S、OEを出力し、メモリから描画データを読み出す。１
サイクル中に数回読み出されたデータは、入力データラ
ッチ2015で一旦ラッチされ、リードデータラッチ2016に
転送され、再度ラッチされる。このデータは、MA出力コ
ントロール2000により、ACRTCのデータ取り込みタイミ
ングに合わせて、MAD0〜MAD15のデータバスに出力され
る。

またDRAWがロウレベル、MRDがロウレベルの描画ライト
サイクルでは、メモリコントロール2005により生成され
た、RAS、CS、WEを出力し、メモリへ描画データを書き
込む。書き込み用の描画データは、カラムアドレスカウ
ンタ2002によりカウントアップされたアドレスに同期し
て、FD0〜FD7の出力段のマルチプレクサ2014でマルチプ
レクスされ、FD出力コントロール2013で作られたタイミ
ングで数回にわたり、メモリに分割して書き込まれる。

DRAWがハイレベル、MRDがハイレベルの時、表示リード
サイクルと判断する。１サイクル中で数回にわたり読み
だされたデータは、描画リードサイクルで使用した入力
データラッチ2015で一旦ラッチされる。その後、表示用
データラッチ2019に転送されラッチされる。４チップメ
モリ構成の場合は、MAD8〜MAD15からもデータが入力さ
れるため、マルチプレクサ2017によりマルチプレクスさ
れ、表示用データラッチ2019に転送される。このデータ
は、シフタ2020に転送され、ラッチコントロール20201
によりシフタ内のラッチ20202でラッチされる。このラ
ッチされたデータを、シフタクロック生成部20203で生
成されたクロックを用いて、マルチプレクサ20204でマ
ルチプレクスすることで、シリアルデータからパラレル
データに変換して、４ビットのビデオ信号を生成する。

このビデオ信号をスキュー回路2022でスキューさせ、AC
RTCからの制御信号と同期させる。このビデオ信号に対
し、カーソルブリンク2023でカーソルの重ね合わせや、
CSYNCを２分周した信号を用いて、マルチプレクサ2024
で各ビデオ信号のマルチプレクスを行なうことが可能で
ある。これらの処理を施されたビデオ信号は最後に、AC
RTCからのDISP信号によりマスク回路2025でマスクさ
れ、４ビットのデジタルビデオ信号として出力される。
ビデオマスクに使用した信号っをSHFTENとして出力す
る。また、ビデオ信号のマルチプレクスに使用したVSYN
Cの２分周信号をVSYNC/2として出力する。

アトリビュートコード内のBLINK2を使い、BL2IRQ出力部
2021でBL2IRQを生成する。

第５図は、使用メモリ個数の違いによるフレームバッフ
ァの接続方法を示したものである。第５図（ａ）の１チ
ップメモリ構成の場合は、MIVAC20のFD0〜FD3の４本の
データ端子と、フレームバッファ300のデータ端子を接
続して使用する。FD4〜FD7の端子は使用しない。この場
合、MIVAC20とフレームバッファ300間では、一度に４ビ
ットのデータを転送する。描画リードサイクルでは、MI
VAC20は４ビットのデータを４回読み出し、16ビットに
そろえてACRTC10へ転送する。描画ライトサイクルで
は、ACRTC10からの16ビットのデータを、時分割に４回
に分けてフレームバッファ300へ転送する。表示リード
サイクルでは、４ビットのデータを１メモリサイクルで
４回、あるいは２メモリサイクルで16回読み出し、それ
ぞれ16ビット、64ビットの表示データとして取り込む。

第５図（ｂ）の２チップメモリ構成の場合は、MIVAC20
のFD0〜FD7の８本のデータ端子を使用する。フレームバ
ッファ300のデータ端子とFD0〜FD3を接続し、フレーム
バッファ301のデータ端子とFD4〜FD7を接続して使用す
る。MIVAC20とフレームバッファ300、フレームバッファ
301間では、一度に８ビットのデータを転送する。描画
リードサイクルでは、MIVAC20は８ビットのデータを２
回読み出し、16ビットにそろえてACRTC10へ転送する。
描画ライトサイクルでは、ACRTC10からの16ビットのデ
ータを、時分割に２回に分けてフレームバッファ300、
フレームバッファ301へ転送する。表示リードサイクル
では、８ビットのデータを１メモリサイクルで４回、あ
るいは２メモリサイクルで16回読み出し、それぞれ32ビ
ット、128ビットの表示データとして取り込むことがで
きる。したがって、第５図（ａ）の場合よりもより高速
なCRTへの適用が可能になる。

第５図（ｃ）の４チップメモリ構成の場合は、フレーム
バッファ300、フレームバッファ301の接続は、第５図
（ｂ）の２チップの場合と同様であるが、残りの２チッ
プのフレームバッファ302、フレームバッファ303は、AC
RTC10とMIVAC20間のデータバスであるMAD0〜MAD15のう
ち、MAD8〜MAD15の上位８ビットに接続する。描画リー
ドサイクルでは、MIVAC20は16ビットのデータを１回で
読み出す。フレームバッファ300、フレームバッファ301
から読み出された８ビットのデータは、MIVAC20を経由
してMAD0〜MAD7に出力される。フレームバッファ302、
フレームバッファ303から読み出された上位８ビットの
データは、MIVAC20を経由せずに、直接MAD8〜MAD15のバ
スを通してACRTC10に転送される。描画ライトサイクル
では、ACRTC10からの下位８ビットのデータは、MAD0〜M
AD7を通してMIVAC20を経由し、FD0〜FD7に出力される。
上位ビットのデータは、MIVAC20を経由せずに、直接フ
レームバッファ302、フレームバッファ303へ転送され
る。表示リードサイクルでは、下位８ビットのデータ
は、FD0〜FD7を通して、また上位８ビットのデータは、
MAD8〜MAD15を通して１メモリサイクルで４回読み出
し、64ビットの表示データとしてMIVAC20に取り込まれ
る。

このモードでは、データバスを表示用データの入力に使
用するため、２メモリサイクルで16回の読み出し機能は
行なえないが、１メモリサイクルで４回の読み出しモー
ドで比較すると第５図（ａ）、第５図（ｂ）の場合より
も高速なCRTへの適用が可能である。

第６図は、各サイクルモードでのビデオ出力タイミング
を示したものである。ACRTC10には、メモリアクセスモ
ードとして、表示サイクルが連続するシングルアクセス
モード、高速描画が可能なデュアルアクセスモードがあ
る。MIVAC20では、これらのアクセスモードの他に、シ
ングルアクセスモードの表示サイクル２サイクル分を１
サイクルとして扱い、16回のメモリリードを行なう、2M
CYCモードを設けている。シングルアクセスモードで
は、最初の表示サイクルで取り込んだデータを次のサイ
クルで表示する。２回目のサイクルで取り込んだデータ
は３回目のサイクルで表示する。以後、これを繰り返
す。最後の表示サイクルで読み込んだデータは、次の描
画サイクルで出力することになるが、ACRTCのDISP信号
が表示サイクル期間のみ出力するため、MIVAC内部で、D
ISPの後ろを１サイクル伸ばしてマスク信号として使用
する。デュアルアクセスモードでは、最初の表示サイク
ルのデータを次の２サイクルに渡り出力する。そのた
め、DISPの後ろを２サイクル伸ばしてマスク信号として
使用する。2MCYCモードでは、16回のデータ読み出しを
２サイクルで行なうため、ビデオ出力も２サイクルに渡
り出力される。

第７図は、ACRTCが出力するアトリビュートコードの出
力タイミングを示したものである。アトリビュートコー
ドは、ユーザーが自由に定義できる情報である。アトリ
ビュートコードは、最後のリフレッシュ期間の2CLK、MC
YCが共にハイレベルである間に、ACRTCのMAD0〜MAD15、
MA16〜MA19に出力される。このアトリビュートコードを
取り込み、解読することで、MIVACの動作モードが設定
される。

第８図は、MIVACにおけるアトリビュートコードの設定
を示したものである。MIVACは、ユーザーが自由に定義
できるMAD0〜MAD7と、ACRTCで使用方法が決まっているM
A18、MA19を使用する。MAD0〜MAD3の４ビットで、表示
色、シフトレジスタのシフト量、アクセスモード、メモ
リの使用個数、DOTCLKの分周比を設定する。MAD4、MAD5
でカーソルの表示色を設定する。MAD6は、使用するメモ
リの深さを設定する。MAD7は、ビデオ出力をマルチプレ
クスするかしないかを設定する。MA18は、カーソルのブ
リンクを設定する。MA19は、BL2IRQ出力を設定する。

第９図は、第８図で示したMAD0〜MAD3の４ビットで定義
される、16の動作モードを示したものである。表示色、
シフトレジスタのシフト量、アクセスモード、メモリの
使用個数、DOTCLKの分周比は、16の動作モードの設定に
より、自動的に決まる。

（１）表示色（カラー／階調）は、１ビット／画素で表
されるモノクロ表示、２ビット／画素で表される４色表
示、４ビット／画素で表される16色表示が可能である。
１ビット／画素の場合は、メモリの１ワードには水平方
向に連続する16画素分の情報が記憶される。２ビット／
画素の場合は、メモリの１ワードには水平方向に連続す
る８画素分の情報が、４ビット／画素の場合は、メモリ
の１ワードには水平方向に連続する４画素分の情報がそ
れぞれ記憶される。

（２）シフトレジスタのシフト長は、４、８、16、32ビ
ットシフトが可能である。

（３）アクセスモードは、シングルアクセスモード、高
速描画が可能なデュアルアクセスモード、２メモリサイ
クルで16回の表示アクセスを行なう2MCYCモードをサポ
ートしている。モード０〜モード５までは、シングルア
クセスモードを使用し、モード６〜モードＣまでは、デ
ュアルアクセスモードを使用する。また、モードＤ〜モ
ードＦは、2MCYCモードを使用する。

（４）メモリの使用個数は、１、２、４個を使用する。
このメモリには、１サイクルで複数回のリード／ライト
が可能なスタティックカラムモードのようなメモリを使
用する。

（５）DOTCLKは、INCLKを１、２、４分周して生成す
る。この分周比は、各動作モードで決まっている。その
周波数から、各動作モードで使用できるCRTの画面構成
が決定される。

第10図は、各動作モードでの適用可能なDOTCLKの周波数
を示したものである。モード０、３、５、８、Ｂ、Ｄ、
Ｆは、分周比が１、すなわちINCLKと同じものがDOTCLK
として出力される。モード１、４、６、９、Ｃ、Ｅは、
分周比が２、モード２、７、Ａは、分周比が４のDOTCLK
が出力される。

第11図は、MAD4（CUR0）、MAD5（CUR1）で設定するカー
ソルの表示色を示したものである。

（１）CUR1、CUR0共に０の場合４ビットのビデオ出力すなわちVIDEOA〜VIDEODが全て０
となり、黒が表示される。

（２）CUR1が０、CUR0が１の場合４ビットのビデオ出力すなわちVIDEOA〜VIDEODが全て１
となり、白が表示される。

（３）CUR1が１、CUR0が０の場合４ビットのビデオ出力すなわちVIDEOA〜VIDEODの各ビッ
ト毎の色反転表示となる。

（４）CUR1、CUR0共に１の場合３ビットのビデオ出力VIDEOA〜VIDEOCの各ビット毎の色
反転表示となるが、VIDEODはそのまま表示される。

第12図は、MAD6（VMD）で設定する、使用メモリ素子の
深さを示したものである。VMDが０の場合、256k×4bit
のメモリを使用し、VMDが１の場合、1M×4bitのメモリ
を使用する。

第13図は、MAD7（MUXEN）で設定する、ビデオ出力をマ
ルチプレクスするかしないかを示したものである。MUXE
Nが０の場合は、マルチプレクスしない。MUXENが１でVS
YNC/2が０の場合は、マルチプレクスしない。MUXENが１
でVSYNC/2が１の場合は、VIDEOAにVIDEOCのデータが出
力され、VIDEOBにVIDEODのデータが出力される。この機
能は、主にカラーシャッターを用いた表示装置に用いら
れる。

第14図は、MA18（BLINK1）で設定する、グラフィックカ
ーソルの表示を示したものである。BLINK1が０の場合
は、カーソルを表示せず、BLINK1が１の場合は、カーソ
ルを表示する。

第15図〜第26図は、各動作状態における詳細なタイミン
グチャートを示す。

第15図は、メモリを１個使用した場合の描画リードサイ
クルのタイミングを、詳細に示したものである。

第16図は、メモリを２個使用した場合の描画リードサイ
クルのタイミングを、詳細に示したものである。

第17図は、メモリを４個使用した場合の描画リードサイ
クルのタイミングを、詳細に示したものである。

第18図は、メモリを１個使用した場合の描画ライトサイ
クルのタイミングを、詳細に示したものである。

第19図は、メモリを２個使用した場合の描画ライトサイ
クルのタイミングを、詳細に示したものである。

第20図は、メモリを４個使用した場合の描画ライトサイ
クルのタイミングを、詳細に示したものである。

第21図は、メモリを１個あるいは２個使用した場合の表
示リードサイクルのタイミングを、詳細に示したもので
ある。

第22図は、メモリを４個使用した場合の表示リードサイ
クルのタイミングを、詳細に示したものである。

第23図は、メモリを１個あるいは２個使用した場合の2M
CYCモードでの表示リードサイクルのタイミングを、詳
細に示したものである。

第24図は、DRAMのCSビフォアRASリフレッシュサイクル
のタイミングを、詳細に示したものである。リフレッシ
ュは水平同期信号HSYNCがロウレベルの期間に実行され
る。

第25図は、１、２、４分周でのDOTCLKの出力タイミン
グ、VSYNC/2の出力タイミング、VIDEOA〜VIDEODの出力
タイミング、SHFTENの出力タイミングを、それぞれ詳細
に示したものである。

第26図は、BL2IRQの出力タイミングを、詳細に示したも
のである。

第27図は、ACRTC10、MIVAC20、DRAM300〜303を用いて構
成した図形処理装置の構成例を示したものである。クロ
ック発振記80で作りだしたクロックを、MIVAC20のINCLK
として使用する。マイクロプロセッサ（第27図では図示
せず）とのインタフェースに外付け回路70を設け、ま
た、HSYNC、VSYNC用にCRTインタフェース回路60を設け
ている。

第28図は、NANDゲートを例に回路例を示す。バイポーラ
トランジスタとＮチャネルMOS、ＰチャネルMOSの各トラ
ンジスタを用いて構成されている。前段の論理を反映す
る部分には、低消費電力のCMOSを、後段の出力側にはバ
イポーラトランジスタを用いている。

第29図（ａ）〜第29図（ｃ）はMIVAC20がFA端子に出力
するアドレスの詳細を示したものである。第29図（ａ）
は１チップメモリの場合を、第20図（ｂ）は２チップメ
モリの場合を、第29図（ｃ）は４チップメモリの場合
を、それぞれ示す。第29図（ａ）〜第29図（ｃ）の破線
で囲んだ信号（NC0〜NC2及びWC0〜WC2）は、カラムアド
レスカウンタ2002で生成される。NC0〜NC2は１ワード内
のカウンタであり、各動作モードでこのうちの１〜２ビ
ットが用いられる。WC0〜WC2はワードのカウンタであ
り、表示アドレスの生成に用いられる。アドレスのビッ
ト番号が必ずしも連続していないのは、各動作モードで
のビットの共通化を図って、マルチプレクサ2003の回路
構成をできるだけ簡単にするようにしているためであ
る。

〔発明の効果〕

以上詳細に説明したように、本発明によれば、メモリの
データバス幅を小さくできる結果、図形処理装置を小型
化できるという効果がある。

【図面の簡単な説明】

第１図は本発明の１実施例を示す図、第２図、第３図
（ａ）、第３図（ｂ）はその構成要素であるMIVAC20の
端子説明図を、第４図はその内部構成図を、第５図は実
施例のより詳細な説明図を、第６図、第７図はその動作
説明図を、第８図〜第14図は動作モードの説明図を、第
15図〜第26図は詳細な動作タイミングチャートを、第27
図は実施例の詳細な回路構成図を、第28図はゲートの回
路構成図を、第29図（ａ）〜第29図（ｃ）はアドレス出
力の説明図を、それぞれ示す。 10……図形処理プロセッサ、20……MIVAC、30……フレ
ームバッファ、2014……マルチプレクサ、2015……入力
データラッチ、2016……リードデータラッチ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｇ０６Ｔ 1/60

Claims

【特許請求の範囲】

【請求項１】画像データを記憶するメモリと、所定の画像処理を実行し画像データを生成するデータ処
理手段と、上記メモリに記憶された画像データを出力する出力手段
と、上記データ処理手段の要求に応じて上記メモリと上記デ
ータ処理手段間のデータの転送を制御するメモリコント
ローラと、上記メモリと上記メモリコントローラ間に接続されｍ
（ｍは自然数）ビットのデータを並列に転送するための
ｍビット幅の第１のバスと、上記メモリコントローラと上記データ処理手段間に接続
されｎ（ｎは自然数、ｎ＞ｎ）ビットのデータを並列に
転送するためのｎビット幅の第２のバスとを備え、上記メモリコントローラは、上記第１のバスを介して順
次時分割で上記メモリから読み出された画像データを一
時記憶する記憶手段と、上記一時記憶された画像データをｎビット並列データと
して上記データ処理手段に供給するための手段と、上記一時記憶された画像データをシリアルデータに変換
し上記出力手段に出力するための変換手段と、を有することを特徴とする画像処理装置。
【請求項２】請求項１において、上記メモリコントロー
ラは上記データ処理手段から転送されるｎビットの画像
データを上記ｍビット幅の第１のバスに順次時分割で出
力するマルチイプレクス手段を有することを特徴とする
画像処理装置。
【請求項３】請求項１、又は、２において、上記メモリ
コントローラは上記データ処理手段から供給される上記
メモリをアクセスするための信号に対し複数回上記メモ
リをアクセスするためのアドレス信号を発生する手段を
有することを特徴とする画像処理装置。
【請求項４】請求項１、又は、２において、上記第１の
バスを介し上記メモリコントローラに転送される画像デ
ータは上記データ処理手段により指定さる上記メモリの
アクセス信号に基づき、転送単位時間内に上記メモリか
ら複数回順次時分割で読みだされることを特徴とする画
像処理装置。
【請求項５】請求項４において、上記メモリコントロー
ラに転送された画像データは上記転送時間単位の２倍以
上の時間内に、上記第２のバスを介して上記データ処理
手段に供給されることを特徴とする画像処理装置。
【請求項６】行アドレスと列アドレスとを用いてアクセ
スされ、画像データを記憶するメモリと、所定の画像処理を実行し画像データを生成するデータ処
理手段と、上記メモリに記憶された画像データを出力する出力手段
と、上記データ処理手段の要求に応じて上記メモリと上記デ
ータ処理手段間のデータの転送を制御するメモリコント
ローラと、上記メモリと上記メモリコントローラ間に接続されｍ
（ｍは自然数）ビットのデータを並列に転送するための
ｍビット幅の第１のバスと、上記メモリコントローラと上記データ処理手段間に接続
されｎ（ｎは自然数、ｎ＞ｎ）ビットのデータを並列に
転送するためのｎビット幅の第２のバスとを備え、上記メモリコントローラは、上記メモリから同一行アド
レス中の列アドレスの異なる複数の画像データを上記第
１のバスを介して順次時分割で読み出す手段と、上記読み出された画像データをｎビット並列データとし
て上記データ処理手段に供給するための手段と、上記読み出された画像データをシリアルデータに変換し
上記出力手段に出力するための変換手段と、を有することを特徴とする画像処理装置。
【請求項７】請求項６において、上記メモリコントロー
ラは上記データ処理手段から供給される上記メモリをア
クセスするための信号に基づき複数の列アドレスを順次
発生する手段を有することを特徴とする画像処理装置。