JPS5955525A - マイクロプロセツサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は外付けの主メモリを外部パスを介して使用する
マイクロプロセッサに関する。

〔発明の技術的背景とその問題点〕

マイクロプロセッサを備えた情報処理システムは一般に
第１図に示されるように構成されている。図中、１０は
マイクロプロセッサ、１１は主メモリ（以下、ＭＭと称
する）、１２はマイクロプロセッサ１０およびＭＭＩＩ
などを結合する外部パスである。マイクロプロセッサ１
０は外部パス１２を介してＭＭＩＩをアクセスする。こ
のようにマイクロプロセッサを備えた情報処理システム
では、ＭＭは外部パスを介してマイクロプロセッサに外
付けされて使用されるのが一般的である。これはマイク
ロプロセッサが一般に半導体素子より成るシングルチッ
プマイクロプロセッサであることが多く、この種のマイ
クロプロセッサ内に充分な容量のＭ　Ｍを設けることが
困難だからである。

ところでこの種のマイクロプロセッサの外部パスのパス
幅（ビット幅）は一般にその設計思想によって決定され
る。そこで、外部パスのパス幅が例えば３２ビツトに設
計されている場合、１回のメモリアクセスｆｉｌノ作で
３２ビツト分の情報が外部パスを介してマイクロプロセ
ッザ、ＭＭ間を転送される。したがってＭＭは１度に３
２ビツト分入出力できるメモリビットイ、１９成でなけ
ればならない。この場合、ＭＭをネト７成するメモリ素
子の容量によってＭ　Ｍ全体の最小メモリ容−ｊ８が決
定されてしまう。

一般にＭＭを構成するメモリ素子としては（価格面等の
配慮から）　ｄＲＡＭ　（ｄｙｎａｍｉｃ　ｔｙｐｅＲ
ＡＭ　）が用いられる。このｄＲＡＭは１ビツト×ｎＫ
Ｗ　（Ｋ＝１，０２４　、　Ｗ　：ワード）の構成をし
ている。したがって、例えば３２ビツトのパス幅の外部
パスに接続されるＭ　ＭをｄＲＡＭで構成する場合、ｄ
ＲＡＭを最低３２素子必要とする。

ｄ　ＲＡＭの容４Ａとしては例えば１６にビット、６４
にビット、２５６にビット、Ｉ　Ｍ　（Ｍ＝１．．０２
４Ｋ）ビットなどがある。このだめ上述の例で１６にビ
ットのｄＲＡＭを用いた場合ＭＭとしての最小メモリ容
量は１６にビットＸ３２＝６４ＫＢ（、Ｂ；バイト、Ｂ
＝８ビット）となる。このｄ　ＲＡＭの容量と外部パス
のパス幅とに対するＭＭの最小メモリ容量の関係を具体
的に示しだものが次の表である。

この表から明らかなように、例えばＭＭを構成するメモ
リ素子が１６　Ｋ　−ｄＲＡＭの場合、外部パスのパス
幅が８ビツトであればＭＭの最小メモリ容量は１６ＫＢ
となるが、もし外部パスのパス幅が３２ビツトであれば
尚該最小メモリ容量は６４ＫＢとなる。ところで、従来
のマイクロプロセッサでは前述の如く外部パスのパス幅
が決まっておシ、シたがって外付けのＭＭに何ビットの
ｄＲＡＭを用いるかによってＭＭの最小メモリ容量は上
記表に示される如く決定されてしまう０この状態を示し
たのが第２図（ａ）〜（Ｃ）のシステム構成図であり、
外部パスのパス幅がそれぞれ８ビツト、１６ビツト、３
２ビツトの例である。図中、２０ａ〜２０Ｃはマイクロ
プロセッサ、２１ａ〜２１ｃはＭＭ、　２２　ａ　〜２
２　ｃは外部パスである。第２図（ｂ）にはＭＭ２１ｂ
として第２図（ａ）のＭ　Ｍ　２１　ａの２倍のメモリ
容量が必蟹なことが模式的に示され、同じく第２図（ｃ
）にはＭＭ２１ｃとして第２図（ａ）のＭ　Ｍ　２１　
ａの４倍のメモリ容量が必要なことが模式的に示されて
いる。なお、ＭＭ２１ｇは１ビツト×ｎＫＷのｄ　ＲＡ
Ｍを８個用いて構成される。

このように外付けのＭＭを使用する従来のマイクロプロ
セッサを備えたシステムでは、外部パスのパス幅とＭＭ
に用いられるメモリ素子の容量とによってＭＭの最小メ
モリ容量が一義的に決定されてい／ζ。このため、上記
メモリ素子の容置が大写）ｄ、の場合、ＭＭの容置がシ
ステムに四求される性能上、例えば６４ＫＢで充分な場
合でも５１２ＫＢを最小メモリ容量とするような例が生
じてしまう。このとき、容量の小さなメモリ素子を使用
すればよいわけであるが、周知のようにメモリ素子の容
量（集積度）は時代の推移と共に増加の一途をたどるた
め、−計代前の集積度のメモリ素子を入手することは（
メーカが生産しなくなるので）不可能である場合が多く
問題であった。一方、メモリ素子の容量が増加するに併
って単位容量当りの価格が低下するため、大容量のメモ
リ素子を使用することは、特に高性能が要求されるシス
テムにおいては好都合であった。そこで、大容量のメモ
リ素子でＭＭを構成しながら、最小メモリ容量を必要以
上に増加させないで済み、性能および価格の面で各ユー
ザの要求が満たされるシステムが要望されていた。

〔発明の目的〕

本発明は上記事情に鑑みてなされたものでその目的は、
外部パスに接続して用いられるＭＭ（主メモリ）を構成
するメモリ素子として集積度の高い大容量のメモリ素子
を使用しても、ＭＭの最小メモリ容量を適切に設定でき
るマイクロ本発明は、外部パスのパス幅を必ずしも全部
使用し々くても済む構成とすることにより、外部パスに
接続されるＭＭ（主メモリ）を構成するメモリ素子数を
システムに要求される性能および価格に見合った適切な
個数とすることができるようにしたものである。

そこで本発明では、マイクログロセ、すにセレクト端子
を設け、当該セレクト端子を介して外部パスのパス幅の
りし必要とするパス幅（有効パスＩＱ＾）を指定する有
効パス幅設定情報が外部よりマイクロプロセッサに供給
されるようにしている。そして、マイクロプロセッサは
、上記有効パス幅設定情報で指定された外部パスの有効
パス幅と自プロセッサ内の内部パスのパス幅とにそれぞ
れ適合するように、外部パスの対応するパスラインと内
部パスとの間での情報入出力を行なうようになっている
。すなわち、マイクロプロセッサは、外部パスの有効パ
ス幅が内部パスのパス幅より小さい場合には、例えばメ
モリ読出しサイクルであれば、各ザイクル毎に外部パス
の対応するパスラインに読出される情報を保持しておき
、これら保持情報量が内部パスのパス幅に一致した段階
で、内部パスに一括送出するものである。

〔発明の実施例〕

以下、本発明の一実施例を図面を参照して説明する。第
３図はマイクロプロセ、すの本発明に直接関係する部分
の構成を示すものである。

図中、３０はセレクトビン３１　、３２を有するセレク
ト入力部である。セレクト入力部３０には２ビツトの有
効パス幅設定情報（以下、セレクト情報と称する）　Ｓ
ＥＬが外部より供給されるようになっている。このセレ
クト情報ＳＥＬは図示せぬＭＭ（主メモリ）が接続され
る例えば３２ビツト幅の外部パス３３の必要とするパス
幅（有効パス幅）を指定するもので、５ＥＬ−”０１”
で８ビツト、ＳＥＬ　＝　”　１０　”で１６ビツト、
５ＥＬ＝″１１”で３２ビツトをそれぞれ指定できる。

３４はセレクト入力部３０に供給されたセレクト情報Ｓ
ＥＬをデコードし、セレクト信号５ＥＬ８Ｈ５ＥＬＩ　
６．５ＥＬ３２のいずれか一つを出力スルテコーダ、３
５はバス接続コントロール回路（以下、ＢＣＮＴと称す
る）である。ＢＣＮＴ　Ｊ　５は外部パス３３およびグ
ロセッサ内部の例えば１６ビツト幅の内部パス３６に接
続されている。

第４図はＢＣＮＴ　３５の構成を示すもので、４１〜４
３はセレクタ機能および出力先切換機能を備えた双方向
のｒ’−ト回路である。Ｒ１−Ｒ４はラッチレジスタ（
以下、単にレジスタと称する）、４４はタイミングコン
トロール回路（以下、ＴＣＮＴと称する）である。ＴＣ
ＮＴ　４４は、デコーダ３４から出力されるセレクト信
号３ＥＬ８　　。

５ＥＬＩ　６　　ｇ　ｓｇｒ、３２およびファームウェ
ア部（図示せず）から供給されるタイミング信号Ｋ　、
　Ｌ。

リードライトモード信号ｍに応じてタイミング信号Ａ−
Ｈを出力するようになっている。タイミング信号に、Ｌ
はメモリリード、メモリライトに対応して発生されるも
のである。このタイミング信号にのタイミングはセレク
ト情報ＳＥＬがＳＥＬ　＝″’０１”、”１０”の場合
と５ＥＬ＝″１１＃の場合とで異なるよう罠なっている
。

これはタイミング信号りについても同じである。

なお、本実施例において、外部・々ス３３は８ビツト幅
のパスａ１〜ａ４の集まりとして管理される。

第５図はＴＣＮＴ　４４の構成を示すもので、５ｏ１は
フリップフロップ、例えばＴ形フリップフロッグ（以下
、Ｆ／Ｆと称する）である。Ｆ／／Ｆ′５０ノは初期状
態においてリセットされている。５０２〜５θ８は２つ
の入力信号のいずれか一方をリード／ライトモード信号
ＲＷＭに応じて選択出力するセレクタである。リード／
ライトモード信号部はＲＷＭ　＝″０＃のとき例えばメ
モリｎ売出しサイクルを示し、ＲＷＭ＝　”　１　”の
ときメモリ書込みサイクルを示しておシ、各セレクタ５
０２〜５０８は部製＝″０＃で図示上側の入力信号を選
択し、ＲＶ１１Ｍ＝　”　１”で図示下側の入力信号を
選択するようになっている。５０９，５１０はオアケ゛
−ト（以下、ＯＲと称する）、５１１〜５１９はアンド
ケ゛−ト（以下、Ａと称する）、５２０〜５２７は遅延
回路（以下、ＤＬと称する）である。ＤＬ５２０〜５２
２の遅延時間は’ｒｌ−Ｔ３であり、ＴＩ　＜Ｔ２　＜
Ｔｓ　となっている。また、ＤＬ５２．９，５２４の遅
延時間はＴ４　　ｐＴ５、ＤＬ５２５〜５２７の遅延時
間はＴ６であわ、’ｒ、＜：Ｔｓ（Ｔ６となっている。

次に本発明の一実施例の動作を第６図〜第８１ソ１のタ
イミングチャートを参照して盈、明する。

マス、マイクロプロセッサのセレクト入力部３０にＳＥ
Ｔ、＝”０１″のセレクト情報ＳＥＬが外部より供給さ
れているものとする。この場合、マイクロプロセッサの
内部では、以下に示すように外部バス３３が８ビット幅
として取り扱われる。

今、メモリ読出しサイクルにあるものとする。

この場合、論理゛０＃のり一ド／ライトモ〜ドＧｊ号Ｒ
〜■１および第６図に示されるようなタイミング信号Ｋ
が図示せぬファームウェア部からＢＣＮＴ　３５内のＴ
ＣＮＴ　４４に供給される。デコーダ３４は５ＥＬ−“
’　０１　”のセレクト情報をデコードして論理″１ｎ
のセレクト信号Ｓ　ＥＬ　８を出力する。この信号５Ｅ
Ｌ８はＢＣＮＴ　３５内のＴＣＮＴ４４に供給される。

ＴＣＮＴ　４４には信号５ＥＬ１６１ｓＥＬ３２も供給
されるが’Ｉ　５ＥＬ−”０１”の場合、いずれも論理
″０”である。

タイミング信号にはＴＣＮＴ　４４内のセレクタ５０２
に入力され、ＲＷＭ　＝　”　０”に応じてセレクタ５
０２から選択出力される。なお、セレクタ５０２にはＲ
ＷＭ　＝　”　１　”であるメモリ書込みサイクルにお
いてタイミング信号りが入力されるようになっており、
この信号りは闘−”ビのときだけセレクタ５０２から選
択出力される。

ＲＷＭ　＝　”　Ｏ”に応じてセレクタ５０２から選択
出力された信号には、５ＥＬ８−”　１　”の場合、Ａ
３１１を介してＦ／／Ｆ５０１に入力される。これによ
りＦ／Ｆ　ｓ　０１は信号にの最初の・ぐルスでセット
され、次のパルスでリセットされる（信号にの１パルス
が１回のメモリ読出しサイクルに対応している）。この
結果Ｆ／Ｆ　５０１のＱ、Ｑ出力は第６図に示される通
シとなる。Ｆ／Ｆ　５０１のＱ出力はセレクタ５θ３の
一方の入力端子に入力されると共に、ＤＬ５２５を介し
て他方の入力ｊ’ｌｊｉ“、１子に入力される。セレク
タ５θ、９はＲＷＭ＝°゛０”に応じてＦ／Ｆ″５θ１
のＱ出力を選択し、タイミング信号Ａ（第６図参照）と
して出力する。この信号Ａはダート回路４１に供給され
、とれにより、信号にの最初（奇数回）のパルスに応じ
て外部パス３３のパスａｌ上の（奇数回のメモリ読出し
サイクルにおける図示せぬ八（Ｍからの）読出しデータ
がダート回路４１からレジスタＲ１に出力される。

セレクタ５０２から選択出力された信号には、ＤＬ５２
０を介してセレクタ５０６の一方の入力端子に入力され
ると共に、ＤＬ５２４を介・して当該セレクタ５０６の
他方の入力端子に入力される。セレクタ５０６は既製二
″０″に応じてＤＬ５２０の出力すなわち信号Ｋが時間
ＴＩプどけ遅延した信号を選択出力する。この信号（セ
レクタ５０６の出力）はＦ／Ｆ　５０１のＱ出力が論理
″１″の期間Ａ３１５を通して０Ｒ５１０に供給され、
タイミング１１τ号Ｄ（第６シ１参照）として出力され
る。この信号りはレジスタＲ１に供給される。これによ
り信号りの立上りに応じて、すなわち信号にの１１↓初
（奇数回）の・ぐルスの立上シよす時間Ｔ１遅れだタイ
ミングで、パスａｌ上の（奇数回のメモリ洗出しサイク
ルにおける）読出しデータがレジスタＲ１にラッチされ
る（第６１シ１参照）。

Ｆ／Ｆ　５０１のＱ出力ｉ″］：　−Ｌ　Ｖフタ、５０
４　（７）一方の入力端子に入力されると共に、ＤＩ−
５２６を介して他方の入力端子に入力される。セレクタ
５０４はＲＷＭ−”　Ｏ”に応じてＦ／Ｆ　５　＋７１
の百出力を選択し、タイミング（＝３Ｂ（第６図参照）
として出力する。この信号Ｂけケ゛−ト回路４２に、ｇ
（給される。ところでセレクタ５０２から選択出力され
た信号Ｋ１１−１Ａ、５１．３にも供給される。

Ａ３１３は５ＥＬ８　＝　”　１　’のとき、すなわち
ＳＥＬ、６−８ＥＬ、　２＝　”　０”のとき、閉状態
となるので、Ａ３１３の出力は論理″０”と力る。この
Ａ５１３の出力（論理゛０＃）はＲＷＭ　＝　”　０　
”に応じてセレクタ５０５で選択されタイミング信号Ｃ
（第６図参照）として出力される。この信号Ｃはケ゛−
ト回路４２（および４１）に供給される。ダート回路４
２はＲＷＭ　＝　”　０　’においてＢ　＝　”　１　
”　、　Ｃ＝　”　Ｏ”の場合パスａ　１上のデータを
選択し、Ｂ−”ｔ　□　−，Ｃ−ＩＩ　Ｉ　ＩＩの場合
パスａ２上のデータを選択するようになっている。この
例では、信号にの２回目のパルス（偶数回のパルス）に
対応する偶数回のメモリ読出し・サイクルにおいて、Ｂ
＝”ｌ・、Ｃ＝・・０・となるだめ、バスａｌ上の（偶
数回のメモリ読出しサイクルにおける）読出しデータが
ケ゛−ト回路４２からレジスタＲ２に選択出力される。

セレクタ５０６の＞、１択出力、ずなわち信号Ｋが時間
Ｔ１７’とり遅延した信号はＦ／Ｆ　ｓ　ｏ　１のＱ出
力が論理″１”の期間Ａ３１６からタイミング（ｉＮ号
Ｆ；　（ｉＥ　６図参〇ｔ（、）として出力される。こ
のイ菖−けト〕はレジスタＲ２に供糺される。これによ
りイイけＥの立上りに応じて、ずなわら（＞７号にの２
回目（偶数回）のパルスの立上りより時間ＴＩ遅れだタ
イミングで、パスａｌ上の（偶数回のメモリ読出しサイ
クルにおける）読出しデータがレジスタＲ２にラッチさ
れる（第６図参照）。

セレクタ５０２から選択出力された信号には、ＤＬ５２
１を介してセレクタ５θ７の一方の入力端子にも入力さ
れると共に、そのまま他方の入力端子にも入力される。

セレクタ５０７はＲＷＭ　＝″０”に応じてＤＬ５２１
の出力すなわち信号Ｋが時間Ｔ２だけ遅延した信号を選
択出力する。この信号（セレクタ５θ７の出力）はＦ、
／Ｆ　ｓ　ＯＪのＱ出力が論理゛１”の期間Ａ３１８か
らタイミング信号Ｇ（第６図参照）として出力される。

この信号Ｇはダート回路４３に供給される。このダート
回路４３にはＡ３１９からタイミング信号Ｈも供給され
ている。Ａ３１９は５ＥＬ３２−”　１″のとき以外は
閉状態となっておシ、シたがって５ＥＬ８−Ｒ１”の本
実施例ではＨ＝″０″となる。ゲート回路４３は黒用−
″０″においてＧ＝″１”、　Ｈ＝　”　Ｏ’の場合、
レジスタＲ１、Ｒ２の各出力の連結情報（１６ビツト）
を選択出力し、Ｇ＝゛０”、Ｈ＝“°１″の場合、し・
クスタＲ３ｊＲ４の各出力の連結情報（１６ビツト）を
選択出力する。この例では、第６図に示されているよう
に、信号にの２回目（偶数回）のノＰルスに対応する偶
数回のメモリ読出しサイクルにおいてＧ＝”ｌ”、Ｈ＝
”Ｏ’となるため、レジスタＲ１＋Ｒ２の各出力の連結
情報すなわち連続する２回のメモリ読出しサイクルにお
ける（図示せぬＭＭからの）８ビツトの読出しデータの
連結情報（１６ビツト）がケ゛−ト回路４３から選択出
力される。この１６ビツトの情報は図示せぬ双方向ドラ
イバ／レシーバを介して１６ビツト幅の内部パス３６上
に送出される。

このようにＲＷＭ　＝″’０”、５ＥＬ＝”０１″の場
合、連続する２回のメモリ読出しサイクルにおいてＦ／
Ｆ　５０１をセット／リセットさせ、■ザイクルブＵに
レジスタＲ１またはレジスタＲ２！のいずれかとパスａ
ｌとの間で交互にパス接続を行なうことにより、１回目
のメモリ読出しサイクルでのパスａｌ上の読出しデータ
をレジスタＲ１にラッチし、２回目のメモリｍ出しサイ
クルでのパスａｌ上の読出しデータをＲ２にラッチする
ことができる。そして、パスａ１から取り込んだデータ
量が内部ノ々ス３６のビット幅に一致すると、すなわち
連続する２回のメモリ読出しサイクルの２回目のサイク
ルに対応する成る時点でレジスタＲ１１Ｒ２と内部パス
３６とがパス接続され、レジスタＲ１＋Ｒ２の各出力の
連結情報（１６ビツト）が内部・ぐス３６上に送出され
る。なお、ＲＷＭ　＝　”　１”（すなわちメモリ書込
みサイクル）で、５ＥＬ＝”Ｒ０１”の嚇合には、内部
パス３６上の書込みデータ（１６′ビツト）がバスａｌ
上に２サイクルにわけて８ビット単位で分割送出される
もので、上述の例と順序が逆になるだけであり、説明を
省略する。

以上の説明から明らかなように、５ＥＬ＝”０１″の場
合、マイクログロセ、すは３２ビツト幅の外部パス３３
のうちパスＩＬ１だけを有効とし、パスａ１〜ａ３を無
視するので、１ビツト×ｎＫＷのメモリ素子を８個用い
てＭＭを構成することができる。

次に、ＳＥＬ二″１０”の場合について、メモリ読出し
サイクル（ＲＷＭ　＝　”　Ｏ”）のときを例にとって
説明する。５ＥＬ＝”ＩＯ”の場合、デコーダ３４から
出力されるセレクト信号５ＥＬｓ　ｙＳＥＬ、　６．　
ＳＥＬ、　２はそれぞれ６θ”、′°１″。

′０＃となる。５ＥＬ８　＝″０″の場合、Ａ３１１は
閉状態となるため、Ｆ／Ｆ″５０１はリセット状態を保
っている。しだがりてＦ／Ｆ　５θ１のＱ。

石出力は第７図に示されるように常に“０″。

パ１”となっている。このため、タイミング信号Ａは常
にｌＩ　ＯＩ＋である（第７図参照）。まだ、ＳＥＬ！
１　＝″０″であることがらＡ３１２は閉状態となって
おり、したがってタイミング信号Ｂも常に０”となる（
第７図参照）。また、５ＥＬｔ　６＝　”　””（５Ｅ
Ｌ３ｚ　＝”　’”）のときＡ３１３は閉状態となる。

このため、セレクタ５０２から選択出力されたタイミン
グ信号にはに５１３、セレクタ５０５を介してタイミン
グ信号Ｃ（第７図参照）として出力される。この信号Ｃ
はケ゛−ト回路４１，４２に供給される。

ケ９−ト回路４ノはＲ關＝″０″においてＣ＝　”　１
　’の場合（Ａ＝”ｌ”でも同じ）ハスａ１上のデータ
を選択し、デート回路４２はＲＷＭ　＝　”　Ｏ”にお
いてＢ＝″Ｏ”、Ｃ＝”１”の場合パスｌＬｚ上のデー
タを選択する。

５ＥＬ１６　＝　”　１　”　（５ＥＬ３２　＝　”　
１　”　）のときＡ３１４は開状態となる。一方、Ａ３
１５はＱ＝″０＃のため閉状態となっている。このため
、セレクタ５０６の選択出力、すなわち信号Ｋが時間Ｔ
１だけ遅延した信号はＡ３１４を通り０Ｒ５１０からタ
イミング信号Ｄ（第７図参照）として出力される。また
、Ａ５Ｊ６はＱ−１″のため開状態となっている。この
ため、上記セレクタ５０６の選択出力はＡ３１６を通り
、タイミング信号Ｅ（第７図参照）として出力される。

この場合、信号り、Ｅは同一タイミングとなる。しかし
て、ダート回路４１．４２の選択出力はレジスタＲ１ｙ
Ｒ２に同時にラッチされる（ｍ７図参照）。

Ｑ＝”１”のときＡ３１８は開状態となる。

したがってセレクタ５０７の選択出力、すなわち信号Ｋ
が時間Ｔ２だけ遅延した信号はタイミング信号Ｇ（第７
図参照）としてＡ３１８から出力さね、る。一方、Ａ３
１９は５ＥＬ３２　”’　”　Ｏ’のために閉状間にあ
り、しだがってタイミング信号ＩＩは第７図に示される
ように常に０″である。ケ８−ト回路４３はＲＸ■４　
＝　”　Ｏ”においてＧ　＝　”　１”　Ｈ−１（０＃
の場合、レジスタＲ１ｐＲ２の各出力の連結情報、すな
わち１回のメモ’）　１Ｉ７ｔ、出しサイクルにおける
（図示せぬＭ　Ｍからの）１６ビツトの読出しデータを
選択出力する。

この１６ピツトの情報は図示せぬ双方向ドライバ／レシ
ーバを介して１６ビツト幅の内部パス３６十に送出され
る。

このようにＲ尉＝′０″、５ＥＬ＝”１０″の場合、各
メモ’Ｊ　”５ｉ℃出しサイクル毎にパスａｌ、とレジ
スタＲ，との間、およびパスａ２とレジスタＲｚとの間
でパス接続を行なうことにより、各メモリ読出しサイク
ルでのバスＡｉｐａ２上の読出しデータをレジスタＲ１
ｔＲ２に同時にラッチすることができる。そして、各サ
イクル毎にレジスタＲ１ｔＲ２と内部パス３６とがパス
接続され、レジスタＲ１＋Ｒ２の各出力の連結情報が内
部パス３６上に送出される。なお、メモリ書込みサイク
ル（杷瀾＝゛１”の場合）における動作は、上述の例と
データの流れが逆になるだけであり、説明を省略する。

以上の説明から明らかなように、５ＥＬ＝”　１０　”
の場合、マイクロ７０ロセツサは３２ビツト幅の外部ハ
ス３３のうちパスａｌｙａ２だけを有効とし、・々スＩ
Ｌ３　　＊、ｌ’４を無視するので、１ビツトＸｎＫＷ
のメモリ素子を１６個用いてＭＭを構成することができ
る。

次に、５ＥＬ＝　”　１１　”の場合について、メモリ
読出しサイクル（ＲＷＭ＝”Ｏ’）のときを例にとって
説明する。５ＥＬ−”１１”の場合、デコーグ３４から
出力されるセレクト（ｉＴ号５ＥＬ８゜５ＥＬ１．　、
５ＥＬ３２はそれぞれ′０″　　＋１　Ｑ　ｎ。

１＃と々る。５ＥＬ８＝ＮＯ″の場合、前述したように
Ｆ／Ｆ　ｓ　０７はリセット状態を保っており、そのＱ
、Ｑ出力は第８図に示されるように常に０″、″′１″
となっている。まだ、タイミング信号Ａ、Ｂについても
前述したように常に０”となっている（第８図参照）。

まだ、５ＥＬ３２＝″１”のとき、前述しだ５ＥＬ１６
−”１　’のときと同様にＡ３１３は開状態となる。こ
のためセレクタ５０２から選択出力されたタイミング信
号Ｋ（１″］：Ａ　５１　ｓ、セレクタ５０５を介して
タイミング信号Ｃ（第８図参照）として出力される。こ
の信号Ｃはケ゛−ト回路４１．４２に供給される。これ
によシ、前述したＳＥＬ二″１０″の場合と同様に、ダ
ート回路、ｔｌ、４２ｒｄパスａｌ）Ａ２上のデータを
それぞれレジスタＲ１１Ｒ２に選択出力する。

５ＥＬ３２＝”１”のとき、前述しだ５ＥＬ１６＝″Ｉ
Ｈのときと同様にＡ３１４．５１６は開状態、Ａ３１５
は閉状態となる。しだがって、セレクタ５０６の選択出
力、すなわち信号Ｋが時間ＴＩだけ遅延した信号がタイ
ミング信号り、Ｅ（第８図参照）としてＯＲ５１０、Ａ
３１６から出力される。寸だ、５ＥＬ３２＝″１”のと
き、Ａ３１７も開状態となる。これにより、上記セレク
タ５０６の選択出力、すなわち信号Ｋが時間ＴＩ　だけ
遅延した信号がタイミング信号Ｆ（第８図参照）として
Ａ３１７から出力される。この信号ＦはレジスタＲ：ｌ
＋Ｒ４に供給される。

レジスタＲ３＋Ｒ４は図示せぬ双方向ドライバ／レシー
バを介してパスａ３ｙ１１４に接続されている。まだ、
信号り、ＥはレジスタＲ１ｙＲ２に供給される。これら
信号Ｄ−Ｆは同一タイミングとなっており、パスａｌ−
ａ４上の情報はレジスタＲ１〜Ｒ４に同時にラッチされ
る（第７図参照）。

Ｑ＝″１″のときＡ３１８は開状態となる。

したがってセレクタ５０７の選択出力、すなわち信号Ｋ
が時間Ｔ２だけ遅延した信号はタイミング信号Ｇ（第８
図参照）としてＡ３１８から出力される。また、５ＥＬ
３！＝″′１″のときＡ３１９は開状態にある。しだが
って、セレクタ５０８の選択出力（ＲＷＭ　＝　”　０
”の本実施例の場合、信号ＫがＤＬ５２２によって時間
Ｔ３遅延された信号）がタイミング信号Ｈ（第８図参照
）としてＡ３１９から出力される。これらタイミングが
時間Ｔ３−Ｔ２だけ異なる信号Ｇ、Ｈはケ８−ト回路４
３に供給される。ダート回路４３はＲ關＝”′０　″に
おいてＧ＝″１　”　、　Ｈ−０”の場合、レジスタＲ
１，Ｒ２の各出力の連結情報、すなわち１回のメモリ読
出しサイクルにおけるパス１１１ｐａｚ上の読出しデー
タ（１６ビツト分）を選択出力する。そして、時間Ｔ３
−Ｔ２を経過するとＧ＝”Ｏ”、）（＝”１”となるだ
め、ダート回路４３はレジスタＲ３、Ｒ４の各出力の連
結情報、すなわち−上記１回のメモリｎ’７ｔ１出しサ
イクルにおけるパスｌ１３＋ｌＬ４上の読出しう′−タ
（１６ビツト分）を選択出力する。

これら時間Ｔ３　　＋２の間隔てケ゛−ト回路４３から
順に選択出力される１６ビツトの情報は図示せぬ双方向
ドライバ／レシーバを介して１６ビツト幅の内部パス３
６上に送出される。

コノヨウＫＲＷＭ＝　”　０　″、５ＥＬ＝　”　１１
　”ノ場合、各メモリ読出しサイクル毎にパスａ１とレ
ジスタＲ１との間、パスａ２とレジスタＲ２との間、パ
スｌＬ３　とレジスタＲ３との間、およびパスａ４とレ
ジスタＲ４との間でバス接続を行なうことにより、各メ
モリ読出しサイクルでのパスａ！〜ａ４上の読出しデー
タをレジスタＲ，−Ｒ４に同時にラッチすることができ
る。

そして各サイクル毎に、まずレジスタＲＩ＋Ｒ２と内部
パス３６とがパス接続され、レジスタＲ１ｐＲ２の各出
力の連結情報が内部パス３６上に送出される。そして、
時間’ｒ、、−Ｔ２後にレジスタＲ３＋Ｒ４と内部パス
３６とがバス接続され、レジスタＲ，ｊＲ４の各出力の
連結情報が同じく内部パス３６上に送出される。

なお、前記実施例では、バス接続をコントロールするだ
めの各種タイミング信号Ａ　−ＨがＴＣＮＴ　４４（ハ
ードウェア）によって出力されるものとして説明したが
、タイミング信号に、Ｌと同様にファームウェア部によ
って出力されるものであってもよい。また、内部パス、
外部パスの・ぐス幅など前記実施例に限定されないこと
は勿論である。

〔発明の効果〕

以上詳述したように本発明によれば、外部パスに接続し
て用いられるＭＭ（主メモリ）を構成するメモリ素子と
して集積度の高い大写鼠のメモリ素子を使用しても、Ｍ
Ｍの最小メモリ容量をシステムに要求される性能および
価格に合せて適切に設定できる。

【図面の簡単な説明】

第１図はマイクロプロセッサを備えた一般的な情報処理
システムの要部のシステム構成図、第２図（ａ）〜（Ｃ
）は従来のマイクロプロセッサを備えた情報処理システ
ムにおける外部パスのパス１１１’ｉｊとＭＭ（主メモ
リ）の最小メモリ各隅との関係を示すシステム構成図、
第３図は本発明のマイクロプロセッサの一実施例を示す
要部のブロック図、第４図は上記実施例におけるＢＣＮ
Ｔ（パス接続コントロール回路）の構成を示すブロック
図、第５図は上記パス接続コントロール回路内のタイミ
ングコントロール回路の回路構成図、第６図〜第８図は
動作を説明するだめのタイミングチャートである。 ３１．３２・・・セレクトビン、３３・・・外部バス、
３５・・・ハス接続コントロール回路（ＢＣＮＴ　）、
３６・・・内部パス、４１〜４３・・・ケ゛−ト回路、
４４・・・タイミングコントロール回路（ＴＣＮＴ　）
、Ｒ，−Ｒ４・・・ラッチレジスタ。 出願人代理人　　弁理士　鈴　江　武　彦第５図 第６図 ｒｊ：Ｊ哲仄ス３針：にも、 第７図

Claims (1)

【特許請求の範囲】
1. 外部パスを介して主メモリを使用するマイクロプロセッ
   サを備えだ情報処理システムにおいて、上記外部パスの
   パス幅のうちの有効パス幅を指定する有効パス幅設定情
   報が外部から供給されるセレクト端子と、このセレクト
   端子に供給される上記有効パス幅設定情報で指定された
   上記外）１１しぐスの有効パス幅に対応するパスライン
   」二の情報才だは自フ０ロセッザ内の内部パス上の１６
   報を１６報転送先である当該内部パスのパス幅寸たは」
   二記外部パスの有効パス幅に適合するように分割もしく
   は連結して当該情報転送先に転送する手段とをＪ−Ｊ、
   備することを特徴とするマイクロプロセッサ。