JPS61502565A - 動的バスサイジングを有するデ−タプロセツサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 動的パスサイジングを有する データプロセッサ 関連量、願に対するクロスリファレンス関連主題は１９８４年６月　日付で出願 され、その譲受人に譲渡されている発明者ディピッドＳ、マザーソール（Ｄａｖ ｉｄ　Ｓ、　Ｍｏｔｈｅｒｓｏｌｅ　）　ｐジエイ・アレン＋　ハートピッグセ ｙ　（Ｊａｙ　Ａｌｅｎ　Ｈａｒｔｖｉｇａａｎ）およびロバートＲ。

トンプソン（Ｒｏｂｅｒｔ　Ｒ，Ｔｈｏｍｐｓｏｎ　）の１多重バスサイと題す る米国特許出願第５Ｃ−０５４２１号に開示されている。

発明の分野 本発明は、一般的にはデータプロセッサに関するものであり、更に詳しく云うと 相異なるデータボートサイズを有するシステム資源と通信することができるデー タプロセッサに関する。

発明の背景 一般的に云うとデータプロセッサは同じ通信バスを用いて相異なる種類のシステ ム資源のすべてと通信する。例えば、データプロセッサは同じ通信バスを用いて 一部メモリと二次メモリの両方と通信する。同様に同じ通信バスが入出力制御装 置およびそれと類似した装置と通信するのに用いられる。特定のシステムにおい てデータポートサイズが合わないために現存する共通の通信バスを使用できない 資源と通信する必要がある場合には、プロセッサのパスと資源のパスとのデータ 転送をバッファリングするためにインタフェースアダプタを用いなければならな い。システムに追加回路を付加する以外に、インタフェースデバイスはデータプ ロセッサがそのような各転送に対する特定の指令を与えることを要求する。

発明め要約 従って、本発明の目的は、ボートサイズの公倍数である通信バスを用いて、相異 なるデータポートサイズを有する複数のシステム資源のうちのどれとも通信でき るパスコントローラを有するデータプロセッサを提供することである。

更に一般的に云うと、本発明の目的は、ボートサイズの公倍数である通信バスを 用いて、相異なるデータポートサイズ含有する複数の利用可能なパススレーブの うちのどれとも通信する任意のバスマスタにおける能力を提供することである。

これらの、およびその他の目的は、相異なるボートサイズの各々を収容する（　 ａｅｅｏｍｏｄａｔｅ　）する大きさに決められている通信バスを用いて、複数 の相異なるデータポートサイズのうちの任意の１つを有する記憶装置と通信する ように適合されているデータプロセッサにおいて達成される。好ましい形におい ては、データプロセッサは、 記憶装置にストローブ信号を与え、通信バスを用いてオペランドが通信されるこ とを示す第１論理回路と、ストローブ信号に応答して記憶装置によって与えられ た肯定応答信号を受信し、記憶装置が相異なるボートサイズのうちの選択された １つに対応する通信バスの一部を用いてデータプロセッサとオペランドを通信す る準備ができていることを示す第２論理回路と、選択されたボートサイズに対応 する通信バスの部分を用いて、オペランドを完全に通信するのに必要なだけ多数 の選択されたボートサイズの装置においてデータフロセッサと記憶装置との間で オペランドを通信する第３論理回路を含む。

更に一般的な意味においては、本発明は相異なるボートサイズの各々を収容する 大きさに決められている通信バスを用いて、複数の相異なるボートサイズのうち の任意の１つを有するパススレーブと通信するように任意のバスマスタを適合さ せるのに用いてもよい。

この一般的な形では、バスマスタは、 パススレーブにストローブ信号を与え、オペランドが通信バスを用いて通信され ることを示す第１論理回路と、 ストローブ信号に応答してバススレーブによって与えられた肯定応答信号を受信 し、パススレーブが相異なるボートサイズのうちの選択された１つに対応する通 信バスの一部を用いてバスマスタと通信する準備ができていることを示す第２論 理回路と、選択されたボートサイズに対応する通信バスの部分を用いて、オペラ ンドを完全に通信するのに必要なだけ多数の選択されたボートサイズの装置にお いてバスマスタとパススレーブとの間でオペランドを通信する第３論理回路を含 む。

図面の簡単な説明 第１図は、本発明により作られたバスコントローラを有するデータプロセッサの ブロック図である。

第２図は、第１図のデータプロセッサのアドレスバスインタフェースのブロック 図である。

第３図は、第２図のアドレスバスインタフェースのＡＯおよびＡ１インタフェー スのブロック図である０第４図は、第３図のＡＯ／　ＡＸインタフェースのアド レス復元部分の詳細な概略図である。

第５図は、第３図のＡＯインタフェースの詳細な概略図であり、Ａ１インタフェ ースも同じである。

第６図は、第２図のアドレスバスインタフェースのＡ２〜Ａ１６インタフエース のブロック図である。

第７図は、第２図のアドレスバスインタフェースのＡ１７〜Ａ３２インタフエー スのブロック図である。

第８図は、第６図のＡ２インタフェースの詳細な概略図であシ、Ａ４．　Ａ６． 　Ａ８．　ＡＩＯ，Ａ１２．　Ａ１４．　Ａ１６．　Ａ１８゜Ａ２０．　Ａ２２ ．　Ａ２４．　Ａ２６．　Ａ２８．　Ａ３０およびＡ３２　も同じである。

第９図は、第６図のＡ３インタフェースの詳細な概略図であり、Ａ５．　Ａ７． 　Ａ９．　Ａ１１．　Ａ１３．　Ａ１５．　Ａ１７．　Ａ１９゜Ａ２１．　Ａ２ ３．　Ａ２５．　Ａ２７．　Ａ２９およびＡ３１も同じである。

第１０図は、第１図のデータプロセッサのデータバスインタフェースのブロック 図である。

第１１図は、第１０図のデータバスインタフェースの内部データバスプリチャー ジ部分の詳細な概略図である。

第ｎ図は、第１０図のデータバスインタフェースの入力割込許可部分の詳細な概 略図である。

第１３図は、第１０図のデータバスインタフェースのＤＯ〜Ｄフィンタフエース のブロック図である。

第１４図は、第１３図のＤＯ〜Ｄフィンタフエース用の制御部の詳細な概略図で ある。

第１５図は、第１θ図のデータバスインタフェースのＤ８〜Ｄ１５インタフェー スのブロック図である。

第１６図は、第１５図のデータバスインタフェースのＤ８〜Ｄ２３インタフェー ス用の制御部のブロック図である。

第１７図は、第１６図のデータバスインタフェースのＤ８〜０１５インタフェー ス用の制御部の詳細な概略図である。

第１８図は、第１６図のデータバスインタフェースのＤ１６〜Ｄ２３インタフェ ース用の制御部の詳細な概略図である。

第１９図は、第１０図のデータバスインタフェースのＤ１６〜Ｄ２３インタフェ ースのブロック図である。

第に図は、第１０図のデータバスインタフェースのＤ２４〜Ｄ３１インタフェー スのブロック図である。

第２１図は、第ｎ図のデータバスインタフェースのＤ３１インタフェースの詳細 な概略図であり、他のインタフェースＤｏ　−Ｄ３０のすべては同じである。

第ｎ図は、第に図のＤ２４〜Ｄ３１インタフェースの制御部の詳細な概略図であ る。

第コ図ハ、第１図のデータプロセッサのバスコントローラのブロック図である。

　。

第２４図は、第ｎ図のバスコントローラのサイズ制御部の詳細な概略図である。

第ｎ図は、第ｎ図のバスコントローラのバイトラッチ制御部の詳細な概略図であ る。

第２６図は、第ｎ図のバスコントローラの次の１ドレ。

ス制御部の詳細な概略図である。

第ｎ図は、第ｎ図のバスコントローラのデータアドレスバッファの詳細な概略図 である。

第四図Ｕ、第２３図のバスコントローラのマイクロシーケンサのブロック図であ る。

第四図は、第四図のマイクロシーケンサのデータサイズ入力シンクロナイザの詳 細な概略図である。

第（９）図は、第ｎ図のマイクロシーケンサの終了制御部の詳細な概略図である 。

第３１図は、第四図のマイクロシーケンサの状態制御部の詳細な概略図である。

第β図は、第四図のマイクロシーケンサのスタートバスサイクル制御部の詳細な 概略図である。

発明の説明 第１図には中央処理装置（ＣＰＵ）１２．バスコントローラ１４．アドレスバス インタフェース１６　、データバスインタフェース１８および記憶装置美を含む データプロセッサｌＯが示されている。一般的に云うと、ＣＰＵ１２はユーザ指 定順序の命令を実行し、それらの命令の各は１つ又は複数の１６ビツトワードか らなる。これらの命令の各々は適当が順序で記憶装置から読出されなければなら ない。そのような各命令を実行する過程においットロングワードについて指定さ れた動作を行うことを要求されるかもしれない。これらのデータオペランドの大 部分は記憶装置から読出され、又は記憶装置に書込まれなければならない。ロン グワード動作に関して最適性能を保証するために、ＣＰＵ１２には支ビットデ− タボートが具えられている。他方、記憶装置がＣＰＵ１２のデータボートより小 さいデータボートを有することが有利（又は不可避）であるかもしれない。たと えばこれらのボートサイズが同じでも、ＣＰＵ１２によって要求されるオペラン ドは、その特定の記憶装置のデータボートと均等にアライン（息１ｉｇｎ）ｌ、 ていない記憶装置回内のアドレスにあるかもしれない。オペランドミスアライン メント（ｍｉｓａｌｉｇｎｍｅｎｔ　）又はＣＰＵ　１２および記憶装置銀のボ ートサイズ間の何らかの不一致に関係なく、ＣＰＵ１２と記憶装置器との間で要 求されたデータ又は命令オペランドを実際に転送する場合にアドレスバスインタ フェース１６おヨヒｆ−１ハスイア／７エース１８の作業を調整するのはバスコ ントローラ１４の責任である。

一般的に云うと、ＣＰＵ　１２はＯＰｅｒａｔｉｏｎ−ＰＥＮＤｉｎｇ（動作依 存）信号（０ＰＰＥＮＤ　）をバスコントローラ１４に実行する（　ａｓｓｅｒ ｔ）することによってオペランド転送を要求する。同時に、ＣＰＵ　１２はＲｅ ａｄ／Ｗｒｉｔｅ−ＲｅＱｕｓｇｔ　（読出／書込要求）信号（ＲＱＲＷ）を与 えてオペランド転送の指示を示し、Ｒｅ　Ｑｕｅｓｔ＠ｄ−８ｉｚ・　（要求さ れたサイズ）信号（☆ＲＱＳ　［０：　１　）　）を与えて転送されるオペラン ドのサイズを示す。ＣＰＵ　１２はまた！ビットアドレス（Ａ（０：３１））を 与え、オペランドはそのアドレスへ、又はそのアドレスから諺ビット内部アドレ スバス（☆ＩＡＢ［０：３１）　）により転送される。

こ＼ではＣＰＵ１２がオペランド書込みを要求したとすると、バスコントローラ １４は簡潔に５ｔａｒｔ−ＯＰｅｒａｎｄ　−ＣＹｅｌｅ（オペランドサイクル 開始）信号（５ＯＰＣＹ　）を実行Ｋ　移Ｌ　（ａｓａｅｒｔ　）アドレスバス インタフェース１６に対しオペランドアドレスを”ＩＡＢでラッチするように指 示する。同時に、バスコントローラ１４は３状態信号（☆ＴＲｌ５ＴＡＴＥ　） を否定し、インタフェース１６がそのアドレスを！ビット外部アドレスバス（Ａ ＤＤＲＥＳＳ−ＢＵＳ　）で記憶装置に転送できるようにする。しばらくしてか らバスコントローラ１４はアドレスストａ−プ信号（”Ａｓ）を記憶装置に実行 し、有効なオペランドアドレスがＡＤＤＲＥｓｓＢＵｓ上あることを示す。

次にパスコンドロー　−）　１４はＤａｔａ−Ｏｕｔｐｕｔ−Ｂｕｆｆｅｒ−ｔ ｏ−Ｉｔ＋ｔｅｒｎａｌ−Ｄａｔａ−Ｂｕ＠（データ出力バッファー内部データ バス）信号（ＤＯＢＩＤＥ　）信号を実行に移し、ＣＰＵ　１２に対しオペラン ドを！ビット内部データバス（ＩＤＢ［Ｏ：３１〕）でデータバスインタフェー ス１８へ与えるよウニ指示する。バスコントローラ１４はまたＤＡＴＡＢＵＳに 置かれるオペランドのサイズを示すＣＵＲｒｅｎｔ−８ｉｚｅ　（現在のサイズ ）信号（☆ＣＵＲ８ＣＯ：　１　）　）　、　ＡＤＤａｇｓｓｎｕｓ上のアドレ スの２つの低位アドレスビットＡＯおよびＡ１に対応するＤＡＴＡ−ＡＤＤｒｅ ｓｓ　（データアドレス）信号（ＤＡＴＡＡＤＤ　［０：　１　］　）およびＲ Ｗ信号の現在の状態に対応するＣＵＲｒｅｎｔ−Ｒｅａｄ−Ｗｒｉｔｅ　（現在 の読取／書込）信号（☆ＣＵＲＲＷ　、　ＣＵＲＲＷ）　信号をデータバスイン タフェース１８に与える。

図示されている形において、ＩＤＢは４バイトに区分されており、ＩＯは内部デ ータピッ）Ｄ３１〜Ｄ２４からなり、工１は内部データビットＤ２３〜０１６か らなり、工２は内部データビットＤ１５〜Ｄ８からな５、Ｉ３は内部データビッ トＤ７〜ＤＯからなっている。転送されるオペランドのサイズに応じて、これら の内部バイトは外部データバスに選択的に結合されなければならず、その外部デ ータバスもまた４バイトに区分されておシ、ＥＯは外部データビットＤ３１〜Ｄ ２４からな、Ｉ５　、Ｅｌは外部データビットＤ２３〜Ｄ１６からなｆｉ　、Ｉ ２は外部データビットＤ１５〜Ｄ８からな５、Ｉ３は外部データビットＤ７〜Ｄ Ｏからなっている。

現在のオペランドサイズ（”ＣＵＲ８［０：１１］　）および現在のオペランド アドレス（ＤＡＴＡＡＤＤ　（０：　１　）　）に応じて、データバスインタフ ェース１８はＩＡＢ上の利用できるバイトを下記のようにＤＡＴＡＢＵＳ上の適 当なバイトに与える。

ＣＵＲ８ＤＡＴＡＡＤＤ　ＤＡＴＡＢＵＳｏ　１　０　１　ＥＯＥＸＥ２Ｅ３ ０　０　０　０　ｌ０ＩＩＩ２Ｉ３ ０　０　０　１　ｌ０ＩＯＩＩＩ２ ０　０　１　０　ｌ０ＩＩＩＯ１１ ００１１ｌ０ＩＯＩＩＩ０ ０　１　ｘ　ｘ　Ｉ３　Ｉ３　Ｉ３　Ｉ３１　０　ｘ　ＯＩ２　Ｉ３　Ｉ２　Ｉ ３１　０　ｘ　Ｉ　Ｉ２　Ｉ２　Ｉ３　Ｉ２１　１　０　０　Ｉｆ　Ｉ２　Ｉ３ 　ｉｏｌ　１　０　ｔ　ＩＩＩＩＩ２Ｉ３ １　１　１　０　ｌｌｌ２ＩＩＩ２ １　１　１　１　ＩＩ　Ｉｌ　Ｉ２　ＩＩ但し、小文字のｉは要求された接続で はなく便宜上の接続を示す。データバスインタフェース１８がＤＡＴＡ−ＢＵＳ 上にオペランドを設定するのに十分な時間を持った後に、バスコントローラ１４ はデータストローブ信号（”ＤＳ）を実行に移し、ＤＡＴＡＢＵＳ上のオペラン ドが有効であることを記憶装置銀に知らせる。

アドレス−ストローブ（”Ａｓ）を受けとると、記憶装置銀はＡＤＤＲＥＳＳＢ ＵＳ上のアドレスを復号する。もしそのアドレスがその特定の記憶装置銀に対す るアドレス範囲内にあることが決定されると、記憶装置銀はオペランドをラッチ する用意をする。このことを最もよ〈促進するために、、記憶装置型はそのデー タボートをＤＡＴＡＢＵＳに接続させているので、記憶装置型のデータボートの 高位パイ）　（００）は下記のようにＤＡＴＡＢＵＳの高位バイト（ＥＯ）とア ライン（ａｌｉｇｎ）される。

データボート　ＥＯＥＩ　Ｅ２　Ｅ３ 従ってデータストローブ（☆ＤＳ）を受信すると、記憶装置加はすべてのオペラ ンドサイクルの第１バスサイクルの期間中にはオペランドの少なくとも高位部分 を常にラッチすることができる。オペランドのそれぞれの部分を連続的に捕獲（ ｅａｐｕｔｕｒｅ　）　した後に、記憶装置加はオペランド転送に肯定応答する Ｄａｔａ−ｔｒａｎｓｆａｒ−ａｎｄ−８ｉｚｅ−ＡＣＫｎｏｗｌｅｄｇｅ　（ データ転送およびサイズ肯定応答）信号（”ＤＳＡＣＫ（０：１１）を与える。

しかし、更に”ＤＳＡＣＫ信号はまた下記のようにその特定の記憶装置加のデー タボートのサイズを示す。

ＤＳＡＣＫ　データボート ０１　０幅 ００（バスサイクル　未完了） ０１　８ビツト １０１６ビツト １１！ビツト 既知のオペランドサイズ（Ｓ（０：１））およびＣＵＲ−ｒｅｎｔ−ＡＤｄｒｅ ＋ｓｓ　（☆ＣＵＲＡＤ　［０：　１　］　）およびボートのサイズ（☆ＤＳＡ ＣＫ　（０：　１　］　）を用いて、バスコントローラ１４は下記のようにまだ 受信されていないオペランドの残シの部分がもしあればそのサイズを決定できる 。

現　在　復　帰　２　次のサイクル ０１００　０　０：ｘｘｉ ｏｔｏｏ　０　１　：ｘｘｙ ｏｌｏｏ　１　０：ｘｘｙ Ｇｌｏｏ　１　１：ｘｘｙ ｏｌｏｌ　０　０：ｘｘ　１ ０１０１　０　１：ＸＸ７ ０１０１　１　０：ｘｘｙ ｏｔｏｔ　１　１　：　ｘｘｙ ｏｌｌｏ　０　０：ｘｘｉ ｏｌｌｏ　０　１：ｘｘｙ ｏｌｌｏ　１　０：ｘｘ７ ０１１０　１　１：ｘｘｙ ｏｌｌｌ　０　０：ｘｘｉ ｏｌｌｌ　０　１：ｘｘｙ ｏｌｌｌ　１　０　：　ｘｘｙ ｏ　１　１　１　１　１　：　ｘ　ｘ−１１０００００：ｘｘ　１ １０００　０　１　：０１ｎ １０００　１　０　：　ｘｘｙ ｌｏｏｏｌにｘｘｙ １００１　０　０：ｘｘｉ ｌｏｏｌ　０　１　：０１ｎ １００１　１　０　：０１ｎ １００１　１　１　：ｘｇｙ ｌｏｌｏ　０　０：ｘｇｉ ｌｏｌｏ　０　１　：０１ｎ １０１０　１　０：ｘｘｙ ｌｏｌｏ　１　１　：ｘｘｙ ｌｏｌｌ　０　０：ｘｘｉ ｌｏｌｌ　０　１　：０１ｎ １０１１　１　０：０１ｎ １０１１　１　１　：０１ｎ １１００　０　ｏ　：ｘｘ’１ 現　在　復　帰　・　次のサイクル ｔｔｏｏ　Ｏ１：１０ｎ １１００　１　０：０１ｎ １１００　１　１：ｘｘｙ ｌｌｏｌ　０　０：ｘｘ　１ １１０１　０　１：１０ｎ １１０１　１　０：１０ｎ １１０１　１　１　：ｘｘｙ ｌｌｌｏ　０　０　：　ｘｘ　１ １１１０　０　１：１０ｎ １１１０　１　０：０１ｎ １１１０　１　１：０１ｎ １１１１　０　０：ｘｘｉ ｌｌｌｌ　０　１：１０ｎ ｌｕｌｌ　１　０：１０ｎ １１１１　１　１：１０ｎ ００００　０　０：ｘｘｉ ｏｏｏｏ　０　１：１１ｎ ００００　１　０：１０ｎ ００００　１　１：ｘｘｙ ｏｏｏｌ　０　０”、ｘｘ　１ ０００１　０　１：１１ｎ ０００１　１　０：１１ｎ ０００１　１　１：０１ｎ ００１０　０　０：ｘｘｐ ｏｏｌｏ　０　１：１１ｎ ００１０　１　０：１０ｎ ｏｏｉｏ　１　１：１０ｎ ００１１　０　０　：　ｘｘｉ ｏｏｌｌ　０　１　：１１ｎ ｏ０１１　１　０：１１ｎ ００１１　１　１　：１１ｎ 但し、Ｘ＝〉ドントケア ｉ＝＞バスサイクル　未完了 ｙ＝）オペランドサイクル　完了 ｎ　＝　＞オペランドサイクル　未完了従って、例えば記憶装置美のボートサイ ズがＤＡＴＡ　−ＢＵＳのサイズと同じであると、又はオペランドのサイズが記 憶装置力のポートサイズより小さいか又はそれに等しいと、バスコントローラ１ ４はオペランドのすべてが受信されオペランドサイクルは終了できることを知っ ている。この時にもし別のバスマスタ（図示されていない）が通信バスの使用を 待っていると、バスコントローラ１４は”ＴＲＩＳＴＡＴｇ信号を実行に移し、 アドレスバスインタフェース１６に７）’レスｔ　ＡＤＤＲＥ８８ＢＵＳを除去 させる。いづれにせよバスコントローラ１４はＴｒｉａｔａｔｅ−Ｄａｔａ−Ｂ ｕｇ　（３状態バス）信号（☆Ｔ８ＤＳ　）を実行に移し、データバスインタフ ェース正にオペランドをＤＡＴＡＢＵＳから除去させる。　同時に、バスコント ａ−ラ１４は０Ｐｅｒａｎｄ−ＣＹｅｌ＊−ＣＯＭｐｌｅｔ＊　（オペランドサ イクル完了）信号（ＯＰＣＹＣＯＭ）を実行に移し、ＣＰＵνに要求されたオペ ランド書込が完了したことを知らせる。最後に、バスコントローラ１４はアドレ スおよびデータストローブ（”Ａｓおよび”ＤＳ　）を否定することによってバ スサイクルを終了させる。それに応答して記憶装置力は☆ＤＳＡＣＫ信号を撤回 する（　ｗｉｔｈ　ｄｒｅｗ）。

この時に、通信バスはＣＰＵ　１２又はシステム内にある任意の他のバスマスタ （図示されていない）によって再び使用可能になる。

オペランドサイクルを完了するために追加のバスサイクルが必要な場合には、バ スコントローラ１４は下記のように残シのオペランドのアドレスの２つの低位ピ ッ）　ＡＯおよびＡ１を再計算する。

ＣＵＲＡＤ　Ｄ８ＡＣＫ　：　ＮＸＴＡ　ａｄｄｒｅｓｓｌ　０　１　Ｇ　：　 １　０　ｒｏｌｌｏｖｅｒ？Ｇｏ　ＯＯ：ｘｘ　ｐ ００　０１：０１　ｎ Ｇｏ　１０：１０　ｎ ００　１１：ｘｘ　ｘ ＯＸ　ＯＯ：　ｘｘ　ｐ ｏｌ　０１：１０　ｎ ’０１　１Ｇ：１０　ａ ０１　１１：００　Ｆ １ｏ　ｏｏ：ｘｘ　ｐ １０　０１：１１　ｎ １０　１０：００　７ １０　１１：００　７ １１　００　：　ｘｘ　ｐ ｌｌ　０１：００　ｙ １１　１Ｇ：００　７ １１　１１：００　７ 但し、Ｘ＝〉ドントケア ｐ＝）バスサイクル　未完了 ｎ＝＞アドレスロールオーバ　なし ｙ＝）アドレスロールオーバ 次にバスコントローラ１４はＮｅＸＴ−Ａｄｄｒｅｓｓ　（次のアドレス）信号 （ＮＸＴＡ（０：１１）をアドレスバスインタフェース１６へ与え新たな低位ア ドレスビットＡＯおよびＡ１を示す。通信バスが現在のオペランドサイクルの以 前のバスサイクル以後に別の違ったバスマスタ（図示されていない）によって使 用されたとすると、バス実行に移し、アドレスバスインタフェース１６に対して もとのよシ高位のアドレスビット（”ＩＡＤ（２：３１３）を復元し、しかし２ つの新たな低位アドレスビット（ＮＸＴＡ（０：１））を使用することを要求す る。　他方。

新たなアドレスビットがロールオーバした場合には、バスコントローラ１４はＩ ＮＣｒｅｍａｎｔ−Ａ２−ｔｈｒｏｕｇｈ−Ａ３１信号（ｌＮＣＡ２Ａ３１　） を実行に移し、　アドレスバスインタフェース１６に対しもとのよシ高位のアド レスビット（☆ＩＡＤ（２：３１））を増分させその増分されたアドレスを２つ の新たな低位アドレスビット（ＮＸＴＡ　（ｏ　：　１　：ｌ　）とともに使用 することを要求する。この要求を予期してアドレスバスインタフェース１６はよ シ高位のアドレスビットＡ２−Ａ３１をすでに増分してしまっている。従って、 バスコントローラ１４は直ちに５ｔａｒｔ−ＮｅＸＴ−ＢＵＳ−Ｃｙｅｌｅ　信 号（５ＮＸＴＢＣ）を実行に移し、アドレスバスインタフェース１６に対し新た なアドレスを用いて次のバスサイクルを開始することを要求する。この時点以降 パスコントローラ１４は上述したようにアドレスバスインタフェース１６および データバスとインタフェース１８と協動する。もし必要ならば、要求されたオペ ランドの全部が受けとられ記憶装置加にラッチされるまでこの順序をくり返す。

一般的に云って、書込オペランドサイクルはオペランドをバススレーブに書込む 任意のバスマスタに関連して下記のように要約することができる。

バスマスタ １）読出／書込（ＲＷ）を書込にセットする。

２）　ＡＤＤＲｇＳＳＢＵＳ上のアドレスをドライブする。

３）サイズ（Ｓｈｏ：１３）をドライブする。

４）アドレスストローブ（”ＡＳ）を実行する。

５）　ＤＡＴＡＢＵＳ上６オベランドバイトをドライブする。

６）データストローブ（”ＤＳ）を実行する。

バススレーブ １）　ＡＤＤＲＥＳＳＢＵＳ上のアドレスを復号する。

２）　ＤＡＴＡＢＵＳ上のオペランドバスをラッチする。

３）　Ｄａｔａ−ｔｒａｎｓｆｅｒ−ａｎｄ−８ｉｚｅ−ＡＣＫｎｏｗｌｅｄｇ ｅ（データ転送およびサイズ肯定応答） （☆ＤＳＡＣＫ　（０：　１　）　）を実行する。

バスマスタ ７）データストローブ（”ＤＳ）を否定する。

８）アドレスストローブ（”Ａｓ）を否定する。

９）　ＤＡＴＡＢＵＳからオペランドバイトを除去する。

バススレーブ ４）　Ｄａｔａ−ｔｒａｎｓｆｅｒ−ａｎｄ−８ｉｚｅ−ＡＣＫｎｏｗｌｓｄｇ ＠（データ転送およびサイズ肯定応答〕 （”ＤＳＡＣＫ　ＣＯ：　１　）　）を実行する。

バスマスタ １０）すべてのオペランドが受信されないと、アドレスおよびサイズを再計算し 、１）へ戻る。

１１）さもなければオペランドサイクル完了。

さてＣＰＵ１２がオペランド読取を要求したと仮定する。

書込の場合と同様に、バスコントローラ１４は再び簡潔に５ｔａｒｔ−ＯＰｅｒ ａｎｄ−ＣＹｅｌｅ　（オペランドサイクル開始〕信号（５ＯＰＣＹ　）を実行 し、アドレスバスインタフェース１６に対して☆ＩＡＢ上のオペランドアドレス をラッチするように指示する。同時に４．バスコントローラ１４は（もしその時 に実行されていれば）　ＴＲｌ５ＴＡＴＥを否定し、アドレスバスインタフェー ス１６がアドレスをＡＤＤＲＥＳＳＢＵＳで記憶装置銀へ転送できるようにする 。

バスコントローラ１４はまた読取状態においてＲＷを与える。

しばらくしてバスコントローラ１４は”ＡＳを記憶装置囚に実行し、有効なオペ ランドアドレスがＡＤＤＲＥＳＳ−ＢＵＳ上にあることを示す。内部的にはバス コントローラ１４はＤａｔａ−ｂｕｇ−８ｔａｒｔ−ＰｒｅＣＨａｒＧｅ　（デ ータバスプリチャージ開始）信号（ＤＳＰＣＨＧ　）を実行し、　データバスイ ンタフェース１８に対してＩＤＢをプリチャージすることを指示する。更に、バ スコントローラ１４は現在のオペランドサイズ（”ＣＵＲ８（０：１））、現在 の低位アドレスビット（ＤＡＴＡＡＤＤ　（０：　１　）　）およびオペランド 転送の現在の指示（”ＣＵＲＲＷ　；　ＣＵＲＲＷ　）をデータバスインタフェ ース１８へ通過させる。

☆Ａｓを受信すると記憶装置艶はＡＤＤＲＥＳＳＢＵＳ　上のアドレスを復号す る。もしそのアドレスがその特定の記憶装置銀に対するアドレス範囲内にあるこ とが決定されると、記憶装置銀はその特定の記憶装置銀のボートサイズにとって できるだけ多くの要求されたオペランドの部分をＤＡＴＡＢＵＳ上で与える。次 に記憶装置はＩＤ５ＡＣＫ　ＣＵＲ８ＤＡＴＡＡＤＤ　：　ｖａ’、口ｄ　Ｅ　 ｂｙｔｓａ但し、Ｘ＝〉ドントケア 現在のオペランドサイズ（☆ＣＵＲ８ＣＯ：　１　）　）および現在のオペラン ドアドレス（ＤＡＴＡＡＤＤ　ＣＯ：　１　）　）に応じて、データバスインタ フェース１８は上述したようにＤＡＴＡＢＵＳ上の有効なバイトをＩＤＨの適当 なバイトに結合させる。現在のオペランドサイズ（ＳＣＯ：１））だけを用いて 、バスコントローラ１４は次にＤａｔａ−Ｂｕｓ−ＩＮ−ｐｕｔ　：Ｌａｔｅｈ −Ｂｙｔｅ　（データバス入カニラッチバイト）信号（ＤＢＩＮＬＢ　（０：　 ３　］　）を与え、下記のようにＩＤＢのどのバイ）　（Ｉ（０：３））が有効 かを示すことができる。

８１　Ｓｏ　ＩＯＩＩ　Ｉ２　Ｉ３ ０　０：１　１　１　１ ０　１：０　０　０　１ １　０：ＯＯ１１ １１：０　１　１　１ ＤＢＩＮＬＢ信号に応答して、ＣＰＵ　１２はＩＤＢ上でデータバスインタフェ ース１８によって与えられた有効なバイトを適当な宛先レジスタ（図示されてい ない）にラッチする。

現在のオペランドクイズ（Ｓ［Ｏ：１１）およびアドレス（☆ＣＵＲＡＤ　Ｃｏ 　：　１　）　）　およびボートのサイズ（☆ＤＳＡ−ＣＫ［Ｏ：１］）を用い て、バスコントローラ１４は、書込の場合に上述したのと同じような方法で要求 されたオペランドのうちのどれほど多くが残っていて記憶装置茄によって与えら れるかを決定できる。従って、例えば記憶装置ｉ２０のボートサイズがＤＡＴＡ ＢＵＳのサイズと同じであるか、又はオペランドのサイズが記憶装置力のボート サイズより小さいか又はそれと等しいと、バスコントローラ１４はオペランドの すべての受けとられオペランドサイクルを終了させることができることを知る。

この場合バスコントローラ１４は☆Ａｓおよび☆ＤＳを否定することによってバ スサイクルを終了させる。

同時に、バスコントローラ１４は”ＴＳＤＲを実行し、データバスインタフェー ス１８　ｔ−ＤＡＴＡＢＵＳから減結合させる。バスコントローラ１４はまたＤ ＢＩＮＬＢを除去し、次にＯＰＣＹＣＯＭを実行し、ＣＰＵ１２に対して要求さ れたオペランド書込が完了したことを知らせる。しばらくしてから、もし別のバ スマスタ（図示されていない）が通信バスの使用を要求すると、バスコントロー ラ１４は☆ＴＲｌ５ＴＡＴＥを実行し、アドレスバスインタフェース１６にアド レスをＡＤＤＲＥＳＳＢＵＳから除去させる。☆Ａｓおよび”ＤＳの否定に応答 して、記憶装置（９）はオペランドバイトをＤＡＴＡＢＵＳから撤回し、次に” ＤＳＡＣＫを終了させる。この時点において、通信バスはＣＰＵ　１２又はシス テムに存在するかもしれない任意の他のバスマスタ（図示されていない）によっ て再び使用できるようになる０ オペランドサイクルを完了させるために追加のパスサイクルが必要とされると、 バスコントローラ１４は上述したように残っているオペランドのアドレスの２つ の低位パイ）　ＡＯおよびＡ１を再計算する。次にバスコントローラ１４はアド レスバスインタフェース１６に新りな低位アドレスビットＡＯおよびＡｌ　（Ｎ ＸＴＡ　（０：　１　）　）を与える。もし通信バスが現在のオペランドサイク ルの以前のバスサイクル以後に別のバスマスタ（図示されていない）によって使 用されたとすると、バスコントローラ１４はＡＲＥＳＴＯＲＥを実行し、アドレ スバスインタフェースに対してもとのより高位のアドレスビット（”ＩＡＤ（２ ：３１１）を復元するが２つの新たな低位アドレスビット（ＮＸＴＡ（０：　１ 　］　）を使用することを要求する。他方、もし新たなアドレスビットがロール オーバしてしまっていると、バスコントローラ１４　ｉｊ　ｌＮＣＡ２Ａ３１を 実行し、アドレスバスインタフェース１６に対してもとのより高位のアドレスビ ット（”ＩＡＤ（２：３１）　）を増分させその結果生じたアドレスを２つの新 たな低位アドレスビット（ＮＸＴＡ　（０：　１　）　）とともに用いることを 要求する。上記に示したように、アドレスバスインタフェース１６はこの要求を 予期してよシ高位のアドレスビットをすでに増分させてしまっている。従って、 バスコントローラ１４は直ちに（５ＮＸＴＢＣ）を実行し、アドレスバスインタ フェース１６に対して新たなアドレスを用いて次のパスサイクルを開始すること ｔ−要求する。

この時点以降バスコントローラ１４は上述したようにアドレスバスインタフェー ス１６およヒテータハスインタフェース１８と協動する。もし必要ならば、要求 されたオペランドのすべてが受信され、ＣＰＵ１２にラッチされるまでこの順序 はくシ返される。

一般的に云うと、読取サイクルはバススレーブからオペランドを読取る任意のバ スマスタに関連して下記のように要約できる。

１）　ｍ取／１４Ｉ込を読取にセットする。

２）　ＡＤＤＲＥＳＳＢＵＳ上のアドレスをドライブする。

３）サイズ（ＳＣＯ：１１）をドライブする。

４）アドレスストローブ（”Ａｓ）’ｉ実行する。

５）データストローブ（”ＤＳ）ｔ−実行する。

バススレーブ １）　ＡＤＤＲＥＳＳＢＵＳ上のアドレスを復号する。

２）　ＤＡＴＡＢＵＳ上のオペランドバイトをドライブする。

３）　Ｄａｔａ−ｔｒｓｎａｆｅｒ−ａｎｄ−８ｉｚｅ−ＡＣＫｎｏｗｌｅｄｇ ｅ（データ転送およびサイズ肯定応答〕 （☆ＤＳＡＣＫ［０：　１　］　）を実行する。

リ　オペランドバイトをレジスタにラッチする。

７）チータストロープ（”ＤＳ）を否定する。

８）アドレスストローブ（☆Ａｓ）を否定する。

バススレーブ ４）オペランドバイトをＤＡＴＡＢＵＳから除去する。

５）　Ｄａｔａ−ｔｒａｎｓｆｅｒ−ａｎｄ−８ｉｚｅ−ＡＣＫｎｏｗｌｅｄｇ ｅ（データ転送およびサイズ肯定応答） （”ＤＳＡＣＫ　ＣＯ：　１　］　）を実行する。

バスマスタ ９）すべてのオペランドバイトが受信されていないと、アドレスおよびサイズを 再計算し１）へ戻る。

１０）さもなければ、オペランドサイクルは完了する。

第２図に示されているように、アドレスバスインタフェース１６の好ましい実施 例はＡＯＡＩインタフェース２２　、　Ａ２Ａｌ６インタフエース為およびＡ１ ７Ａ３１インタフエース３からなる。第３図にみられるように、ＡＯＡＩインタ 、７！−ス２２はＡＤＤｒａｍｓ　ＲＥＳＴｏｒｅ（アドレス復元）２８１ＡＯ インタフエース加およびＡＯインタフェース加と同じであるＡ１インタフェース 諺からなる。ＡＤＤＲＥＳＴ　２８およびＡＯインタフェース園の詳細な概略図 はそれぞれ第４図および第５図に示されている。第６□□□に示されているよう に、Ａ２Ａｌ６インタフエーススはＡ２−Ａｌ６インタフェース３４〜６２から なる。同様に、　Ａ１７Ａ３１インタフエース２６はＡ１７〜Ａ３１インタフエ ース飼〜蛇からなる。Ａ２インタ７　ニーｘ３ｐ４　、　Ａ４．　Ａ６１　Ａ８ ＋　Ａ１０＋　Ａ１２＋インタフェース３Ｂ　、　４２　、４６　、５０　、５ ４　、５８　、６２　、６６　、７０　、７４　、７８　。

８２　、８６および美の詳細な概略図は第８図に示されている。同様に、Ａ３イ ンタフェース謁、　Ａ５．　Ａ７．　Ａ９．　Ａｌｌ。

Ａ１３．　Ａ１５．　Ａ１７．　Ａ１９．　Ａ２１．　Ａ２３．　Ａ２５．　Ａ ２７．　Ａ２９およびＡ３１インタフエース４０　、４４　、４８　、５２　、 ５６　、６０　、６４　、　ｆ５８　、７２　。

７６．８０，８４．８８および９２の詳細な概略図は第９図に示されている。

第１０図に示されているように、データバスインタフェース１８はＩｎｔｅｒｎ ａｌ　Ｄａｔａ　Ｂｕ＋ｓ　ＰｒｅＣＨａｒＧｅ　（内部データバスプリチャー ジ）　（ＩＤＢＰＣＨＧ）　９４　、　ＩＮＰＵＴ　ＥＮａｂｌｅ（入力割込許 可）　（ＩＮＰＵＴＥＮ　）　９６　、　Ｄｏ〜Ｄフィンタフエース９８　、　 Ｄ８〜Ｄ１５インタフェース１００　、　Ｄ１６〜Ｄ２３インタフェース１０２ およびＤ２４〜Ｄ３１インタフェース１０４からなる。ＩＤＢＰＣＨＧ　９８の 詳細な概略図は第１１図に示されている。ＩＮＰＵＴＥＮ　９６の詳細な概略図 は第ｎ図に示されている。第１３図にみられるように、ＤＯ〜Ｄフィンタフエー ス９８はＤｏ　〜Ｄ７　ＣｏｎＴｒｏｌ　（制御部）（ＤＯ７ＣＴＬ）　１０６ およびＤＯ〜Ｄフィンタフエース１０８〜１２２からなる。ＤＯ７ＣＴＬ　１０ ６の詳細な概略図は第１４図に示されている。第１５図にみられるように、Ｄ８ 〜Ｄ１５インタフェース１００はＤ８−Ｄ２３　ＣｏｎＴｒｏｌ　（制御部）　 （Ｄ８２３ＣＴＬ　）　１２４およびＤ８〜Ｄ１５インタフェース１２６〜１４ ０からなる。第１６図に示されているように、Ｄ８２３ＣＴＬはＤ８〜Ｄ１５　 ＣｏｎＴｒｏｌ　（制御部）　（Ｄ８１５ＣＴＩ、）　１４２およびＤ１６〜Ｄ ２３　ＣｏｎＴｒｏｌ　（制御部）　（Ｄ１６２３ＣＴＬ）１４４からなる。Ｄ ８１５ＣＴＬ　１４２の詳細な概略図は第１７図に示されている。Ｄ１６２３Ｃ ＴＬ　１４４の詳細な概略図は第１８図に示されている。第１９図にみられるよ うに、Ｄ１６〜Ｄ２３インタフェース１０２はＤ１６〜Ｄ２３インタフェース１ ４６〜１６０からなる。第艶図にみられるように、Ｄ２４〜Ｄ３１インタフェー ス１０４はＤ２４〜０３１　ＣｏｎＴｒｏｌ　（制御部）（Ｄ２４３１ＣＴＬ） 　１６２およびＤ２４〜Ｄ３１インタフェース１６４〜１７８からなる。Ｄ３１ インタフェース１７８の詳細な概略図は第２１図に示されており、ＤＯ〜Ｄ３０ インタフェース１０８〜１２２　、１２６〜１４０　、１４６〜１６０および１ ６４〜１７６は同じである。Ｄ２４３１ＣＴＬ　１６２の詳細な概略図は第ｎ図 に示されている。

第ｎ図に示されているように、バスコントローラ１４は５ＩＺＥ　（サイズ）回 路（５ＩＺＥ　）　１８　、　Ｂｙｔａ　ＬＡＴＣＨｅｎａｂｌｅ　ｃｉｒｃｕ ｉｔ　（バイトラッチ割込許可回路）　（ＢＬＡ−ＴＣＨ）　８２　ｒ　ＮｅＸ Ｔ　ＡＤＤｒｅｓａ　ｇｅｎｅｒａｔｏｒ　（次のアドレス発生器）　（ＮＸＴ −ＡＤＤ　）　１８４　、　ＤＡＴＡ　ＡＤＤｒｅａｓ　ｂｕｆｆｅｒ（データ アドレスバッファ）　（ＤＡＴＡ−ＡＤＤ　）　１８６およびＭＩＣＲＯ５ＥＱ Ｕｅｎｃｅｒ　（？イクロシーケンサ）　（ＭＩＣＲＯ−８ＥＱＵ）　１８８か らなる。　ＳＩｉ回路１８０ノ詳ａな概略図は第ｎ図に示されている。ＢＬＡＴ ＣＨ１８２の詳細な概略図は第５図に示されている。ＮＸＴ−ＡＤＤ発生器１８ ４の詳細な概略図は第２６図に示されている。ＤＡＴＡ　−ＡＤＤバッファ１８ ６の詳細な概略図は第ｎ図に示されている。

第薦図にみられるように、ＭＩＣＲＯ−８ＥＱＵｅｎｅｓｒ　１８８はＤａｔａ 　５ｉｚｅ　Ｉｎｐｕｔ　５ＹＮＣＨｒｏｎｉｚｅｒ　（データサイズ入力シン クロナイザ）　（ＤＳＩＳＹＮＣＨ）　１９０　、　ＴＥＲＭｉｎａｔｉｏｎＣ ｏｎＴｒｏｌ　（終了制御部）　１９２　、５ＴＡＴｅ　ＣｏｎＴｒｏｌ　（状 態制御部）１９４および５ＴｒｏＢｅＢｕｓ　Ｃｙｃｌｅ　ｃｏｎｔｒｏｌ　（ ストローブバスサイクル制御部）　（ＳＴＢＢＣ）　１９６からなる。

ＤＳＩＳＹＮＣＨ１９０の詳細な概略図は第９図に示されている。ＴＥＲＭＣＴ Ｌ　１９２の詳細な概略図は第（９）図に示されている。５ＴＡＴＣＴＬ　１９ ４の詳細な概略図は第３１図に示されている。５ＴＢＢＣ１９６の詳細な概略図 は第３２図に示されている。

当業者には明らかなように、ＣＰＵ１２は多数の周知の形のうちのどの形をとっ てもよい。例えば、ＣＰＵ１２は米国特許第４．３２５．１２１号に記述されで いるＣＰＵ０線に沿って作ってもよい。他方、バスコントローラ１４　＊　７ド レスバスインタフエース１６およびデータバスインタフェース１８は、直接記憶 アクセスコントローラナトのようなバスマスタの他の周知の形のうちの任意の形 に対するオペランドサイクルを行うように容易に適合させることができる。同様 に、記憶装置銀はメモリデバイスとして説明されているが、本発明は周辺制御装 置ナトのようなバススレーブの他の周知の形のうちの任意の形に容易に適合でき る。更に、複数の異なる種類のパススレーブを一緒に用いて複合記憶装置力を作 ってもよい。そのようなシステムにおいては、特定のオペランド転送は２つのそ のような異なるバススレーブ間のアドレス変換にまたがる（　５ｐａｎ　）こと も全く可能テする。システム構成に応じて、これらのパススレーブのデータポー トサイズは違っていてもよい。しかし、バスコントローラ１４はバスサイクルご とに（ｏｎ　ａ　ｂｕｓｃｙｅｌｅ　ｂｙ　ｂｕｓ　ｃｙｃｌｅ　ｂａｓｉｓ） オペランドアラインメント、アドレスおよび残余サイズを再計算するので、たと え報告されたボートサイズが各バスサイクルに対して異っていてもオペランド転 送はなお正しく行われる。

従って、バスコントローラ１４はサイクルごとに通信バスのサイジングを動的に 行うことが完全に可能である〇ＩＩ５．５

Claims (10)

【特許請求の範囲】
1. １．相異なるボートサイズの各々を収容するようにサイジングされた通信バスを 用いて複数の相異なるボートサイズのうちの任意の１つを有するバススレーブと 通信するように適合されたバスマスタにおいて、バススレーブにストローブ信号 を与え、オベランドが通信バスを用いて通信されることを示す第１手段と、スト ローブ信号に応答してバススレーブによつて与えられた肯定応答信号を受信し、 バススレーブは相異なるボートサイズのうちの選択された１つに対応する通信バ スの一部分を用いてオベランドをバスマスタと通信する用意ができていることを 示す第２手段と、選択されたボートサイズに応答する通信バスの部分を用いて、 そのオベランドを完全に通信するのに必要なだけの選択されたボートサイズの単 位（ｕｎｉｔｓ）においてバスマスタとバススレーブとの間でオベランドを通信 する第３手段と、を具えることを特徴とするバスマスタ。
2. ２．第３手段は、モれぞれのバスサイクルの期間中に通信バスの一部分を用いて オベランドの単位（ｕｎｉｔａ）の各々を通信する前記請求の範囲第１項のバス マスタ。
3. ３．第１手段は、前記バスサイクルの各々の開始時にストローブ信号を与える前 記請求の範囲第２項のバスマスタ。
4. ４．ストローブ信号の各々に応答してバススレーブによつて与えられた肯定応答 信号はバススレーブがそれぞれのバスサイクルの期間中にバスマスタと通信する のに用いるために相異なるボートサイズのうちのどのボートサイズを選択したか を示し、第３手段はそのバスサイクルの期間中にそのバスサイクルのためのバス スレーブによつて選択されたボートサイズに対応する通信バスの部分上で収容さ れるだけのオベランドをバスマスタとバススレーブとの間て通信する前記請求の 範囲第３項のバスマスタ。
5. ５．第１手段は、またバススレーブにサイズ信号を与え、通信されるオベランド のサイズを示す前記請求の範囲第１項のバスマスタ。
6. ６．バスマスタにおいて、 バススレーブにストローブ信号を与え、オベランドが通信バスを用いて通信され ることを示すステツプと、ストローブ信号に応答してバススレーブによつて与え られた肯定応答信号を受信し、バススレーブは相異なるボートサイズのうちの選 択された１つに対応する通信バスの一部分を用いてオペランドをバスマスタと通 信する用意ができていることを示すステツプと、選択されたボートサイズに対応 する通信バスの部分を用いて、そのオペランドを完全に通信するのに必要なだけ の選択されたボートサイズの単位においてバスマスタとバススレーブとの間でオ ベランドを通信するステツプと、を具えることを特徴とする相異なるボートサイ ズの各々を収容するようにサイジングされた通信バスを用いて複数の相異なるボ ートサイズのうちの任意の１つを有するバススレーブと通信する方法。
7. ７．それぞれのバスサイクルの期間中に通信バスの部分を用いてオベランドの単 位の各々が通信される前記請求の範囲第６項の方法。
8. ８．前記バスサイクルの各々の開始時にストローブ信号が与えられる前記請求の 範囲第７項の方法。
9. ９．ストローブ信号の各々に応答してバススレーブによつて与えられた肯定応答 信号はバススレーブがそれぞれのバスサイクルの期間中にバスマスタと通信する のに用いるために相異なるボートサイズのうちのどのボートサイズを選択したか を示し、そのバスサイクルの期間中にそのバスサイクルのためのバススレーブに よつて選択されたボートサイズに対応する通信バスの部分上で収容されるだけの オペランドをバスマスタとバススレーブの間で通信する前記請求の範囲第８項の 方法。
10. １０．バススレーブにサイズ信号を与え、通信されるオベランドのサイズを示す ステツプを示す前記請求の範囲第６項の方法。