JPS5991560A - マイクロプロセツサ - Google Patents
マイクロプロセツサInfo
- Publication number
- JPS5991560A JPS5991560A JP20228782A JP20228782A JPS5991560A JP S5991560 A JPS5991560 A JP S5991560A JP 20228782 A JP20228782 A JP 20228782A JP 20228782 A JP20228782 A JP 20228782A JP S5991560 A JPS5991560 A JP S5991560A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- microprocessor
- bus
- pin
- selector
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4009—Coupling between buses with data restructuring
- G06F13/4018—Coupling between buses with data restructuring with data-width conversion
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は異なるビット幅を持つメモリユニットを自在に
接続できるマイクロプロセッサに関する。
接続できるマイクロプロセッサに関する。
最近の半導体技術の進歩は著しく、マイクロプロセッサ
，メモリはその代表的なものである・マイクロプロセッ
サに関し、従来は４ビツト・８ビツトのものが中心であ
ったが、最近は１６ビツトマイクロプロセツサが中心と
なってきておシ、更に３２ビツトマイクロゾロセソサが
出現しつつある。
，メモリはその代表的なものである・マイクロプロセッ
サに関し、従来は４ビツト・８ビツトのものが中心であ
ったが、最近は１６ビツトマイクロプロセツサが中心と
なってきておシ、更に３２ビツトマイクロゾロセソサが
出現しつつある。
この様にマイクロプロセッサのパス幅が拡張されるのに
伴ない必然的にメモリの語長も拡張されるのが一般的で
あり、このことは外部パス回路，メモリエラーチェック
回路，エラー訂正回路、そして入出力パス（メモリパス
よシ狭い幅を持つことが多い）との整合回路等ハードウ
ェアの増大を招くといった欠点を有していた、従って、
バス幅の広いーｒイク口プロセッサを使用することは装
置全体としてのコストが高くなるといった欠点を持つ。
伴ない必然的にメモリの語長も拡張されるのが一般的で
あり、このことは外部パス回路，メモリエラーチェック
回路，エラー訂正回路、そして入出力パス（メモリパス
よシ狭い幅を持つことが多い）との整合回路等ハードウ
ェアの増大を招くといった欠点を有していた、従って、
バス幅の広いーｒイク口プロセッサを使用することは装
置全体としてのコストが高くなるといった欠点を持つ。
本発明は上記欠点に鑑みてなされたものであシ、メモリ
アクセス幅を指定する１又は複数本のピンを用意し、こ
れを切換えることで、フイクロノロセ、すが持つパスに
それより狭いビット幅を持つメモリユニ、トを接続する
ことも可能とし、これにより装置全体としてのコストを
低下させるマイクロプロセッサを提供することを目的と
する。
アクセス幅を指定する１又は複数本のピンを用意し、こ
れを切換えることで、フイクロノロセ、すが持つパスに
それより狭いビット幅を持つメモリユニ、トを接続する
ことも可能とし、これにより装置全体としてのコストを
低下させるマイクロプロセッサを提供することを目的と
する。
本発明は、マイクロプロセッサにメモリアクセス幅を指
定する１又は複数本のピンを用意し、更にマイクロ命令
セ、す内部に基本的なメモリアクセス要求に基づき接続
されるメモリユニ。
定する１又は複数本のピンを用意し、更にマイクロ命令
セ、す内部に基本的なメモリアクセス要求に基づき接続
されるメモリユニ。
トに対し上記ピンの本数回だけメモリ・リードを発する
タイミング制御回路と、初回のメモリアクセス時得られ
るデータを貯蔵するバッファとを設け、更に連続して発
せられるメモリ・リードにより得られるデータと上記バ
ッファに貯えられたデータとをまとめて内部へ取込む構
成としたものである。
タイミング制御回路と、初回のメモリアクセス時得られ
るデータを貯蔵するバッファとを設け、更に連続して発
せられるメモリ・リードにより得られるデータと上記バ
ッファに貯えられたデータとをまとめて内部へ取込む構
成としたものである。
このことにより、マイクロプロセッサが持つパス（内部
パス）にそれより狭い幅のメモリユニ、トを直結するこ
とを可能とし、従って装置全体としてのコストの低下を
はかった一イクロプロセノサが実現できる。
パス）にそれより狭い幅のメモリユニ、トを直結するこ
とを可能とし、従って装置全体としてのコストの低下を
はかった一イクロプロセノサが実現できる。
以下、図面を使用して本発明に関し詳細に説明する。
第１図は本発明の実施例を示すブロック図であり、特に
パス構造を中心に示しである。図においてＬはマイクロ
プロセッサである。本発明実施例では３２ビ、トマイク
ロ７′ロセッサとし、このマイクロプロセッサＬに図示
しない１６ビツトあるいは３２ビ、ト構成のメモリユニ
、トを接続するものとする。マイクロプロセッサＬは機
能的にはシーケンス制御部１１．演算制御部１２．パス
インターフェース１３．タイミング発生回路１４．内部
パス１５から成る。
パス構造を中心に示しである。図においてＬはマイクロ
プロセッサである。本発明実施例では３２ビ、トマイク
ロ７′ロセッサとし、このマイクロプロセッサＬに図示
しない１６ビツトあるいは３２ビ、ト構成のメモリユニ
、トを接続するものとする。マイクロプロセッサＬは機
能的にはシーケンス制御部１１．演算制御部１２．パス
インターフェース１３．タイミング発生回路１４．内部
パス１５から成る。
シーケンス制御部１１は制御メモリ（図示せず）に収納
されたマイクロプログラムに従い装置全体のンーケンス
制御を行なう。演算制御部１２は上記シーケンス制御部
１１から得られる一イクロ命令に従がい、入力データに
対する複数のファンクション（論理演算）を実行する。
されたマイクロプログラムに従い装置全体のンーケンス
制御を行なう。演算制御部１２は上記シーケンス制御部
１１から得られる一イクロ命令に従がい、入力データに
対する複数のファンクション（論理演算）を実行する。
演算制御部１２ば、内部・ぐス１５を介して取込まれる
データが貯蔵される・ぐツファを内蔵している。尚、内
部パス１５のうちＨで表示されであるものは上位１６ビ
、ト、１で表示されであるものは下位１６ビ、部分のラ
インを示すものとする。後述する外部・ぐス（メモリ・
ぐス２）も同様とする・ パスインターフェース１３１”ｊ：”’ ｙ ７７１３
ノ。
データが貯蔵される・ぐツファを内蔵している。尚、内
部パス１５のうちＨで表示されであるものは上位１６ビ
、ト、１で表示されであるものは下位１６ビ、部分のラ
インを示すものとする。後述する外部・ぐス（メモリ・
ぐス２）も同様とする・ パスインターフェース１３１”ｊ：”’ ｙ ７７１３
ノ。
セレクタ１３２．ドライブ１３５，１３６．レシーバ１
３３ 、１３４から成る。外部（メモリユニット）から
得られるメモリデータのうち下位部分ＤＡＴＨはレシー
バ１３３を介してノ々ツファ１３１へ接続されると共に
内部・々スフ５の下位部分りにも接続されている。上位
部分ＤＡＴＨはレシーバ１３４を介してセレクタ１３２
の一方の入力端子へ接続される。セレクタ１３２の他方
の入力端子へは上記バッファ１３１出力が接続されてい
る。このセレクタ１３２の選択条件入力となるのが本発
明の特徴であるメモリアクセス幅指定ピン３を介して到
来する信号（ＡＭ）である。上記セレクタ１３２出力は
内部パス１５の上倍部分Ｈに接続される。
３３ 、１３４から成る。外部（メモリユニット）から
得られるメモリデータのうち下位部分ＤＡＴＨはレシー
バ１３３を介してノ々ツファ１３１へ接続されると共に
内部・々スフ５の下位部分りにも接続されている。上位
部分ＤＡＴＨはレシーバ１３４を介してセレクタ１３２
の一方の入力端子へ接続される。セレクタ１３２の他方
の入力端子へは上記バッファ１３１出力が接続されてい
る。このセレクタ１３２の選択条件入力となるのが本発
明の特徴であるメモリアクセス幅指定ピン３を介して到
来する信号（ＡＭ）である。上記セレクタ１３２出力は
内部パス１５の上倍部分Ｈに接続される。
タイミング発生回路１４は本発明を実現するにあたって
必要な種々のタイミング信号を生成する。例えばシーケ
ンス制御部１１から発せられるメモリ読出しマイクロ命
令（Ｍｐ）に基づき、メモリユニットに対しメモリスタ
ート信号（ＳＡ）を連続的に発する他、上記バッファ１
３１に対しバッファクロック（ＳＢ）、シーケンス制御
部１１に対しメモリアクセスが終了したことを知らせる
メモリエンド信号（ＳＣ）を生成出力する。尚、上記メ
モリスタート信号（ＳＡ）はメモリユニ、トに対し、上
記メモリアクセス幅指定ピンに基づいた回数だけ供給さ
れる。
必要な種々のタイミング信号を生成する。例えばシーケ
ンス制御部１１から発せられるメモリ読出しマイクロ命
令（Ｍｐ）に基づき、メモリユニットに対しメモリスタ
ート信号（ＳＡ）を連続的に発する他、上記バッファ１
３１に対しバッファクロック（ＳＢ）、シーケンス制御
部１１に対しメモリアクセスが終了したことを知らせる
メモリエンド信号（ＳＣ）を生成出力する。尚、上記メ
モリスタート信号（ＳＡ）はメモリユニ、トに対し、上
記メモリアクセス幅指定ピンに基づいた回数だけ供給さ
れる。
第２図は本発明の動作を示すタイミングチャートである
。上から順に、メモリスタート信号ＳＡ、アドレスライ
ン４．メモリパスの下位部分２Ｌ、バッファクロックＳ
Ｂ、メモリエンド９信号ＳＣ，バッファ１３１．内部バ
ッファ１２１のそれぞれのタイミングを示す。
。上から順に、メモリスタート信号ＳＡ、アドレスライ
ン４．メモリパスの下位部分２Ｌ、バッファクロックＳ
Ｂ、メモリエンド９信号ＳＣ，バッファ１３１．内部バ
ッファ１２１のそれぞれのタイミングを示す。
第３図（ａ） ｌ （ｂ）は本発明の応用例を示す図で
あって（ａ）は３２ビ、ト幅メモリ、（ｂ）は１６ビ、
ト幅メモリの接続例を示す。（、）においてはメモリア
クセス幅指定ピンを接地（” ＩＪ ” ）することに
よす、又、（ｂ）においてはメモリアクセス幅指定ピン
を”１”（インバータ）とし、メモリパスの上位ビット
部分（ＤＡＴＨ）を不使用とすることにより、ビット幅
の異なるメモリユニットの接続を可能とする。動作原理
等詳細については後述する。
あって（ａ）は３２ビ、ト幅メモリ、（ｂ）は１６ビ、
ト幅メモリの接続例を示す。（、）においてはメモリア
クセス幅指定ピンを接地（” ＩＪ ” ）することに
よす、又、（ｂ）においてはメモリアクセス幅指定ピン
を”１”（インバータ）とし、メモリパスの上位ビット
部分（ＤＡＴＨ）を不使用とすることにより、ビット幅
の異なるメモリユニットの接続を可能とする。動作原理
等詳細については後述する。
以下、本発明の動作につき詳細に説明する。
マイクロプロセッサＬにメモリアクセス幅指定ピン３が
用意されることは上述したとおりである。本発明実施例
において、このピンはＯ″でフルアクセス（３２ビツト
メモリアクセス）。
用意されることは上述したとおりである。本発明実施例
において、このピンはＯ″でフルアクセス（３２ビツト
メモリアクセス）。
パ１”で−一一フアクセス（１６ビ、トメモリアクセス
）であることを意味する。
）であることを意味する。
今、上記ピンが０”に設定されたとする。このことは上
述した如くフルアクセスであることを示す。このとき、
セレクタ１３２はＡＭ信号ライン３を介して到来する信
号により、メモリデータ上位を選択するだめ、レシーバ
１３４を介して転送されるメモリデータの上位１６ビツ
） （ＤＡＴＨ）を内部パス１５の上位部分Ｈへ供給す
る。
述した如くフルアクセスであることを示す。このとき、
セレクタ１３２はＡＭ信号ライン３を介して到来する信
号により、メモリデータ上位を選択するだめ、レシーバ
１３４を介して転送されるメモリデータの上位１６ビツ
） （ＤＡＴＨ）を内部パス１５の上位部分Ｈへ供給す
る。
又、内部パス１５の下位部分りにはし７−・ぐ１３３を
介して転送されるメモリデータの下位１６ビツ） （Ｄ
ＡＴＬ）が供給される。従って演算制御部１２は、この
内部パス１５を介して上記メモリユニットよシ３２ビ、
トデータを取込む。
介して転送されるメモリデータの下位１６ビツ） （Ｄ
ＡＴＬ）が供給される。従って演算制御部１２は、この
内部パス１５を介して上記メモリユニットよシ３２ビ、
トデータを取込む。
次に、上記ピンが１″に設定されていたものとする。こ
のことは上述した如く一一一フアクセスを示すため、第
３図（ｂ）に示す如くメモリパス２の上位部分（Ｄ−Ａ
Ｔ 、（）は使用されない。このときの動作につき第２
図に示したタイミングチャートを使用して説明する。
のことは上述した如く一一一フアクセスを示すため、第
３図（ｂ）に示す如くメモリパス２の上位部分（Ｄ−Ａ
Ｔ 、（）は使用されない。このときの動作につき第２
図に示したタイミングチャートを使用して説明する。
マイクロプロセッサＬからメモリアクセスが発せられる
（シーケンス制御部１１からメモリ読出し一イクロ命令
ＭＲが出力）と、得られる最初のデータ１６ビツトはレ
シーバ１３３を介してバッファ１ 、？ １へ貯蔵され
る。このバッファ１３１へのデータの貯蔵はもちろんタ
イミング制御回路１４は更に連続してライン５を介し、
メモリスタート信号ＳＡを発する。この時、同時にアド
レスを更新（＋２；実際は２バイトアドレスでみたとき
、最低位ビットを１にする）し、２回目のメモリ動作を
行なう。そして２回目に得られる１６ビツトメモリデー
タと１回目のアクセスで得たデータ、即ち、バッファ１
３１に既に貯蔵された１６ビ、トメモリデータを壕とめ
て３２ビ、トとし、内部パス１５を介して演算制御部１
２（内部バッファ１２１）へ取り込む。即ち、ハーフア
クセス時、マイクロプロセッサ１はあたかも外部が３２
ビツトで構成されているかの様に動作する。
（シーケンス制御部１１からメモリ読出し一イクロ命令
ＭＲが出力）と、得られる最初のデータ１６ビツトはレ
シーバ１３３を介してバッファ１ 、？ １へ貯蔵され
る。このバッファ１３１へのデータの貯蔵はもちろんタ
イミング制御回路１４は更に連続してライン５を介し、
メモリスタート信号ＳＡを発する。この時、同時にアド
レスを更新（＋２；実際は２バイトアドレスでみたとき
、最低位ビットを１にする）し、２回目のメモリ動作を
行なう。そして２回目に得られる１６ビツトメモリデー
タと１回目のアクセスで得たデータ、即ち、バッファ１
３１に既に貯蔵された１６ビ、トメモリデータを壕とめ
て３２ビ、トとし、内部パス１５を介して演算制御部１
２（内部バッファ１２１）へ取り込む。即ち、ハーフア
クセス時、マイクロプロセッサ１はあたかも外部が３２
ビツトで構成されているかの様に動作する。
ところでメモリユニットへのデータの書込みは、メモリ
アクセス幅指定ピン３が”１”となっているとき、下位
のパス（ＤＡＴＨ）のみを使用する様に１マイクロプロ
セツサＬがＡ Ｍ信号ライン３上の信号を判断して処理
する必要がある。上述したことを利用し、第３図（ａ）
、 （ｂ）に示す如く、３２ビ、ト幅のメモリも１６
ビツト幅のメモリも自在に接続することができる・ 〔発明の効果〕 以上説明の如く本発明によれば、マイクロプロセ、すの
バスにそれよシ狭い幅のメモリユニットを直結すること
が可能となり、装置全体としてのコストを低下させたマ
イクロプロセッサが実現できる。又、本発明を使用する
ことによシ、大規模高性能システムも小規模システムも
それぞれのシステムに見合った規模の−・−ドウエアを
構成できる。
アクセス幅指定ピン３が”１”となっているとき、下位
のパス（ＤＡＴＨ）のみを使用する様に１マイクロプロ
セツサＬがＡ Ｍ信号ライン３上の信号を判断して処理
する必要がある。上述したことを利用し、第３図（ａ）
、 （ｂ）に示す如く、３２ビ、ト幅のメモリも１６
ビツト幅のメモリも自在に接続することができる・ 〔発明の効果〕 以上説明の如く本発明によれば、マイクロプロセ、すの
バスにそれよシ狭い幅のメモリユニットを直結すること
が可能となり、装置全体としてのコストを低下させたマ
イクロプロセッサが実現できる。又、本発明を使用する
ことによシ、大規模高性能システムも小規模システムも
それぞれのシステムに見合った規模の−・−ドウエアを
構成できる。
第１図は本発明の実施例を示すブロック図。
第２図は本発明の動作を示すタイミングチャート、第３
図（ａ） 、 （ｂ）は本発明の応用例を示す図である
。 １・・・マイクロプロセッサ、２・・・メモリバス、３
・・・ＡＭ信号ライン（メモリアクセス幅指定ピン）、
１１・・・シーケンス制御部、１２・・・演算制御部、
１４・・・タイミング発生回路、１５・・・内部パス、
１３ノ・・・バッファ、１３２・・セレクタ。 出願人代理人 弁理士 鈴 江 武 彦１４開昭５９
− ！！１５（：ｎ（４）第１閃 工 第 ３ 図 第２図 ≠「 外（
図（ａ） 、 （ｂ）は本発明の応用例を示す図である
。 １・・・マイクロプロセッサ、２・・・メモリバス、３
・・・ＡＭ信号ライン（メモリアクセス幅指定ピン）、
１１・・・シーケンス制御部、１２・・・演算制御部、
１４・・・タイミング発生回路、１５・・・内部パス、
１３ノ・・・バッファ、１３２・・セレクタ。 出願人代理人 弁理士 鈴 江 武 彦１４開昭５９
− ！！１５（：ｎ（４）第１閃 工 第 ３ 図 第２図 ≠「 外（
Claims (2)
- （１） メモリアクセス幅を指定する少くとも１本の
ビンを持つことを特徴とするマイクロプロセッサ。 - （２） 基本的なメモリアクセス要求に従かい上記ビ
ン数に基づいた回数だけメモＩＪ ＩＪ−ドを発する回
路と、この−メモリアクセスによシ最初に得られるデー
タを貯蔵するバッファと、更に連続して発せられるメモ
リリーげによシ得られるデータと上記バッファに貯蔵さ
れたデータとを内部へ取シ込む回路とを具備することを
特徴とする特許請求の範囲第１項記載のマイクロプロセ
ッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20228782A JPS5991560A (ja) | 1982-11-18 | 1982-11-18 | マイクロプロセツサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20228782A JPS5991560A (ja) | 1982-11-18 | 1982-11-18 | マイクロプロセツサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5991560A true JPS5991560A (ja) | 1984-05-26 |
Family
ID=16455033
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20228782A Pending JPS5991560A (ja) | 1982-11-18 | 1982-11-18 | マイクロプロセツサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5991560A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6111873A (ja) * | 1984-06-28 | 1986-01-20 | Kokusai Electric Co Ltd | １６ビツトマイクロプロセツサによる８ビツトおよび１６ビツトの各周辺装置へのアクセス方法 |
| JPS61502565A (ja) * | 1984-06-26 | 1986-11-06 | モトロ−ラ・インコ−ポレ−テツド | 動的バスサイジングを有するデ−タプロセツサ |
| JPS63138444A (ja) * | 1986-11-29 | 1988-06-10 | Fuji Electric Co Ltd | デ−タ処理装置 |
-
1982
- 1982-11-18 JP JP20228782A patent/JPS5991560A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61502565A (ja) * | 1984-06-26 | 1986-11-06 | モトロ−ラ・インコ−ポレ−テツド | 動的バスサイジングを有するデ−タプロセツサ |
| JPH0556551B2 (ja) * | 1984-06-26 | 1993-08-19 | Motorola Inc | |
| JPS6111873A (ja) * | 1984-06-28 | 1986-01-20 | Kokusai Electric Co Ltd | １６ビツトマイクロプロセツサによる８ビツトおよび１６ビツトの各周辺装置へのアクセス方法 |
| JPH0140366B2 (ja) * | 1984-06-28 | 1989-08-28 | Kokusai Denki Kk | |
| JPS63138444A (ja) * | 1986-11-29 | 1988-06-10 | Fuji Electric Co Ltd | デ−タ処理装置 |
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