JPH0248747A - マイクロプロセツサ - Google Patents
マイクロプロセツサInfo
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- JPH0248747A JPH0248747A JP1114326A JP11432689A JPH0248747A JP H0248747 A JPH0248747 A JP H0248747A JP 1114326 A JP1114326 A JP 1114326A JP 11432689 A JP11432689 A JP 11432689A JP H0248747 A JPH0248747 A JP H0248747A
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0877—Cache access modes
- G06F12/0879—Burst mode
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4009—Coupling between buses with data restructuring
- G06F13/4018—Coupling between buses with data restructuring with data-width conversion
Landscapes
- Engineering & Computer Science (AREA)
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- Memory System Of A Hierarchy Structure (AREA)
- Microcomputers (AREA)
- Memory System (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体マイクロプロセッサの分野に関するもの
である。
である。
本発明は、インテル(Int@1)80386マイクロ
プロセツ?(386プロセツサとしばしば呼ばれる)の
改良されたものであるマイクロプロセッサの一部を構成
するインターフェイス装置を包含するものである。38
6プロセツサは32ビット内部データバスをtむ。38
6プロセツサ用のバスの詳細が数多くの文献に記載され
ている。
プロセツ?(386プロセツサとしばしば呼ばれる)の
改良されたものであるマイクロプロセッサの一部を構成
するインターフェイス装置を包含するものである。38
6プロセツサは32ビット内部データバスをtむ。38
6プロセツサ用のバスの詳細が数多くの文献に記載され
ている。
386プロセツサはオンチップ・マネージメント装置を
含む。この装置は、たとえばキャッシュメモ’)、DR
AMS、大容量記録装置等のアドレッシングを行う。こ
の明細書で説明するプロセッサは、オンチップ浮動小数
点装置はもちろん、オンチップ・キャッシュメモリも含
む。データをオンチップ・キャッシュメモリおよび浮動
小数点装置へ転送する際にはある問題が起る。それらの
問題はこの明細書で説明するインターフェイス装置によ
ってうまく解決される。それらの問題には、キャッシュ
メモリ、または浮動小数点装置に関連する大きな語へ転
送されるデータのようなデータのブロックの転送が含ま
れる。
含む。この装置は、たとえばキャッシュメモ’)、DR
AMS、大容量記録装置等のアドレッシングを行う。こ
の明細書で説明するプロセッサは、オンチップ浮動小数
点装置はもちろん、オンチップ・キャッシュメモリも含
む。データをオンチップ・キャッシュメモリおよび浮動
小数点装置へ転送する際にはある問題が起る。それらの
問題はこの明細書で説明するインターフェイス装置によ
ってうまく解決される。それらの問題には、キャッシュ
メモリ、または浮動小数点装置に関連する大きな語へ転
送されるデータのようなデータのブロックの転送が含ま
れる。
16ビットマイクロプロセツサtiは32ビットマイク
ロプロセツサをそれより少いデータ線を有するメモリま
たは濁辺装置へ結合することは珍しくはない。たとえば
、32ビットマイクロブ四セツサを、各メモリサイクル
中に8ビット(1バイト)のデータを供給するRAMへ
結合できる。ある場合には、外部データ線を内部データ
バスの穫々の「バイトレーン」へ結合するマルチプレク
サをプロセッサは含む。たとえば、それにより、32ビ
ットデ一タ語を8ビットで転送するというプロセッサの
要求を外部メモリは満すことができるようにする。パス
サイズを示す各種の信号が従来のマイクロプロセッサに
おいて用いられている。後でわかるように1本発明によ
りパスのサイズ決定を「至急に」行うことができる。こ
の性能は、ダイナミックに決定される[プラスト(bt
ast)J (バースト・ラスト) (burst 1
ast)信号とともに、従来のプロセッサと比較してこ
こで説明するマイクロプロセッサを強力にできる。
ロプロセツサをそれより少いデータ線を有するメモリま
たは濁辺装置へ結合することは珍しくはない。たとえば
、32ビットマイクロブ四セツサを、各メモリサイクル
中に8ビット(1バイト)のデータを供給するRAMへ
結合できる。ある場合には、外部データ線を内部データ
バスの穫々の「バイトレーン」へ結合するマルチプレク
サをプロセッサは含む。たとえば、それにより、32ビ
ットデ一タ語を8ビットで転送するというプロセッサの
要求を外部メモリは満すことができるようにする。パス
サイズを示す各種の信号が従来のマイクロプロセッサに
おいて用いられている。後でわかるように1本発明によ
りパスのサイズ決定を「至急に」行うことができる。こ
の性能は、ダイナミックに決定される[プラスト(bt
ast)J (バースト・ラスト) (burst 1
ast)信号とともに、従来のプロセッサと比較してこ
こで説明するマイクロプロセッサを強力にできる。
本願発明者が知っている別の従来の技術はMultlb
us (インテル拳コーポレーションの商m>xを含む
Multibusに関連するバス信号である。まえ、本
願発明者が知っている別の従来技術が1987年1月1
4日に出願され九「ハイ・スピード・ローカル−バス・
アンド0データ・トランスファー拳メソッド(Hlgh
5peed Local Bus andDat@T
ransfer Method)Jという名称の未決の
米国特許出願第006.353号である。次の米国特許
本本願発明者が知っているこの分野の技術に関連するも
のである。すなわち、第4,570,220号、第4.
447,878号、第4,442,484号、第4,3
15,308号、第4,315,310号。
us (インテル拳コーポレーションの商m>xを含む
Multibusに関連するバス信号である。まえ、本
願発明者が知っている別の従来技術が1987年1月1
4日に出願され九「ハイ・スピード・ローカル−バス・
アンド0データ・トランスファー拳メソッド(Hlgh
5peed Local Bus andDat@T
ransfer Method)Jという名称の未決の
米国特許出願第006.353号である。次の米国特許
本本願発明者が知っているこの分野の技術に関連するも
のである。すなわち、第4,570,220号、第4.
447,878号、第4,442,484号、第4,3
15,308号、第4,315,310号。
この明細書においては、マイクはプロセッサはnを2よ
り大きい数として、nバイトの内部データバス(この明
細書で説明する実施例においては32ビット・バス)f
:有するマイクロプロセッサについて説明する。データ
のnバイト転送(読出しまたは書込み)の丸めにこのマ
イクロプロセッサはアドレス信号を供給する。次のレデ
ィ信号でメモリが転送するバイトの数を聚す少くとも1
つの信号(バイトサイズ信号)を第1の入力手段が受け
る。マイクロプロセッサは、マイクロプロセッサによる
データ転送要求が次のレディ信号で起るデータ転送によ
り満されることを表す最後(時には「プラトス」と呼ば
れる)の信号を供給する出力手段(たとえば線またはビ
ン)を含む。最後の信号を発生するためにマイクロプロ
セッサに論理手段が設けられる。その論理手段は、転送
されたデータOバイト数を記録し、前記バイトサイズ信
号を周期的に検出する。その論理手段は最後の信号の状
態を「迅速に」変更する。したがって、たとえば、外部
メモリは特定のバイトサイズ信号をデフォルト状態とし
て供給でき、それから、メモリが実際に転送できるバイ
トの数をメモリが決定した時に信号を変更する。最後の
信号はそれに従って変化する。
り大きい数として、nバイトの内部データバス(この明
細書で説明する実施例においては32ビット・バス)f
:有するマイクロプロセッサについて説明する。データ
のnバイト転送(読出しまたは書込み)の丸めにこのマ
イクロプロセッサはアドレス信号を供給する。次のレデ
ィ信号でメモリが転送するバイトの数を聚す少くとも1
つの信号(バイトサイズ信号)を第1の入力手段が受け
る。マイクロプロセッサは、マイクロプロセッサによる
データ転送要求が次のレディ信号で起るデータ転送によ
り満されることを表す最後(時には「プラトス」と呼ば
れる)の信号を供給する出力手段(たとえば線またはビ
ン)を含む。最後の信号を発生するためにマイクロプロ
セッサに論理手段が設けられる。その論理手段は、転送
されたデータOバイト数を記録し、前記バイトサイズ信
号を周期的に検出する。その論理手段は最後の信号の状
態を「迅速に」変更する。したがって、たとえば、外部
メモリは特定のバイトサイズ信号をデフォルト状態とし
て供給でき、それから、メモリが実際に転送できるバイ
トの数をメモリが決定した時に信号を変更する。最後の
信号はそれに従って変化する。
また、メモリが外部メモリから「キャッシュできる」デ
ータを求めていると決定された時に、キャッシュメモリ
へのデータの転送に関連して最後の信号は用いられる。
ータを求めていると決定された時に、キャッシュメモリ
へのデータの転送に関連して最後の信号は用いられる。
それらの転送はメモリからの「Bレディ」信号に応答し
てバーストモードで行うことができる。
てバーストモードで行うことができる。
こ、の明細書においてはマイクロプロセッサ用のバスイ
ンターフェイスについて説明する。本発明を完全く理解
できるようにするために、以下の説明においては、特定
のバイト数等のような特定の事項の詳細について数多く
述べである。しかし、そのような特定の詳細事項なしに
本発明を実施できることが当業者には明らかであろう。
ンターフェイスについて説明する。本発明を完全く理解
できるようにするために、以下の説明においては、特定
のバイト数等のような特定の事項の詳細について数多く
述べである。しかし、そのような特定の詳細事項なしに
本発明を実施できることが当業者には明らかであろう。
その他の場合には、本発明を不必要にあいまいくしない
ようKする丸めに、周知の回路については説明はい。
ようKする丸めに、周知の回路については説明はい。
以下、図面を参照して本発明の詳細な説明する。
マイクロプロセッサの全体的なブロック図まず、本発明
のバスインターフェイス装置10を用いるマイクロプロ
セッサが全体的なブロック図で示されている第1図を参
照する。インターフェイス装置10は32ビットの外部
データバス30へ結合され、かつアドレスバス31と、
第2図を参照して後で説明する他のいぐつかの制御線へ
結合される。(この明細書では、「データ」という用語
を、データバスを介して転送される情報を示すために一
般的に用いることに注目されたい。この情報は命令、定
数、ポインタ等を含む。)インターフェイス装置10は
アドレスおよびデータバスによりキャッシュメモリ制御
器12へ結合される。このキャッシュメモリ制御器12
はキャッシュメモリ11のアクセス動作を制御する。キ
ャッシュメモリ制御器12はアドレス発生器14へ結合
される。アドレス発生器14とキャッシュメモリ制御器
12の間にベージング装置13がバス3Tを介して結合
される。本発明を理解するために、アドレス発生器は、
市販されているインテル80386に用いられているア
ドレス発生器と同じであると仮定できる。インテル80
386の丸めのセグメンテーション装置およびページン
グ装置が、本願出願人へ譲渡された1985年6月13
日の米国特許出願筒744.389号「メモリーマネー
ジメント書フォー・マイクロプロセッサ(Memory
Man凰g*m@nt For Microproc
@m5or)jに開示されている。
のバスインターフェイス装置10を用いるマイクロプロ
セッサが全体的なブロック図で示されている第1図を参
照する。インターフェイス装置10は32ビットの外部
データバス30へ結合され、かつアドレスバス31と、
第2図を参照して後で説明する他のいぐつかの制御線へ
結合される。(この明細書では、「データ」という用語
を、データバスを介して転送される情報を示すために一
般的に用いることに注目されたい。この情報は命令、定
数、ポインタ等を含む。)インターフェイス装置10は
アドレスおよびデータバスによりキャッシュメモリ制御
器12へ結合される。このキャッシュメモリ制御器12
はキャッシュメモリ11のアクセス動作を制御する。キ
ャッシュメモリ制御器12はアドレス発生器14へ結合
される。アドレス発生器14とキャッシュメモリ制御器
12の間にベージング装置13がバス3Tを介して結合
される。本発明を理解するために、アドレス発生器は、
市販されているインテル80386に用いられているア
ドレス発生器と同じであると仮定できる。インテル80
386の丸めのセグメンテーション装置およびページン
グ装置が、本願出願人へ譲渡された1985年6月13
日の米国特許出願筒744.389号「メモリーマネー
ジメント書フォー・マイクロプロセッサ(Memory
Man凰g*m@nt For Microproc
@m5or)jに開示されている。
本発明を理解する丸めには、キャッシュメモリ11とキ
ャッシュメモリ制御器12の特定の構成は重要ではない
。キャッシュメモリ制御器12とインターフェイス装[
10の間の信号の流れは、本発明を理解するために必要
な限シ、第2図を参照して説明する。
ャッシュメモリ制御器12の特定の構成は重要ではない
。キャッシュメモリ制御器12とインターフェイス装[
10の間の信号の流れは、本発明を理解するために必要
な限シ、第2図を参照して説明する。
マイクロプロセッサ内では、命令は命令デコーダ装置1
5へ結合される。この命令デコーダ装置は制御器19で
動作する。その制御器19はマイクロコード命令を格納
する。制御器19は一連の制御信号をマイクロプロセッ
サへ供給する。命令デコーダ装置15は制御器19へ結
合される。制御器19の出力端子はマイクロプロセッサ
の他の全ての装置へ結合される。データ装置18は算術
論理装置(ALU)であって、インテル80386で実
行される機能に類似するALU機能を実行する。
5へ結合される。この命令デコーダ装置は制御器19で
動作する。その制御器19はマイクロコード命令を格納
する。制御器19は一連の制御信号をマイクロプロセッ
サへ供給する。命令デコーダ装置15は制御器19へ結
合される。制御器19の出力端子はマイクロプロセッサ
の他の全ての装置へ結合される。データ装置18は算術
論理装置(ALU)であって、インテル80386で実
行される機能に類似するALU機能を実行する。
マイクロプロセッサは浮動小数点計算を実行する浮動小
数点装置1Tも含む。浮動小数点装置1Tの正確な構成
は本発明にとワて唸重要では表いが、この浮動小数点装
置とキャッシュメモリ11により求められるプルツク転
送は、本発明に対する刺激のいくらかを供給している。
数点装置1Tも含む。浮動小数点装置1Tの正確な構成
は本発明にとワて唸重要では表いが、この浮動小数点装
置とキャッシュメモリ11により求められるプルツク転
送は、本発明に対する刺激のいくらかを供給している。
本発明の第1図に示されている実施例は従来の金属−酸
化物一半導体(MOB)技術、とくに相補MO8(0M
O8)技術で実現できる。25mHzlたはそれより高
いクロック速度が現在の0MO8技術で可能である。
化物一半導体(MOB)技術、とくに相補MO8(0M
O8)技術で実現できる。25mHzlたはそれより高
いクロック速度が現在の0MO8技術で可能である。
バスインターフェイス装置のブロック図第4図のパスイ
ンターフェイス装置10の1部品が第2図に破線の間に
示されている。キャッシュメモリ制御器12はバスサイ
クルバッファ45を介してインターフェイス装置1Gと
通信する。
ンターフェイス装置10の1部品が第2図に破線の間に
示されている。キャッシュメモリ制御器12はバスサイ
クルバッファ45を介してインターフェイス装置1Gと
通信する。
全てのメモリアドレスと、各種の制御信号と、外部メモ
リへ入力させる全てのデータとはバッファ45を介して
インターフェイス装置10へ供給宮れる。入来データ(
読出されたデータ経路)がインターフェイス装置10を
介してキャッシュメモリ制御装置12へ供給される。
リへ入力させる全てのデータとはバッファ45を介して
インターフェイス装置10へ供給宮れる。入来データ(
読出されたデータ経路)がインターフェイス装置10を
介してキャッシュメモリ制御装置12へ供給される。
バッファ45の出力データは書込みバッファ41へ結合
される。このバッファは「4深さ」であるから、4つの
CPUサイクルの間のバッファ45からのデータをバッ
ファ45の4つの段のうちの1つに一時的に格納できる
ようにする。バッファ41の出力がデータバス30へ直
接供給される。メモリアドレスと、メモリサイクルの形
式と、メモリサイクルの長さとを表わし、4つの各段に
格納されているデータべ関連する信号もバッファ41に
格納される。バスサイクルの種類等を表す信号がパスサ
イクルデコーダ44から線46を介してバッファ41と
パスサイクル・マルチプレクサおよびデコーダ42へ結
合される。
される。このバッファは「4深さ」であるから、4つの
CPUサイクルの間のバッファ45からのデータをバッ
ファ45の4つの段のうちの1つに一時的に格納できる
ようにする。バッファ41の出力がデータバス30へ直
接供給される。メモリアドレスと、メモリサイクルの形
式と、メモリサイクルの長さとを表わし、4つの各段に
格納されているデータべ関連する信号もバッファ41に
格納される。バスサイクルの種類等を表す信号がパスサ
イクルデコーダ44から線46を介してバッファ41と
パスサイクル・マルチプレクサおよびデコーダ42へ結
合される。
パスティクルーマルチブレフナおよびデコーダ42は、
(1)バッファ41(線38)から、または(II)バ
ッファ45(線39)と線46から直接、アドレス信号
、パスの種類信号等を選択する。マルチプレクサおよび
デコーダ42は2ツチ43へ結合される。ラッチの出力
はアドレス信号(アドレスの30ビットおよび4ビット
(バイトイネイブル信号))をパス31と、メ・モリの
ための制御線へ11133を介して供給する。
(1)バッファ41(線38)から、または(II)バ
ッファ45(線39)と線46から直接、アドレス信号
、パスの種類信号等を選択する。マルチプレクサおよび
デコーダ42は2ツチ43へ結合される。ラッチの出力
はアドレス信号(アドレスの30ビットおよび4ビット
(バイトイネイブル信号))をパス31と、メ・モリの
ための制御線へ11133を介して供給する。
バッファ45からの4ビットがバスサイクルデコーダ4
4へ結合されてパスサイクルの種類を指示する。それら
のビットは、メモリ書込み、メモリ読出し、工10読出
し/書込み、ブリフェラス分岐、ロックされた読出し、
ロックされた書込み、終了していない書込み、回路内エ
ミュレータ(読出しまたは書込み)、およびページング
装置13の間の読出しおよび書込みのような169類ま
でのバスサイクルを指示する。パスサイクル種類ビット
はデコーダ44で復号されて、たとえばマルチプレクチ
42を制御し、後で説明する「プラスト信号」のような
ある出力を供給するために用いられる。
4へ結合されてパスサイクルの種類を指示する。それら
のビットは、メモリ書込み、メモリ読出し、工10読出
し/書込み、ブリフェラス分岐、ロックされた読出し、
ロックされた書込み、終了していない書込み、回路内エ
ミュレータ(読出しまたは書込み)、およびページング
装置13の間の読出しおよび書込みのような169類ま
でのバスサイクルを指示する。パスサイクル種類ビット
はデコーダ44で復号されて、たとえばマルチプレクチ
42を制御し、後で説明する「プラスト信号」のような
ある出力を供給するために用いられる。
パス制御器49は、いくつかの別の信号(後述)に加え
て、バスサイクル要求信号を線55を介して受ける。バ
ス制御器は制御信号を線57を介してバスインターフェ
イス装置1G内の種々の回路へ供給する。それらの回路
にはバスティクルデコーダ44と、バスサイクルマルチ
プレクサおよびデコーダ42と、ラッチ43と、バッフ
ァ41とが含まれる。バス制御器は通常の状態マシンと
して動作する。
て、バスサイクル要求信号を線55を介して受ける。バ
ス制御器は制御信号を線57を介してバスインターフェ
イス装置1G内の種々の回路へ供給する。それらの回路
にはバスティクルデコーダ44と、バスサイクルマルチ
プレクサおよびデコーダ42と、ラッチ43と、バッフ
ァ41とが含まれる。バス制御器は通常の状態マシンと
して動作する。
バスサイクルデコーダ44はプラス)(bムat)(b
urst 1m口)信号(時には2スト信号と呼ばれる
)を供給する。この信号(アクティブ低)は、線27ま
たけ28上の次のレディ信号K>いてマイクロプロセッ
サのデータ要求が満されたことを示す。この信号の発生
と、113a上のキャッシュイネイブル信号(KIN)
との相互作用を含めたその信号の使用とについては後で
説明する。
urst 1m口)信号(時には2スト信号と呼ばれる
)を供給する。この信号(アクティブ低)は、線27ま
たけ28上の次のレディ信号K>いてマイクロプロセッ
サのデータ要求が満されたことを示す。この信号の発生
と、113a上のキャッシュイネイブル信号(KIN)
との相互作用を含めたその信号の使用とについては後で
説明する。
バスインターフェイス装置1Gへの入力およびバスイン
ターフェイス装置10からの出力バスインターフェイス
装置10への主な外部入力と、バスインターフェイス装
置からの(外部回路への)主な出力が第2図に@54に
沿って示されている。データバス30は32ビットの双
方向バスである。第3図を参照して後で説明するように
、データバス30の32本の線は全て外部回路へ接続す
ることを要する。このマイクロプロセッサはメモリアド
レスをアドレスバス31へ供給する。そのアドレスは3
0ビットのアドレス信号と、4バイトのイネイブルビッ
トで構成される。それらについては第3図を参照して後
で詳しく説明する。3本のメモリ制御線33がメモリに
対する読出し/書込みと、入力/出力と、データ対制御
(たとえば、メモリからのプリ7エツチ対データ読出し
)を示す。アドレス状11(AD8)は、バス31上の
アドレスが受画であることを示す線22上のアクティブ
低である。
ターフェイス装置10からの出力バスインターフェイス
装置10への主な外部入力と、バスインターフェイス装
置からの(外部回路への)主な出力が第2図に@54に
沿って示されている。データバス30は32ビットの双
方向バスである。第3図を参照して後で説明するように
、データバス30の32本の線は全て外部回路へ接続す
ることを要する。このマイクロプロセッサはメモリアド
レスをアドレスバス31へ供給する。そのアドレスは3
0ビットのアドレス信号と、4バイトのイネイブルビッ
トで構成される。それらについては第3図を参照して後
で詳しく説明する。3本のメモリ制御線33がメモリに
対する読出し/書込みと、入力/出力と、データ対制御
(たとえば、メモリからのプリ7エツチ対データ読出し
)を示す。アドレス状11(AD8)は、バス31上の
アドレスが受画であることを示す線22上のアクティブ
低である。
マイクロプロセッサによるメモリサイクル要求は、メモ
リから読出され、またはメモリへ書込まれる32ビット
を一般に要求する(キャッシュメモリに関連するような
大きい転送については後で説明する)。ある場合には、
メモリは8ビットまたは16ビットのバスに限ることが
できる。この場合には、メモリは適切な信号をl134
または35へ供給する。!I35 (バスサイズ8)上
の信号は転送が8ビット転送で満されることを示し、線
34(バスサイズ16)上の信号は要求が16ビット転
送で満されることを示す。線34.35はパスサイクル
デコーダ44へ結合される。とくに線29ヘプラスト信
号を発生する丸めのそれらの線34゜35の使用につい
ては後で説明する。
リから読出され、またはメモリへ書込まれる32ビット
を一般に要求する(キャッシュメモリに関連するような
大きい転送については後で説明する)。ある場合には、
メモリは8ビットまたは16ビットのバスに限ることが
できる。この場合には、メモリは適切な信号をl134
または35へ供給する。!I35 (バスサイズ8)上
の信号は転送が8ビット転送で満されることを示し、線
34(バスサイズ16)上の信号は要求が16ビット転
送で満されることを示す。線34.35はパスサイクル
デコーダ44へ結合される。とくに線29ヘプラスト信
号を発生する丸めのそれらの線34゜35の使用につい
ては後で説明する。
先に述べたように、このマイクロブ筒七ツサはオンチッ
プキャッシュメモリを含む。あるデータはキャッシュメ
モリに格納することを指定される。
プキャッシュメモリを含む。あるデータはキャッシュメ
モリに格納することを指定される。
外部回路がマイクロプロセッサからのアドレスを調へ、
特定のアドレスが、キャッシュメモリに格納することを
指定されたアドレス空間内に入るかどうかを判定する。
特定のアドレスが、キャッシュメモリに格納することを
指定されたアドレス空間内に入るかどうかを判定する。
これは命令、定数等に対して一般に行われ、共用される
データに対しては行われない。求められ九データが「キ
ャッシュ可能である」すなわち、キャッシュメモリにそ
のデータを格納すべきであることを判定し九とすると、
KEN信号が線36へ戻される(アクティブ低)。
データに対しては行われない。求められ九データが「キ
ャッシュ可能である」すなわち、キャッシュメモリにそ
のデータを格納すべきであることを判定し九とすると、
KEN信号が線36へ戻される(アクティブ低)。
この信号はデコーダ44へ結合され、後で説明するよう
にプラスト信号の発生に用いられる。
にプラスト信号の発生に用いられる。
線23上の入力は通常の保、持信号でらυ、線24上の
出力は弾持確認応答である。線25上の入力信号(アド
レス保持)は、外部バスを直ちに浮動させるべきことを
示す。これは、バス上の他の装置によるシステムのデッ
ドロックを阻止するために行われる。線26は外部アド
レス状態を供給する。線2γと28はレディ信号と「バ
ースト」レディ信号をそれぞれ受ける。それらの信号は
パスサイクルデコーダ44へも結合される。ブラスト信
号の発生におけるそれらの信号の使用については後で説
明する。
出力は弾持確認応答である。線25上の入力信号(アド
レス保持)は、外部バスを直ちに浮動させるべきことを
示す。これは、バス上の他の装置によるシステムのデッ
ドロックを阻止するために行われる。線26は外部アド
レス状態を供給する。線2γと28はレディ信号と「バ
ースト」レディ信号をそれぞれ受ける。それらの信号は
パスサイクルデコーダ44へも結合される。ブラスト信
号の発生におけるそれらの信号の使用については後で説
明する。
データバスインターフェイス
あるマイクロプロセッサにおいては、たとえば32ビッ
トの内部データバスを、それより少い線を有する外部デ
ータバスへ直結できる。たとえばインテル80386の
場合は、8ビットデータバスをそのマイクロプロセッサ
の内部データバスのより少い8線/ビットへ直結できる
。データバスのより少い8本の線だけが用いられている
ことを示すために信号がマイクロプロセッサへ加えられ
る。
トの内部データバスを、それより少い線を有する外部デ
ータバスへ直結できる。たとえばインテル80386の
場合は、8ビットデータバスをそのマイクロプロセッサ
の内部データバスのより少い8線/ビットへ直結できる
。データバスのより少い8本の線だけが用いられている
ことを示すために信号がマイクロプロセッサへ加えられ
る。
このマイクロプロセッサは、外部の8本のデータバス線
を内部データバスの4つのバイトレーンへ選択的に結合
できるようKする内部マルチプレクサを最もしばしば含
む。
を内部データバスの4つのバイトレーンへ選択的に結合
できるようKする内部マルチプレクサを最もしばしば含
む。
本発明のマイクロプロセッサのここで説明している実施
例では、内部データバスの32ビットの全てを外部バス
へ接続せねばならない。外部データバスの幅が8またけ
16線/ビットだけである場合には、第3図のマルチプ
レクサ60のような外部マルチプレクサが外部データバ
スの8線または16線を、内部データバスの任意のバイ
トレーンへ選択的に結合できるようKする。これが、マ
ルチプレクサ6Gへ直結されているバスインターフェイ
ス装置10のデータバスの32本の線により第3図に簡
単に示されている(8ビット外部パスの場合に対して)
。マルチプレクサ60は8ビットパス61をバス30の
4バイトレーンの任意の1つへ結合する。バイトイネイ
ブルビットがマイクロプロセッサによりマルチプレクサ
60へ供給されてそのマルチプレクサを制御する。した
がって、マイクロプロセッサの・内部バスのどのバイト
レーンを外部データバスへ結合するかを指示する。先に
述べたように、従来のめるマイクロプロセッサにおいて
は、マルチプレクサ60に等しい回路がチップ上に含ま
れる。したがって、データバス上の全ての信号が、マル
チプレクサがチップ上にある時に、そのマルチプレクサ
を介し、て結合される。マルチプレクサを通ると遅延さ
れるから、全ての入来信号と出力信号は、マルチプレク
サがチップ上にある時に、マルチプレクサにより遅らさ
れる。したがって、32ビット外部データバスが用いら
れる場合に4、マルチプレクサによる遅延が起る。この
ことは、最高の性能をもたらすことが最もあシ得る用途
にとって害である。本発明のインターフェイス装置では
、32ビットデータバスへバスインターフェイス装置1
Gが接続される場合にマルチプレクサ60は不要である
。そうすると、32ビットバスが用いられる場合によυ
高い性能が得られる。
例では、内部データバスの32ビットの全てを外部バス
へ接続せねばならない。外部データバスの幅が8またけ
16線/ビットだけである場合には、第3図のマルチプ
レクサ60のような外部マルチプレクサが外部データバ
スの8線または16線を、内部データバスの任意のバイ
トレーンへ選択的に結合できるようKする。これが、マ
ルチプレクサ6Gへ直結されているバスインターフェイ
ス装置10のデータバスの32本の線により第3図に簡
単に示されている(8ビット外部パスの場合に対して)
。マルチプレクサ60は8ビットパス61をバス30の
4バイトレーンの任意の1つへ結合する。バイトイネイ
ブルビットがマイクロプロセッサによりマルチプレクサ
60へ供給されてそのマルチプレクサを制御する。した
がって、マイクロプロセッサの・内部バスのどのバイト
レーンを外部データバスへ結合するかを指示する。先に
述べたように、従来のめるマイクロプロセッサにおいて
は、マルチプレクサ60に等しい回路がチップ上に含ま
れる。したがって、データバス上の全ての信号が、マル
チプレクサがチップ上にある時に、そのマルチプレクサ
を介し、て結合される。マルチプレクサを通ると遅延さ
れるから、全ての入来信号と出力信号は、マルチプレク
サがチップ上にある時に、マルチプレクサにより遅らさ
れる。したがって、32ビット外部データバスが用いら
れる場合に4、マルチプレクサによる遅延が起る。この
ことは、最高の性能をもたらすことが最もあシ得る用途
にとって害である。本発明のインターフェイス装置では
、32ビットデータバスへバスインターフェイス装置1
Gが接続される場合にマルチプレクサ60は不要である
。そうすると、32ビットバスが用いられる場合によυ
高い性能が得られる。
バーストラスト(ブラスト)信号
線29上のプラスト信号(アクティブ低)は、次のレデ
ィ信号(線2Tまたは28)においてCPUによるメモ
リ要求が満されることを示す。このことは、データが3
2ビットよυ小さい語でメモリへ転送される場合、また
は、たとえばデータのブロックがキャッシュメモリへ転
送されているバーストサイクルの間、または長さが32
ビットより長い語が浮動小数点装置へ転送される場合に
とくに有用である。バースト信号は各種のやp方で使用
できる。マイクロプロセッサによりアクセスされている
メモリまたはメモリ空間からの読出し、またはそのメモ
IJ 1九はメモリ空間への書込みを阻止するために「
ロック」を行うためにプラスト信号を使用できる。その
ようなロックは、たとえば、関連するデータのデータブ
ロックの一部がマイクロプロセッサへ読込まれている間
に、その一部が覧されることを阻止する。
ィ信号(線2Tまたは28)においてCPUによるメモ
リ要求が満されることを示す。このことは、データが3
2ビットよυ小さい語でメモリへ転送される場合、また
は、たとえばデータのブロックがキャッシュメモリへ転
送されているバーストサイクルの間、または長さが32
ビットより長い語が浮動小数点装置へ転送される場合に
とくに有用である。バースト信号は各種のやp方で使用
できる。マイクロプロセッサによりアクセスされている
メモリまたはメモリ空間からの読出し、またはそのメモ
IJ 1九はメモリ空間への書込みを阻止するために「
ロック」を行うためにプラスト信号を使用できる。その
ようなロックは、たとえば、関連するデータのデータブ
ロックの一部がマイクロプロセッサへ読込まれている間
に、その一部が覧されることを阻止する。
重要なことは、後で説明するように、プラスト信号が状
態を「迅速に」変えられることである。
態を「迅速に」変えられることである。
Bag 、 BH38およびKENのようなプラスト信
号の状態を判定する信号が定期的に標本化され、プラス
ト信号の状態がその各標本化ごとに再び判定されるとと
である。したがって、デフォルトモードにある外部メモ
リは、マイクロプロセッサからアドレスを受は九時にB
ag tたはBaI2を供給でき、後で8ビット、16
ビットまたは32ビットの転送をできることを決定する
。後でわかるように1ブラスト信号は、レディ信号が戻
される前に状態を何回本変えることができる。
号の状態を判定する信号が定期的に標本化され、プラス
ト信号の状態がその各標本化ごとに再び判定されるとと
である。したがって、デフォルトモードにある外部メモ
リは、マイクロプロセッサからアドレスを受は九時にB
ag tたはBaI2を供給でき、後で8ビット、16
ビットまたは32ビットの転送をできることを決定する
。後でわかるように1ブラスト信号は、レディ信号が戻
される前に状態を何回本変えることができる。
次に、マルチプレクサによるメモリアクセスに対する通
常の要求のためのプラスト信号の動作が示されている第
4図を参照する。垂直線62〜68が内部クロッキング
信号が起る(たとえば25mHz)時刻を表わす。AD
Dに対する波形が、時刻62の後でマイクロプロセッサ
が信号(妥当低)を線22に供給して、新しいアドレス
がアドレスバス31に存在することを示す。アドレス信
号は、新しいアドレス信号が遷移69により示されてい
るように妥当有効になる様子が示されている。
常の要求のためのプラスト信号の動作が示されている第
4図を参照する。垂直線62〜68が内部クロッキング
信号が起る(たとえば25mHz)時刻を表わす。AD
Dに対する波形が、時刻62の後でマイクロプロセッサ
が信号(妥当低)を線22に供給して、新しいアドレス
がアドレスバス31に存在することを示す。アドレス信
号は、新しいアドレス信号が遷移69により示されてい
るように妥当有効になる様子が示されている。
外部メモリは、AD8信号とアドレスを受けた時ニ、マ
イクロプロセッサからの8ビット転送による32ビット
要求を満すでらろうことを判定する、と仮定する。外部
メモリはBS8S2O低レベルにすることによりそれを
行う。これは時刻63の後で起ることが示されている。
イクロプロセッサからの8ビット転送による32ビット
要求を満すでらろうことを判定する、と仮定する。外部
メモリはBS8S2O低レベルにすることによりそれを
行う。これは時刻63の後で起ることが示されている。
しかし、時刻63においては、B88(!!号はマイク
ロプロセッサにより詞べられ、高いことが見出される(
B816信号が高いと仮定して)。時刻63KBS8と
B816の信号が高いことが検出されたととは、32ビ
ットの全てが次のレディ信号において転送されて、マイ
クロプロセッサからの要求を1テイクルで満すことを示
す。この条件のために、矢印7Gで示すようにこのブラ
スト信号は低くドライブされる。そうすると、時刻64
においてB88信号は再び調べられ、この時には低いと
判定される。マイクロプロセッサは、このことを、8ビ
ット転送が行われ、したがって、求められた32ピツ)
Oうちの8ビットだけが次のレディ信号で転送されるこ
とを意味するものと、解する。したがって、マイクロプ
ロセッサの行われている要求を完結するためには付加メ
モリティクルを必要どする。矢印T1で示すように、マ
イクロプロセッサの現行の要求を完結するためKは、次
のメモリティクルの後でより多くのメモリサイクルを必
要とすることを示すためにブラスト信号は高くドライブ
される。これが起きてからまもなく、レディ信号がパル
ス72で示されているように現われる。とのパルスによ
り、データのうちの8ビットがマイクロプロセッサとメ
モリの間で転送され、マイクロプロセッサの現行の要求
を完結するために転送すべき24ビットを残す。
ロプロセッサにより詞べられ、高いことが見出される(
B816信号が高いと仮定して)。時刻63KBS8と
B816の信号が高いことが検出されたととは、32ビ
ットの全てが次のレディ信号において転送されて、マイ
クロプロセッサからの要求を1テイクルで満すことを示
す。この条件のために、矢印7Gで示すようにこのブラ
スト信号は低くドライブされる。そうすると、時刻64
においてB88信号は再び調べられ、この時には低いと
判定される。マイクロプロセッサは、このことを、8ビ
ット転送が行われ、したがって、求められた32ピツ)
Oうちの8ビットだけが次のレディ信号で転送されるこ
とを意味するものと、解する。したがって、マイクロプ
ロセッサの行われている要求を完結するためには付加メ
モリティクルを必要どする。矢印T1で示すように、マ
イクロプロセッサの現行の要求を完結するためKは、次
のメモリティクルの後でより多くのメモリサイクルを必
要とすることを示すためにブラスト信号は高くドライブ
される。これが起きてからまもなく、レディ信号がパル
ス72で示されているように現われる。とのパルスによ
り、データのうちの8ビットがマイクロプロセッサとメ
モリの間で転送され、マイクロプロセッサの現行の要求
を完結するために転送すべき24ビットを残す。
最初の転送が行われた後で、BSa信号(*刻65と6
60間)信号は不能状態になる(再び、BSl 6信号
は不能状態であると仮定する)。このことは、メモリが
32ビット転送を一層できることを示す。
60間)信号は不能状態になる(再び、BSl 6信号
は不能状態であると仮定する)。このことは、メモリが
32ビット転送を一層できることを示す。
時刻66においてBS8S2O状態が検出され、そのこ
とを、次のメモリサイクルにおいて24ビットを転送す
ると現行の要求が満されることを意味するとマイクロプ
ロセッサは解する。いまはブラスト信号は矢印T3で示
すようにアクティブになる。次のレディ信号においては
、データの24ビットが転送されて第2のメモリサイク
ルとトランザクションを終る。
とを、次のメモリサイクルにおいて24ビットを転送す
ると現行の要求が満されることを意味するとマイクロプ
ロセッサは解する。いまはブラスト信号は矢印T3で示
すようにアクティブになる。次のレディ信号においては
、データの24ビットが転送されて第2のメモリサイク
ルとトランザクションを終る。
第4図から、マイクロプロセッサからの要求が行われて
いる間はブラスト信号が状態を2回以上変えたこと、お
よび、実際に、ブラスト信号はレディが戻されるまでは
状態を何回も変えることができることに注目すべきであ
る。これにより、マイクロプロセッサとメモリの間で起
シ得る転送の11類の選択の余地が最大となる。
いる間はブラスト信号が状態を2回以上変えたこと、お
よび、実際に、ブラスト信号はレディが戻されるまでは
状態を何回も変えることができることに注目すべきであ
る。これにより、マイクロプロセッサとメモリの間で起
シ得る転送の11類の選択の余地が最大となる。
第4図を参照して行った上記の説明ではバイトイネイブ
ル信号の状態については触れなかった。
ル信号の状態については触れなかった。
それらの信号については第5図に示す例を参照して詳し
く説明することにする。しかし、信号888またはBS
l Bがひとたびアクティブになると1、バイトイネイ
ブル信号は、8バイトが戻された時にどのパイトレーン
が用いられるかを決定する。ある場合には、バイトイネ
イブル信号は、第3図に示すようなMDX60へ、また
はバイトイネイブル信号により示されているバイトレー
ンへ結合する信号を指示する他の外部回路へ結合される
。
く説明することにする。しかし、信号888またはBS
l Bがひとたびアクティブになると1、バイトイネイ
ブル信号は、8バイトが戻された時にどのパイトレーン
が用いられるかを決定する。ある場合には、バイトイネ
イブル信号は、第3図に示すようなMDX60へ、また
はバイトイネイブル信号により示されているバイトレー
ンへ結合する信号を指示する他の外部回路へ結合される
。
ブラスト信号の発生
線29上のブラスト信号はバスサイクルデコーダ44に
より発生される。この実施例においては、このデコーダ
は論理プレイとして実現される。そのアレイのうちブラ
スト信号を発生する部分が、それが実現しようと意図す
る式により最も良く記述される。それらの式は論理回路
(たとえばゲート等)へ容易に変換できる。
より発生される。この実施例においては、このデコーダ
は論理プレイとして実現される。そのアレイのうちブラ
スト信号を発生する部分が、それが実現しようと意図す
る式により最も良く記述される。それらの式は論理回路
(たとえばゲート等)へ容易に変換できる。
下記の式において、「。」は論理積を表し、「+」は論
理和を表す。「φ」記号はある関数の逆を表わし、とく
にbr@l・tφはb−ram・を状態が真でないこと
を示す。各種のバス状態がtX(マイクロプロセッサが
新しいアドレスを送っていることを示す)、t2(マイ
クロプロセッサがデータを探していることを示す)、t
i(アイドル状態)によ)表わされる。rFirstf
ltAJは、 キャッシュメモリ中の最初のバスサイク
ルが一杯であることを示す(たとえば、16バイトのう
ちの初めの4バイトがキャッシュメモリへ転送される)
。KENE号はfirstfiLtに対してアクティブ
に標本化される。
理和を表す。「φ」記号はある関数の逆を表わし、とく
にbr@l・tφはb−ram・を状態が真でないこと
を示す。各種のバス状態がtX(マイクロプロセッサが
新しいアドレスを送っていることを示す)、t2(マイ
クロプロセッサがデータを探していることを示す)、t
i(アイドル状態)によ)表わされる。rFirstf
ltAJは、 キャッシュメモリ中の最初のバスサイク
ルが一杯であることを示す(たとえば、16バイトのう
ちの初めの4バイトがキャッシュメモリへ転送される)
。KENE号はfirstfiLtに対してアクティブ
に標本化される。
bs8とb−16は線35.34にそれぞれ存在する信
号を指す。「nantjは、マイクロプロセッサの要求
を満すために残されるバイトの数を示す。回路にシいて
はこの数は5ビットフイールドにより示される。下記0
式においては、このフィールド内のビットは括弧の中に
示されている。たとえば括弧が「く1・・・−>Jを示
すとすると、フィールド内の最初のビットが2進の1で
あればフィールドの条件は式に適合する(すなわち、そ
の項は真である)。フィールド中のダッシュは、ビット
の状態は、括弧の諸条件に適合する隈シは、問題ではな
いことを示す。
号を指す。「nantjは、マイクロプロセッサの要求
を満すために残されるバイトの数を示す。回路にシいて
はこの数は5ビットフイールドにより示される。下記0
式においては、このフィールド内のビットは括弧の中に
示されている。たとえば括弧が「く1・・・−>Jを示
すとすると、フィールド内の最初のビットが2進の1で
あればフィールドの条件は式に適合する(すなわち、そ
の項は真である)。フィールド中のダッシュは、ビット
の状態は、括弧の諸条件に適合する隈シは、問題ではな
いことを示す。
本発明を理解するために、とくにプラスト信号を理解す
るために、プラスト信号はmor@cyeと同じである
と仮定する。実際に、通常のメモリサイクル以外のサイ
クルにはいくつかの差がアシ、九とえば、境界走査サイ
クルではプラスト信号はアサートされない。しかし、そ
れらの差は本発明のこの実施例を理解するためKは重要
ではない。
るために、プラスト信号はmor@cyeと同じである
と仮定する。実際に、通常のメモリサイクル以外のサイ
クルにはいくつかの差がアシ、九とえば、境界走査サイ
クルではプラスト信号はアサートされない。しかし、そ
れらの差は本発明のこの実施例を理解するためKは重要
ではない。
「nentaddJは、レディが戻され九時の特定の転
送に対して差し引かれるビットの数を示す。「nent
addJはn@ntadd2と、nentaddlと、
ncntadlのコンカテネーションで構成される3ビ
ットフイールドである。たとえば、n@n*outが<
10000>(16)で、nentaddが<oot>
(t)であるとすると、nantは(01111)(1
5)になる。この動作が第6図に示されている。この式
により実現される論理は論理99により一般に示される
。
送に対して差し引かれるビットの数を示す。「nent
addJはn@ntadd2と、nentaddlと、
ncntadlのコンカテネーションで構成される3ビ
ットフイールドである。たとえば、n@n*outが<
10000>(16)で、nentaddが<oot>
(t)であるとすると、nantは(01111)(1
5)になる。この動作が第6図に示されている。この式
により実現される論理は論理99により一般に示される
。
減算は減算器100により行われる。信号BRDYまた
はRDYはラッチ101にnentaddからのnen
toutの減算を捕えて新しいneatを供給させる。
はRDYはラッチ101にnentaddからのnen
toutの減算を捕えて新しいneatを供給させる。
wantのこの新しい値はmor@cyeの状態を判定
する丸めに用いられる。
する丸めに用いられる。
raloutJとr&ooutJはパスサイクルに対す
る実際のアドレス「1」とアドレスrOJを表す。
る実際のアドレス「1」とアドレスrOJを表す。
+(aQl工6> b18++a。、おゆ□、−雲上フ
タ、〕firstfillφ); nentadd2=T2.ba8す、b16◆(a01
23((に))4−firstflll);(4バイト
〕 ncntouto=firstfillφ、 nant
(−−−−1) ”。
タ、〕firstfillφ); nentadd2=T2.ba8す、b16◆(a01
23((に))4−firstflll);(4バイト
〕 ncntouto=firstfillφ、 nant
(−−−−1) ”。
典型的なメモリサイクル
次に、上で説明した信号の波形がデータ転送の丸めに示
されている第5図を参照する。垂直線80〜91は時刻
を表す。説明のために、それらの垂直線で表わされてい
る時刻にKENE号が標本化されると仮定する。
されている第5図を参照する。垂直線80〜91は時刻
を表す。説明のために、それらの垂直線で表わされてい
る時刻にKENE号が標本化されると仮定する。
時刻80においてはアドレスは与えられないから、プロ
セッサはデータを求めていない。この状態ではMOr・
e7eは低い。時刻80と81の間では電位のADS/
降下はアドレスが存在していることを示す。アドレス4
0がアドレス線へ供給されていることを示す。バイトイ
ネイブル信号は信号1011を供給するものと仮定され
る。このことは、このメモリ要求によりプロセッサがバ
イトイネイブル信号を求めていることを示す。(典型的
々32ビット転送が求められるものとすると、バイトイ
ネイブル信号は0000である。)また、時刻80と8
1の間ではbsa/はアクティブになって、メモリが8
ビット転送で要求を満すことを示し、KE特傷信号アク
ティブになると、データの要求はキャッシュ可能である
ことを示す。
セッサはデータを求めていない。この状態ではMOr・
e7eは低い。時刻80と81の間では電位のADS/
降下はアドレスが存在していることを示す。アドレス4
0がアドレス線へ供給されていることを示す。バイトイ
ネイブル信号は信号1011を供給するものと仮定され
る。このことは、このメモリ要求によりプロセッサがバ
イトイネイブル信号を求めていることを示す。(典型的
々32ビット転送が求められるものとすると、バイトイ
ネイブル信号は0000である。)また、時刻80と8
1の間ではbsa/はアクティブになって、メモリが8
ビット転送で要求を満すことを示し、KE特傷信号アク
ティブになると、データの要求はキャッシュ可能である
ことを示す。
時刻81において、KEN信号はアクティブであると検
出され、線95により示されるように、flrstfi
llがアクティブになる。その理由は、次の転送がキャ
ッシュ可能なサイクルにおける最初のものだからである
。先の式を参照して、flrstfillが高いからn
ewtout 4に対する条件は適合される。flra
tflllは高いからnentout3,2゜10は全
て低い。また、bs8がアクティブで、プロセッサはデ
ータを求めているから、nentaddQに対する全て
の条件は適合する。この時点で第6図の減算器を調べる
と、nentoutは(10000,>(16)、na
ntaddは<001)(りであるから、no!1tは
(01111)(15)K等しい。また、先の式を参照
して、nant(01−−−>は有効であるから、ma
r・eyeはアクティブである。K5図の時刻81と8
2の間ではMoreeyeはアクティブになシつつある
ことが示されている。
出され、線95により示されるように、flrstfi
llがアクティブになる。その理由は、次の転送がキャ
ッシュ可能なサイクルにおける最初のものだからである
。先の式を参照して、flrstfillが高いからn
ewtout 4に対する条件は適合される。flra
tflllは高いからnentout3,2゜10は全
て低い。また、bs8がアクティブで、プロセッサはデ
ータを求めているから、nentaddQに対する全て
の条件は適合する。この時点で第6図の減算器を調べる
と、nentoutは(10000,>(16)、na
ntaddは<001)(りであるから、no!1tは
(01111)(15)K等しい。また、先の式を参照
して、nant(01−−−>は有効であるから、ma
r・eyeはアクティブである。K5図の時刻81と8
2の間ではMoreeyeはアクティブになシつつある
ことが示されている。
次に、時刻82にKENはインアクティブへ戻る。
(これを起すととがある特定のメモリ条件は重要ではな
い。本発明の装置の融通性を示すためにKINはこの時
点でインアクティブにされる。)時刻82においてKE
Nがインアクティブで標本化されると、線9Bで示され
るよグにfirltflllの電位は低下する。ひとた
びこれが起ると、第6図の減算器への入力はともに1で
、nentは<ooooo>である。moreeye項
はいずれも適合せず、mor・eyeの電位は低下すゐ
。このことは、次の転送において、マイクロプロセッサ
により求められ九代表的表8ビット要求が満されるであ
ろうことを示す。
い。本発明の装置の融通性を示すためにKINはこの時
点でインアクティブにされる。)時刻82においてKE
Nがインアクティブで標本化されると、線9Bで示され
るよグにfirltflllの電位は低下する。ひとた
びこれが起ると、第6図の減算器への入力はともに1で
、nentは<ooooo>である。moreeye項
はいずれも適合せず、mor・eyeの電位は低下すゐ
。このことは、次の転送において、マイクロプロセッサ
により求められ九代表的表8ビット要求が満されるであ
ろうことを示す。
(バイトイネイブル信号が1011でらるから、ba8
がインアクティブであっても、この要求を満すことがで
きるから、マイクはプロセッサはデータの8ビットを要
求するだけであることに注目されたい。) 時刻82と83の間では、KEN信号絋再鉱アクティブ
に表る。時刻83ではこの信号は標本化され、$94で
示されているようにflratflllの電位は上昇す
る。この状態に対しては、Bentは15にi J)、
mor@cycの電位が上昇して、次の転送ではプロセ
ッサの代表的な要求は満されないであろうことを示す。
がインアクティブであっても、この要求を満すことがで
きるから、マイクはプロセッサはデータの8ビットを要
求するだけであることに注目されたい。) 時刻82と83の間では、KEN信号絋再鉱アクティブ
に表る。時刻83ではこの信号は標本化され、$94で
示されているようにflratflllの電位は上昇す
る。この状態に対しては、Bentは15にi J)、
mor@cycの電位が上昇して、次の転送ではプロセ
ッサの代表的な要求は満されないであろうことを示す。
時刻83と84の間でd BRDYの電位は低下し、転
送が行われる(実際には、KENが戻されたから101
1バイトイネイブル信号は無視され、図示のように、デ
ータがバイトごとに転送されるにつれてバイトイネイブ
ル信号は通常のやり方で順次サイクルする)。
送が行われる(実際には、KENが戻されたから101
1バイトイネイブル信号は無視され、図示のように、デ
ータがバイトごとに転送されるにつれてバイトイネイブ
ル信号は通常のやり方で順次サイクルする)。
最初の転送が行われてから(および時刻84の後で)K
EN信号は低いままで、バーストサイクルの最初の転送
が終っているから、flrstflllの電位は低下す
る。
EN信号は低いままで、バーストサイクルの最初の転送
が終っているから、flrstflllの電位は低下す
る。
時刻85〜91においては、BRDYがアクティブにな
るたびに別の8ビットが転送されてnant。
るたびに別の8ビットが転送されてnant。
値が各転送ごとに「1」だけ低下する。時刻90に訃い
ては、滅JI器への入力はともに「l」で、mor・e
yeの項はいずれも満されない。そうするとnor・e
ye信号はインアクティブとなって、次の転送ではメモ
リによる要求が満されることを示す。
ては、滅JI器への入力はともに「l」で、mor・e
yeの項はいずれも満されない。そうするとnor・e
ye信号はインアクティブとなって、次の転送ではメモ
リによる要求が満されることを示す。
以上、マイク田プロセッサ上のインターフェイス装置に
ついて説明し九。とのインターフェイス装置は、バイト
サイズおよびキャッシュイネイブル信号のような、転送
に影響する信号をダイナミックに「迅速に」取扱う。
ついて説明し九。とのインターフェイス装置は、バイト
サイズおよびキャッシュイネイブル信号のような、転送
に影響する信号をダイナミックに「迅速に」取扱う。
第1図はマイクロプロセッサを構成する種々の装置を示
す全体的なブロック図、第2図は本発明のバスインター
フェイス装置のブロック図、第3図は32ビットのイン
ターフェイス装置を8ビットの外部バスへ結合するヤシ
方を示すブロック図、第4図はバスインターフェイス装
置の動作を説明するために用いられる波形図、第5図は
バスインターフェイス装置の動作を説明するために用い
られる波形図、第6図はブラスト信号を発生する回路の
動作の説明に用いられる、ゲートアレイの論理構成を示
すブロック図である。 10・・―・バスインターフェイス装置、11・拳・・
キャッシュメモリ、12・・・・メモリ制御器、14a
・・・アドレス発生器、15・・−・命令デコーダ、1
T・・・・浮動小数点装置、18・m−・データ装置い
19・・番・制御器、30・・・・外部データバス、3
1・・・・アドレスバス、41e・・番書込ミハツファ
、42・−・・バスサイクルマルチプレクサおよびデコ
ーダ、43,101−・・・クツチ、44・・・・パス
ナイクルデコーダ、45・・―Φバスナイクルバツファ
、49・・番・バス制御a、go−・・・マルチプレク
サ、99・・・・論理装置。
す全体的なブロック図、第2図は本発明のバスインター
フェイス装置のブロック図、第3図は32ビットのイン
ターフェイス装置を8ビットの外部バスへ結合するヤシ
方を示すブロック図、第4図はバスインターフェイス装
置の動作を説明するために用いられる波形図、第5図は
バスインターフェイス装置の動作を説明するために用い
られる波形図、第6図はブラスト信号を発生する回路の
動作の説明に用いられる、ゲートアレイの論理構成を示
すブロック図である。 10・・―・バスインターフェイス装置、11・拳・・
キャッシュメモリ、12・・・・メモリ制御器、14a
・・・アドレス発生器、15・・−・命令デコーダ、1
T・・・・浮動小数点装置、18・m−・データ装置い
19・・番・制御器、30・・・・外部データバス、3
1・・・・アドレスバス、41e・・番書込ミハツファ
、42・−・・バスサイクルマルチプレクサおよびデコ
ーダ、43,101−・・・クツチ、44・・・・パス
ナイクルデコーダ、45・・―Φバスナイクルバツファ
、49・・番・バス制御a、go−・・・マルチプレク
サ、99・・・・論理装置。
Claims (4)
- (1)nを2より大きい数として、nバイトの内部デー
タバスを有し、データのnバイト転送のためにアドレス
信号を供給し、外部メモリがデータを転送する用意がで
きた時にレディ信号を受けるマイクロプロセッサにおい
て、 次のレディ信号で前記メモリが前記マイクロプロセッサ
で転送するバイトの数を表す少くとも1つのバイトサイ
ズ信号を受ける入力手段と、前記マイクロプロセッサに
よるデータ転送要求が次のレディ信号で起るデータ転送
により満されることを表す最後の信号を供給する出力手
段と、前記入力手段と前記出力手段へ結合され、前記マ
イクロプロセッサが前記アドレス信号を供給した後に転
送されたデータのバイト数を記録し、前記バイトサイズ
信号の変更が検出されるたびに、前記レディ信号の前に
前記最後の信号を変更できる、前記最後の信号を発生し
、かつ前記バイトサイズ信号を周期的に検出する論理手
段と、 を備えることを特徴とするマイクロプロセッサ。 - (2)32ビットの内部データバスを有し、データの3
2ビットを転送するためにアドレス信号を供給し、外部
メモリがデータを転送する用意ができた時にレディ信号
を受けるマイクロプロセッサにおいて、 前記外部メモリがデータの8ビットを転送することを示
す入力信号を受ける第1の線と、前記外部メモリがデー
タの16ビットを転送することを示す入力信号を受ける
第2の線と、前記マイクロプロセッサによるデータ転送
要求が次のレディ信号で起るデータ転送により満される
ことを表す最後の信号を供給する第3の線と、 前記第1の線と前記第2の線および前記第3の線へ結合
され、前記マイクロプロセッサが前記アドレス信号を供
給した後に転送されたデータのバイト数を記録し、前記
バイトサイズ信号の変更が検出されるたびに、前記レデ
ィ信号の前に前記最後の信号を変更できる、前記最後の
信号を発生し、かつ前記第1の線および前記第2の線に
おける前記信号を周期的に検出する論理手段と、 を備えることを特徴とするマイクロプロセッサ。 - (3)nを2より大きい数として、nバイトの内部デー
タバスを有し、アドレス信号を供給し、外部メモリがデ
ータを転送する用意ができた時に第1のレディ信号を受
けるマイクロプロセッサにおいて、 前記内部データバスへ結合されるキャッシュメモリと、 マイクロプロセッサへ転送することを求められているデ
ータを前記キャッシュメモリに格納すべきかどうかを示
すキャッシュイネイブル信号を受ける入力手段と、 前記マイクロプロセッサによるデータ転送要求が次のレ
ディ信号で起るデータ転送により満されることを表す最
後の信号を供給する出力手段と、前記入力手段と前記出
力手段へ結合され、前記マイクロプロセッサが前記アド
レス信号を供給した後に転送されたデータのバイト数を
記録し、前記バイトサイズ信号の変更が検出されるたび
に、前記レディ信号の前に前記最後の信号を変更できる
、前記最後の信号を発生し、かつ前記バイトサイズ信号
を周期的に検出する論理手段と、 を備えることを特徴とするマイクロプロセッサ。 - (4)外部メモリからデータを要求するためのアドレス
信号を発生するアドレス信号発生手段と、キャッシュメ
モリと、 前記アドレス信号により要求されたデータが所定のデー
タブロック内に入る、すなわち、前記キャッシュメモリ
に格納すべきことを示す外部信号を受ける第1の入力手
段と、 前記外部メモリから前記キャッシュメモリへのデータの
次の転送を行う時に前記データの所定のブロックの転送
が終了することを示す信号を発生する信号発生手段と、 を備えることを特徴とするマイクロプロセッサ。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US227078 | 1988-08-01 | ||
US07/227,078 US5073969A (en) | 1988-08-01 | 1988-08-01 | Microprocessor bus interface unit which changes scheduled data transfer indications upon sensing change in enable signals before receiving ready signal |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0248747A true JPH0248747A (ja) | 1990-02-19 |
Family
ID=22851663
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1114326A Pending JPH0248747A (ja) | 1988-08-01 | 1989-05-09 | マイクロプロセツサ |
Country Status (9)
Country | Link |
---|---|
US (1) | US5073969A (ja) |
JP (1) | JPH0248747A (ja) |
KR (1) | KR960016412B1 (ja) |
CN (1) | CN1018098B (ja) |
DE (1) | DE3923253C2 (ja) |
FR (1) | FR2634919B1 (ja) |
GB (1) | GB2221553B (ja) |
HK (1) | HK109194A (ja) |
SG (1) | SG58393G (ja) |
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JPH0711793B2 (ja) * | 1989-07-13 | 1995-02-08 | 株式会社東芝 | マイクロプロセッサ |
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1988
- 1988-08-01 US US07/227,078 patent/US5073969A/en not_active Expired - Lifetime
- 1988-11-28 GB GB8827743A patent/GB2221553B/en not_active Expired - Lifetime
-
1989
- 1989-01-31 FR FR898901180A patent/FR2634919B1/fr not_active Expired - Fee Related
- 1989-02-04 CN CN89100636A patent/CN1018098B/zh not_active Expired
- 1989-03-14 KR KR1019890003134A patent/KR960016412B1/ko not_active IP Right Cessation
- 1989-05-09 JP JP1114326A patent/JPH0248747A/ja active Pending
- 1989-07-14 DE DE3923253A patent/DE3923253C2/de not_active Expired - Fee Related
-
1993
- 1993-05-04 SG SG583/93A patent/SG58393G/en unknown
-
1994
- 1994-10-12 HK HK109194A patent/HK109194A/xx not_active IP Right Cessation
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GB2221553B (en) | 1992-08-19 |
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FR2634919A1 (fr) | 1990-02-02 |
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