JPH0248747A - マイクロプロセツサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体マイクロプロセッサの分野に関するもの
である。

〔従来の技術〕

本発明は、インテル（Ｉｎｔ＠１）８０３８６マイクロ
プロセツ？（３８６プロセツサとしばしば呼ばれる）の
改良されたものであるマイクロプロセッサの一部を構成
するインターフェイス装置を包含するものである。３８
６プロセツサは３２ビット内部データバスをｔむ。３８
６プロセツサ用のバスの詳細が数多くの文献に記載され
ている。

３８６プロセツサはオンチップ・マネージメント装置を
含む。この装置は、たとえばキャッシュメモ’）、ＤＲ
ＡＭＳ、大容量記録装置等のアドレッシングを行う。こ
の明細書で説明するプロセッサは、オンチップ浮動小数
点装置はもちろん、オンチップ・キャッシュメモリも含
む。データをオンチップ・キャッシュメモリおよび浮動
小数点装置へ転送する際にはある問題が起る。それらの
問題はこの明細書で説明するインターフェイス装置によ
ってうまく解決される。それらの問題には、キャッシュ
メモリ、または浮動小数点装置に関連する大きな語へ転
送されるデータのようなデータのブロックの転送が含ま
れる。

１６ビットマイクロプロセツサｔｉは３２ビットマイク
ロプロセツサをそれより少いデータ線を有するメモリま
たは濁辺装置へ結合することは珍しくはない。たとえば
、３２ビットマイクロブ四セツサを、各メモリサイクル
中に８ビット（１バイト）のデータを供給するＲＡＭへ
結合できる。ある場合には、外部データ線を内部データ
バスの穫々の「バイトレーン」へ結合するマルチプレク
サをプロセッサは含む。たとえば、それにより、３２ビ
ットデ一タ語を８ビットで転送するというプロセッサの
要求を外部メモリは満すことができるようにする。パス
サイズを示す各種の信号が従来のマイクロプロセッサに
おいて用いられている。後でわかるように１本発明によ
りパスのサイズ決定を「至急に」行うことができる。こ
の性能は、ダイナミックに決定される［プラスト（ｂｔ
ａｓｔ）Ｊ　（バースト・ラスト）　（ｂｕｒｓｔ　１
ａｓｔ）信号とともに、従来のプロセッサと比較してこ
こで説明するマイクロプロセッサを強力にできる。

本願発明者が知っている別の従来の技術はＭｕｌｔｌｂ
ｕｓ　（インテル拳コーポレーションの商ｍ＞ｘを含む
Ｍｕｌｔｉｂｕｓに関連するバス信号である。まえ、本
願発明者が知っている別の従来技術が１９８７年１月１
４日に出願され九「ハイ・スピード・ローカル−バス・
アンド０データ・トランスファー拳メソッド（Ｈｌｇｈ
　５ｐｅｅｄ　Ｌｏｃａｌ　Ｂｕｓ　ａｎｄＤａｔ＠Ｔ
ｒａｎｓｆｅｒ　Ｍｅｔｈｏｄ）Ｊという名称の未決の
米国特許出願第００６．３５３号である。次の米国特許
本本願発明者が知っているこの分野の技術に関連するも
のである。すなわち、第４，５７０，２２０号、第４．
４４７，８７８号、第４，４４２，４８４号、第４，３
１５，３０８号、第４，３１５，３１０号。

〔発明の概要〕

この明細書においては、マイクはプロセッサはｎを２よ
り大きい数として、ｎバイトの内部データバス（この明
細書で説明する実施例においては３２ビット・バス）ｆ
：有するマイクロプロセッサについて説明する。データ
のｎバイト転送（読出しまたは書込み）の丸めにこのマ
イクロプロセッサはアドレス信号を供給する。次のレデ
ィ信号でメモリが転送するバイトの数を聚す少くとも１
つの信号（バイトサイズ信号）を第１の入力手段が受け
る。マイクロプロセッサは、マイクロプロセッサによる
データ転送要求が次のレディ信号で起るデータ転送によ
り満されることを表す最後（時には「プラトス」と呼ば
れる）の信号を供給する出力手段（たとえば線またはビ
ン）を含む。最後の信号を発生するためにマイクロプロ
セッサに論理手段が設けられる。その論理手段は、転送
されたデータＯバイト数を記録し、前記バイトサイズ信
号を周期的に検出する。その論理手段は最後の信号の状
態を「迅速に」変更する。したがって、たとえば、外部
メモリは特定のバイトサイズ信号をデフォルト状態とし
て供給でき、それから、メモリが実際に転送できるバイ
トの数をメモリが決定した時に信号を変更する。最後の
信号はそれに従って変化する。

また、メモリが外部メモリから「キャッシュできる」デ
ータを求めていると決定された時に、キャッシュメモリ
へのデータの転送に関連して最後の信号は用いられる。

それらの転送はメモリからの「Ｂレディ」信号に応答し
てバーストモードで行うことができる。

こ、の明細書においてはマイクロプロセッサ用のバスイ
ンターフェイスについて説明する。本発明を完全く理解
できるようにするために、以下の説明においては、特定
のバイト数等のような特定の事項の詳細について数多く
述べである。しかし、そのような特定の詳細事項なしに
本発明を実施できることが当業者には明らかであろう。

その他の場合には、本発明を不必要にあいまいくしない
ようＫする丸めに、周知の回路については説明はい。

〔実施例〕

以下、図面を参照して本発明の詳細な説明する。

マイクロプロセッサの全体的なブロック図まず、本発明
のバスインターフェイス装置１０を用いるマイクロプロ
セッサが全体的なブロック図で示されている第１図を参
照する。インターフェイス装置１０は３２ビットの外部
データバス３０へ結合され、かつアドレスバス３１と、
第２図を参照して後で説明する他のいぐつかの制御線へ
結合される。（この明細書では、「データ」という用語
を、データバスを介して転送される情報を示すために一
般的に用いることに注目されたい。この情報は命令、定
数、ポインタ等を含む。）インターフェイス装置１０は
アドレスおよびデータバスによりキャッシュメモリ制御
器１２へ結合される。このキャッシュメモリ制御器１２
はキャッシュメモリ１１のアクセス動作を制御する。キ
ャッシュメモリ制御器１２はアドレス発生器１４へ結合
される。アドレス発生器１４とキャッシュメモリ制御器
１２の間にベージング装置１３がバス３Ｔを介して結合
される。本発明を理解するために、アドレス発生器は、
市販されているインテル８０３８６に用いられているア
ドレス発生器と同じであると仮定できる。インテル８０
３８６の丸めのセグメンテーション装置およびページン
グ装置が、本願出願人へ譲渡された１９８５年６月１３
日の米国特許出願筒７４４．３８９号「メモリーマネー
ジメント書フォー・マイクロプロセッサ（Ｍｅｍｏｒｙ
　Ｍａｎ凰ｇ＊ｍ＠ｎｔ　Ｆｏｒ　Ｍｉｃｒｏｐｒｏｃ
＠ｍ５ｏｒ）ｊに開示されている。

本発明を理解する丸めには、キャッシュメモリ１１とキ
ャッシュメモリ制御器１２の特定の構成は重要ではない
。キャッシュメモリ制御器１２とインターフェイス装［
１０の間の信号の流れは、本発明を理解するために必要
な限シ、第２図を参照して説明する。

マイクロプロセッサ内では、命令は命令デコーダ装置１
５へ結合される。この命令デコーダ装置は制御器１９で
動作する。その制御器１９はマイクロコード命令を格納
する。制御器１９は一連の制御信号をマイクロプロセッ
サへ供給する。命令デコーダ装置１５は制御器１９へ結
合される。制御器１９の出力端子はマイクロプロセッサ
の他の全ての装置へ結合される。データ装置１８は算術
論理装置（ＡＬＵ）であって、インテル８０３８６で実
行される機能に類似するＡＬＵ機能を実行する。

マイクロプロセッサは浮動小数点計算を実行する浮動小
数点装置１Ｔも含む。浮動小数点装置１Ｔの正確な構成
は本発明にとワて唸重要では表いが、この浮動小数点装
置とキャッシュメモリ１１により求められるプルツク転
送は、本発明に対する刺激のいくらかを供給している。

本発明の第１図に示されている実施例は従来の金属−酸
化物一半導体（ＭＯＢ）技術、とくに相補ＭＯ８（０Ｍ
Ｏ８）技術で実現できる。２５ｍＨｚｌたはそれより高
いクロック速度が現在の０ＭＯ８技術で可能である。

バスインターフェイス装置のブロック図第４図のパスイ
ンターフェイス装置１０の１部品が第２図に破線の間に
示されている。キャッシュメモリ制御器１２はバスサイ
クルバッファ４５を介してインターフェイス装置１Ｇと
通信する。

全てのメモリアドレスと、各種の制御信号と、外部メモ
リへ入力させる全てのデータとはバッファ４５を介して
インターフェイス装置１０へ供給宮れる。入来データ（
読出されたデータ経路）がインターフェイス装置１０を
介してキャッシュメモリ制御装置１２へ供給される。

バッファ４５の出力データは書込みバッファ４１へ結合
される。このバッファは「４深さ」であるから、４つの
ＣＰＵサイクルの間のバッファ４５からのデータをバッ
ファ４５の４つの段のうちの１つに一時的に格納できる
ようにする。バッファ４１の出力がデータバス３０へ直
接供給される。メモリアドレスと、メモリサイクルの形
式と、メモリサイクルの長さとを表わし、４つの各段に
格納されているデータべ関連する信号もバッファ４１に
格納される。バスサイクルの種類等を表す信号がパスサ
イクルデコーダ４４から線４６を介してバッファ４１と
パスサイクル・マルチプレクサおよびデコーダ４２へ結
合される。

パスティクルーマルチブレフナおよびデコーダ４２は、
（１）バッファ４１（線３８）から、または（ＩＩ）バ
ッファ４５（線３９）と線４６から直接、アドレス信号
、パスの種類信号等を選択する。マルチプレクサおよび
デコーダ４２は２ツチ４３へ結合される。ラッチの出力
はアドレス信号（アドレスの３０ビットおよび４ビット
（バイトイネイブル信号））をパス３１と、メ・モリの
ための制御線へ１１１３３を介して供給する。

バッファ４５からの４ビットがバスサイクルデコーダ４
４へ結合されてパスサイクルの種類を指示する。それら
のビットは、メモリ書込み、メモリ読出し、工１０読出
し／書込み、ブリフェラス分岐、ロックされた読出し、
ロックされた書込み、終了していない書込み、回路内エ
ミュレータ（読出しまたは書込み）、およびページング
装置１３の間の読出しおよび書込みのような１６９類ま
でのバスサイクルを指示する。パスサイクル種類ビット
はデコーダ４４で復号されて、たとえばマルチプレクチ
４２を制御し、後で説明する「プラスト信号」のような
ある出力を供給するために用いられる。

パス制御器４９は、いくつかの別の信号（後述）に加え
て、バスサイクル要求信号を線５５を介して受ける。バ
ス制御器は制御信号を線５７を介してバスインターフェ
イス装置１Ｇ内の種々の回路へ供給する。それらの回路
にはバスティクルデコーダ４４と、バスサイクルマルチ
プレクサおよびデコーダ４２と、ラッチ４３と、バッフ
ァ４１とが含まれる。バス制御器は通常の状態マシンと
して動作する。

バスサイクルデコーダ４４はプラス）（ｂムａｔ）（ｂ
ｕｒｓｔ　１ｍ口）信号（時には２スト信号と呼ばれる
）を供給する。この信号（アクティブ低）は、線２７ま
たけ２８上の次のレディ信号Ｋ＞いてマイクロプロセッ
サのデータ要求が満されたことを示す。この信号の発生
と、１１３ａ上のキャッシュイネイブル信号（ＫＩＮ）
との相互作用を含めたその信号の使用とについては後で
説明する。

バスインターフェイス装置１Ｇへの入力およびバスイン
ターフェイス装置１０からの出力バスインターフェイス
装置１０への主な外部入力と、バスインターフェイス装
置からの（外部回路への）主な出力が第２図に＠５４に
沿って示されている。データバス３０は３２ビットの双
方向バスである。第３図を参照して後で説明するように
、データバス３０の３２本の線は全て外部回路へ接続す
ることを要する。このマイクロプロセッサはメモリアド
レスをアドレスバス３１へ供給する。そのアドレスは３
０ビットのアドレス信号と、４バイトのイネイブルビッ
トで構成される。それらについては第３図を参照して後
で詳しく説明する。３本のメモリ制御線３３がメモリに
対する読出し／書込みと、入力／出力と、データ対制御
（たとえば、メモリからのプリ７エツチ対データ読出し
）を示す。アドレス状１１（ＡＤ８）は、バス３１上の
アドレスが受画であることを示す線２２上のアクティブ
低である。

マイクロプロセッサによるメモリサイクル要求は、メモ
リから読出され、またはメモリへ書込まれる３２ビット
を一般に要求する（キャッシュメモリに関連するような
大きい転送については後で説明する）。ある場合には、
メモリは８ビットまたは１６ビットのバスに限ることが
できる。この場合には、メモリは適切な信号をｌ１３４
または３５へ供給する。！Ｉ３５　（バスサイズ８）上
の信号は転送が８ビット転送で満されることを示し、線
３４（バスサイズ１６）上の信号は要求が１６ビット転
送で満されることを示す。線３４．３５はパスサイクル
デコーダ４４へ結合される。とくに線２９ヘプラスト信
号を発生する丸めのそれらの線３４゜３５の使用につい
ては後で説明する。

先に述べたように、このマイクロブ筒七ツサはオンチッ
プキャッシュメモリを含む。あるデータはキャッシュメ
モリに格納することを指定される。

外部回路がマイクロプロセッサからのアドレスを調へ、
特定のアドレスが、キャッシュメモリに格納することを
指定されたアドレス空間内に入るかどうかを判定する。

これは命令、定数等に対して一般に行われ、共用される
データに対しては行われない。求められ九データが「キ
ャッシュ可能である」すなわち、キャッシュメモリにそ
のデータを格納すべきであることを判定し九とすると、
ＫＥＮ信号が線３６へ戻される（アクティブ低）。

この信号はデコーダ４４へ結合され、後で説明するよう
にプラスト信号の発生に用いられる。

線２３上の入力は通常の保、持信号でらυ、線２４上の
出力は弾持確認応答である。線２５上の入力信号（アド
レス保持）は、外部バスを直ちに浮動させるべきことを
示す。これは、バス上の他の装置によるシステムのデッ
ドロックを阻止するために行われる。線２６は外部アド
レス状態を供給する。線２γと２８はレディ信号と「バ
ースト」レディ信号をそれぞれ受ける。それらの信号は
パスサイクルデコーダ４４へも結合される。ブラスト信
号の発生におけるそれらの信号の使用については後で説
明する。

データバスインターフェイス あるマイクロプロセッサにおいては、たとえば３２ビッ
トの内部データバスを、それより少い線を有する外部デ
ータバスへ直結できる。たとえばインテル８０３８６の
場合は、８ビットデータバスをそのマイクロプロセッサ
の内部データバスのより少い８線／ビットへ直結できる
。データバスのより少い８本の線だけが用いられている
ことを示すために信号がマイクロプロセッサへ加えられ
る。

このマイクロプロセッサは、外部の８本のデータバス線
を内部データバスの４つのバイトレーンへ選択的に結合
できるようＫする内部マルチプレクサを最もしばしば含
む。

本発明のマイクロプロセッサのここで説明している実施
例では、内部データバスの３２ビットの全てを外部バス
へ接続せねばならない。外部データバスの幅が８またけ
１６線／ビットだけである場合には、第３図のマルチプ
レクサ６０のような外部マルチプレクサが外部データバ
スの８線または１６線を、内部データバスの任意のバイ
トレーンへ選択的に結合できるようＫする。これが、マ
ルチプレクサ６Ｇへ直結されているバスインターフェイ
ス装置１０のデータバスの３２本の線により第３図に簡
単に示されている（８ビット外部パスの場合に対して）
。マルチプレクサ６０は８ビットパス６１をバス３０の
４バイトレーンの任意の１つへ結合する。バイトイネイ
ブルビットがマイクロプロセッサによりマルチプレクサ
６０へ供給されてそのマルチプレクサを制御する。した
がって、マイクロプロセッサの・内部バスのどのバイト
レーンを外部データバスへ結合するかを指示する。先に
述べたように、従来のめるマイクロプロセッサにおいて
は、マルチプレクサ６０に等しい回路がチップ上に含ま
れる。したがって、データバス上の全ての信号が、マル
チプレクサがチップ上にある時に、そのマルチプレクサ
を介し、て結合される。マルチプレクサを通ると遅延さ
れるから、全ての入来信号と出力信号は、マルチプレク
サがチップ上にある時に、マルチプレクサにより遅らさ
れる。したがって、３２ビット外部データバスが用いら
れる場合に４、マルチプレクサによる遅延が起る。この
ことは、最高の性能をもたらすことが最もあシ得る用途
にとって害である。本発明のインターフェイス装置では
、３２ビットデータバスへバスインターフェイス装置１
Ｇが接続される場合にマルチプレクサ６０は不要である
。そうすると、３２ビットバスが用いられる場合によυ
高い性能が得られる。

バーストラスト（ブラスト）信号 線２９上のプラスト信号（アクティブ低）は、次のレデ
ィ信号（線２Ｔまたは２８）においてＣＰＵによるメモ
リ要求が満されることを示す。このことは、データが３
２ビットよυ小さい語でメモリへ転送される場合、また
は、たとえばデータのブロックがキャッシュメモリへ転
送されているバーストサイクルの間、または長さが３２
ビットより長い語が浮動小数点装置へ転送される場合に
とくに有用である。バースト信号は各種のやｐ方で使用
できる。マイクロプロセッサによりアクセスされている
メモリまたはメモリ空間からの読出し、またはそのメモ
ＩＪ　１九はメモリ空間への書込みを阻止するために「
ロック」を行うためにプラスト信号を使用できる。その
ようなロックは、たとえば、関連するデータのデータブ
ロックの一部がマイクロプロセッサへ読込まれている間
に、その一部が覧されることを阻止する。

重要なことは、後で説明するように、プラスト信号が状
態を「迅速に」変えられることである。

Ｂａｇ　、　ＢＨ３８およびＫＥＮのようなプラスト信
号の状態を判定する信号が定期的に標本化され、プラス
ト信号の状態がその各標本化ごとに再び判定されるとと
である。したがって、デフォルトモードにある外部メモ
リは、マイクロプロセッサからアドレスを受は九時にＢ
ａｇ　ｔたはＢａＩ２を供給でき、後で８ビット、１６
ビットまたは３２ビットの転送をできることを決定する
。後でわかるように１ブラスト信号は、レディ信号が戻
される前に状態を何回本変えることができる。

次に、マルチプレクサによるメモリアクセスに対する通
常の要求のためのプラスト信号の動作が示されている第
４図を参照する。垂直線６２〜６８が内部クロッキング
信号が起る（たとえば２５ｍＨｚ）時刻を表わす。ＡＤ
Ｄに対する波形が、時刻６２の後でマイクロプロセッサ
が信号（妥当低）を線２２に供給して、新しいアドレス
がアドレスバス３１に存在することを示す。アドレス信
号は、新しいアドレス信号が遷移６９により示されてい
るように妥当有効になる様子が示されている。

外部メモリは、ＡＤ８信号とアドレスを受けた時ニ、マ
イクロプロセッサからの８ビット転送による３２ビット
要求を満すでらろうことを判定する、と仮定する。外部
メモリはＢＳ８Ｓ２Ｏ低レベルにすることによりそれを
行う。これは時刻６３の後で起ることが示されている。

しかし、時刻６３においては、Ｂ８８（！！号はマイク
ロプロセッサにより詞べられ、高いことが見出される（
Ｂ８１６信号が高いと仮定して）。時刻６３ＫＢＳ８と
Ｂ８１６の信号が高いことが検出されたととは、３２ビ
ットの全てが次のレディ信号において転送されて、マイ
クロプロセッサからの要求を１テイクルで満すことを示
す。この条件のために、矢印７Ｇで示すようにこのブラ
スト信号は低くドライブされる。そうすると、時刻６４
においてＢ８８信号は再び調べられ、この時には低いと
判定される。マイクロプロセッサは、このことを、８ビ
ット転送が行われ、したがって、求められた３２ピツ）
Ｏうちの８ビットだけが次のレディ信号で転送されるこ
とを意味するものと、解する。したがって、マイクロプ
ロセッサの行われている要求を完結するためには付加メ
モリティクルを必要どする。矢印Ｔ１で示すように、マ
イクロプロセッサの現行の要求を完結するためＫは、次
のメモリティクルの後でより多くのメモリサイクルを必
要とすることを示すためにブラスト信号は高くドライブ
される。これが起きてからまもなく、レディ信号がパル
ス７２で示されているように現われる。とのパルスによ
り、データのうちの８ビットがマイクロプロセッサとメ
モリの間で転送され、マイクロプロセッサの現行の要求
を完結するために転送すべき２４ビットを残す。

最初の転送が行われた後で、ＢＳａ信号（＊刻６５と６
６０間）信号は不能状態になる（再び、ＢＳｌ　６信号
は不能状態であると仮定する）。このことは、メモリが
３２ビット転送を一層できることを示す。

時刻６６においてＢＳ８Ｓ２Ｏ状態が検出され、そのこ
とを、次のメモリサイクルにおいて２４ビットを転送す
ると現行の要求が満されることを意味するとマイクロプ
ロセッサは解する。いまはブラスト信号は矢印Ｔ３で示
すようにアクティブになる。次のレディ信号においては
、データの２４ビットが転送されて第２のメモリサイク
ルとトランザクションを終る。

第４図から、マイクロプロセッサからの要求が行われて
いる間はブラスト信号が状態を２回以上変えたこと、お
よび、実際に、ブラスト信号はレディが戻されるまでは
状態を何回も変えることができることに注目すべきであ
る。これにより、マイクロプロセッサとメモリの間で起
シ得る転送の１１類の選択の余地が最大となる。

第４図を参照して行った上記の説明ではバイトイネイブ
ル信号の状態については触れなかった。

それらの信号については第５図に示す例を参照して詳し
く説明することにする。しかし、信号８８８またはＢＳ
ｌ　Ｂがひとたびアクティブになると１、バイトイネイ
ブル信号は、８バイトが戻された時にどのパイトレーン
が用いられるかを決定する。ある場合には、バイトイネ
イブル信号は、第３図に示すようなＭＤＸ６０へ、また
はバイトイネイブル信号により示されているバイトレー
ンへ結合する信号を指示する他の外部回路へ結合される
。

ブラスト信号の発生 線２９上のブラスト信号はバスサイクルデコーダ４４に
より発生される。この実施例においては、このデコーダ
は論理プレイとして実現される。そのアレイのうちブラ
スト信号を発生する部分が、それが実現しようと意図す
る式により最も良く記述される。それらの式は論理回路
（たとえばゲート等）へ容易に変換できる。

下記の式において、「。」は論理積を表し、「＋」は論
理和を表す。「φ」記号はある関数の逆を表わし、とく
にｂｒ＠ｌ・ｔφはｂ−ｒａｍ・を状態が真でないこと
を示す。各種のバス状態がｔＸ（マイクロプロセッサが
新しいアドレスを送っていることを示す）、ｔ２（マイ
クロプロセッサがデータを探していることを示す）、ｔ
ｉ（アイドル状態）によ）表わされる。ｒＦｉｒｓｔｆ
ｌｔＡＪは、　キャッシュメモリ中の最初のバスサイク
ルが一杯であることを示す（たとえば、１６バイトのう
ちの初めの４バイトがキャッシュメモリへ転送される）
。ＫＥＮＥ号はｆｉｒｓｔｆｉＬｔに対してアクティブ
に標本化される。

ｂｓ８とｂ−１６は線３５．３４にそれぞれ存在する信
号を指す。「ｎａｎｔｊは、マイクロプロセッサの要求
を満すために残されるバイトの数を示す。回路にシいて
はこの数は５ビットフイールドにより示される。下記０
式においては、このフィールド内のビットは括弧の中に
示されている。たとえば括弧が「く１・・・−＞Ｊを示
すとすると、フィールド内の最初のビットが２進の１で
あればフィールドの条件は式に適合する（すなわち、そ
の項は真である）。フィールド中のダッシュは、ビット
の状態は、括弧の諸条件に適合する隈シは、問題ではな
いことを示す。

本発明を理解するために、とくにプラスト信号を理解す
るために、プラスト信号はｍｏｒ＠ｃｙｅと同じである
と仮定する。実際に、通常のメモリサイクル以外のサイ
クルにはいくつかの差がアシ、九とえば、境界走査サイ
クルではプラスト信号はアサートされない。しかし、そ
れらの差は本発明のこの実施例を理解するためＫは重要
ではない。

「ｎｅｎｔａｄｄＪは、レディが戻され九時の特定の転
送に対して差し引かれるビットの数を示す。「ｎｅｎｔ
ａｄｄＪはｎ＠ｎｔａｄｄ２と、ｎｅｎｔａｄｄｌと、
ｎｃｎｔａｄｌのコンカテネーションで構成される３ビ
ットフイールドである。たとえば、ｎ＠ｎ＊ｏｕｔが＜
１００００＞（１６）で、ｎｅｎｔａｄｄが＜ｏｏｔ＞
（ｔ）であるとすると、ｎａｎｔは（０１１１１）（１
５）になる。この動作が第６図に示されている。この式
により実現される論理は論理９９により一般に示される
。

減算は減算器１００により行われる。信号ＢＲＤＹまた
はＲＤＹはラッチ１０１にｎｅｎｔａｄｄからのｎｅｎ
ｔｏｕｔの減算を捕えて新しいｎｅａｔを供給させる。

ｗａｎｔのこの新しい値はｍｏｒ＠ｃｙｅの状態を判定
する丸めに用いられる。

ｒａｌｏｕｔＪとｒ＆ｏｏｕｔＪはパスサイクルに対す
る実際のアドレス「１」とアドレスｒＯＪを表す。

＋（ａＱｌ工６＞　ｂ１８＋＋ａ。、おゆ□、−雲上フ
タ、〕ｆｉｒｓｔｆｉｌｌφ）； ｎｅｎｔａｄｄ２＝Ｔ２．ｂａ８す、ｂ１６◆（ａ０１
２３（（に））４−ｆｉｒｓｔｆｌｌｌ）；（４バイト
〕 ｎｃｎｔｏｕｔｏ＝ｆｉｒｓｔｆｉｌｌφ、　ｎａｎｔ
（−−−−１）　”。

典型的なメモリサイクル 次に、上で説明した信号の波形がデータ転送の丸めに示
されている第５図を参照する。垂直線８０〜９１は時刻
を表す。説明のために、それらの垂直線で表わされてい
る時刻にＫＥＮＥ号が標本化されると仮定する。

時刻８０においてはアドレスは与えられないから、プロ
セッサはデータを求めていない。この状態ではＭＯｒ・
ｅ７ｅは低い。時刻８０と８１の間では電位のＡＤＳ／
降下はアドレスが存在していることを示す。アドレス４
０がアドレス線へ供給されていることを示す。バイトイ
ネイブル信号は信号１０１１を供給するものと仮定され
る。このことは、このメモリ要求によりプロセッサがバ
イトイネイブル信号を求めていることを示す。（典型的
々３２ビット転送が求められるものとすると、バイトイ
ネイブル信号は００００である。）また、時刻８０と８
１の間ではｂｓａ／はアクティブになって、メモリが８
ビット転送で要求を満すことを示し、ＫＥ特傷信号アク
ティブになると、データの要求はキャッシュ可能である
ことを示す。

時刻８１において、ＫＥＮ信号はアクティブであると検
出され、線９５により示されるように、ｆｌｒｓｔｆｉ
ｌｌがアクティブになる。その理由は、次の転送がキャ
ッシュ可能なサイクルにおける最初のものだからである
。先の式を参照して、ｆｌｒｓｔｆｉｌｌが高いからｎ
ｅｗｔｏｕｔ　４に対する条件は適合される。ｆｌｒａ
ｔｆｌｌｌは高いからｎｅｎｔｏｕｔ３，２゜１０は全
て低い。また、ｂｓ８がアクティブで、プロセッサはデ
ータを求めているから、ｎｅｎｔａｄｄＱに対する全て
の条件は適合する。この時点で第６図の減算器を調べる
と、ｎｅｎｔｏｕｔは（１００００，＞（１６）、ｎａ
ｎｔａｄｄは＜００１）（りであるから、ｎｏ！１ｔは
（０１１１１）（１５）Ｋ等しい。また、先の式を参照
して、ｎａｎｔ（０１−−−＞は有効であるから、ｍａ
ｒ・ｅｙｅはアクティブである。Ｋ５図の時刻８１と８
２の間ではＭｏｒｅｅｙｅはアクティブになシつつある
ことが示されている。

次に、時刻８２にＫＥＮはインアクティブへ戻る。

（これを起すととがある特定のメモリ条件は重要ではな
い。本発明の装置の融通性を示すためにＫＩＮはこの時
点でインアクティブにされる。）時刻８２においてＫＥ
Ｎがインアクティブで標本化されると、線９Ｂで示され
るよグにｆｉｒｌｔｆｌｌｌの電位は低下する。ひとた
びこれが起ると、第６図の減算器への入力はともに１で
、ｎｅｎｔは＜ｏｏｏｏｏ＞である。ｍｏｒｅｅｙｅ項
はいずれも適合せず、ｍｏｒ・ｅｙｅの電位は低下すゐ
。このことは、次の転送において、マイクロプロセッサ
により求められ九代表的表８ビット要求が満されるであ
ろうことを示す。

（バイトイネイブル信号が１０１１でらるから、ｂａ８
がインアクティブであっても、この要求を満すことがで
きるから、マイクはプロセッサはデータの８ビットを要
求するだけであることに注目されたい。） 時刻８２と８３の間では、ＫＥＮ信号絋再鉱アクティブ
に表る。時刻８３ではこの信号は標本化され、＄９４で
示されているようにｆｌｒａｔｆｌｌｌの電位は上昇す
る。この状態に対しては、Ｂｅｎｔは１５にｉ　Ｊ）、
ｍｏｒ＠ｃｙｃの電位が上昇して、次の転送ではプロセ
ッサの代表的な要求は満されないであろうことを示す。

時刻８３と８４の間でｄ　ＢＲＤＹの電位は低下し、転
送が行われる（実際には、ＫＥＮが戻されたから１０１
１バイトイネイブル信号は無視され、図示のように、デ
ータがバイトごとに転送されるにつれてバイトイネイブ
ル信号は通常のやり方で順次サイクルする）。

最初の転送が行われてから（および時刻８４の後で）Ｋ
ＥＮ信号は低いままで、バーストサイクルの最初の転送
が終っているから、ｆｌｒｓｔｆｌｌｌの電位は低下す
る。

時刻８５〜９１においては、ＢＲＤＹがアクティブにな
るたびに別の８ビットが転送されてｎａｎｔ。

値が各転送ごとに「１」だけ低下する。時刻９０に訃い
ては、滅ＪＩ器への入力はともに「ｌ」で、ｍｏｒ・ｅ
ｙｅの項はいずれも満されない。そうするとｎｏｒ・ｅ
ｙｅ信号はインアクティブとなって、次の転送ではメモ
リによる要求が満されることを示す。

以上、マイク田プロセッサ上のインターフェイス装置に
ついて説明し九。とのインターフェイス装置は、バイト
サイズおよびキャッシュイネイブル信号のような、転送
に影響する信号をダイナミックに「迅速に」取扱う。

【図面の簡単な説明】

第１図はマイクロプロセッサを構成する種々の装置を示
す全体的なブロック図、第２図は本発明のバスインター
フェイス装置のブロック図、第３図は３２ビットのイン
ターフェイス装置を８ビットの外部バスへ結合するヤシ
方を示すブロック図、第４図はバスインターフェイス装
置の動作を説明するために用いられる波形図、第５図は
バスインターフェイス装置の動作を説明するために用い
られる波形図、第６図はブラスト信号を発生する回路の
動作の説明に用いられる、ゲートアレイの論理構成を示
すブロック図である。 １０・・―・バスインターフェイス装置、１１・拳・・
キャッシュメモリ、１２・・・・メモリ制御器、１４ａ
・・・アドレス発生器、１５・・−・命令デコーダ、１
Ｔ・・・・浮動小数点装置、１８・ｍ−・データ装置い
１９・・番・制御器、３０・・・・外部データバス、３
１・・・・アドレスバス、４１ｅ・・番書込ミハツファ
、４２・−・・バスサイクルマルチプレクサおよびデコ
ーダ、４３，１０１−・・・クツチ、４４・・・・パス
ナイクルデコーダ、４５・・―Φバスナイクルバツファ
、４９・・番・バス制御ａ、ｇｏ−・・・マルチプレク
サ、９９・・・・論理装置。

Claims (4)

【特許請求の範囲】
1. （１）ｎを２より大きい数として、ｎバイトの内部デー
   タバスを有し、データのｎバイト転送のためにアドレス
   信号を供給し、外部メモリがデータを転送する用意がで
   きた時にレディ信号を受けるマイクロプロセッサにおい
   て、 次のレディ信号で前記メモリが前記マイクロプロセッサ
   で転送するバイトの数を表す少くとも１つのバイトサイ
   ズ信号を受ける入力手段と、前記マイクロプロセッサに
   よるデータ転送要求が次のレディ信号で起るデータ転送
   により満されることを表す最後の信号を供給する出力手
   段と、前記入力手段と前記出力手段へ結合され、前記マ
   イクロプロセッサが前記アドレス信号を供給した後に転
   送されたデータのバイト数を記録し、前記バイトサイズ
   信号の変更が検出されるたびに、前記レディ信号の前に
   前記最後の信号を変更できる、前記最後の信号を発生し
   、かつ前記バイトサイズ信号を周期的に検出する論理手
   段と、 を備えることを特徴とするマイクロプロセッサ。
2. （２）３２ビットの内部データバスを有し、データの３
   ２ビットを転送するためにアドレス信号を供給し、外部
   メモリがデータを転送する用意ができた時にレディ信号
   を受けるマイクロプロセッサにおいて、 前記外部メモリがデータの８ビットを転送することを示
   す入力信号を受ける第１の線と、前記外部メモリがデー
   タの１６ビットを転送することを示す入力信号を受ける
   第２の線と、前記マイクロプロセッサによるデータ転送
   要求が次のレディ信号で起るデータ転送により満される
   ことを表す最後の信号を供給する第３の線と、 前記第１の線と前記第２の線および前記第３の線へ結合
   され、前記マイクロプロセッサが前記アドレス信号を供
   給した後に転送されたデータのバイト数を記録し、前記
   バイトサイズ信号の変更が検出されるたびに、前記レデ
   ィ信号の前に前記最後の信号を変更できる、前記最後の
   信号を発生し、かつ前記第１の線および前記第２の線に
   おける前記信号を周期的に検出する論理手段と、 を備えることを特徴とするマイクロプロセッサ。
3. （３）ｎを２より大きい数として、ｎバイトの内部デー
   タバスを有し、アドレス信号を供給し、外部メモリがデ
   ータを転送する用意ができた時に第１のレディ信号を受
   けるマイクロプロセッサにおいて、 前記内部データバスへ結合されるキャッシュメモリと、 マイクロプロセッサへ転送することを求められているデ
   ータを前記キャッシュメモリに格納すべきかどうかを示
   すキャッシュイネイブル信号を受ける入力手段と、 前記マイクロプロセッサによるデータ転送要求が次のレ
   ディ信号で起るデータ転送により満されることを表す最
   後の信号を供給する出力手段と、前記入力手段と前記出
   力手段へ結合され、前記マイクロプロセッサが前記アド
   レス信号を供給した後に転送されたデータのバイト数を
   記録し、前記バイトサイズ信号の変更が検出されるたび
   に、前記レディ信号の前に前記最後の信号を変更できる
   、前記最後の信号を発生し、かつ前記バイトサイズ信号
   を周期的に検出する論理手段と、 を備えることを特徴とするマイクロプロセッサ。
4. （４）外部メモリからデータを要求するためのアドレス
   信号を発生するアドレス信号発生手段と、キャッシュメ
   モリと、 前記アドレス信号により要求されたデータが所定のデー
   タブロック内に入る、すなわち、前記キャッシュメモリ
   に格納すべきことを示す外部信号を受ける第１の入力手
   段と、 前記外部メモリから前記キャッシュメモリへのデータの
   次の転送を行う時に前記データの所定のブロックの転送
   が終了することを示す信号を発生する信号発生手段と、 を備えることを特徴とするマイクロプロセッサ。