JP2657947B2 - データ処理装置 - Google Patents
データ処理装置Info
- Publication number
- JP2657947B2 JP2657947B2 JP61186667A JP18666786A JP2657947B2 JP 2657947 B2 JP2657947 B2 JP 2657947B2 JP 61186667 A JP61186667 A JP 61186667A JP 18666786 A JP18666786 A JP 18666786A JP 2657947 B2 JP2657947 B2 JP 2657947B2
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- JP
- Japan
- Prior art keywords
- register
- address
- data
- register set
- processing device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ処理装置に係り、特にデータ処理装置
が複数のLSIを含む回路で構成され、LSI間の信号線数が
制限を受ける場合に好適なレジスタ構成法に関する。
が複数のLSIを含む回路で構成され、LSI間の信号線数が
制限を受ける場合に好適なレジスタ構成法に関する。
データ処理装置は、一般に命令等により任意にデータ
の読み書きができる汎用レジスタと呼ばれるレジスタセ
ットを備えている。一方、大型のデータ処理装置では、
各処理ユニット(命令ユニット、実行ユニット)を各々
別構成にして、各処理ユニットを独立に動作させ、出来
るかぎりの処理の並列化を図っている。
の読み書きができる汎用レジスタと呼ばれるレジスタセ
ットを備えている。一方、大型のデータ処理装置では、
各処理ユニット(命令ユニット、実行ユニット)を各々
別構成にして、各処理ユニットを独立に動作させ、出来
るかぎりの処理の並列化を図っている。
従来、上記レジスタセットはデータ処理装置内に1組
しか用意されておらず、データ処理装置が各々独立に動
作する複数の処理ユニットで構成される場合、レジスタ
セットと各処理ユニット間でインターフェイス線を別々
に張巡らしていた。
しか用意されておらず、データ処理装置が各々独立に動
作する複数の処理ユニットで構成される場合、レジスタ
セットと各処理ユニット間でインターフェイス線を別々
に張巡らしていた。
なお、この種のレジスタセットに関しては、例えば、
石田晴久著“超大型コンピューターシステム”(昭和50
年12月10日 産業図書(株)発行)の第20頁に示されて
いる。
石田晴久著“超大型コンピューターシステム”(昭和50
年12月10日 産業図書(株)発行)の第20頁に示されて
いる。
従来技術においては、レジスタセットはデータ処理装
置内に1組しかなく、該レジスタセットと各処理ユニッ
ト間でインターフェイス線を別々に張巡らしているた
め、各処理ユニットをLSI等で構成する場合、LSI間の信
号線数が制限を受け、問題があった。
置内に1組しかなく、該レジスタセットと各処理ユニッ
ト間でインターフェイス線を別々に張巡らしているた
め、各処理ユニットをLSI等で構成する場合、LSI間の信
号線数が制限を受け、問題があった。
本発明の目的は、データ処理装置が複数のLSI等で構
成される場合、レジスタセットを使用するために必要と
するLSI間の信号線数を低減することにある。
成される場合、レジスタセットを使用するために必要と
するLSI間の信号線数を低減することにある。
本発明は、各々に独立に動作する複数の処理ユニット
をそれぞれLSI等で構成するデータ処理装置において、
命令ユニットはオペランドアドレス演算用に独立のレジ
スタセットを内蔵し、又、実行ユニットもオペランドデ
ータ演算用に独立にレジスタセットを内蔵することを特
徴とする。
をそれぞれLSI等で構成するデータ処理装置において、
命令ユニットはオペランドアドレス演算用に独立のレジ
スタセットを内蔵し、又、実行ユニットもオペランドデ
ータ演算用に独立にレジスタセットを内蔵することを特
徴とする。
命令ユニットおよび実行ユニットは各々当該LSIに内
蔵されたレジスタセットを独立に参照して目的のデータ
を得る。また、データの書込みの場合は、各LSIに内蔵
されたレジスタセット内の同一のレジスタに対して、各
LSI間のデータ転送に用いるバスを使い、データを同時
に書込む。これにより、命令ユニットと実行ユニットに
それぞれ内蔵するレジスタセットの内容が常に一致して
いることを保証できる。
蔵されたレジスタセットを独立に参照して目的のデータ
を得る。また、データの書込みの場合は、各LSIに内蔵
されたレジスタセット内の同一のレジスタに対して、各
LSI間のデータ転送に用いるバスを使い、データを同時
に書込む。これにより、命令ユニットと実行ユニットに
それぞれ内蔵するレジスタセットの内容が常に一致して
いることを保証できる。
前記レジスタセットを各LSI内に取込むことで、レジ
スタセットからの出力信号はLSI間信号でない様にでき
る。また、該レジスタセットへデータ転送するバスは他
のデータ転送にも使用できる為、LSI間の信号線数を増
やさなくて済む。
スタセットからの出力信号はLSI間信号でない様にでき
る。また、該レジスタセットへデータ転送するバスは他
のデータ転送にも使用できる為、LSI間の信号線数を増
やさなくて済む。
以下、本発明の一実施例について図面を用いて説明す
る。
る。
第1図は本発明の一実施例を示すブロック図である。
第1図において、1と2はLSIであり、ここではUSI1は
実行ユニット、LSI2は命令ユニットとする。3はデータ
を転送するための双方向性バスである。4と5はレジス
タセット(汎用レジスタ)であり、本実施例では、各レ
ジスタセットは4個のレジスタからなり、LSI1と2で2
重に持っている。
第1図において、1と2はLSIであり、ここではUSI1は
実行ユニット、LSI2は命令ユニットとする。3はデータ
を転送するための双方向性バスである。4と5はレジス
タセット(汎用レジスタ)であり、本実施例では、各レ
ジスタセットは4個のレジスタからなり、LSI1と2で2
重に持っている。
はじめ、レジスタセット4あるいは5からのデータ読
出し動作について説明する。LSI1(実行ユニット)で
は、命令の実行時、マイクロ命令等によりレジスタアド
レスがレジスタセット・アドレスレジスタ19に格納さ
れ、該レジスタアドレスで示されるレジスタセット4中
の該当レジスタのデータが信号線8に読み出される。演
算器16はレジスタセット4から読み出されたデータとレ
ジスタ12に用意されているデータとの演算(オペランド
データ演算)を実行し、演算結果をレジスタ13に格納す
る。一方、LSI2(命令ユニット)では、命令が命令レジ
スタ18にセットされると、該命令レジスタ18の所定フィ
ールドがレジスタセット・アドレスレジスタ20に順次格
納され、レジスタセット5中の該当レジスタのデータが
信号線9,10に読み出される。演算器17は、レジスタセッ
ト5から読み出されたデータとレジスタ14に用意されて
いるデータとによってオペランドアドレスを計算し(オ
ペランドアドレス演算)、アドレスレジスタ15に格納す
る。LSI2では、このアドレスレジスタ15のアドレスを図
示しないバッファメモリあるいはメインメモリへ送出す
る。このLSI1と2の動作は各々独立に行われる。
出し動作について説明する。LSI1(実行ユニット)で
は、命令の実行時、マイクロ命令等によりレジスタアド
レスがレジスタセット・アドレスレジスタ19に格納さ
れ、該レジスタアドレスで示されるレジスタセット4中
の該当レジスタのデータが信号線8に読み出される。演
算器16はレジスタセット4から読み出されたデータとレ
ジスタ12に用意されているデータとの演算(オペランド
データ演算)を実行し、演算結果をレジスタ13に格納す
る。一方、LSI2(命令ユニット)では、命令が命令レジ
スタ18にセットされると、該命令レジスタ18の所定フィ
ールドがレジスタセット・アドレスレジスタ20に順次格
納され、レジスタセット5中の該当レジスタのデータが
信号線9,10に読み出される。演算器17は、レジスタセッ
ト5から読み出されたデータとレジスタ14に用意されて
いるデータとによってオペランドアドレスを計算し(オ
ペランドアドレス演算)、アドレスレジスタ15に格納す
る。LSI2では、このアドレスレジスタ15のアドレスを図
示しないバッファメモリあるいはメインメモリへ送出す
る。このLSI1と2の動作は各々独立に行われる。
次にレジスタセット4および5へのデータの書込み動
作について説明する。ここではレジスタ13の演算結果デ
ータを格納するものとする。書込み動作の場合、命令開
始においては命令レジスタ18の所定フィールドがレジス
タセット・アドレスレジスタ19と20に同時にセットさ
れ、命令実行中においては、マイクロ命令によりデータ
バス3を経由してレジスタアドレスが同様にレジスタセ
ット・アドレスレジスタ19と20に同時にセットされる。
レジスタ13のデータは、信号線11からデータバス3に転
送され、LSI1では信号線6を介して、レジスタセット・
アドレスレジスタ19のレジスタアドレスで示されるレジ
スタセット4中の該当レジスタへ書き込まれ、LSI12で
は信号線7を介して、同じくレジスタセット・アドレス
レジスタ20のレジスタアドレスで示されるレジスタセッ
ト5中の該当レジスタへ書き込まれる。ここで、レジス
タセット・アドレスレジスタ19と20には同一の値がセッ
トされているため、レジスタ13のデータはレジスタセッ
ト4および5の同一のレジスタに書き込まれることとな
り、レジスタセット4および5の内容の一致性は保証さ
れる。
作について説明する。ここではレジスタ13の演算結果デ
ータを格納するものとする。書込み動作の場合、命令開
始においては命令レジスタ18の所定フィールドがレジス
タセット・アドレスレジスタ19と20に同時にセットさ
れ、命令実行中においては、マイクロ命令によりデータ
バス3を経由してレジスタアドレスが同様にレジスタセ
ット・アドレスレジスタ19と20に同時にセットされる。
レジスタ13のデータは、信号線11からデータバス3に転
送され、LSI1では信号線6を介して、レジスタセット・
アドレスレジスタ19のレジスタアドレスで示されるレジ
スタセット4中の該当レジスタへ書き込まれ、LSI12で
は信号線7を介して、同じくレジスタセット・アドレス
レジスタ20のレジスタアドレスで示されるレジスタセッ
ト5中の該当レジスタへ書き込まれる。ここで、レジス
タセット・アドレスレジスタ19と20には同一の値がセッ
トされているため、レジスタ13のデータはレジスタセッ
ト4および5の同一のレジスタに書き込まれることとな
り、レジスタセット4および5の内容の一致性は保証さ
れる。
次に、レジスタ12に書込みデータがある場合の、レジ
スタセット4および5への部分書込み動作について説明
する。命令レジスタ18の所定フィールドあるいはマイク
ロ命令によるレジスタアドレスがレジスタセット・アド
レスレジスタ19と20に同時にセットされることは、前記
書込み動作の場合と同様である。LSI1では、レジスタセ
ット・アドレスレジスタ19で示されるレジスタセット4
中の該当レジスタのデータが読み出され、これがレジス
タ12のデータと演算器16を使ってマージされてレジスタ
13に格納される。このレジスタ13のデータは、信号線11
からデータバス3に転送され、LSI1では信号線6を介し
て、レジスタセット・アドレスレジスタ19で示されるレ
ジスタセット4中の同一レジスタへ書き込まれる。LSI2
では信号線7を介して、レジスタセット・アドレスレジ
スタ20で示されるレジスタセット5中の該当レジスタへ
書き込まれる。
スタセット4および5への部分書込み動作について説明
する。命令レジスタ18の所定フィールドあるいはマイク
ロ命令によるレジスタアドレスがレジスタセット・アド
レスレジスタ19と20に同時にセットされることは、前記
書込み動作の場合と同様である。LSI1では、レジスタセ
ット・アドレスレジスタ19で示されるレジスタセット4
中の該当レジスタのデータが読み出され、これがレジス
タ12のデータと演算器16を使ってマージされてレジスタ
13に格納される。このレジスタ13のデータは、信号線11
からデータバス3に転送され、LSI1では信号線6を介し
て、レジスタセット・アドレスレジスタ19で示されるレ
ジスタセット4中の同一レジスタへ書き込まれる。LSI2
では信号線7を介して、レジスタセット・アドレスレジ
スタ20で示されるレジスタセット5中の該当レジスタへ
書き込まれる。
本発明によれば、データ処理装置が複数のLSIを含む
回路で構成されLSI間の信号線数が制限される場合、命
令ユニットおよび実行ユニットの各LSI内にレジスタセ
ットを持ち、LSI間インターフェイスとして該レジスタ
セットへデータを転送する共通バスを利用するため、レ
ジスタセットの出力をLSI間インターフェイスに出さな
くて良く、また、前記バスは他のデータ転送にも共通に
使用できることにより、LSI間インターフェイスの低減
に効果がある。また、他の効果として、前記レジスタセ
ットの回路形態は、各LSIで個別にできるため、あるLSI
ではレジスタセットとしてRAMを用い、他のLSIではフリ
ップフロップを用いる等、論理作成の自由度を増すこと
ができる。
回路で構成されLSI間の信号線数が制限される場合、命
令ユニットおよび実行ユニットの各LSI内にレジスタセ
ットを持ち、LSI間インターフェイスとして該レジスタ
セットへデータを転送する共通バスを利用するため、レ
ジスタセットの出力をLSI間インターフェイスに出さな
くて良く、また、前記バスは他のデータ転送にも共通に
使用できることにより、LSI間インターフェイスの低減
に効果がある。また、他の効果として、前記レジスタセ
ットの回路形態は、各LSIで個別にできるため、あるLSI
ではレジスタセットとしてRAMを用い、他のLSIではフリ
ップフロップを用いる等、論理作成の自由度を増すこと
ができる。
第1図は本発明の一実施例を示すブロック図である。 1……実行ユニットLSI、2……命令ユニットLSI、 3……データバス、4,5……レジスタセット、 19,20……レジスタセット・アドレスレジスタ。
Claims (1)
- 【請求項1】各々独立に動作する命令ユニットと実行ユ
ニットを具備し、両ユニットをデータ転送用の双方向性
バスで接続してなるデータ処理装置において、 命令ユニットは、複数のレジスタからなる第1レジスタ
セットと、該第1レジスタセットのレジスタアドレスを
格納する第1アドレスレジスタを具備し、 実行ユニットは、前記第1レジスタセットと同一構成の
第2レジスタセットと、該第2レジスタセットのレジス
タアドレスを格納する第2アドレスレジスタを具備し、 命令ユニットは前記第1レジスタセットをオペランドア
ドレス演算用に、実行ユニットは前記第2レジスタセッ
トをオペランドデータ演算用に各々独立に利用すると共
に、 命令ユニットもしくは実行ユニットが自レジスタセット
内のレジスタを書き替える場合は、前記第1アドレスレ
ジスタと前記第2アドレスレジスタに同一レジスタアド
レスを設定し、書込みデータを前記双方向性バスを通し
て両ユニット間で転送し、第1レジスタセット及び第2
レジスタセット内の同一レジスタを同一データで書き替
えることを特徴とするデータ処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61186667A JP2657947B2 (ja) | 1986-08-08 | 1986-08-08 | データ処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61186667A JP2657947B2 (ja) | 1986-08-08 | 1986-08-08 | データ処理装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6344235A JPS6344235A (ja) | 1988-02-25 |
JP2657947B2 true JP2657947B2 (ja) | 1997-09-30 |
Family
ID=16192555
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61186667A Expired - Lifetime JP2657947B2 (ja) | 1986-08-08 | 1986-08-08 | データ処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2657947B2 (ja) |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5387137A (en) * | 1977-01-12 | 1978-08-01 | Hitachi Ltd | Data processing system |
JPS6058487B2 (ja) * | 1977-12-12 | 1985-12-20 | 株式会社日立製作所 | デ−タ処理装置 |
US4594655A (en) * | 1983-03-14 | 1986-06-10 | International Business Machines Corporation | (k)-Instructions-at-a-time pipelined processor for parallel execution of inherently sequential instructions |
JPS6198441A (ja) * | 1984-10-19 | 1986-05-16 | Fujitsu Ltd | 半導体集積回路 |
JPS61118851A (ja) * | 1984-11-15 | 1986-06-06 | Nec Corp | メモリ集積回路 |
-
1986
- 1986-08-08 JP JP61186667A patent/JP2657947B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPS6344235A (ja) | 1988-02-25 |
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