JPS59211125A - メモリ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） 本発明は、マイクロプロセッサ、メモリ、入出力装置等
をパスと呼ぶ線路で接続して構成するシステムにおける
メモリ制御方式に関するものである。

（従来技術） 従来、演算回路、レジスタ、制御回路等を１チツプに集
積して構成したマイクロプロセッサ（以下、単にプロセ
ッサと云う）と、メモリと、入出力装置等をアドレスバ
ス（ａｄｄｒｅｓｓ　ｂｕｓ）、データバス（ｄａｔａ
　ｂｕｓ’）にて構成したシステムでは所謂チャネル装
置を使用し々い為、入出力装置とメモリとのデータ転送
はプロセッサが介在して行々われている。す橙わち、プ
ロセッサは、入出力装置とメモリとのデータ転送の為に
、メモリの書き込み／読み出し信号、パス制御信号等を
所謂入出力命令、メモリリードおよびメモリライト命令
を介して行っていた。更に説明すると、メモリへの書き
込み（ライト）の場合には、プロセッサは、入力部から
入って来たデータを１・ぐイト毎に入力命令を与えて読
み取シ、その後、メモリライト命令を与えて有効データ
をメモリに書き込んでいた。

次に、上記の如くして書き込まれたデータを出力部に読
み出す（リード）場合には、プロセッサは、メモリに１
バイト毎にメモリリード命令を与えてデータを読み出し
、その後、出力命令を与えて前記読み出したデータを出
力部に送シ出していた。

このよう力ことから明らか々ように、１バイトのデータ
の入出力に際し、プロセッサは４回の入出力命令を送出
する必要があったのである。

又、入出力するデータが大量の場合、特に単位時間に授
受するデータ量が多い場合には、メモリに対して直接ア
クセスする方法であって、メモリと入出力部間で高速の
データ転送が行える所謂ＤＭＡ　（ｄｉｒｅｃｔ　ｍｅ
ｍｏｒｙ　ａｃｃｅｓｓ　）転送が採られていた。す々
わち、上記の如き構成のシステムにおいて、データの転
送は、入出力部からプロセッサに対し、原始的なチャネ
ルの機能を持った入出力制御装置（ｄｉｒｅｃｔ　ｍｅ
ｍｏｒｙ　ａｃｃｅｓｓ　ｃｏｎｔｒｏｌｌｅｒ）を介
して・ぐスのホールド要求を出し、アドレスバス、デー
タバスの専有を要求する。これによりプロセッサがパス
開放情報、所謂ホールドアクノリッジ信号を入出力制御
装置に出し、該プロセッサが・ぐスを開放するとともに
入出力部はパスを専有することに力る。以後、入出力部
は、入出力制御装置を介して接続されているメモリとの
間で大量データの転送、所謂・ぐ−スト転送を実行する
ことに々る。この時、上記プロセッサは、パスから開放
され、該パスが入出力部に切替り接続されて専有されて
いることから内部の処理については実行出来るのである
が、入出力部との間で行う入出力命令の実行は出来ない
ことに々る。

このように、従来行々われているデータの入出力の転送
制御では、プロセッサのソフトに対する規制は大きく、
特に、大量のデータ転送を実施する際にはその処理能力
の低下を招く等、プロセッサの処理能力に問題が発生す
ることになる。

（発明の目的） 本発明はこのよう晩点を考慮して々されたものであって
、プロセッサを大量の入出力データの制御から開放して
処理能力の低下を防ぐとともに、プロセッサのプログラ
ム構造を簡単化し、処理能力の向上を図ることを目的と
する。

（発明の構成） すなわち、この種のシステムにおいて、プロセッサから
の入力部およびメモリへの起動を各々１回与えるのみで
入力部からのデータをメモリに格納し、又、メモリから
データを出力部へ出力する構成としたもので、このよう
な構成としたことにより上記目的を達成するものである
。以下、図面を用いて本発明の詳細な説明する。

（実施例） 第１図は本発明に係るメモリ制御方式の一実施例を示す
ブロック図である。図中、１は入力部、２は出力部、３
はデータ用のダイナミック形ＲＡＭ（ｒａｎｄｏｍ　ａ
ｃｃｅｓｓ　ｍｅｍｏｒｙ　：以下）データ用メモリ３
と言う）、４は１バイト用のシフトレジスタ、５は前記
データ用メモリ３のリードライトアドレス用カウンタ、
６は前記データ用メモリ３のリフレッシ−動作の際に用
いるリフレッシ−アドレスカウンタ、７は前記リードラ
イトアドレス用カウンタ５とリフレッシュアドレスカウ
ンタ６の選択切替えを行うアドレスセレクタ、８はデー
タのビ（５） ットカウンタ、９はシステム内の基本クロックを供給す
るクロック発生回路、ｌＯは例えば演算回路、レジスタ
、制御回路等で構成され、１チツプに集積されているプ
ロセッサ、１ノはプログラム格納用のＲＯＭ　（ｒｅａ
ｄ　ｏｎｌｙ　ｍｅｍｏｒｙ：以下、プログラム用メモ
リ１１と言う）、１２は入出力ポート、１３はプロセッ
サ１０のアドレスバス、１４はプロセッサ１０のデータ
バス、Ｍ−ＣＯＮＴはメモリ制御部である。

なお、上記アドレスバス１３、データバス１４はプロセ
ッサ１θとプログラム用メモリ１１および入出力ポート
１２とを接続している線路である。

又、プロセッサ１０からの入出力部に対する出力命令は
、あらかじめ読み取りスタート指示とメモリリード指示
とメモリライト指示の３通９が用意されている。

以上の構成において、データをデータ用メモリ３ｖｃ格
納（書き込み）する時は、プロセッサ１０はあらかじめ
用意した入出力部に対する出力命令のうちのメモリライ
ト指示を、又、データ用メモ（６） リ３から出力部２にメモリデータを出力する時は、メモ
ＩＪ　、　ＩＪ−ド指示の出力命令を、各々、メモリ制
御部Ｍ−ＣＯＮＴに送出する。

この後、例えばデータの書き込みの時には、プロセッサ
ＩＯは読み取ジスタート指示を入出力ポ−ト１２を介し
て周期的に入力部１に対して送出する。入力部１は前記
指示を受は取ると、到来するデータをシフトレジスタ４
に対してシリアルに送り込む。この関係を示したのが第
２図のタイムチャートであって、図中（ａ）は入出力ポ
ート１２から入力部ＩＶＣ周期的に送ら扛る読み取りス
タート指示であり、図中（ｂ）は入力部ｌからシフトレ
ジスタ４に送り込１ｆる有効データで、４Ｐ１．＋２・
・・はその時の単位データ量である。

ここで、ビットカウンタ８は例えばモジ−口８のカウン
タ構成であって、１ビツト毎にカウントアツプして入力
データを１バイト、この場合は８ビツトをカウントし、
その指示が°゛７″を越えると°′Ｏ″となる。例えば
、そのカウント指示が第３図のタイムチャートの（ａ）
で示す”　７　”を指示していると、データ用メモリ３
に対するメモリライト指示、あるいはメモＩＪ　ＩＪ−
ド指示を、その他のａ＋’　（）　＃、″Ｉ　ｌ　１＋
、・・・、“６″の時はデータ用メモリ３に対するリフ
レッシ−指示を、各々、メモリ制御部Ｍ−ＣＯＮＴに送
シ、メモリ制御部Ｍ−ＣＯＮＴは第３図（ｂ）に示す如
く各々の指示に応じた制御を実行するのである。この時
、第３図の（ｃ）で示すリフレッシュカウンタ６で指示
されるリフレッシュアドレスは、メモリライト指示ある
いはメモリリード指示による実行時ｎ以外はビットカウ
ンタ８のカウントアツプと同時に、ｎ＋１　Ｉ　ｎ＋２
１・・・、ｎ＋７の如くカウントアツプする。又、第３
図（ｄ）に示すリードライトカウンタ５からのメモリラ
イト指示あるいはメモリリード指示によるアドレスは、
ライトあるいはライトの実行時にｍ＋１．’ｍ＋２の如
くカウントアツプし、データ用メモリ３に対して書き込
みあるいは読み出しの制御がアドレスセレクタ７を介し
て開始される。

そして、前記ビットカウンタ８が′７”を指示している
時のみシフトレジスタ４からデータ用メモリ３へ入力デ
ータがセットされ、あるいはデータ用メモリ３からの出
力データがシフトレジスタ４にセットされるのである。

この時、リードライトカウンタ５は次のメモリライト指
示あるいはメモリリード指示に備えてそのアドレスはカ
ウントアツプ（第３図（ｄ））され、前記ビットカウン
タ８がｔｔ　７　ｓｐ以外の指示の時はリフレッシュの
み実行されてメモリリード、メモリライトは実行されず
、そのアドレスはホールドされるのである。

そして、データ用メモリ３から出力部２にメモリデータ
を出力するメモリリード指示の際、データ用メモリ３か
らのメモリデータはシフトレジスタ４にセットされると
、その最高位ビット側からシリアル出力となって出力部
２に入り、順次送り出される。

彦お、第４図は入力部からデータ用メモリ、データ用メ
モリから出力部へのデータの転送と、ゾロセッサからの
出力命令の関係を示すタイムチャＵ　）であり、図中、
（ａ）はプロセッサからの出力命令である。又、（ｂ）
および（ｃ）はデータ用メモリの所（９） 定番地から書き込（ライト）まれだ入力部からの全デー
タおよびデータ用メモリの所定番地から読み出（リード
）された全データであって、各々は・　第２図で示した
有効データの＃１．＃２．・・・と順に入って来た複数
のデータをあらかじめ定めた数だけ集合したものである
。

以上説明の如く、プロセッサはデータ用メモリとパスを
介しての接続はなく、入力部およびメモリへの起動を各
々１回与えるのみで、それ以外はデータ用メモリとその
周辺回路が該メモリに対するプロセッサからのメモリラ
イトおよびメモリリード指示をプロセッサの動作とは独
立して自律的に実行するので、プロセッサは、入力部か
ら到来するデータを、例えば１バイト毎にリードしては
データ用メモリにライトしたり、あるいは出力部にデー
タを出力する時、データ用メモリからデータを、例えば
１・ぐイト分リードしては出力部に送シ出す必要はなく
なるのである。したがって、プロセッサは、大量の入出
力データの転送制御から開放されるととが明らかである
。

（１０） （発明の効果） 以上詳細に説明したように本発明によれば、プロセッサ
からの入力部およびメモリへの起動を各各１回与えるの
みで入力部からのデータをメモリに格納し、又、メモリ
からデータを出力部へ出力する構成としたことにより、
プロセッサを大量の入出力データの転送制御から開放出
来るので、プロセッサの処理能力の向上が図られ、した
がって、プロセッサのゾログラム構造もシンプルとなシ
、他のサービスにその能力を割り振ることが出来る等、
優れた効果が期待できる。のである。

【図面の簡単な説明】

第１図は本発明に係るメモリ制御方式の一実施例を示す
ブロック図、第２〜４図はその動作を示すタイムチャー
トである。 １は入力部、２は出力部、３はデータ用メモリ、４はシ
フトレジスタ、５はリードライドア゛ドレス用カウンタ
、６はリフレッシュアドレスカウンタ、７はアドレスセ
レクタ、８はビットカウンタ、９はクロック発生回路、
１ｏはゾロセッサ、ｌｌはプログラム用メモリ、１２は
入出力ポート、１３はアト９レスパス、１４はデータｉ
Ｎス、Ｍ、Ｃ０ＮＴハメモリ制御部である。 特許出願人　沖電気工業株式会社

Claims (1)

1. 【特許請求の範囲】 プロセッサ、メモリ装置、入出力装置等をパスで接続し
   て構成するシステムであって、入力した７−’−夕をメ
   モリに一旦格納し、その後、格納したデータをメモリか
   ら出力部へ出力するメモリ匍制御方式において、 入力装置への起動およびメモリ装置へのライト指示ある
   いはリード指示をプロセッサから各々１回与えることに
   よシ入力装置からの全データをメモリ装置に格納し、又
   、メモリ装置から出力装置にデータを出力する如く構成
   したことを特徴とするメモリ制御方式。