JPS60253083A - 記憶装置制御方式 - Google Patents
記憶装置制御方式Info
- Publication number
- JPS60253083A JPS60253083A JP10993784A JP10993784A JPS60253083A JP S60253083 A JPS60253083 A JP S60253083A JP 10993784 A JP10993784 A JP 10993784A JP 10993784 A JP10993784 A JP 10993784A JP S60253083 A JPS60253083 A JP S60253083A
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- JP
- Japan
- Prior art keywords
- storage
- register
- bank
- storage device
- banks
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は計算機システムの記憶装置に係り、特に複数の
記１ｑバンクで構成される記憶装置の制御方式に関する
。
記１ｑバンクで構成される記憶装置の制御方式に関する
。
記憶装置を、並行して動作できる複数の記憶バンクに分
割して構成することにより、記憶装置の実効的なデータ
人出力速度を高める方式は、当分野で広（行われている
。
割して構成することにより、記憶装置の実効的なデータ
人出力速度を高める方式は、当分野で広（行われている
。
記憶装置に記憶データを入出力するハスの能力等から来
る限界はあるが、その範囲内においては上記記憶バンク
への分割を細かくする（即ら〕・ンク数を増加する）こ
とにより、記憶装置の実効データ入出力速度を高め、又
同−ハンクへの２以上のアクセス要求が集中することに
よるアクセス遅延の機会を減少する効果もある。
る限界はあるが、その範囲内においては上記記憶バンク
への分割を細かくする（即ら〕・ンク数を増加する）こ
とにより、記憶装置の実効データ入出力速度を高め、又
同−ハンクへの２以上のアクセス要求が集中することに
よるアクセス遅延の機会を減少する効果もある。
しかし、記憶バンクは並行し２て独立に動作できる必要
があるので、バンク数の増ｌ用は比例的Ｇご記ｔ＃装置
の価格上ｙを招く。
があるので、バンク数の増ｌ用は比例的Ｇご記ｔ＃装置
の価格上ｙを招く。
第２図は上記のような記憶バンク構成の記憶装置を使用
する比較的大型の計算機システムの構成図である。
する比較的大型の計算機システムの構成図である。
システムには一般に複数の中央処理Ｖｆｆｉ＋、？に数
のチャネル処理装置２、及び保守、運用用の諸装置３等
があり、それらは記憶制御ｇ置４をヅ・じで主記憶であ
る記憶装置５にアクセスする。
のチャネル処理装置２、及び保守、運用用の諸装置３等
があり、それらは記憶制御ｇ置４をヅ・じで主記憶であ
る記憶装置５にアクセスする。
記憶制御装置４は各装置からの記１ｑ装置アｊ） −ｊ
・ス要求を受け付けて待ち行列を作り、要求を順番に記
憶装置５に転送し、記憶装置５から読み出されたデータ
を要求元の中央処理装置１等へ転送する等の制御を行う
。
・ス要求を受け付けて待ち行列を作り、要求を順番に記
憶装置５に転送し、記憶装置５から読み出されたデータ
を要求元の中央処理装置１等へ転送する等の制御を行う
。
第３図は記憶装置５の構成を示すブロック図である。記
憶装置５はアレイ部１０と制御部１１で構成され、アレ
イ部１０はデータを記憶する部分で、複数の記憶バンク
１２に分割されて、各記憶バンク１２は雇いに独立にデ
ータの書込み及び読出し動作を行うことができる。 ゛ なお、各記憶バンク１２への記憶アドレスの割当は、図
の左の記憶バンクの次のアドレスを右隣の記憶バンクに
置き、例えば１語８ハイドの構成として、ハイドアドレ
スが左から右へ０．８．１６．２４．３２、と進む方式
、いわゆるインタリーブ方式、がとられることが多いの
で、記憶装置５もそのような構成をとるものとして説明
する。
憶装置５はアレイ部１０と制御部１１で構成され、アレ
イ部１０はデータを記憶する部分で、複数の記憶バンク
１２に分割されて、各記憶バンク１２は雇いに独立にデ
ータの書込み及び読出し動作を行うことができる。 ゛ なお、各記憶バンク１２への記憶アドレスの割当は、図
の左の記憶バンクの次のアドレスを右隣の記憶バンクに
置き、例えば１語８ハイドの構成として、ハイドアドレ
スが左から右へ０．８．１６．２４．３２、と進む方式
、いわゆるインタリーブ方式、がとられることが多いの
で、記憶装置５もそのような構成をとるものとして説明
する。
記憶制御装置４は中央処理装置１等から受け取るアクセ
ス要求情報に基づいて、記憶装置５のレジスタ１３にア
クセスすべき記憶アドレス及び読出し／書込み等の指令
を設定し、又書込みの場合には同時に書込みデータレジ
スタ１５にデータを設定する。
ス要求情報に基づいて、記憶装置５のレジスタ１３にア
クセスすべき記憶アドレス及び読出し／書込み等の指令
を設定し、又書込みの場合には同時に書込みデータレジ
スタ１５にデータを設定する。
記憶装置５はレジスタ１３の内容の一部によって記憶バ
ンク１２の１を選択し、残部のアｌレス及び必要な指令
、及び書込み時は書込みデータレジスタ１５のデータを
、それぞれ該選択した記憶バンク１２のレジスタ２０、
書込みデータのレジスタ２１等に転送することにより、
記憶バンクのアクセス動作が起動される。
ンク１２の１を選択し、残部のアｌレス及び必要な指令
、及び書込み時は書込みデータレジスタ１５のデータを
、それぞれ該選択した記憶バンク１２のレジスタ２０、
書込みデータのレジスタ２１等に転送することにより、
記憶バンクのアクセス動作が起動される。
読出し動作の場合は、その後読み出したデータが記憶バ
ンク１２から読出しデータレジスタ２２に読み出され、
８亥レジスタからレジスタ１６に設定されて記憶制御装
置４へ転送される。
ンク１２から読出しデータレジスタ２２に読み出され、
８亥レジスタからレジスタ１６に設定されて記憶制御装
置４へ転送される。
記憶アドレス等を、レジスタ１３等から記憶バンク１２
のレジスタ２０．２１等に設定する動作は】サイクルで
終わるが、各記憶バンク１２におけるアクセス動作は通
常数サイクルを要する。この時間、動作中の記憶バンク
１２はその動作に占存されるが、他の記憶バンク１２は
他のアクセスに使用可能な状態にある。
のレジスタ２０．２１等に設定する動作は】サイクルで
終わるが、各記憶バンク１２におけるアクセス動作は通
常数サイクルを要する。この時間、動作中の記憶バンク
１２はその動作に占存されるが、他の記憶バンク１２は
他のアクセスに使用可能な状態にある。
従って、毎サイクル次々に異なる記憶バンクを起動する
ことができれば、毎サイクルごとに１語の読出しデータ
又は書込みデータが記憶装置に入出力され得る。
ことができれば、毎サイクルごとに１語の読出しデータ
又は書込みデータが記憶装置に入出力され得る。
このように記憶バンク１２の起動を連続的に行うことを
可能にするためには、書込みアクセスで起動される記憶
バンクでは個別に書込みデータを保持する必要がある。
可能にするためには、書込みアクセスで起動される記憶
バンクでは個別に書込みデータを保持する必要がある。
この目的で第３図に示すように、従来の構成においては
書込みデータを保持するレジスタ２１を各記憶バンクご
とに設けている。
書込みデータを保持するレジスタ２１を各記憶バンクご
とに設けている。
レジスタ２１の大きさは、少なくとも１記憶語のデータ
容量、例えば８ハイドの容量を必要とし、該レジスタ及
びその周辺回路は、記憶バンクの構成部品中で比較的大
きな部分を占めている。
容量、例えば８ハイドの容量を必要とし、該レジスタ及
びその周辺回路は、記憶バンクの構成部品中で比較的大
きな部分を占めている。
従って、書込みデータを保持するためのレジスタの数を
減少することができれば、記憶ノ＼ンク数の増加に対す
る価格的制約を緩和することができる。
減少することができれば、記憶ノ＼ンク数の増加に対す
る価格的制約を緩和することができる。
本発明は書込みアクセス中の記憶バンクに個別に書込み
データを保持するためのレジスタの個数を減少すること
のできる記憶装置制御方式を捉供することを目的とする
。
データを保持するためのレジスタの個数を減少すること
のできる記憶装置制御方式を捉供することを目的とする
。
この目的は、並行して動作することのできる複数の記憶
バンクに分割されてなる記憶装置において、該記憶バン
クの書込み動作中に該記憶バンクごとの書込みデータを
保持するレジスタが、２以上の該記憶バンクに対して共
通に設けられてなる本発明の記憶装置制御方式により達
成される。
バンクに分割されてなる記憶装置において、該記憶バン
クの書込み動作中に該記憶バンクごとの書込みデータを
保持するレジスタが、２以上の該記憶バンクに対して共
通に設けられてなる本発明の記憶装置制御方式により達
成される。
即ち、書込みアクセス実行中書込みデータを保持するた
めのデータレジスタを、例えば２記憶バンクに共通に１
個とすることにより、該データレジスタに関する部品数
はほぼ半減する。
めのデータレジスタを、例えば２記憶バンクに共通に１
個とすることにより、該データレジスタに関する部品数
はほぼ半減する。
この場合、共通のデータレジスタを使用する２記憶バン
クの一方が書込みアクセスを実行中は、他方の記憶バン
クに対する書込みアクセスの起動は禁止されなければな
らないが、１組になる記憶バンクのアドレス割当を適当
にすること、及び本発明方式の適用による記憶バンク数
の増加による効果によって、該アクセス起動禁止による
アクセス待ちの増加は抑えることができる。
クの一方が書込みアクセスを実行中は、他方の記憶バン
クに対する書込みアクセスの起動は禁止されなければな
らないが、１組になる記憶バンクのアドレス割当を適当
にすること、及び本発明方式の適用による記憶バンク数
の増加による効果によって、該アクセス起動禁止による
アクセス待ちの増加は抑えることができる。
第１図は本発明の一実施例記憶装置のブロック図である
。この記憶装置は第２図のシステムで記憶装置５に置き
代わるものとし、第１図において第３図の従来装置と同
一の部分には同し番号を付しである。
。この記憶装置は第２図のシステムで記憶装置５に置き
代わるものとし、第１図において第３図の従来装置と同
一の部分には同し番号を付しである。
本実施例の記憶装置５は図で隣接する２個の記憶バンク
１２（例えばアドレス０とアドレス２５６の記憶バンク
空）に対して、１個の共通のデータレジスタ２５が接続
されている。
１２（例えばアドレス０とアドレス２５６の記憶バンク
空）に対して、１個の共通のデータレジスタ２５が接続
されている。
記憶制御装置４から転送される、記憶アドレス及び指令
等は、前記と同様にレジスタ１３に受信され、それに基
づいて記憶バンク１２の１が選択され、選択された記憶
バンク１２のレジスタ２０等に記憶アドレス及び指令が
転送されて該記憶バンク１２のアクセス動作が起動され
る。
等は、前記と同様にレジスタ１３に受信され、それに基
づいて記憶バンク１２の１が選択され、選択された記憶
バンク１２のレジスタ２０等に記憶アドレス及び指令が
転送されて該記憶バンク１２のアクセス動作が起動され
る。
書込みアクセスの時は、上記の記憶アドレス転送と同時
に、書込みデータレジスタ１５のデータを、選択した記
憶バンク１２が接続されるデータレジスタ２５へ転送す
る。従って、書込みアクセスを指定された記憶バンク１
２はデータレジスタ２５のデータを指定の記憶アドレス
に書込む。
に、書込みデータレジスタ１５のデータを、選択した記
憶バンク１２が接続されるデータレジスタ２５へ転送す
る。従って、書込みアクセスを指定された記憶バンク１
２はデータレジスタ２５のデータを指定の記憶アドレス
に書込む。
こ＼で、もし上記書込みアクセスが例えばアドレス０の
記ｊＱバンクで行われたとすると、該アクセス動作中は
同じデータレジスタ２５を共用する記憶バンク（第１図
でアドレス２５６の記憶バンク空イル中当然別の書込み
データを送るごとはできないので、アドレス０の記憶バ
ンクの動作が終わるまで、アドレス２５６の記憶バンク
の書込みアクセス起動は禁止しなければならない。ただ
し続出しアクセスは従来の装置と同様に可能である。
記ｊＱバンクで行われたとすると、該アクセス動作中は
同じデータレジスタ２５を共用する記憶バンク（第１図
でアドレス２５６の記憶バンク空イル中当然別の書込み
データを送るごとはできないので、アドレス０の記憶バ
ンクの動作が終わるまで、アドレス２５６の記憶バンク
の書込みアクセス起動は禁止しなければならない。ただ
し続出しアクセスは従来の装置と同様に可能である。
第１１ｇの本発明における記ｊＱバンク１２に対するア
ドレスの割当が、第３図の従来例と異なるのは、上記の
起動禁止に遭遇する機会をできるだけ少なくすることを
考慮したものであり、もし第１図の例のようなアドレス
割当によりう一一タレジスタ２５を共用する２記憶バン
クのアドレスが連Ｍ ｉ−ることになると、両記憶バン
クに同種のアクセス要求が続いて発生する可能性が大き
いので、本発明を適用する場合には例えば第１図で示す
ように、両記憶バンクのアドレスをできるだけ離すよう
なアドレス割当が望ましい。
ドレスの割当が、第３図の従来例と異なるのは、上記の
起動禁止に遭遇する機会をできるだけ少なくすることを
考慮したものであり、もし第１図の例のようなアドレス
割当によりう一一タレジスタ２５を共用する２記憶バン
クのアドレスが連Ｍ ｉ−ることになると、両記憶バン
クに同種のアクセス要求が続いて発生する可能性が大き
いので、本発明を適用する場合には例えば第１図で示す
ように、両記憶バンクのアドレスをできるだけ離すよう
なアドレス割当が望ましい。
各記憶バンク１２の空き／使用中状態の情報を管理し、
それに基づいてアクセス要求の転送を制御する処理は通
常記憶制御装置４で行われる。
それに基づいてアクセス要求の転送を制御する処理は通
常記憶制御装置４で行われる。
記憶制御装置４が保持する記憶バンク空き／使用中状態
情報は、従来は通常各記憶バンクに１ビツト（バンク使
用ビットとする）で表示され、例えば該当ビットの０で
空きを、■で使用中を示すことにすればよい。
情報は、従来は通常各記憶バンクに１ビツト（バンク使
用ビットとする）で表示され、例えば該当ビットの０で
空きを、■で使用中を示すことにすればよい。
本発明の場合は更に、例えば各データレジスタ２５に対
応するｌビット（書込みビットとする）を追加して該当
データレジスタ２５の空き／使用中（ｕｌｌも該当デー
タレジスタ２５を共有する２記憶バンクの何れか一方で
書込みアクセス実行中）を表示する。
応するｌビット（書込みビットとする）を追加して該当
データレジスタ２５の空き／使用中（ｕｌｌも該当デー
タレジスタ２５を共有する２記憶バンクの何れか一方で
書込みアクセス実行中）を表示する。
この例の場合、記憶バンクの使用可否の判定はデータレ
ジスタ２５を共有する２記憶バンクを組にして、それら
に関連する上記の３ビツトを使用して行うものとし、書
込みビットがＯの場合は、従来と同様にバンク使用ビ、
ト２ピノ日こより記憶バンクの使用可否を判定し、書込
みビノトカ月の場合には、新たな書込みアクセス要求は
両記↑ａバンクに対するものが何れも無条件に遅延され
、読出しアクセスの可否のみがバンク使用ヒ゛７トによ
って判定される。
ジスタ２５を共有する２記憶バンクを組にして、それら
に関連する上記の３ビツトを使用して行うものとし、書
込みビットがＯの場合は、従来と同様にバンク使用ビ、
ト２ピノ日こより記憶バンクの使用可否を判定し、書込
みビノトカ月の場合には、新たな書込みアクセス要求は
両記↑ａバンクに対するものが何れも無条件に遅延され
、読出しアクセスの可否のみがバンク使用ヒ゛７トによ
って判定される。
以上においては書込みデータを保持ずろ−７・−タレジ
スタ２５を２記憶バンクごとに設けるものとしたが、こ
れを３以上の記憶バンクに対して１データレジスタを設
けることにしても同様に実施できることは、以上の説明
から明らかごあろう。
スタ２５を２記憶バンクごとに設けるものとしたが、こ
れを３以上の記憶バンクに対して１データレジスタを設
けることにしても同様に実施できることは、以上の説明
から明らかごあろう。
以上の説明から明らかなように本発明によれば、記憶装
置の記憶バンク数を増ｊ３＋ｌＬ、−＝実効アク」・ス
速度を向−Ｆ４るご１つ・経済的ζこ・’Ｊ ｉ！ｕと
なり 記憶装置の性能 価惰比を改善するとい；ノ片し
いＩ゛業的効果がある。
置の記憶バンク数を増ｊ３＋ｌＬ、−＝実効アク」・ス
速度を向−Ｆ４るご１つ・経済的ζこ・’Ｊ ｉ！ｕと
なり 記憶装置の性能 価惰比を改善するとい；ノ片し
いＩ゛業的効果がある。
第１図は本発明の一実施例記憶装置ブロック図、第２図
は計算機システムの構成図、 第３図は従来の記ｔ！装置ブロック図である。 図において、 １は中央処理装置、 ２はチャネル処理装置、４は記憶
制御装置、 ５は記憶装置、 １０はアレイ部、 １１は制御部、 １２は記憶バンク、 １３はレジスタ、Ｉ５は書込みデ
ータレジスタ、 １６．２２は読出しデータレジスタ、 ２０はレジスタ、 ２１．２５はデータレジスタを示す
。 箒 ２ 口
は計算機システムの構成図、 第３図は従来の記ｔ！装置ブロック図である。 図において、 １は中央処理装置、 ２はチャネル処理装置、４は記憶
制御装置、 ５は記憶装置、 １０はアレイ部、 １１は制御部、 １２は記憶バンク、 １３はレジスタ、Ｉ５は書込みデ
ータレジスタ、 １６．２２は読出しデータレジスタ、 ２０はレジスタ、 ２１．２５はデータレジスタを示す
。 箒 ２ 口
Claims (1)
- 並行して動作することのできる複数の記憶バンクに分割
されてなる記憶装置において、該記憶バンクの書込み動
作中に該記憶バンクごとの書込みデータを保持するレジ
スフが、２以上の該記憶バンクに対して共通に設けられ
てなることを特徴とする記憶装置制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10993784A JPS60253083A (ja) | 1984-05-30 | 1984-05-30 | 記憶装置制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10993784A JPS60253083A (ja) | 1984-05-30 | 1984-05-30 | 記憶装置制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60253083A true JPS60253083A (ja) | 1985-12-13 |
Family
ID=14522886
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10993784A Pending JPS60253083A (ja) | 1984-05-30 | 1984-05-30 | 記憶装置制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60253083A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03147037A (ja) * | 1989-11-01 | 1991-06-24 | Nec Corp | 記憶装置 |
| JPH03192441A (ja) * | 1989-12-22 | 1991-08-22 | Nec Ibaraki Ltd | メモリ制御装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS608958A (ja) * | 1983-06-29 | 1985-01-17 | Hitachi Ltd | 主記憶装置 |
-
1984
- 1984-05-30 JP JP10993784A patent/JPS60253083A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS608958A (ja) * | 1983-06-29 | 1985-01-17 | Hitachi Ltd | 主記憶装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03147037A (ja) * | 1989-11-01 | 1991-06-24 | Nec Corp | 記憶装置 |
| JPH03192441A (ja) * | 1989-12-22 | 1991-08-22 | Nec Ibaraki Ltd | メモリ制御装置 |
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