JPH0520182A - 情報処理システム - Google Patents
情報処理システムInfo
- Publication number
- JPH0520182A JPH0520182A JP17637591A JP17637591A JPH0520182A JP H0520182 A JPH0520182 A JP H0520182A JP 17637591 A JP17637591 A JP 17637591A JP 17637591 A JP17637591 A JP 17637591A JP H0520182 A JPH0520182 A JP H0520182A
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- JP
- Japan
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- write
- data
- address
- odd
- addresses
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Abstract
(57)【要約】
【構成】逆のアドレスのデータが入ってきたときにこの
データを連続した偶数または奇数アドレスの書き込みデ
ータの列の２番目に挿入して偶数アドレスのデータと奇
数アドレスのデータとを交互にする。また偶数または奇
数アドレスのデータの連続列の先頭が既に書き込み動作
の最中であった場合には入ってきた逆のアドレスを直ち
にアドレス・データバスへのアクセスを可能にする。 【効果】一層効果的に２本のアドレス・データバスと２
つのバンクの主記憶装置とを使用することができ、中央
処理装置の処理能力を向上することができる。
データを連続した偶数または奇数アドレスの書き込みデ
ータの列の２番目に挿入して偶数アドレスのデータと奇
数アドレスのデータとを交互にする。また偶数または奇
数アドレスのデータの連続列の先頭が既に書き込み動作
の最中であった場合には入ってきた逆のアドレスを直ち
にアドレス・データバスへのアクセスを可能にする。 【効果】一層効果的に２本のアドレス・データバスと２
つのバンクの主記憶装置とを使用することができ、中央
処理装置の処理能力を向上することができる。
Description
【０００１】
【産業上の利用分野】本発明は情報処理システムに関
し、特にアドレスにより書き込みデータの順番を入れ替
える機能を有するライトバッファを含む中央処理装置を
備える情報処理システムに関する。
し、特にアドレスにより書き込みデータの順番を入れ替
える機能を有するライトバッファを含む中央処理装置を
備える情報処理システムに関する。
【０００２】
【従来の技術】図４は従来の情報処理システムにおける
装置構成である。２は中央処理装置１内にある書き込み
アドレスと書き込みデータを複数保持するライトバッフ
ァ、４，５はそれぞれ書き込みアドレスの偶奇に対応し
たアドレス・データバス、６は書き込みアドレスの偶奇
に対応した２つのバンク７，８を有する主記憶装置であ
る。この構成において、中央処理装置１内で出された書
き込み命令はそのままライトバッファ２に送られ、ライ
トバッファ２は受け取った順にアドレスの偶奇にしたが
ってそれを主記憶装置６に送り出すようになっていた。
装置構成である。２は中央処理装置１内にある書き込み
アドレスと書き込みデータを複数保持するライトバッフ
ァ、４，５はそれぞれ書き込みアドレスの偶奇に対応し
たアドレス・データバス、６は書き込みアドレスの偶奇
に対応した２つのバンク７，８を有する主記憶装置であ
る。この構成において、中央処理装置１内で出された書
き込み命令はそのままライトバッファ２に送られ、ライ
トバッファ２は受け取った順にアドレスの偶奇にしたが
ってそれを主記憶装置６に送り出すようになっていた。
【０００３】
【発明が解決しようとする課題】上述した従来のシステ
ムにおいてアドレス・データバスと主記憶装置とを偶数
アドレス用及び奇数アドレス用に分けていたのは、主記
憶装置の書き込み速度がライトバッファのそれよりも相
対的に遅いため、バッファがいっぱいになることがあ
り、待ち時間が発生することを減らす目的であった。し
かしながら、例えば偶数アドレスの書き込み要求が連続
して起こった場合、その時点では偶数アドレス用の１本
のアドレス・データバスしか使わないことになり、アド
レス・データバスと主記憶装置とを偶数アドレス用及び
奇数アドレス用に分けた意味がなくなり、待ち時間が多
くなる。
ムにおいてアドレス・データバスと主記憶装置とを偶数
アドレス用及び奇数アドレス用に分けていたのは、主記
憶装置の書き込み速度がライトバッファのそれよりも相
対的に遅いため、バッファがいっぱいになることがあ
り、待ち時間が発生することを減らす目的であった。し
かしながら、例えば偶数アドレスの書き込み要求が連続
して起こった場合、その時点では偶数アドレス用の１本
のアドレス・データバスしか使わないことになり、アド
レス・データバスと主記憶装置とを偶数アドレス用及び
奇数アドレス用に分けた意味がなくなり、待ち時間が多
くなる。
【０００４】
【課題を解決するための手段】本発明の情報処理システ
ムは書き込み動作時に書き込みアドレス及び書き込みデ
ータを順次複数保持しかつ保持した書き込みアドレス及
び書き込みデータを送出するライトバッファと、最近に
書き込みを始めたデータのアドレスの偶奇を保持するカ
レントアドレスレジスタと、前記ライトバッファの先頭
に前記カレントアドレスレジスタを１段加えた仮想ライ
トバッファとみなしこの仮想ライトバッファに入ってく
る書き込みデータのアドレスで偶数または奇数が連続し
たものがあるかどうかを監視し前記ライトバッファ内の
書き込みデータの順序を入れ替えるライトバッファ順番
管理回路とを有する中央処理装置と；偶数アドレス用及
び奇数アドレス用の２本のアドレス・データバスを介し
て前記中央処理装置に接続されかつアドレスの偶数及び
奇数で分けられた２つのバンクの主記憶装置とから構成
される。
ムは書き込み動作時に書き込みアドレス及び書き込みデ
ータを順次複数保持しかつ保持した書き込みアドレス及
び書き込みデータを送出するライトバッファと、最近に
書き込みを始めたデータのアドレスの偶奇を保持するカ
レントアドレスレジスタと、前記ライトバッファの先頭
に前記カレントアドレスレジスタを１段加えた仮想ライ
トバッファとみなしこの仮想ライトバッファに入ってく
る書き込みデータのアドレスで偶数または奇数が連続し
たものがあるかどうかを監視し前記ライトバッファ内の
書き込みデータの順序を入れ替えるライトバッファ順番
管理回路とを有する中央処理装置と；偶数アドレス用及
び奇数アドレス用の２本のアドレス・データバスを介し
て前記中央処理装置に接続されかつアドレスの偶数及び
奇数で分けられた２つのバンクの主記憶装置とから構成
される。
【０００５】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００６】本発明の一実施例の構成図を示す図１及び
図２を参照すると、中央処理装置１内にライトバッファ
順番管理回路３と、実際のライトバッファ２の先頭にカ
レントアドレスレジスタ１０を１段加えた仮想ライトバ
ッファ９とが設けられている。カレントアドレスレジス
タ１０は最近に書き込みを始めたデータのアドレスの偶
奇を保持する。ライトバッファ順番管理回路３は仮想ラ
イトバッファにおいて書き込みデータのアドレスが偶数
または奇数で連続していないかを監視する。連続した列
があった場合は、次の操作１，２のどちらかを行なう。
ここでは、簡単のため、連続した列は偶数アドレス列で
あったとする。
図２を参照すると、中央処理装置１内にライトバッファ
順番管理回路３と、実際のライトバッファ２の先頭にカ
レントアドレスレジスタ１０を１段加えた仮想ライトバ
ッファ９とが設けられている。カレントアドレスレジス
タ１０は最近に書き込みを始めたデータのアドレスの偶
奇を保持する。ライトバッファ順番管理回路３は仮想ラ
イトバッファにおいて書き込みデータのアドレスが偶数
または奇数で連続していないかを監視する。連続した列
があった場合は、次の操作１，２のどちらかを行なう。
ここでは、簡単のため、連続した列は偶数アドレス列で
あったとする。
【０００７】操作１：奇数アドレスの書き込みデータが
入ってこないうちにライトバッファ２がいっぱいになっ
てしまった場合、待ちに入る。現在のデータの書き込み
が終わったときには、新たに書き込み動作に入るデータ
のアドレス、つまり新たにカレントアドレスレジスタ１
０に保持されることになったアドレスが列の先頭とな
る。
入ってこないうちにライトバッファ２がいっぱいになっ
てしまった場合、待ちに入る。現在のデータの書き込み
が終わったときには、新たに書き込み動作に入るデータ
のアドレス、つまり新たにカレントアドレスレジスタ１
０に保持されることになったアドレスが列の先頭とな
る。
【０００８】操作２：奇数アドレスの書き込みデータが
入ってきた場合、その奇数アドレスのデータを偶数アド
レスの先頭データの次に挿入する。それでもなお偶数ア
ドレスの書き込みデータが連続している場合（３以上の
連続であった場合）は、ライトバッファ順番管理回路３
はこの操作後の列を新たな偶数アドレスの書き込みデー
タの列であると認識する。
入ってきた場合、その奇数アドレスのデータを偶数アド
レスの先頭データの次に挿入する。それでもなお偶数ア
ドレスの書き込みデータが連続している場合（３以上の
連続であった場合）は、ライトバッファ順番管理回路３
はこの操作後の列を新たな偶数アドレスの書き込みデー
タの列であると認識する。
【０００９】なお連続した列が奇数アドレスの書き込み
データ列であった場合は、上記操作１，２において偶数
と奇数とを入れ替えた操作を行なう。
データ列であった場合は、上記操作１，２において偶数
と奇数とを入れ替えた操作を行なう。
【００１０】図３を例に挙げて詳細に説明する。この例
ではライトバッファ２は４段であるとし、偶数アドレス
の書き込みデータを０、奇数アドレスの書き込みデータ
を１で表してある。空のライトバッファ２に偶数アドレ
スの書き込みデータが３つ連続して入ってきた場合を考
える。図３の（ａ）が３つ入ってきた状態で、一番目の
データはすでに主記憶装置６の偶数アドレス格納バンク
７に対する書き込みが行なわれている最中であるため、
そのアドレスが偶数であることがカレントアドレスレジ
スタ１０に保持されている。このとき、ライトバッファ
順番管理回路３は仮想ライトバッファ９のカレントアド
レスレジスタ１０を先頭としてライトバッファ２の１段
目までを偶数アドレスの書き込みデータの列であると認
識している。ここで、新たに奇数アドレスの書き込みデ
ータが入ってきたとすと（図３（ｂ））、上述の操作２
に従ってその奇数アドレスのデータを偶数アドレスのデ
ータの列の先頭データの次に、即ちライトバッファ２の
０段目に挿入し（図３（ｃ））、ライトバッファ順番管
理回路３は２段目から３段目を新たな偶数アドレスの列
であると認識する。この奇数アドレスの書き込みデータ
はライトバッファ２の先頭になったので、もし奇数アド
レス用アドレス・データバス５が使用中でなければ、た
だちに奇数アドレス格納バンク８へのアクセスが可能で
ある。この操作を続けることにより、書き込み動作によ
る待ち時間の減少を実現する。
ではライトバッファ２は４段であるとし、偶数アドレス
の書き込みデータを０、奇数アドレスの書き込みデータ
を１で表してある。空のライトバッファ２に偶数アドレ
スの書き込みデータが３つ連続して入ってきた場合を考
える。図３の（ａ）が３つ入ってきた状態で、一番目の
データはすでに主記憶装置６の偶数アドレス格納バンク
７に対する書き込みが行なわれている最中であるため、
そのアドレスが偶数であることがカレントアドレスレジ
スタ１０に保持されている。このとき、ライトバッファ
順番管理回路３は仮想ライトバッファ９のカレントアド
レスレジスタ１０を先頭としてライトバッファ２の１段
目までを偶数アドレスの書き込みデータの列であると認
識している。ここで、新たに奇数アドレスの書き込みデ
ータが入ってきたとすと（図３（ｂ））、上述の操作２
に従ってその奇数アドレスのデータを偶数アドレスのデ
ータの列の先頭データの次に、即ちライトバッファ２の
０段目に挿入し（図３（ｃ））、ライトバッファ順番管
理回路３は２段目から３段目を新たな偶数アドレスの列
であると認識する。この奇数アドレスの書き込みデータ
はライトバッファ２の先頭になったので、もし奇数アド
レス用アドレス・データバス５が使用中でなければ、た
だちに奇数アドレス格納バンク８へのアクセスが可能で
ある。この操作を続けることにより、書き込み動作によ
る待ち時間の減少を実現する。
【００１１】
【発明の効果】以上説明したように本発明によれば、逆
のアドレスのデータが入ってきたときにこのデータを連
続した偶数または奇数アドレスの書き込みデータの列の
２番目に挿入して偶数アドレスのデータと奇数アドレス
のデータとを交互にする、また偶数または奇数アドレス
のデータの連続列の先頭が既に書き込み動作の最中であ
った場合には入ってきた逆のアドレスを直ちにアドレス
・データバスへのアクセスを可能にすることにより、一
層効果的に２本のアドレス・データバスと２つのバンク
の主記憶装置とを使用することができ、中央処理装置の
処理能力を向上することができる。
のアドレスのデータが入ってきたときにこのデータを連
続した偶数または奇数アドレスの書き込みデータの列の
２番目に挿入して偶数アドレスのデータと奇数アドレス
のデータとを交互にする、また偶数または奇数アドレス
のデータの連続列の先頭が既に書き込み動作の最中であ
った場合には入ってきた逆のアドレスを直ちにアドレス
・データバスへのアクセスを可能にすることにより、一
層効果的に２本のアドレス・データバスと２つのバンク
の主記憶装置とを使用することができ、中央処理装置の
処理能力を向上することができる。
【図１】本発明の一実施例を示す構成図である。
【図２】同実施例における仮想ライトバッファの概念を
示す図である。
示す図である。
【図３】同実施例における仮想ライトバッファの動作を
示す図である。
示す図である。
【図４】従来の情報処理システムの構成図である。
１ 中央処理装置 ２ ライトバッファ ３ ライトバッファ順番管理回路 ４ 偶数アドレス用アドレス・データバス ５ 奇数アドレス用アドレス・データバス ６ 主記憶装置 ７ 偶数アドレス格納バンク ８ 奇数アドレス格納バンク ９ 仮想ライトバッファ １０ カレントアドレスレジスタ
Claims (1)
- 【特許請求の範囲】 【請求項１】 書き込み動作時に書き込みアドレス及び
書き込みデータを順次複数保持しかつ保持した書き込み
アドレス及び書き込みデータを送出するライトバッファ
と、最近に書き込みを始めたデータのアドレスの偶奇を
保持するカレントアドレスレジスタと、前記ライトバッ
ファの先頭に前記カレントアドレスレジスタを１段加え
た仮想ライトバッファとみなしこの仮想ライトバッファ
に入ってくる書き込みデータのアドレスで偶数または奇
数が連続したものがあるかどうかを監視し前記ライトバ
ッファ内の書き込みデータの順序を入れ替えるライトバ
ッファ順番管理回路とを有する中央処理装置と；偶数ア
ドレス用及び奇数アドレス用の２本のアドレス・データ
バスを介して前記中央処理装置に接続されかつアドレス
の偶数及び奇数で分けられた２つのバンクの主記憶装置
とから構成されることを特徴とする情報処理システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03176375A JP3134364B2 (ja) | 1991-07-17 | 1991-07-17 | 情報処理システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03176375A JP3134364B2 (ja) | 1991-07-17 | 1991-07-17 | 情報処理システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0520182A true JPH0520182A (ja) | 1993-01-29 |
| JP3134364B2 JP3134364B2 (ja) | 2001-02-13 |
Family
ID=16012533
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03176375A Expired - Fee Related JP3134364B2 (ja) | 1991-07-17 | 1991-07-17 | 情報処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3134364B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007097036A1 (ja) * | 2006-02-27 | 2007-08-30 | Fujitsu Limited | 中央処理装置、中央処理装置の制御方法、情報処理システム |
-
1991
- 1991-07-17 JP JP03176375A patent/JP3134364B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007097036A1 (ja) * | 2006-02-27 | 2007-08-30 | Fujitsu Limited | 中央処理装置、中央処理装置の制御方法、情報処理システム |
| US8015326B2 (en) | 2006-02-27 | 2011-09-06 | Fujitsu Limited | Central processing apparatus, control method therefor and information processing system |
| JP4774099B2 (ja) * | 2006-02-27 | 2011-09-14 | 富士通株式会社 | 演算処理装置、情報処理装置及び演算処理装置の制御方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3134364B2 (ja) | 2001-02-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20001031 |
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| LAPS | Cancellation because of no payment of annual fees |