JPS5916049A - バツフア回路 - Google Patents
バツフア回路Info
- Publication number
- JPS5916049A JPS5916049A JP12739182A JP12739182A JPS5916049A JP S5916049 A JPS5916049 A JP S5916049A JP 12739182 A JP12739182 A JP 12739182A JP 12739182 A JP12739182 A JP 12739182A JP S5916049 A JPS5916049 A JP S5916049A
- Authority
- JP
- Japan
- Prior art keywords
- writing
- reading
- circuit
- buffer circuit
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
- G06F5/10—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor having a sequence of storage locations each being individually accessible for both enqueue and dequeue operations, e.g. using random access memory
Landscapes
- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はバッファ回路に係り、特にＲＡ Ｍ（Ｒａｎｄ
ａｍＡｃｃｅｓｓ Ｍｅｍｏｒｙ ：メモリ回路）にお
ける同一番地を同時に書き込み及び読み出しを可能とな
し、かつ、メモリアクセス時間を実質的に早めるように
したバッファ回路に関するものである。
ａｍＡｃｃｅｓｓ Ｍｅｍｏｒｙ ：メモリ回路）にお
ける同一番地を同時に書き込み及び読み出しを可能とな
し、かつ、メモリアクセス時間を実質的に早めるように
したバッファ回路に関するものである。
従来この種のバッファ回路としては、第１図に牟すもの
があった。第１図は従来のバッファ回路を示すブロック
構成図である。第１図において、１は第１の切り換え回
路、２ａ 、２ｂはＲＡＭ（メキリ回路）、３は第１の
切り換え回路１と相反をなす第２の切り換え回路である
。上記のような構成ヲ有するバッファ回路では、同一構
成のＲＡ Ｍ２ａ、２ｂを２つ備えることにより、高速
に入力するデータをＲＡＭ２ａで書き込み、Ｉｔ、ＡＭ
２ｂで読み出しを行ない、一定時間後にＲＡＭ ２ ａ
、 ２ｂのメモリ容量が一杯になれば、第１の切り換
え回路１と第２の切り換え回路３とが反転し、今度はＲ
ＡＭ２ａが読み出し、ＲＡＭ２ｂが書き込みを行なうこ
とによって、ＲＡＭ２ａ、２ｂによる抗み出し及び書き
込み時間を有効に使って、高速に入力するデータを記憶
させるものである。
があった。第１図は従来のバッファ回路を示すブロック
構成図である。第１図において、１は第１の切り換え回
路、２ａ 、２ｂはＲＡＭ（メキリ回路）、３は第１の
切り換え回路１と相反をなす第２の切り換え回路である
。上記のような構成ヲ有するバッファ回路では、同一構
成のＲＡ Ｍ２ａ、２ｂを２つ備えることにより、高速
に入力するデータをＲＡＭ２ａで書き込み、Ｉｔ、ＡＭ
２ｂで読み出しを行ない、一定時間後にＲＡＭ ２ ａ
、 ２ｂのメモリ容量が一杯になれば、第１の切り換
え回路１と第２の切り換え回路３とが反転し、今度はＲ
ＡＭ２ａが読み出し、ＲＡＭ２ｂが書き込みを行なうこ
とによって、ＲＡＭ２ａ、２ｂによる抗み出し及び書き
込み時間を有効に使って、高速に入力するデータを記憶
させるものである。
ところが、上記した従来のバッファ回路は以上のように
構成されているので、ｌ（ＡＭ２ａ、２ｂのメモリ容量
が必要数の２倍入用となり、また、第１の切り換え回路
１と第２の切り撓え回路３に対する切り換えのタイミン
グと、入力データとの整合をとる必要性があるなどの欠
点があった。
構成されているので、ｌ（ＡＭ２ａ、２ｂのメモリ容量
が必要数の２倍入用となり、また、第１の切り換え回路
１と第２の切り撓え回路３に対する切り換えのタイミン
グと、入力データとの整合をとる必要性があるなどの欠
点があった。
本発明は上記のような従来のものの欠点を除去するため
になさねたもので、書き込み及び読み出しが可能なメモ
リ回路において、前記書き込み及び読み出しが同一時間
に、同一番地に生じた時のみ書き込みを優先させ、読み
出しを待機させる回路を備え、前記書き込み及び読み出
しがそれぞれ独立して行なわれるようにしてなる構成を
有し、前記メモリ回路のメモリ容量を従来のこの種の回
路と比べて約１／２にでき、かつ、タイミングの整合が
不要なバッファ回路を提供することを目的としている。
になさねたもので、書き込み及び読み出しが可能なメモ
リ回路において、前記書き込み及び読み出しが同一時間
に、同一番地に生じた時のみ書き込みを優先させ、読み
出しを待機させる回路を備え、前記書き込み及び読み出
しがそれぞれ独立して行なわれるようにしてなる構成を
有し、前記メモリ回路のメモリ容量を従来のこの種の回
路と比べて約１／２にでき、かつ、タイミングの整合が
不要なバッファ回路を提供することを目的としている。
以下、本発明の一実施例を図について説明する。
第２図は本発明の一実施例であるバッファ回路を示すブ
ロック構成図である。第２図において、２１は第１−
ｏ）ＲＡＭ’ （偶数番地のみの第１のメモリ回路）、
２２は第２のＴＬＡＭ（奇数番地のみの第２のメモリ回
路）、２３は書き込みアドレスカウンタ、２４は読み出
しアドレスカウンタ、２５はアドレスの切り換え（四路
、２６は出力回路である。
ロック構成図である。第２図において、２１は第１−
ｏ）ＲＡＭ’ （偶数番地のみの第１のメモリ回路）、
２２は第２のＴＬＡＭ（奇数番地のみの第２のメモリ回
路）、２３は書き込みアドレスカウンタ、２４は読み出
しアドレスカウンタ、２５はアドレスの切り換え（四路
、２６は出力回路である。
なお、入力データのＲＡＭへの書き込み指令及び他の装
置への読み出し指令は全く独立であるが、読み出し指令
の時間間隔は、゛書き込み指令の時間間隔の２倍の長さ
以上であるとする。
置への読み出し指令は全く独立であるが、読み出し指令
の時間間隔は、゛書き込み指令の時間間隔の２倍の長さ
以上であるとする。
次に、上記第２図に示す本発明の一実施例であるバッフ
ァ回路の動作について説明する。入力データの書き込み
は第１のＲＡＭ ２１ 、第２のＲＡＭ２２、再び第２
のＲＡ、Ｍ ２１と順次に行なわれる。
ァ回路の動作について説明する。入力データの書き込み
は第１のＲＡＭ ２１ 、第２のＲＡＭ２２、再び第２
のＲＡ、Ｍ ２１と順次に行なわれる。
一方、読み出しは書き込みに関係なく行なうことができ
るが、ただ、書き込みと読み出しが偶数又は奇数のアド
レスと一致した時のみ、読み出しパルスを一時的に待機
させて、書き込みを優先して行なわせる。このため、上
記のような構成とすることにより、ＲＡＭのメモリ容量
を従来のこの種のものに比べて約１／２にでき、かつ、
通常のＲＡＭへのアクセス時間である書き込み及び読み
出し時間に対して、約２／３以下の少ない時間でのアク
セスが可能となる。したがって、上記した本発明のバッ
ファ回路では、入力データの書き込み及び読み出しを全
く独立して行なうことか可能であるとともに、同一のメ
モリ容量のＲＡＭを用いて、通常のアクセス時間を約２
／３に短縮できる利点がある。
るが、ただ、書き込みと読み出しが偶数又は奇数のアド
レスと一致した時のみ、読み出しパルスを一時的に待機
させて、書き込みを優先して行なわせる。このため、上
記のような構成とすることにより、ＲＡＭのメモリ容量
を従来のこの種のものに比べて約１／２にでき、かつ、
通常のＲＡＭへのアクセス時間である書き込み及び読み
出し時間に対して、約２／３以下の少ない時間でのアク
セスが可能となる。したがって、上記した本発明のバッ
ファ回路では、入力データの書き込み及び読み出しを全
く独立して行なうことか可能であるとともに、同一のメ
モリ容量のＲＡＭを用いて、通常のアクセス時間を約２
／３に短縮できる利点がある。
上記のように、本発明のバッファ回路は、入・カデータ
の書き、込み及び読み゛出しを全く独立して行なうこと
が可能であるので、本発明のバッファ回路の入力と出力
に別々のメモリ回路を設け、本発明のバッファ回路を経
由してデータを転送するためのメモリバッファ回路とし
ても同様に適用できる。
の書き、込み及び読み゛出しを全く独立して行なうこと
が可能であるので、本発明のバッファ回路の入力と出力
に別々のメモリ回路を設け、本発明のバッファ回路を経
由してデータを転送するためのメモリバッファ回路とし
ても同様に適用できる。
以上のように、本発明に係るバッファ回路によれば、書
き込み及び読み出しが可能なメモリ回路（こおいて、前
記書き込み及び読み出しが同一時間に、同一番地に生じ
た時のみ書き込みを優先させ、読み出しを待機させる回
路を備えてなる構成としたので、ＲＡＭ（メモリ回路）
へのデータの薔き込み及び読み出しを全く独立して行な
うことができるようにされるから、従来のこの種のＩ（
、ＡＭへのアクセス時間を約２／３に短縮して、実質的
にメモリアクセス時間を早めることを可能となし得る優
杓、た効果を奏するものである。
き込み及び読み出しが可能なメモリ回路（こおいて、前
記書き込み及び読み出しが同一時間に、同一番地に生じ
た時のみ書き込みを優先させ、読み出しを待機させる回
路を備えてなる構成としたので、ＲＡＭ（メモリ回路）
へのデータの薔き込み及び読み出しを全く独立して行な
うことができるようにされるから、従来のこの種のＩ（
、ＡＭへのアクセス時間を約２／３に短縮して、実質的
にメモリアクセス時間を早めることを可能となし得る優
杓、た効果を奏するものである。
第１図は従来のバッファ回路を示すブロック構成図、第
２図は本発明の一実施例であるバッファ回路を示すブロ
ック構成図である。 ２１・・・・・・・・・第１０） １（、ＡＭ （第１
のメモリ回路）、２２・・・・・・・第２のｌｉＡＭ（
第２のメモリ回路）、２３・・・・・・・・書き込みア
ドレスカウンタ、２４・・・・・・・・・読み出しアド
レスカウンタ、２５・・・・・・・・・アドレスの切り
換え回路、２６・・・・・・・−・出力回路。
２図は本発明の一実施例であるバッファ回路を示すブロ
ック構成図である。 ２１・・・・・・・・・第１０） １（、ＡＭ （第１
のメモリ回路）、２２・・・・・・・第２のｌｉＡＭ（
第２のメモリ回路）、２３・・・・・・・・書き込みア
ドレスカウンタ、２４・・・・・・・・・読み出しアド
レスカウンタ、２５・・・・・・・・・アドレスの切り
換え回路、２６・・・・・・・−・出力回路。
Claims (1)
- 書き込み及び読み出しが可能なメモリ回路において、前
記書き込み及び読み出しが同一時間に、同一番地に生じ
た時のみ書き込みを優先させ、読み出しを待機させる回
路を備え、前記書き込み及び読み出しがそれぞれ独立し
て行なわれるようにしてなる構成とした′ことを特徴と
するバッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12739182A JPS5916049A (ja) | 1982-07-19 | 1982-07-19 | バツフア回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12739182A JPS5916049A (ja) | 1982-07-19 | 1982-07-19 | バツフア回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5916049A true JPS5916049A (ja) | 1984-01-27 |
Family
ID=14958828
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12739182A Pending JPS5916049A (ja) | 1982-07-19 | 1982-07-19 | バツフア回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5916049A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6059433A (ja) * | 1983-09-10 | 1985-04-05 | Fujitsu Ltd | バツフア制御回路 |
| US5304016A (en) * | 1992-11-10 | 1994-04-19 | Kabushiki Kaisha Ask Kenkyusho | Method for forming a pillar in an earthen foundation |
| US5560739A (en) * | 1993-11-16 | 1996-10-01 | Kabushiki Kaisha Ask Kenkyusho | Method of forming a modified ground in an earthen foundation |
-
1982
- 1982-07-19 JP JP12739182A patent/JPS5916049A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6059433A (ja) * | 1983-09-10 | 1985-04-05 | Fujitsu Ltd | バツフア制御回路 |
| JPS6323581B2 (ja) * | 1983-09-10 | 1988-05-17 | Fujitsu Ltd | |
| US5304016A (en) * | 1992-11-10 | 1994-04-19 | Kabushiki Kaisha Ask Kenkyusho | Method for forming a pillar in an earthen foundation |
| US5560739A (en) * | 1993-11-16 | 1996-10-01 | Kabushiki Kaisha Ask Kenkyusho | Method of forming a modified ground in an earthen foundation |
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