JPH01195554A - シリアルアクセスメモリ装置 - Google Patents
シリアルアクセスメモリ装置Info
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- JPH01195554A JPH01195554A JP63020279A JP2027988A JPH01195554A JP H01195554 A JPH01195554 A JP H01195554A JP 63020279 A JP63020279 A JP 63020279A JP 2027988 A JP2027988 A JP 2027988A JP H01195554 A JPH01195554 A JP H01195554A
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- 230000015654 memory Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000009977 dual effect Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 230000002457 bidirectional effect Effects 0.000 description 1
- 238000009125 cardiac resynchronization therapy Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/103—Read-write modes for single port memories, i.e. having either a random port or a serial port using serially addressed read-write data registers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1075—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for multiport memories each having random access ports and serial ports, e.g. video RAM
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Dram (AREA)
- Memory System (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はシリアルアクセス可能なメモリ装置に関し、特
にシリアルアクセスの開始番地を任意に指定することが
可能なメモリ装置に関する。
にシリアルアクセスの開始番地を任意に指定することが
可能なメモリ装置に関する。
［従来の技術およびその問題点］
従来、シリアルアクセス可能なメモリ装置としてはテレ
ビ画面用のフィールドメモリ、ＣＲＴ用のデュアルポー
トメモリがあげられる。特にデュアルポートメモリでは
シリアルの読み出しの開始番地を任意に指定することが
可能となっていた。
ビ画面用のフィールドメモリ、ＣＲＴ用のデュアルポー
トメモリがあげられる。特にデュアルポートメモリでは
シリアルの読み出しの開始番地を任意に指定することが
可能となっていた。
シリアルアクセスの特徴は第２図に示すように、１メモ
リサイクルで読み出した１ワ一ド分のデータの全部ある
いは一部を、信号φＧに応答させてスイッチ回路５を選
択的にオンさせ、レジスタ６にそれらのデータを一日蓄
える。その後選択手段７に選択信号φＳを順次転送する
ことにより選択ゲート８を順次オンさせてレジスタ６内
のデータを入出力バス対９．９′へ読み出し、シリアル
アクセスデータとしている。こうすることによって１メ
モリアクセスは遅くともシリアルのアクセス及びサイク
ルを高速化するようにしている。
リサイクルで読み出した１ワ一ド分のデータの全部ある
いは一部を、信号φＧに応答させてスイッチ回路５を選
択的にオンさせ、レジスタ６にそれらのデータを一日蓄
える。その後選択手段７に選択信号φＳを順次転送する
ことにより選択ゲート８を順次オンさせてレジスタ６内
のデータを入出力バス対９．９′へ読み出し、シリアル
アクセスデータとしている。こうすることによって１メ
モリアクセスは遅くともシリアルのアクセス及びサイク
ルを高速化するようにしている。
シリアルデータは画面の表示に使用されデータの連続性
が要求され第３図に示すように、活性化信号ＲＡＳで指
定された行アドレスＲＯＷでワード線と指定し、朝酒性
化ＣＡＳて指定された列アドレスＣＯＬの番地から転送
サイクルを支持する転送信号ＤＴにより転送信号ＤＴの
立ち上がり時以降のシリアル信号ＳＣによる出力が出力
ＯＵＴに転送されるようになっている。
が要求され第３図に示すように、活性化信号ＲＡＳで指
定された行アドレスＲＯＷでワード線と指定し、朝酒性
化ＣＡＳて指定された列アドレスＣＯＬの番地から転送
サイクルを支持する転送信号ＤＴにより転送信号ＤＴの
立ち上がり時以降のシリアル信号ＳＣによる出力が出力
ＯＵＴに転送されるようになっている。
このシリアル出力の切換はシリアルクロックＳＣのサイ
クルが通常４０ ｍ ｓと高速であるため転送信号ＤＴ
とシリアル信号ＳＣの精度が要求されて非常に使用しに
くいものになっている。この欠点を補うため従来ては第
４図に示すように１つのビット線対２，２′に対してス
イッチ回路５ａ。
クルが通常４０ ｍ ｓと高速であるため転送信号ＤＴ
とシリアル信号ＳＣの精度が要求されて非常に使用しに
くいものになっている。この欠点を補うため従来ては第
４図に示すように１つのビット線対２，２′に対してス
イッチ回路５ａ。
５ｂ、レジスタ６ａ、６ｂ、選択回路７ａ、７ｂ、選択
ゲー）８ａ、８ｂを各２組持ち、一方のレジスタ群例え
ばａ組をシリアル読み出し中に他方す組のレジスタへの
転送サイクルを実行しａ、４の読み出しが完了するとｂ
組のレジスタ群を読み出すことによって前述の転送時制
限を大幅に減らすことができる。しかしこの手段では１
ビツトの線対２．２′に対してレジスタ群を２組必要と
し、短いビット線対のピッチにこの２Ｍのレジスタ群を
配置することは非常に困難であった。これを避けるため
に他の手段として第５図に示すようにビット線対を２組
ａ、 ｂに分は各々にスイッチ回路５ａ、５ｂ、レジ
スタ６ａ、６ｂ、選択ゲート８ａ。
ゲー）８ａ、８ｂを各２組持ち、一方のレジスタ群例え
ばａ組をシリアル読み出し中に他方す組のレジスタへの
転送サイクルを実行しａ、４の読み出しが完了するとｂ
組のレジスタ群を読み出すことによって前述の転送時制
限を大幅に減らすことができる。しかしこの手段では１
ビツトの線対２．２′に対してレジスタ群を２組必要と
し、短いビット線対のピッチにこの２Ｍのレジスタ群を
配置することは非常に困難であった。これを避けるため
に他の手段として第５図に示すようにビット線対を２組
ａ、 ｂに分は各々にスイッチ回路５ａ、５ｂ、レジ
スタ６ａ、６ｂ、選択ゲート８ａ。
８ｂ、選択手段７ａ、７ｂを設ける。このようにすると
一方の読み出し中に他方への転送サイクルを実行するこ
とができ、しかもビット線対ＩＭｉに対し各レジスタは
１個存在すればよいので第２図の従来例と比較して面積
的なデイメリットは少ない。しかしこの方法では常にａ
組からｂ組へあるいはその逆の転送のみしかできず第２
図、第４図の従来例では任意のアドレスが選択できたが
第５図の従来例はその選択が必ず２組の間でしかできず
自由度に欠ける。
一方の読み出し中に他方への転送サイクルを実行するこ
とができ、しかもビット線対ＩＭｉに対し各レジスタは
１個存在すればよいので第２図の従来例と比較して面積
的なデイメリットは少ない。しかしこの方法では常にａ
組からｂ組へあるいはその逆の転送のみしかできず第２
図、第４図の従来例では任意のアドレスが選択できたが
第５図の従来例はその選択が必ず２組の間でしかできず
自由度に欠ける。
［問題点を解決するための手段］
本発明のシリアルアクセスメモリはシリアルアクセスデ
ータを記憶する複数のレジスタ手段と、複数のビット線
対を選択するビット線選択スイッチ回路と、複数のレジ
スタを選択するレジスタ選択スイッチ回路とを有し、複
数のビット線対の内の１つのビット線のデータを複数の
レジスタ手段の内の一つへデータの転送を可能にしたこ
とである。
ータを記憶する複数のレジスタ手段と、複数のビット線
対を選択するビット線選択スイッチ回路と、複数のレジ
スタを選択するレジスタ選択スイッチ回路とを有し、複
数のビット線対の内の１つのビット線のデータを複数の
レジスタ手段の内の一つへデータの転送を可能にしたこ
とである。
［実施例コ
以下本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図である。図
中、従来例と同一構成には同一符号を付しである。スイ
ッチ回路５ａ、５ｂはビット線対の選択スイッチ信号φ
Ｇａ、 φＧｂにより２組のビット線対２ａ、２ａ’
； ２ｂ、２ｂ’の内の一方を撰対し、かつ選択後の
正補の出力を対応する組を接続し、レジスタ選択スイッ
チ信号φＳａ。
中、従来例と同一構成には同一符号を付しである。スイ
ッチ回路５ａ、５ｂはビット線対の選択スイッチ信号φ
Ｇａ、 φＧｂにより２組のビット線対２ａ、２ａ’
； ２ｂ、２ｂ’の内の一方を撰対し、かつ選択後の
正補の出力を対応する組を接続し、レジスタ選択スイッ
チ信号φＳａ。
φｓｂによりレジスタ群６ａ、６ｂの一方へそのデータ
を転送する。
を転送する。
上記実施例ではシリアルの読み出しサイクルについての
み説明したが書込サイクルも同様に可能である。またビ
ット線対を２組レジスタ組を２組としたがもっと多くの
ビット線対やレジスタ群を同様の方法で選択することも
可能である。又、シリアルのアクセスが書き込みのみ読
み出しのみであるならば実施例で示して選択スイッチ回
路５ａ。
み説明したが書込サイクルも同様に可能である。またビ
ット線対を２組レジスタ組を２組としたがもっと多くの
ビット線対やレジスタ群を同様の方法で選択することも
可能である。又、シリアルのアクセスが書き込みのみ読
み出しのみであるならば実施例で示して選択スイッチ回
路５ａ。
５ｂは必ずしも双方向性スイッチ回路である必要はない
。
。
［発明の効果コ
以上説明したように本発明はビット線対とレジスタ群の
間に２段階の選択スイッチ回路を設けることにより、２
組のビット線対２ａ、２ａ”、２ｂ、２ｂ’の任意のデ
ータが２組のレジスタ群６ａ、６ｂへ転送することがで
き、任意の番地のデータをシリアル出力中に任意の番地
のデータを他のレジスタへ転送することができ、かつレ
ジスタ群をビット線対の数よりも多くすることなくレジ
スタ転送サイクルの制限をゆるめることができる。
間に２段階の選択スイッチ回路を設けることにより、２
組のビット線対２ａ、２ａ”、２ｂ、２ｂ’の任意のデ
ータが２組のレジスタ群６ａ、６ｂへ転送することがで
き、任意の番地のデータをシリアル出力中に任意の番地
のデータを他のレジスタへ転送することができ、かつレ
ジスタ群をビット線対の数よりも多くすることなくレジ
スタ転送サイクルの制限をゆるめることができる。
第１図は本発明の一実施例のブロック図、第２゜４．５
図はそれぞれ従来例を示すブロック図、第３図はシリア
ル読み出し中の信号波形を示す波形図である。 １、Ｉａ、ｌｂ・・・・センスアンプ、２．２’、２ａ
、２ａ’、２ｂ、２ｂ’ −・−−・・・・・・・・
・・・ビット線対、 ５．５ａ、５ｂ・・・・選択スイッチ回路、６．６ａ、
６ｂ・・・・レジスタ、 ７．７ａ、７ｂ・・・・シリアル選択回路、Ｂ、 ８
ａ、ｓｂ・・・・選択ゲート、９．９゛ ・・・・・
・シリアル入出力バス、１０．１０ｂ・・・・レジスタ
選択スイッチ回路。 特許出願人 日本電気株式会社 代理人 弁理士 桑 井 清 − 第１図 第２図 第３図 −ＤＡＴＡ 第４図 第５図
図はそれぞれ従来例を示すブロック図、第３図はシリア
ル読み出し中の信号波形を示す波形図である。 １、Ｉａ、ｌｂ・・・・センスアンプ、２．２’、２ａ
、２ａ’、２ｂ、２ｂ’ −・−−・・・・・・・・
・・・ビット線対、 ５．５ａ、５ｂ・・・・選択スイッチ回路、６．６ａ、
６ｂ・・・・レジスタ、 ７．７ａ、７ｂ・・・・シリアル選択回路、Ｂ、 ８
ａ、ｓｂ・・・・選択ゲート、９．９゛ ・・・・・
・シリアル入出力バス、１０．１０ｂ・・・・レジスタ
選択スイッチ回路。 特許出願人 日本電気株式会社 代理人 弁理士 桑 井 清 − 第１図 第２図 第３図 −ＤＡＴＡ 第４図 第５図
Claims (1)
- 【特許請求の範囲】 シリアルアクセスデータを記憶する複数のレジスタ手段
と、 複数のビット線対を選択するビット線選択スイッチ回路
と、 複数のレジスタを選択するレジスタ選択スイッチ回路と
を有し、 複数のビット線対の内の１つのビット線のデータを複数
のレジスタ手段の内の一つへデータの転送を可能にした
シリアルアクセスメモリ装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63020279A JP2591010B2 (ja) | 1988-01-29 | 1988-01-29 | シリアルアクセスメモリ装置 |
| US07/303,492 US5029134A (en) | 1988-01-29 | 1989-01-27 | Memory circuit with improved serial access circuit arrangement |
| DE89101480T DE68909960D1 (de) | 1988-01-29 | 1989-01-27 | Speicherschaltung mit einer Anordnung zum verbesserten seriellen Zugriff. |
| EP89101480A EP0326172B1 (en) | 1988-01-29 | 1989-01-27 | Memory circuit with improved serial access circuit arrangement |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63020279A JP2591010B2 (ja) | 1988-01-29 | 1988-01-29 | シリアルアクセスメモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01195554A true JPH01195554A (ja) | 1989-08-07 |
| JP2591010B2 JP2591010B2 (ja) | 1997-03-19 |
Family
ID=12022728
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63020279A Expired - Lifetime JP2591010B2 (ja) | 1988-01-29 | 1988-01-29 | シリアルアクセスメモリ装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5029134A (ja) |
| EP (1) | EP0326172B1 (ja) |
| JP (1) | JP2591010B2 (ja) |
| DE (1) | DE68909960D1 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4984214A (en) * | 1989-12-05 | 1991-01-08 | International Business Machines Corporation | Multiplexed serial register architecture for VRAM |
| DE69122293T2 (de) * | 1990-04-27 | 1997-04-24 | Nippon Electric Co | Halbleiterspeicheranordnung |
| KR920004417B1 (ko) * | 1990-07-09 | 1992-06-04 | 삼성전자 주식회사 | 낮은 동작 전류를 갖는 sam 데이터 억세스회로 및 그 방법 |
| JP2592986B2 (ja) * | 1990-09-29 | 1997-03-19 | 株式会社東芝 | 半導体記憶装置 |
| JP2753129B2 (ja) * | 1990-10-02 | 1998-05-18 | 株式会社東芝 | 半導体記憶装置 |
| FR2667688B1 (fr) * | 1990-10-05 | 1994-04-29 | Commissariat Energie Atomique | Circuit d'acquisition ultrarapide. |
| US5546343A (en) * | 1990-10-18 | 1996-08-13 | Elliott; Duncan G. | Method and apparatus for a single instruction operating multiple processors on a memory chip |
| US5355335A (en) * | 1991-06-25 | 1994-10-11 | Fujitsu Limited | Semiconductor memory device having a plurality of writing and reading ports for decreasing hardware amount |
| US5291444A (en) * | 1991-12-23 | 1994-03-01 | Texas Instruments Incorporated | Combination DRAM and SRAM memory array |
| FR2710776B1 (fr) * | 1993-10-01 | 1995-11-10 | Cit Alcatel | Dispositif de commande d'accès à une mémoire à accès séquentiel. |
| JP3547466B2 (ja) * | 1993-11-29 | 2004-07-28 | 株式会社東芝 | メモリ装置、シリアル‐パラレルデータ変換回路、メモリ装置にデータを書き込む方法、およびシリアル‐パラレルデータ変換方法 |
| KR0123850B1 (ko) * | 1994-04-15 | 1997-11-25 | 문정환 | 디지탈 영상 메모리 |
| JP3351692B2 (ja) * | 1995-09-12 | 2002-12-03 | 株式会社東芝 | シンクロナス半導体メモリ装置 |
| JP2900854B2 (ja) * | 1995-09-14 | 1999-06-02 | 日本電気株式会社 | 半導体記憶装置 |
| JP2000132970A (ja) * | 1998-10-22 | 2000-05-12 | Mitsubishi Electric Corp | データ転送回路 |
| FR2809222A1 (fr) * | 2000-05-17 | 2001-11-23 | St Microelectronics Sa | Memoire eeprom comprenant un systeme de correction d'erreur |
| KR100414203B1 (ko) * | 2001-11-19 | 2004-01-13 | 삼성전자주식회사 | 상이한 열들의 인접한 비트 라인들 간의 커플링 노이즈를방지할 수 있는 반도체 메모리 장치 |
| US9704541B2 (en) | 2015-06-12 | 2017-07-11 | Micron Technology, Inc. | Simulating access lines |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62146064A (ja) * | 1985-12-20 | 1987-06-30 | Nec Corp | マルチポ−トメモリ |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4745577A (en) * | 1984-11-20 | 1988-05-17 | Fujitsu Limited | Semiconductor memory device with shift registers for high speed reading and writing |
| JPS61160898A (ja) * | 1985-01-05 | 1986-07-21 | Fujitsu Ltd | 半導体記憶装置 |
| JPS62287497A (ja) * | 1986-06-06 | 1987-12-14 | Fujitsu Ltd | 半導体記憶装置 |
-
1988
- 1988-01-29 JP JP63020279A patent/JP2591010B2/ja not_active Expired - Lifetime
-
1989
- 1989-01-27 US US07/303,492 patent/US5029134A/en not_active Expired - Lifetime
- 1989-01-27 DE DE89101480T patent/DE68909960D1/de not_active Expired - Lifetime
- 1989-01-27 EP EP89101480A patent/EP0326172B1/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62146064A (ja) * | 1985-12-20 | 1987-06-30 | Nec Corp | マルチポ−トメモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0326172A2 (en) | 1989-08-02 |
| JP2591010B2 (ja) | 1997-03-19 |
| EP0326172A3 (en) | 1991-11-21 |
| EP0326172B1 (en) | 1993-10-20 |
| DE68909960D1 (de) | 1993-11-25 |
| US5029134A (en) | 1991-07-02 |
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