JPH0421883B2 - - Google Patents
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- JPH0421883B2 JPH0421883B2 JP60001301A JP130185A JPH0421883B2 JP H0421883 B2 JPH0421883 B2 JP H0421883B2 JP 60001301 A JP60001301 A JP 60001301A JP 130185 A JP130185 A JP 130185A JP H0421883 B2 JPH0421883 B2 JP H0421883B2
- Authority
- JP
- Japan
- Prior art keywords
- timing
- memory cells
- type memory
- selection
- output
- Prior art date
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- 125000004122 cyclic group Chemical group 0.000 claims description 4
- 239000011159 matrix material Substances 0.000 claims description 3
- 230000004044 response Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 5
- 230000004913 activation Effects 0.000 description 3
- 230000010365 information processing Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、多相タイミング信号が必要な情報処
理装置に使用されるプログラム可能なタイミング
発生回路に関する。
理装置に使用されるプログラム可能なタイミング
発生回路に関する。
（従来の技術）
一般に情報処理装置においては複数のタイミン
グ回路が必要であり、従来、この種のタイミング
発生回路は複数の縦続接続されたゲート群により
構成されていた。このような従来技術による構成
では、上記ゲート群の入力端子と出力端子とのう
ちのいずれかを他のゲート群の入力端子に印刷配
線の導線により接続して縦続接続がなされてい
た。
グ回路が必要であり、従来、この種のタイミング
発生回路は複数の縦続接続されたゲート群により
構成されていた。このような従来技術による構成
では、上記ゲート群の入力端子と出力端子とのう
ちのいずれかを他のゲート群の入力端子に印刷配
線の導線により接続して縦続接続がなされてい
た。
（発明が解決しようとする問題点）
斯かる従来技術によるプログラム可能なタイミ
ング発生回路では、ゲート段数を変化させて第１
段目の入力端子から入力されるタイミング信号の
入力に対して種々の遅延時間を有するタイミング
出力信号を得ているため、タイミング出力信号の
設定変更が困難であると共に汎用性に欠け、外部
端子数が多くなるという欠点があつた。
ング発生回路では、ゲート段数を変化させて第１
段目の入力端子から入力されるタイミング信号の
入力に対して種々の遅延時間を有するタイミング
出力信号を得ているため、タイミング出力信号の
設定変更が困難であると共に汎用性に欠け、外部
端子数が多くなるという欠点があつた。
本発明の目的は、複数の縦続接続用の複数のゲ
ート群を備えて上記縦続接続用の複数のゲート群
の一つの入力か、あるいは出力とのうちのいずれ
かをプログラムにより選択することにより上記欠
点を除去し、高集積化に適し、タイミング出力を
仮設定できるように構成したプログラム可能なタ
イミング発生回路を提供することにある。
ート群を備えて上記縦続接続用の複数のゲート群
の一つの入力か、あるいは出力とのうちのいずれ
かをプログラムにより選択することにより上記欠
点を除去し、高集積化に適し、タイミング出力を
仮設定できるように構成したプログラム可能なタ
イミング発生回路を提供することにある。
（問題点を解決するための手段）
本発明によるタイミング発生回路は、複数の縦
続接続したゲート群と、複数の選択回路と、循環
シフトレジスタと、複数のメモリセルと、書込み
回路と、複数の読出し回路とを具備して構成した
ものである。
続接続したゲート群と、複数の選択回路と、循環
シフトレジスタと、複数のメモリセルと、書込み
回路と、複数の読出し回路とを具備して構成した
ものである。
複数の選択回路は、複数の縦続接続したゲート
群の入力と出力とのうちのいずれかを選択するた
め、複数の縦続接続したゲート群に対応して列方
向に設けられたものである。
群の入力と出力とのうちのいずれかを選択するた
め、複数の縦続接続したゲート群に対応して列方
向に設けられたものである。
循環シフトレジスタは行方向に設けられ、起動
信号を入力してクロツクにより応答しながらシフ
トし、各ビツトごとに出力を送出するためのもの
である。
信号を入力してクロツクにより応答しながらシフ
トし、各ビツトごとに出力を送出するためのもの
である。
複数のメモリセルは循環シフトレジスタにより
選択されていて、複数の選択回路を制御するため
の選択信号およびタイミングパターンを記憶する
ため行列マトリクス状に配置されたものである。
選択されていて、複数の選択回路を制御するため
の選択信号およびタイミングパターンを記憶する
ため行列マトリクス状に配置されたものである。
書込み回路は、選択信号およびタイミングパタ
ーンを複数のメモリセルに書込むためのものであ
る。
ーンを複数のメモリセルに書込むためのものであ
る。
複数の読出し回路は選択信号、およびタイミン
グパターンを複数のメモリセルより読出すため、
複数の選択回路に対応して設けられたものであ
る。
グパターンを複数のメモリセルより読出すため、
複数の選択回路に対応して設けられたものであ
る。
（実施例）
次に、本発明について図面を参照して詳細に説
明する。
明する。
第１図は、本発明によるタイミング発生回路の
一実施例を示すブロツク図であり、第２図は第１
図に示すフリツプフロツプ（Ｆ／Ｆ）形メモリセ
ルの回路図であり、第３図は本発明の第１図に示
す実施例の動作を説明するため、その入出力端子
の波形を示す波形図である。
一実施例を示すブロツク図であり、第２図は第１
図に示すフリツプフロツプ（Ｆ／Ｆ）形メモリセ
ルの回路図であり、第３図は本発明の第１図に示
す実施例の動作を説明するため、その入出力端子
の波形を示す波形図である。
第１図において、遅延ゲート群２４〜２６およ
び上記遅延ゲート群２４〜２６ごとに入力か、あ
るいは出力かをそれぞれ信号線２７〜２９上の選
択信号により出力するための選択回路１，６，９
から成る多段回路と、選択信号およびタイミング
パターン信号を書込むためのフリツプフロツプ
（Ｆ／Ｆ）形メモリセル１５１〜１５４，１６１
〜１６４，１７１〜１７４，１８１〜１８４と、
Ｆ／Ｆ形メモリセル１５１〜１５４，１６１〜１
６４，１７１〜１７４，１８１〜１８４より選択
信号およびタイミングパターン信号を読出すため
の読出し回路１０〜１３と、選択信号およびタイ
ミングパターン信号をＦ／Ｆ形メモリセル１５１
〜１５４，１６１〜１６４，１７１〜１７４，１
８１〜１８４に書込むための書込み回路２３と、
Ｆ／Ｆ形メモリセル１５１〜１５４，１６１〜１
６４，１７１〜１７４，１８１〜１８４をメモリ
セル列として行うごとに選択するためのゲート１
４を含む循環シフトレジスタ３１とにより構成さ
れている。ここで、遅延ゲート群２４は遅延ゲー
ト２〜５から成り、遅延ゲート群２５は遅延ゲー
ト７，８から成り、遅延ゲート２６は一つの遅延
ゲート２６から成る。３００〜３０３はそれぞれ
電流源である。
び上記遅延ゲート群２４〜２６ごとに入力か、あ
るいは出力かをそれぞれ信号線２７〜２９上の選
択信号により出力するための選択回路１，６，９
から成る多段回路と、選択信号およびタイミング
パターン信号を書込むためのフリツプフロツプ
（Ｆ／Ｆ）形メモリセル１５１〜１５４，１６１
〜１６４，１７１〜１７４，１８１〜１８４と、
Ｆ／Ｆ形メモリセル１５１〜１５４，１６１〜１
６４，１７１〜１７４，１８１〜１８４より選択
信号およびタイミングパターン信号を読出すため
の読出し回路１０〜１３と、選択信号およびタイ
ミングパターン信号をＦ／Ｆ形メモリセル１５１
〜１５４，１６１〜１６４，１７１〜１７４，１
８１〜１８４に書込むための書込み回路２３と、
Ｆ／Ｆ形メモリセル１５１〜１５４，１６１〜１
６４，１７１〜１７４，１８１〜１８４をメモリ
セル列として行うごとに選択するためのゲート１
４を含む循環シフトレジスタ３１とにより構成さ
れている。ここで、遅延ゲート群２４は遅延ゲー
ト２〜５から成り、遅延ゲート群２５は遅延ゲー
ト７，８から成り、遅延ゲート２６は一つの遅延
ゲート２６から成る。３００〜３０３はそれぞれ
電流源である。
Ｆ／Ｆ形メモリセル１５１〜１５４，１６１〜
１６４，１７１〜１７４，１８１〜１８４はすべ
て同一の構成を有し、第２図に示すＦ／Ｆ形メモ
リセルはクロスカツプルされたマルチエミツタト
ランジスタ１０１，１０２、および抵抗器１０
３，１０４によりフリツプフロツプを形成してい
る。トランジスタ１０１，１０２の一つのエミツ
タはそれぞれビツト線Di，（ｉ＝０，１，２，
３）を通して読出し回路１０〜１３、および書込
み回路２３に接続されている。他方のエミツタは
メモリセルの内容を保持するための電流源３００
〜３０３に接続されている。各Ｆ／Ｆ形メモリセ
ルはワード線Wj（ｊ＝１，２，３，４）が高レベ
ルの時に選択され、読出し動作、あるいは書込み
動作が行われる。つまり、これらのＦ／Ｆ形メモ
リセル１５１〜１５４，１６１〜１６４，１７１
〜１７４，１８１〜１８４は２値情報を記憶する
一種の読出し／書込みメモリとして動作する。
１６４，１７１〜１７４，１８１〜１８４はすべ
て同一の構成を有し、第２図に示すＦ／Ｆ形メモ
リセルはクロスカツプルされたマルチエミツタト
ランジスタ１０１，１０２、および抵抗器１０
３，１０４によりフリツプフロツプを形成してい
る。トランジスタ１０１，１０２の一つのエミツ
タはそれぞれビツト線Di，（ｉ＝０，１，２，
３）を通して読出し回路１０〜１３、および書込
み回路２３に接続されている。他方のエミツタは
メモリセルの内容を保持するための電流源３００
〜３０３に接続されている。各Ｆ／Ｆ形メモリセ
ルはワード線Wj（ｊ＝１，２，３，４）が高レベ
ルの時に選択され、読出し動作、あるいは書込み
動作が行われる。つまり、これらのＦ／Ｆ形メモ
リセル１５１〜１５４，１６１〜１６４，１７１
〜１７４，１８１〜１８４は２値情報を記憶する
一種の読出し／書込みメモリとして動作する。
次に第３図を参照してクロツク信号CLKを第
３図ａに示すように、端子３０に与え、ゲート１
４の端子３２に第３図ｂに示すような起動信号を
与えて第３図ｃに示すようなタイミングパターン
信号を得る動作について説明する。
３図ａに示すように、端子３０に与え、ゲート１
４の端子３２に第３図ｂに示すような起動信号を
与えて第３図ｃに示すようなタイミングパターン
信号を得る動作について説明する。
また、Ｆ／Ｆ形メモリセル１５１〜１５４，１
６１〜１６４，１７１〜１７４，１８１〜１８４
へ選択信号情報およびタイミングパターン信号を
書込み回路２３により書込んでおく。つまり、起
動信号およびクロツク信号CLK′を用いて循環シ
フトレジスタ３１のなかの１ビツトを“１”にす
る。このとき、該当するワード線に接続されたメ
モリセル列のみが選択され、他のワード線は非選
択状態に保たれている。書込みデータ端子３４〜
３７（Ｄ０〜Ｄ３）にタイミングパターン信号お
よび選択信号情報を入力し、読出し／書込み動作
制御端子３３（ENABLE）を書込み動作（実際
には“０”および“１”の２値）を指定すること
により行われる。すなわち、書込みデータ端子３
４〜３７に与えられた情報にもとづき、書込み回
路２３によりそれぞれビツト線の電位を高レベ
ル、あるいは低レベルにすることにより、Ｆ／Ｆ
形メモリセル１５１〜１５４，１６１〜１６４，
１７１〜１７４，１８１〜１８４のフリツプフロ
ツプをセツトする。
６１〜１６４，１７１〜１７４，１８１〜１８４
へ選択信号情報およびタイミングパターン信号を
書込み回路２３により書込んでおく。つまり、起
動信号およびクロツク信号CLK′を用いて循環シ
フトレジスタ３１のなかの１ビツトを“１”にす
る。このとき、該当するワード線に接続されたメ
モリセル列のみが選択され、他のワード線は非選
択状態に保たれている。書込みデータ端子３４〜
３７（Ｄ０〜Ｄ３）にタイミングパターン信号お
よび選択信号情報を入力し、読出し／書込み動作
制御端子３３（ENABLE）を書込み動作（実際
には“０”および“１”の２値）を指定すること
により行われる。すなわち、書込みデータ端子３
４〜３７に与えられた情報にもとづき、書込み回
路２３によりそれぞれビツト線の電位を高レベ
ル、あるいは低レベルにすることにより、Ｆ／Ｆ
形メモリセル１５１〜１５４，１６１〜１６４，
１７１〜１７４，１８１〜１８４のフリツプフロ
ツプをセツトする。
以上のように循環シフトレジスタ３１の出力を
シフトすれば、それぞれのＦ／Ｆ形メモリセル１
５１〜１５４，１６１〜１６４，１７１〜１７
４，１８１〜１８４の列が選択されて書込みが行
われる。
シフトすれば、それぞれのＦ／Ｆ形メモリセル１
５１〜１５４，１６１〜１６４，１７１〜１７
４，１８１〜１８４の列が選択されて書込みが行
われる。
一方、読出し動作は選択されたＦ／Ｆ形メモリ
セル列のそれぞれのビツト線の電位を読出し回路
１０〜１３により検出し、Ｆ／Ｆ形メモリセル列
のそれぞれの情報を読出す。このとき、端子３３
は読出し動作になつている。
セル列のそれぞれのビツト線の電位を読出し回路
１０〜１３により検出し、Ｆ／Ｆ形メモリセル列
のそれぞれの情報を読出す。このとき、端子３３
は読出し動作になつている。
ここでは、上記のようにしてＦ／Ｆ形メモリセ
ル１５２，１５３，１６２，１６４，１７４に
“１”が書込まれ、他のＦ／Ｆ形メモリセル１５
１，１５４，１６１，１６３，１７１〜１７３，
１８１〜１８４には“０”が書込まれたものとす
る。端子３３上の状態が読出し動作にセツトさ
れ、タイミングt0では入力された起動信号が低レ
ベルから高レベルに変化し、タイミングt1で循環
シフトレジスタ３１の第１ビツトS0に対してク
ロツク信号により“１”がセツトされる。これに
よりワード線Ｗ２，Ｗ３，Ｗ４が高レベル、ワー
ド線Ｗ１が選択されて低レベルとなる。つまり、
Ｆ／Ｆ形メモリセル１５１〜１５４が選択されて
情報が読出される。このとき、各Ｆ／Ｆ形メモリ
セルには“０”が書込まれているため、最終的に
は出力端子３８の状態は“０”となる。ここで
は、選択信号が“１”であつて各ゲート群の出力
が“０”の時に出力が得られるものとしている。
ル１５２，１５３，１６２，１６４，１７４に
“１”が書込まれ、他のＦ／Ｆ形メモリセル１５
１，１５４，１６１，１６３，１７１〜１７３，
１８１〜１８４には“０”が書込まれたものとす
る。端子３３上の状態が読出し動作にセツトさ
れ、タイミングt0では入力された起動信号が低レ
ベルから高レベルに変化し、タイミングt1で循環
シフトレジスタ３１の第１ビツトS0に対してク
ロツク信号により“１”がセツトされる。これに
よりワード線Ｗ２，Ｗ３，Ｗ４が高レベル、ワー
ド線Ｗ１が選択されて低レベルとなる。つまり、
Ｆ／Ｆ形メモリセル１５１〜１５４が選択されて
情報が読出される。このとき、各Ｆ／Ｆ形メモリ
セルには“０”が書込まれているため、最終的に
は出力端子３８の状態は“０”となる。ここで
は、選択信号が“１”であつて各ゲート群の出力
が“０”の時に出力が得られるものとしている。
次に、タイミングt2ではクロツク信号により循
環シフトレジスタ３１のS1ビツトに“１”がセ
ツトされ、ワード線Ｗ２が選択されてＦ／Ｆ形メ
モリセル１５２，１６２，１７２，１８２の情報
が読出される。このとき、Ｆ／Ｆ形メモリセル１
５２には“１”が書込まれているため、最終的に
は出力端子３８の状態は“１”となる。しかし、
同時に読出されたＦ／Ｆ形メモリセル１６２，１
７２，１８２の情報はそれぞれ“１”，“０”，
“０”となり、この情報が選択回路９，６，１の
選択信号となつているため、Ｆ／Ｆ形メモリセル
１５２の情報は遅延ゲート２６を通過して出力端
子３８より出力される。
環シフトレジスタ３１のS1ビツトに“１”がセ
ツトされ、ワード線Ｗ２が選択されてＦ／Ｆ形メ
モリセル１５２，１６２，１７２，１８２の情報
が読出される。このとき、Ｆ／Ｆ形メモリセル１
５２には“１”が書込まれているため、最終的に
は出力端子３８の状態は“１”となる。しかし、
同時に読出されたＦ／Ｆ形メモリセル１６２，１
７２，１８２の情報はそれぞれ“１”，“０”，
“０”となり、この情報が選択回路９，６，１の
選択信号となつているため、Ｆ／Ｆ形メモリセル
１５２の情報は遅延ゲート２６を通過して出力端
子３８より出力される。
次に、タイミングt3では循環シフトレジスタ３
１のS2ビツトに“１”がセツトされ、ワード線
Ｗ３が選択されている。この場合には、Ｆ／Ｆ形
メモリセル１５３，１６３，１７３，１８３の情
報が読出される。しかし、Ｆ／Ｆ形メモリセル１
５３には“１”が書込まれているため、出力端子
３８には変化がなく、Ｆ／Ｆ形メモリセル１６
３，１７３，１８３の内容には関係しない。
１のS2ビツトに“１”がセツトされ、ワード線
Ｗ３が選択されている。この場合には、Ｆ／Ｆ形
メモリセル１５３，１６３，１７３，１８３の情
報が読出される。しかし、Ｆ／Ｆ形メモリセル１
５３には“１”が書込まれているため、出力端子
３８には変化がなく、Ｆ／Ｆ形メモリセル１６
３，１７３，１８３の内容には関係しない。
次に、タイミングt4では循環シフトレジスタ３
１のS3ビツトに“１”がセツトされ、ワード線
W4が選択されている。この場合にはＦ／Ｆ形メ
モリセル１５４，１６４，１７４，１８４の情報
が読出される。このとき、Ｆ／Ｆ形メモリセル１
５４には“０”が書込まれているため、最終的に
は出力端子３８上の状態は“０”となる。しか
し、同時に読出されたＦ／Ｆ形メモリセル１６
４，１７４，１８４の情報はそれぞれ“１”，
“１”，“０”であり、この情報は選択回路９，６，
１の選択回路の選択信号となつているため、Ｆ／
Ｆ形メモリセル１５４の情報はゲート群２６なら
びにゲート群２５を通過して出力端子３８より出
力される。すなわち、３段の遅延ゲート７，８，
２６により遅延したタイミング出力が得られるこ
とになる。ゲート１４により循環シフトレジスタ
３１のS0ビツトとS3ビツトとが接続されている
ため、タイミングt4ではタイミングt1と同じ状態
になり、繰返し動作が行われる。
１のS3ビツトに“１”がセツトされ、ワード線
W4が選択されている。この場合にはＦ／Ｆ形メ
モリセル１５４，１６４，１７４，１８４の情報
が読出される。このとき、Ｆ／Ｆ形メモリセル１
５４には“０”が書込まれているため、最終的に
は出力端子３８上の状態は“０”となる。しか
し、同時に読出されたＦ／Ｆ形メモリセル１６
４，１７４，１８４の情報はそれぞれ“１”，
“１”，“０”であり、この情報は選択回路９，６，
１の選択回路の選択信号となつているため、Ｆ／
Ｆ形メモリセル１５４の情報はゲート群２６なら
びにゲート群２５を通過して出力端子３８より出
力される。すなわち、３段の遅延ゲート７，８，
２６により遅延したタイミング出力が得られるこ
とになる。ゲート１４により循環シフトレジスタ
３１のS0ビツトとS3ビツトとが接続されている
ため、タイミングt4ではタイミングt1と同じ状態
になり、繰返し動作が行われる。
以上のようにしてＦ／Ｆ形メモリセル１５１〜
１５４ではタイミングパターン情報を記憶すると
共にＦ／Ｆ形メモリセル１６１〜１６４，１７１
〜１７４，１８１〜１８４では時間遅延情報を記
憶して任意のタイミング信号を得ている。上記に
おいて、タイミングパターン情報のためのＦ／Ｆ
メモリセルを増すことにより、さらに複雑なタイ
ミング信号を得ることができることは容易に類推
することができる。
１５４ではタイミングパターン情報を記憶すると
共にＦ／Ｆ形メモリセル１６１〜１６４，１７１
〜１７４，１８１〜１８４では時間遅延情報を記
憶して任意のタイミング信号を得ている。上記に
おいて、タイミングパターン情報のためのＦ／Ｆ
メモリセルを増すことにより、さらに複雑なタイ
ミング信号を得ることができることは容易に類推
することができる。
（発明の効果）
以上のように本発明では、クロツク信号に同期
した任意のタイミングパターン信号および起動信
号の立上りタイミングと立下りタイミングとを独
立にプログラムによつて設定できるため、回路に
汎用性をもたせることができると共に、外部端子
数を削減できるため、高集積化に適していてプロ
グラムすることが可能であるという効果がある。
した任意のタイミングパターン信号および起動信
号の立上りタイミングと立下りタイミングとを独
立にプログラムによつて設定できるため、回路に
汎用性をもたせることができると共に、外部端子
数を削減できるため、高集積化に適していてプロ
グラムすることが可能であるという効果がある。
なお、本発明の実施例では循環シフトレジスタ
を用いてサイクリツク動作を行わせていたが、カ
ウンタを用いてもよい。また、記憶セルとしてフ
リツプフロツプ形（Ｆ／Ｆ形）のメモリセルを用
いたが、PROMのようなメモリセルによる応用
も考えられることはいうまでもない。
を用いてサイクリツク動作を行わせていたが、カ
ウンタを用いてもよい。また、記憶セルとしてフ
リツプフロツプ形（Ｆ／Ｆ形）のメモリセルを用
いたが、PROMのようなメモリセルによる応用
も考えられることはいうまでもない。
第１図は、本発明によるタイミング発生回路の
一実施例を示すブロツク図である。第２図は、第
１図に示すＦ／Ｆ形メモリセルの詳細を示す回路
図である。第３図は、第１図に示すタイミング発
生回路の動作を説明する波形図である。 １，６，９……選択回路、２〜５，７，８，１
４，２６……ゲート、１０〜１３……読出し回
路、１５１〜１５４，１６１〜１６４，１７１〜
１７４，１８１〜１８４……Ｆ／Ｆ形メモリセ
ル、２３……書込み回路、３１……循環シフトレ
ジスタ、１０１，１０２……トランジスタ、１０
３，１０４……抵抗器、３００〜３０３……電流
源、３０，３２〜３８……端子、２７〜２９……
信号線。
一実施例を示すブロツク図である。第２図は、第
１図に示すＦ／Ｆ形メモリセルの詳細を示す回路
図である。第３図は、第１図に示すタイミング発
生回路の動作を説明する波形図である。 １，６，９……選択回路、２〜５，７，８，１
４，２６……ゲート、１０〜１３……読出し回
路、１５１〜１５４，１６１〜１６４，１７１〜
１７４，１８１〜１８４……Ｆ／Ｆ形メモリセ
ル、２３……書込み回路、３１……循環シフトレ
ジスタ、１０１，１０２……トランジスタ、１０
３，１０４……抵抗器、３００〜３０３……電流
源、３０，３２〜３８……端子、２７〜２９……
信号線。
Claims (1)
- １ 複数の縦続接続したゲート群と、前記複数の
縦続接続したゲート群の入力と出力とのうちのい
ずれかを選択するため、前記複数の縦続接続した
ゲート群に対応して列方向に設けた複数の選択回
路と、起動信号を入力してクロツクにより応答し
ながらシフトし、各ビツトごとに出力を送出する
ための行方向に設けた循環シフトレジスタと、前
記循環シフトレジスタにより選択されていて、前
記複数の選択回路を制御するための選択信号およ
びタイミングパターンを記憶するため行列マトリ
クス状に配置された複数のメモリセルと、前記選
択信号および前記タイミングパターンを前記複数
のメモリセルに書込むための書込み回路と、前記
選択信号および前記タイミングパターンを前記複
数のメモリセルより読出すため前記複数の選択回
路に対応して設けた複数の読出し回路とを具備し
て構成したことを特徴とするタイミング発生回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60001301A JPS61160129A (ja) | 1985-01-08 | 1985-01-08 | タイミング発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60001301A JPS61160129A (ja) | 1985-01-08 | 1985-01-08 | タイミング発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61160129A JPS61160129A (ja) | 1986-07-19 |
| JPH0421883B2 true JPH0421883B2 (ja) | 1992-04-14 |
Family
ID=11497650
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60001301A Granted JPS61160129A (ja) | 1985-01-08 | 1985-01-08 | タイミング発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61160129A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0290042A3 (en) * | 1987-05-06 | 1990-02-07 | Nec Corporation | Memory circuit with improved serial addressing scheme |
| JPS63184497U (ja) * | 1987-05-21 | 1988-11-28 | ||
| US6470405B2 (en) | 1995-10-19 | 2002-10-22 | Rambus Inc. | Protocol for communication with dynamic memory |
| US6266379B1 (en) | 1997-06-20 | 2001-07-24 | Massachusetts Institute Of Technology | Digital transmitter with equalization |
| AU9798798A (en) | 1997-10-10 | 1999-05-03 | Rambus Incorporated | Power control system for synchronous memory device |
-
1985
- 1985-01-08 JP JP60001301A patent/JPS61160129A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61160129A (ja) | 1986-07-19 |
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