JP3190781B2

JP3190781B2 - 半導体メモリ

Info

Publication number: JP3190781B2
Application number: JP06051694A
Authority: JP
Inventors: 達浩福島
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1994-03-30
Filing date: 1994-03-30
Publication date: 2001-07-23
Anticipated expiration: 2016-07-23
Also published as: JPH07272498A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置（メモ
リ）に関し、特に、通常作動時に一本のアドレスストロ
ーブ信号によりアドレス信号が一括してラッチされる形
式の半導体メモリの改良に関する。

【０００２】

【従来の技術】従来の半導体メモリの１形式として、ロ
ーアドレスストローブ（ＲＡＳ）及びカラムアドレスス
トローブ（ＣＡＳ）を持たずに、１本のアドレスストロ
ーブ信号によりデータの書込み／読出しを行なうメモ
リ、例えばフィールドメモリ（画像メモリ）が知られて
いる。かかる半導体メモリの場合には、例えば、メモリ
セルの行アドレスを下位桁の数値として割り当て、メモ
リセルの列アドレスを上位桁として割り当てることによ
ってアドレス座標が指定される。

【０００３】例えば画像メモリにおけるアクセス（アド
レッシング）は、メモリセルアレイの第１列目のメモリ
セル群のうち第１行目のメモリセルから始まり、以下第
２行目、第３行目のメモリセルというように行順序に従
って１列分のアドレッシングが行われ、第１列の全ての
行のアドレッシングが完了すると、次に第２列目のメモ
リセル群に移って同様に行順序に従ったアドレッシング
が行われ、以下同様に、最終行までアドレッシングが行
われる。

【０００４】図９は、上記形式の従来の半導体メモリに
おける各メモリセルの書込み／読出し時における信号の
タイミングチャートである。この半導体メモリでは、行
アドレスストローブ（ＸＲＡＳ、但し、ＸＲＡＳはＲＡ
Ｓのトップバー付きを示す。以下、同様）及び列アドレ
スストローブ（ＸＣＡＳ）を持たずに、一本のアドレス
・ストローブ信号（チップイネーブル信号）ＸＣＥをア
クティブにすることにより、アドレッシングを行う。な
お、同図は、上位ビットを列アドレス、下位ビットを行
アドレスに割り当てて、行、列のアドレスが各４ビット
のメモリの例について示している。

【０００５】最初にアクセスされるアドレス［０，０］
は、上位桁、下位桁共に「０」である。アドレスストロ
ーブ信号ＸＣＥをアクティブにすることによって、８ビ
ットのアドレス入力Ａ１〜Ａ８で指定されたアドレス
［０，０］がサンプリングされる。これにより、８ビッ
トのアドレス出力ＡＸ１〜ＡＸ８が「０，０」として得
られ、これに従って、メモリセルへのデータの書込み／
読出しが行なわれる。

【０００６】２番目にアクセスされるアドレスは［０，
１］で、アドレス入力Ａ１〜Ａ８により、上位桁
「０」、下位桁「１」が指定され、アドレス［０，１］
のメモリセルにデータが書き込まれる。以下、同様にし
て同じ列アドレス「０」の全てのメモリセルに対して順
次にアクセスが行なわれると、引き続き、列アドレス
「１」のメモリセルに対して、同様に順次にアクセスが
行なわれる。以上の動作が全アドレスについて繰り返さ
れ、これにより全メモリセルにデータが書き込まれ、或
いは、これからデータが読み出される。上記アクセス方
法は、通常作動時のアクセスについて記述したが、テス
ト作動時においても同様なアクセス方法が行なわれる。

【０００７】上記形式の従来の半導体メモリでは、メモ
リテスタ等を使用してその特性を評価する機能テスト時
において、データの書込み／読出しを行うためには、メ
モリテスタに、半導体メモリのアドレス端子の数と同数
の外部信号端子（ドライバー）を必要とする。

【０００８】

【発明が解決しようとする課題】従来の半導体メモリで
は、機能テストに際して各メモリセルにデータを書き込
み、或いは、読み出す際に、全てのアドレス入力端子を
使用している。そのため、外部信号端子に制限があるメ
モリテスタで機能テストを行う場合には、アドレス入力
に多くの外部端子を使用することにより、データの入出
力に使用できる外部信号端子の数が制限される。このた
め、一度に行うことが出来るデータ入力或いは信号評価
の点数が限定されることから、一つのメモリについて、
何度もデータ入力及び信号評価を行う必要があり、機能
テストに際して多くの時間やコストがかかるなどの問題
があった。

【０００９】本発明は、上記に鑑み、ＲＡＳ及びＣＡＳ
を持たないで１本のアドレスストローブラインでアドレ
スの一括入力を行なう形式の半導体メモリであって、そ
のテスト時にメモリテスタのアドレス信号の出力数を少
く出来るため、これらアドレス信号を出力する外部信号
端子数に制限があるメモリテスタによってもデータ入出
力の点数の制約が小さく、何度もデータ入力及び信号評
価を繰り返さないで済む半導体メモリを提供することを
目的とする。

【００１０】

【課題を解決するための手段】本発明の半導体メモリ
は、複数のアドレス入力群に夫々アドレス信号が入力さ
れる複数のアドレス入力部と、通常作動モード及びテス
ト作動モードを選択するモード選択手段と、前記通常作
動モードの選択時には前記複数のアドレス入力部の前記
アドレス信号を同時にラッチすると共に、前記テスト作
動モードの選択時には前記複数のアドレス入力部の前記
アドレス信号を時分割多重でラッチするアドレスラッチ
制御回路とを有し、前記時分割多重でラッチする処理に
より前記アドレスラッチ制御回路は前記入力されたアド
レス信号が全体として１つのアドレス信号を構成するこ
とを特徴とする。

【００１１】前記アドレス入力群の群数を例えば２と選
択すると、これらを列アドレス及び行アドレスとして構
成することが出来るためＲＡＳ及びＣＡＳを持つメモリ
と同様にテストを行うことが可能になる。

【００１２】アドレスラッチ制御回路は、例えば、複数
のアドレス入力群に対応するアドレスラッチ信号を生成
するアドレスラッチ信号生成回路と、この各アドレスラ
ッチ信号に基づいて対応するアドレス入力群をラッチす
るアドレスラッチ回路とから構成することができ、この
場合、アドレスラッチ信号生成回路は、通常作動モード
の選択時には通常時アドレスストローブ信号のアクティ
ブを受けて同時にアクティブになると共に、テスト作動
モードの選択時には通常時アドレスストローブ信号及び
少なくとも１つのテスト時アドレスストローブ信号又は
複数のテスト時アドレスストローブ信号を受けて順次に
アクティブとなるアドレスラッチ信号を生成する。

【００１３】本発明の半導体メモリでは、通常作動モー
ドでは、複数のアドレス入力部から１つのアドレス信号
を構成するアドレス入力群が同時にラッチされるので、
ＲＡＳ及びＣＡＳを持たない従来の半導体メモリと同様
に作動させることができ、一方、テスト作動モードで
は、複数のアドレス入力部から１つのアドレス信号を構
成する複数のアドレス入力群が順次にラッチされるの
で、メモリテスタにおいてアドレス入力に必要な外部信
号端子数が少なくて足り、外部信号端子数に制限がある
メモリテスタについてもそれに応じて多くの外部信号端
子をデータ入出力に割り当てることが出来る。

【００１４】

【実施例】実施例１図１は、本発明の実施例１の半導体メモリを示し、その
アドレス入力端子を符号１で示したメモリテスタのアド
レス信号端子に接続した状態で示すブロック図である。
本実施例の半導体メモリ２は、アドレスラッチ回路３及
びアドレスラッチ信号生成回路（ラッチ信号生成回路）
６から成るアドレスラッチ制御回路を備え、また、外部
信号端子として、８ビットのアドレス入力端子と、第１
アドレスストローブ信号端子及び第２アドレスストロー
ブ信号端子と、モード選択信号端子とを備える。

【００１５】アドレス入力端子には、行アドレスを成す
第１のアドレス入力群Ａ１〜Ａ４と、列アドレスを成す
第２のアドレス入力群Ａ５〜Ａ８とが入力される。ま
た、第１及び第２アドレスストローブ信号端子には夫
々、通常時アドレスストローブ信号ＸＣＥ及びテスト時
アドレスストローブ信号ＸＴＣＥが入力され、モード信
号選択端子にはテストモード信号が入力される。

【００１６】アドレスラッチ回路３は、第１のアドレ
ス入力群Ａ１〜Ａ４が入力されてこれらをラッチする第
１ラッチ部（行アドレスラッチ部）４と、第２のアドレ
ス入力群Ａ５〜Ａ８が入力されてこれらをラッチする第
２ラッチ部（列アドレスラッチ部）とから構成される。
第１ラッチ部４には、アドレスラッチ信号生成回路６の
出力である第１アドレスラッチ信号ＸＣＥＡが、また、
第２ラッチ部５には、アドレスラッチ信号生成回路６の
出力である第２アドレスラッチ信号ＸＣＥが、夫々制御
信号として入力される。第１ラッチ部４からは、アドレ
ス入力群Ａ１〜Ａ４を第１アドレスラッチ信号ＸＣＥＡ
の立下りタイミングでラッチしたアドレス出力群（行ア
ドレス）ＡＸ１〜ＡＸ４が出力され、第２のラッチ部５
からは、アドレス入力群Ａ５〜Ａ８を第２のアドレスラ
ッチ信号ＸＣＥの立下りタイミングでラッチしたアドレ
ス出力群（列アドレス）ＸＡ５〜ＸＡ８が出力される。

【００１７】アドレスラッチ信号生成回路６には、通常
時アドレスストローブ信号ＸＣＥと、テスト時アドレス
ストローブ信号ＸＴＣＥと、テストモード信号とが入力
される。テストモード信号は、テスト作動モード選択の
際にＨレベル、通常作動モード選択の際にＬレベルとな
る。

【００１８】図２は、アドレスラッチ信号生成回路を例
示する論理回路図である。アドレスラッチ信号生成回路
６は、インバータ６１、第１及び第２のＡＮＤ回路６
２、６３及びＯＲ回路６４から構成される。第１のＡＮ
Ｄ回路６２の一方の入力には、第１のアドレスストロー
ブ信号ＸＣＥが入力され、他方の入力には、インバータ
６１によりテストモード信号が反転された信号が入力さ
れる。第２のＡＮＤ回路６３の一方の入力には、テスト
時アドレスストローブ信号ＸＴＣＥが入力され、他方の
入力にはテストモード信号が入力される。

【００１９】双方のＡＮＤ回路６２、６３の出力は、Ｏ
Ｒ回路６４に入力されてその出力が第１のアドレスラッ
チ信号（行アドレスラッチ信号）ＸＣＥＡとなる。通常
時アドレスストローブ信号ＸＣＥはそのまま第２のアド
レスラッチ信号（列アドレスラッチ信号）ＸＣＥとして
出力される。従って、第１のアドレスラッチ信号ＸＣＥ
Ａは、通常作動モードでは第１のアドレスストローブ信
号ＸＣＥと同期する信号であり、テスト作動モードでは
テスト時アドレスストローブ信号ＸＴＣＥと同期する信
号となる。

【００２０】図３は、通常作動モードにおける信号のタ
イミングチャートである。通常作動モードでは、テスト
モード信号はＬレベルに、テスト時アドレスストローブ
信号ＸＴＣＥはＨレベルに夫々維持される。アドレスラ
ッチ回路３の第１及び第２のラッチ部４、５は、第１の
アドレスストローブ信号ＸＣＥのアクティブ時に、夫
々、第１のアドレス入力群Ａ１〜Ａ４（信号ａ、ｃ）及
び第２のアドレス入力群Ａ５〜Ａ８（信号ｂ、ｄ）をラ
ッチし、夫々その出力ＡＸ１〜ＡＸ４、ＡＸ５〜ＡＸ８
を次段に設けられた図示しないアドレスバッファに出力
する。このため、アドレスバッファにおいては、アドレ
ス「ｂ，ａ」、アドレス「ｄ，ｃ」・・・が各アドレス
毎に一括に取り込まれる。これにより、本実施例の半導
体メモリは、通常作動モードでは従来の半導体メモリと
同様に動作する。

【００２１】図４は、上記実施例の半導体メモリのテス
ト作動モードにおける信号のタイミングチャートであ
る。同図において、テストモード信号はＨレベルに維持
され、通常時アドレスストローブ信号ＸＣＥ、即ち第２
のアドレスラッチ信号ＸＣＥは、Ｌレベル及びＨレベル
を交互に繰り返す。また、テスト時アドレスストローブ
信号ＸＴＣＥは、通常時アドレスストローブ信号ＸＣＥ
の立下りに先立ってＬレベルに立ち下がり、通常時アド
レスストローブ信号ＸＣＥと同時にＨレベルに立ち上が
る。従って、同図に示すように、第１のアドレスラッチ
信号ＸＣＥＡは、第２のアドレスラッチ信号ＸＣＥに先
立って立ち下がり、これと同時に立ち上がる信号とな
る。

【００２２】メモリテスタからは、アドレス信号ＤＩ１
〜ＤＩ４として、信号ａ、信号ｂ、信号ｃ・・・が順次
に出力される。信号ａ及び信号ｂは、アドレス「ｂ，
ａ」を指定し、信号ｃ及び信号ｄは、アドレス「ｄ，
ｃ」を指定する。各アドレス入力群Ａ１〜Ａ４、Ａ５〜
Ａ８は、夫々、前記アドレス信号ＤＩ１〜ＤＩ４と同じ
信号である。第１のアドレスラッチ信号ＸＣＥＡの最初
の立下りにより、アドレス入力群Ａ１〜Ａ４の信号ａが
ラッチされ、行アドレス出力ＡＸ１〜ＡＸ４として出力
される。引き続き、第２のアドレスラッチ信号ＸＣＥの
立下りにより、アドレス入力群Ａ５〜Ａ８の信号ｂがラ
ッチされて、列アドレス出力ＡＸ５〜ＡＸ８として出力
される。

【００２３】次いで、第１及び第２のアドレスラッチ信
号ＸＣＥＡ、ＸＣＥは同時に立ち上がり、引き続き第１
のアドレスラッチ信号ＸＣＥＡが立下がると、その時点
のアドレス信号ＤＩ１〜ＤＩ４の信号ｃがラッチされて
アドレス出力ＡＸ１〜ＡＸ４として出力される。このよ
うな動作が続き、順次に各メモリセルがアクセスされ
る。第１のアドレス出力群ＡＸ１〜ＡＸ４の信号ａが信
号ｃに変化する以前に、アドレスバッファが、第１及び
第２のアドレス出力群ＡＸ１〜ＡＸ４、ＡＸ５〜ＡＸ８
の信号ａ及び信号ｂを一括に取り込むので、当該アドレ
ス［ｂ、ａ］のメモリセルへのアクセスが可能となる。

【００２４】実施例２図５は、本発明の実施例２の半導体メモリを図１の実施
例と同様に示している。本実施例の半導体メモリ８は、
アドレスラッチ回路９内にアドレスラッチ部１０〜１３
を備える。アドレスラッチ回路９では、第１及び第２ラ
ッチ部１０、１１が行アドレスラッチ部を構成し、第３
及び第４ラッチ部１２、１３が列アドレスラッチ部を構
成する。メモリテスタ７からのアドレス信号ＤＩ１〜Ｄ
Ｉ４は、第１のアドレス信号群（行アドレス信号）ＤＩ
１、ＤＩ２と第２のアドレス信号群（列アドレス信号）
ＤＩ３、ＤＩ４とに区分される。

【００２５】行アドレスＤＩ１、ＤＩ２は、第１及び第
２のアドレス入力群Ａ１、Ａ２及びＡ３、Ａ４に対応
し、第１及び第２のラッチ部１０、１１でラッチされて
行アドレス出力ＡＸ１、ＡＸ２及びＡＸ３、ＡＸ４とな
る。列アドレスＤＩ３、ＤＩ４は、第３及び第４のアド
レス入力群Ａ５、Ａ６及びＡ７、Ａ８に対応し、第３及
び第４のアドレスラッチ部１２、１３でラッチされて列
アドレス出力ＡＸ５、ＡＸ６及びＡＸ７、ＡＸ８とな
る。その他の構成は、図１の実施例とほぼ同様であり、
詳細な説明を省略する。

【００２６】図６は、上記実施例２の半導体メモリにお
ける通常作動モードにおけるタイミングチャートであ
る。テストモード信号はＬレベルに維持され、第１及び
第２のアドレスラッチ信号ＸＣＥＡ及びＸＣＥは、アド
レスストローブ信号ＸＣＥと同じ信号で、相互に同じタ
イミングで変化する。アドレス入力群Ａ１、Ａ２には信
号ａ、ｅ、・・・が、アドレス入力群Ａ３、Ａ４には信
号ｂ、ｆ、・・・が、アドレス入力群Ａ５、Ａ６には信
号ｃ、ｇ、・・・が、アドレス入力群Ａ７、Ａ８には信
号ｄ、ｈ、・・・が夫々現れる。例えば、信号ａ、信号
ｂ、信号ｃ及び信号ｄは、夫々２ビットの信号であり、
全体が集合して１つのアドレス信号「ｄｃ，ｂａ」を構
成する。これらは、各ラッチ部でラッチ信号ＸＣＥＡ、
ＸＣＥに従って同時にラッチされ、アドレス出力ＡＸ１
〜ＡＸ８として出力される。

【００２７】図７は、上記実施例２のテスト作動モード
における信号のタイミングチャートである。テストモー
ド信号、各アドレスストローブ信号及び各アドレスラッ
チ信号は、図４の各信号と同様である。メモリテスタの
アドレス信号ＤＩ１〜ＤＩ４は２群に分けられ、行アド
レスＤＩ１、ＤＩ２には信号ａ、ｂ、・・が現れ、列ア
ドレスＤＩ３、ＤＩ４には信号ｃ、ｄ、・・・が現れ
る。行アドレスＤＩ１、ＤＩ２の下位桁としてメモリテ
スタから出力される信号ａは、第１のアドレス入力群Ａ
１、Ａ２、第２のアドレス入力群Ａ３、Ａ４に夫々入力
され、また、列アドレスＤＩ３、ＤＩ４の下位桁として
の信号ｃは、第３のアドレス入力群Ａ５、Ａ６及び第４
のアドレス入力群Ａ７、Ａ８に夫々入力される。第１の
アドレスラッチ信号ＸＣＥＡの立下りで、アドレス入力
群Ａ１、Ａ２の信号ａが第１のラッチ部でラッチされ
て、下位桁の行アドレス出力ＡＸ１、ＡＸ２として出力
され、また同時に、アドレス入力群Ａ５、Ａ６の信号ｃ
が第３のラッチ部でラッチされて、下位桁の列アドレス
出力ＡＸ５、ＡＸ６として出力される。

【００２８】次いで、メモリテスタは、上位桁の各アド
レス信号ＤＩ１、ＤＩ２及びＤＩ３、ＤＩ４として夫々
信号ｂ及びｄを出力し、夫々を第１及び第２のアドレス
入力群Ａ１、Ａ２及びＡ３、Ａ４並びに第３及び第４の
アドレス入力群Ａ５、Ａ６及びＡ７、Ａ８に与える。引
き続き、第２のアドレスラッチ信号ＸＣＥの立下りによ
って、アドレス入力群Ａ３、Ａ４の信号ｂが第２のアド
レスラッチ部によりラッチされ、上位桁の行アドレス出
力ＡＸ３、ＡＸ４として出力される。また、同時に、ア
ドレス入力群Ａ７、Ａ８の信号ｄが第４のアドレスラッ
チ部にラッチされ、上位桁の列アドレス出力Ａ７、Ａ８
として出力される。

【００２９】この時点で、アドレスバッファは、各アド
レス出力からの信号ａ〜信号ｄを取り込む。この場合、
アドレス「ｄｃ，ｂａ」が１つのアドレスを構成するこ
ととなる。

【００３０】実施例３図８は、本発明の実施例３の半導体メモリにおけるアド
レスラッチ信号生成回路の論理回路図を示している。こ
のアドレスラッチ信号生成回路では、アドレス入力群は
任意の群数ｎ（ｎ≧２）に分割され、ｎ＝２の場合には
図１及び図５の半導体メモリに採用できる。このアドレ
スラッチ信号生成回路は、インバータ６５、ｎ＋１個の
ＡＮＤ回路６６1、６６2、・・・、及び、ｎ個のＯＲ回
路６７1、６７2、・・・を有する。アドレスラッチ信号
生成回路には、通常作動モードでは通常時アドレススト
ローブ信号ＸＣＥが入力され、テスト作動モードでは、
群数に対応するｎ個のテスト時アドレスストローブ信号
ＩＮ1、ＩＮ2、・・・が入力される。

【００３１】通常作動モードでは、テストモード信号が
Ｌレベルであるから、第１のＡＮＤ回路６６₁から送ら
れるアドレスストローブ信号ＸＣＥがアドレスラッチ信
号ＸＣＥＡ、ＸＣＥＢ、・・・として出力される。従っ
て、各アドレスラッチ部では、アドレスストローブ信号
ＸＣＥに同期して各アドレス入力群が一括ラッチされ
る。一方、テスト作動モードでは、テストモード信号は
Ｌレベルであり、順次にアクティブとなるテスト時アド
レスストローブ信号ＩＮ₁、ＩＮ₂、・・・が、夫々のア
ドレスラッチ信号ＸＣＥ１、ＸＣＥ２として出力され
る。これら各アドレスラッチ信号ＸＣＥ１、ＸＣＥ２に
基づいて、各アドレス入力群が夫々対応するラッチ部に
おいて順次に時分割ラッチされる。

【００３２】以上、本発明をその好適な実施例に基づい
て説明したが、本発明の半導体メモリは上記実施例の構
成にのみ限定されるものではない。例えば、第１及び第
２の入力群を必ずしも行及び列アドレスに対応させるこ
とまでを必要とするものではなく、また、本発明の半導
体メモリは、必ずしも画像メモリ等に限定されるもので
もない。

【００３３】

【発明の効果】以上説明したように、本発明の半導体メ
モリによると、この半導体メモリをテストするメモリテ
スタにおいて必要なアドレス信号の出力数を少くできる
ことから、これらアドレス信号を出力するアドレス信号
端子数を減らすことを可能とすることにより、その代わ
りにデータの入出力に用いられるメモリテスタの外部信
号端子を多くとることで、テスト時のデータ入力及び信
号評価の点数を多くとることができ、従って、本発明
は、ＲＡＳ及びＣＡＳを持たない半導体メモリの効率的
な機能テストを実現した顕著な効果を奏する。

【図面の簡単な説明】

【図１】本発明の半導体メモリの実施例１の構成を示す
ブロック図。

【図２】図１の実施例のアドレスラッチ信号生成回路の
構成を例示する論理回路図。

【図３】図１の実施例の半導体メモリにおける通常作動
モードでの信号のタイミングチャート。

【図４】図１の実施例の半導体メモリにおけるテスト作
動モードでの信号のタイミングチャート。

【図５】本発明の半導体メモリの実施例２の構成を示す
ブロック図。

【図６】図５の実施例の半導体メモリにおける通常作動
モードでの信号のタイミングチャート。

【図７】図５の実施例の半導体メモリにおけるテスト作
動モードでの信号のタイミングチャート。

【図８】本発明の実施例３の半導体メモリで採用される
テスト信号生成回路の構成を示す論理回路図。

【図９】従来の半導体メモリにおける信号のタイミング
チャート。

【符号の説明】

１、７メモリテスタ２、８半導体メモリ３、９アドレスラッチ回路４第１のアドレスラッチ部（行アドレスラッチ部）５第２のアドレスラッチ部（列アドレスラッチ部）６、１４アドレスラッチ信号生成回路１０〜１３アドレスラッチ部６１、６５インバータ６２、６３ＡＮＤ回路６４ＯＲ回路６６₁、６６₂ ＡＮＤ回路６７₁、６７₂ ＯＲ回路

Claims

(57)【特許請求の範囲】

【請求項１】複数のアドレス入力群に夫々アドレス信
号が入力される複数のアドレス入力部と、通常作動モー
ド及びテスト作動モードを選択するモード選択手段と、
前記通常作動モードの選択時には前記複数のアドレス入
力部の前記アドレス信号を同時にラッチすると共に、前
記テスト作動モードの選択時には前記複数のアドレス入
力部の前記アドレス信号を時分割多重でラッチするアド
レスラッチ制御回路とを有し、前記時分割多重でラッチ
する処理により前記アドレスラッチ制御回路は前記入力
されたアドレス信号が全体として１つのアドレス信号を
構成することを特徴とする半導体メモリ。
【請求項２】前記アドレスラッチ制御回路は、前記複
数のアドレス入力群に夫々対応し、前記通常作動モード
の選択時には通常時アドレスストローブ信号のアクティ
ブを受けて同時にアクティブになると共に、前記テスト
作動モードの選択時には前記通常時アドレスストローブ
信号及び少なくとも１つのテスト時アドレスストローブ
信号又は複数のテスト時アドレスストローブ信号を受け
て順次にアクティブとなるアドレスラッチ信号を生成す
るアドレスラッチ信号生成回路と、前記アドレスラッチ
信号の夫々のアクティブ時に、対応するアドレス入力部
の前記アドレス信号をラッチするアドレスラッチ回路と
を備える、請求項１に記載の半導体メモリ。
【請求項３】前記アドレスラッチ信号生成回路は、前
記テスト作動モードの選択時に、３個以上のアドレスラ
ッチ信号を生成する、請求項１又は２に記載の半導体メ
モリ。